KR20080049163A - 도전막 형성 방법, 이를 이용한 콘택 및 배선 형성 방법 - Google Patents

도전막 형성 방법, 이를 이용한 콘택 및 배선 형성 방법 Download PDF

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Abstract

저 저항의 도전막 형성 방법, 이를 이용한 콘택 및 배선 형성 방법에 있어서, 반도체 기판 상에 코발트막을 형성한다. 상기 코발트막을 시드로 사용하여 상기 코발트막 상에 텅스텐막을 형성한다. 이로써, 상기 텅스텐막의 그레인 사이즈를 증가시켜 텅스텐막의 저항을 감소시킬 수 있다.

Description

도전막 형성 방법, 이를 이용한 콘택 및 배선 형성 방법{METHOD OF FORMING CONDUCTIVE FILM AND METHOD OF FORMING CONTACT AND WIRING USING THE SAME}
도 1 내지 도 5는 본 발명의 일 실시예에 의한 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 6 및 도 7은 본 발명의 일 실시예에 의한 반도체 장치의 텅스텐 배선 형성 방법을 설명하기 위한 단면도들이다.
도 8은 티타늄 나이트라이드막 상에 형성된 텅스텐막의 표면을 주사전자현미경(SEM)으로 촬영한 사진이다.
도 9는 본 발명에 따라 코발트막 상에 형성된 텅스텐막의 표면을 주사전자현미경(SEM)으로 촬영한 사진이다.
<도면의 주요부분에 대한 부호의 설명>
100: 기판 102: 절연막
104: 제1 콘택홀 106: SAC 패드
108: 층간 절연막 110: 제2 콘택홀
112: 코발트막 114: 텅스텐막
114a: 텅스텐 콘택 플러그
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 저 저항의 도전막 형성 방법, 이를 이용한 콘택 및 배선 형성 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화가 됨에 따라, 칩 상에 형성되는 패턴의 사이즈가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 비트라인과 같은 배선 재료로 매우 유용한 물질이었으나, 패턴들이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등이 증가하였다. 이에 따라, 금속막과 같은 저 저항의 배선물질이 요구되고 있다.
통상적으로 VLSI 배선에는 알루미늄 또는 알루미늄 합금이 널리 사용되고 있으나, 알루미늄막은 녹는점이 낮아, 알루미늄막을 형성한 이후에는 고온의 단위 공정들을 수행할 수 없다. 따라서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 및 탄탈륨(Ta)과 같은 저 저항의 내화 금속(refractory metal) 또는 상기 내화 금속의 실리사이드가 초고집적(VLSI) 반도체 장치의 게이트 전극이나 비트라인 등의 배선 전극으로 각광받고 있다.
특히, 텅스텐은 저 저항, 약 5×109 dyn/㎠의 낮은 스트레스, 우수한 등각의 단차 도포성(conformal step coverage) 및 실리콘과 거의 대등한 열팽창 계수 등 배선 물질로서 매우 우수한 성질을 갖는다. 또한, 텅스텐은 우수한 전기이 동(electro-migration) 저항을 갖기 때문에 실리콘에 대해 저 저항의 콘택을 형성하여 화학량론(stoichiometry) 제어 문제가 발생하지 않는다.
상기와 같은 텅스텐의 이점으로 인해, 최근에는 텅스텐을 배선 전극으로 이용하는 텅스텐 배선 형성 방법이 진행되고 있다. 하지만, 하지막으로서 티타늄 나이트라이드막을 사용하는 경우, 상기 티타늄 나이트라이드막 상에는 그레인 사이즈가 작은 텅스텐막이 형성된다. 따라서, 텅스텐막의 그레인 경계(grain boundary)가 많아지게 된다. 이는, 전류 장벽(current barrier)의 수가 많아짐을 의미하기 때문에, 결과적으로는 상기 텅스텐막의 비저항이 커지는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 저 저항의 텅스텐을 포함하는 도전막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 저 저항의 텅스텐을 포함하는 반도체 장치의 콘택 형성 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 저 저항을 갖는 반도체 장치의 텅스텐 배선 형성 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전막 형성 방법은, 반도체 기판 상에 코발트막을 형성한다. 이어서, 상기 코발트막을 시드로 사용하여 상기 코발트막 상에 텅스텐막을 형성한다.
상기 코발트막의 두께는 50 내지 1000Å으로 형성할 수 있다.
상기 텅스텐막을 형성하기 전에, 상기 코발트막을 열처리하는 공정이 더 수행될 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법은, 반도체 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막을 식각하여 상기 반도체 기판의 일부분을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부 및 층간 절연막 표면 상에 코발트막을 형성하한다. 상기 코발트막을 시드로 사용하여 상기 코발트막 상에 상기 콘택홀 내부를 채우는 텅스텐막을 형성한다. 이어서, 상기 층간 절연막이 노출되도록, 상기 텅스텐막 및 코발트막을 연마하여 콘택을 형성한다.
상기 텅스텐막을 형성하기 전에, 상기 코발트막을 열처리하는 공정이 더 수행될 수 있다.
상기 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 텅스텐 배선 형성 방법은, 반도체 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막을 식각하여 상기 반도체 기판의 일부분을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부 및 층간 절연막 표면 상에 코발트막을 형성한다. 상기 코발트막을 시드로 사용하여 상기 콘택홀 내부를 완전히 채우면서 상기 층간 절연막 상에 텅스텐막을 형성한다. 이어서, 상기 텅스텐막 및 코발트막을 패터닝하여 텅스텐 배선을 형성한다.
상기 텅스텐막을 형성하기 전에, 상기 코발트막을 열처리하는 공정이 더 수행될 수 있다.
상기와 같이 텅스텐막의 하지막으로서 코발트막을 이용하면, 코발트막 상에 증착되는 텅스텐막은 그레인 사이즈가 커지기 때문에, 텅스텐막의 비저항을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 콘택 및 배선 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드 또는 배선들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패드 또는 배선들이 기판, 각 층(막), 패드 또는 배선들의 "상에" 또는 "상부에" 형성되는 것으로 언급되는 경우에는 각 층(막), 패드 또는 배선들이 직접 기판, 패드 또는 배선들 위에 형성되는 것을 의미하거나, 다른 층(막), 다른 패드 또는 다른 배선들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 층(막) 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2" 층(막)에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 나타내기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 층간 절연막(108)을 형성한다.
이를 구체적으로 설명하면, 우선, 반도체 기판(100)에 통상의 소자 분리 공정을 수행하여 액티브 영역과 필드 영역으로 구분한다. 상기 기판(100)의 액티브 영역 상에 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터(미도시)들을 형성한다.
이어서, 상기 트랜지스터들 및 기판(100) 상에 실리콘 산화물을 증착하여 절연막(102)을 형성한다. 상기 절연막(102)의 예로서는, 비피에스지(BPSG : borophosphor silicate glass)막, 피에스지(PSG : phosphor silicate glass)막, 유에스지(USG : undoped silicate glass)막, 에스오지(SOG : spin on glass)막 등을 들 수 있다.
이어서, 사진식각 공정으로 상기 절연막(102)을 식각하여, 상기 트렌지스터의 게이트 전극에 대해 자기 정렬되면서, 상기 소오스/드레인 영역을 노출하는 제1 콘택홀(104)을 형성한다.
상기 절연막(102) 및 제1 콘택홀(104) 상에 상기 제1 콘택홀(104)을 충분히 매립할 수 있을 정도의 두께로 폴리실리콘막을 증착한다. 이어서, 상기 절연막(102)의 상부 표면이 노출될 때까지 상기 폴리실리콘막을 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 통해 제거한다. 이로 인해, 상기 제1 콘택홀(104) 내부에 상기 소오스/드레인 영역에 접촉하는 셀프-얼라인 콘택(self-aligned contact; 이하 "SAC"이라 한다) 패드(106)를 형성한다.
이어서, 상기 절연막(102) 및 SAC 패드(106) 상에 실리콘 산화물을 증착하여 층간 절연막(108)을 형성한다. 상기 층간 절연막(108)의 예로서는, 비피에스 지(BPSG : borophosphor silicate glass)막, 피에스지(PSG : phosphor silicate glass)막, 유에스지(USG : undoped silicate glass)막, 에스오지(SOG : spin on glass)막 등을 들 수 있다.
도 2를 참조하면, 사진식각 공정으로 상기 층간 절연막(108)을 식각하여 상기 트랜지스터의 드레인 영역에 접촉하는 상기 SAC 패드(106)를 노출하는 제2 콘택홀(110)을 형성한다.
도 3을 참조하면, 상기 제2 콘택홀(110) 내부 및 상기 층간 절연막(108) 표면 상에 코발트막(112)을 형성한다. 상기 코발트막(112)의 두께는 상기 제2 콘택홀(110)의 내부 폭에 따라 약 50 내지 1000Å으로 형성될 수 있다.
상기 코발트막(112)은 화학 기상 증착(CVD) 방법, 물리적 기상 증착(PVD)방법, 원자층 적층(ALD) 방법 또는 무전해 도금 방법으로 증착될 수 있다.
여기서, 상기 코발트막(112)은 후속에 형성되는 텅스텐막의 하지막으로서의 역할뿐 아니라, 베리어막으로서의 역할을 한다. 따라서, 상기 코발트막(112)은 상부에 형성되는 텅스텐막이 실리콘과 만나 실리콘 원자가 상기 텅스텐막 내로 확산되어 스파이크(spike) 현상을 일으키는 것을 방지할 수 있다. 이로 인해, 별도로 베리어막을 증착하는 공정이 감소되므로, 공정이 단순해지는 효과가 더해진다.
도 4를 참조하면, 상기 코발트막(112)을 시드로 사용하여 상기 코발트막(112) 상에 상기 제2 콘택홀(110) 내부를 충분히 채울 수 있을 정도의 두께로 텅스텐막(114)을 형성한다. 상기 텅스텐막(114)은 화학 기상 증착(CVD) 방법, 물리 기상 증착(PVD) 방법, 원자층 적층(ALD) 방법 또는 PNL(pulsed nucleation layer) 방법으로 증착될 수 있다.
여기서, 상기 텅스텐막(114)은 시드로 사용되는 하지막의 종류에 따라 텅스텐 핵(nucleus) 생성 및 그레인 성장이 이루어진다. 즉, 텅스텐의 하지막으로서 코발트막을 이용할 경우, 상기 코발트막(112) 상에는 텅스텍 핵이 크게 생성되고 생성된 핵을 따라 그레인이 성장하므로, 그레인 사이즈가 큰 텅스텐막이 얻어진다.
이로 인해, 상기 텅스텐막(114)은 큰 사이즈의 그레인을 갖게 되므로 상기 텅스텐막(114)의 그레인 경계(grain boundary)가 적어지게 된다. 이는, 전류 장벽(current barrier)의 수가 적어짐을 의미하기 때문에, 결과적으로는 상기 텅스텐막의 비저항은 작아진다.
또한, 상기 텅스텐막(114)을 형성하기 전에, 상기 코발트막(112)을 열처리하는 공정을 더 수행할 수 있다. 이로 인해, 상기 코발트막(112) 상에는 코발트 실리사이드와 같은 오믹막(미도시)이 형성될 수 있다. 따라서, 상기 오믹막에 의해 상기 텅스텐막(114)의 비저항을 더욱 감소시킬 수 있다.
도 5를 참조하면, 상기 층간 절연막(108)의 상부 표면이 노출될 때까지 화학 기계적 연마(CMP) 공정 또는 에치백 공정으로 상기 텅스텐막(114) 및 코발트막(112)을 연마한다.
이로 인해, 상기 제2 콘택홀(110)의 내부에는 비저항이 낮은 텅스텐 콘택 플러그(114a)가 완성된다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 텅스텐 배선 형 성 방법을 나타내기 위한 단면도들이다. 이하에서, 설명하는 일 실시예는 텅스텐 배선을 형성하는 경우를 제외하고는 상기 실시예와 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 6을 참조하면, 상기 도 1 내지 도 3을 참조하여 설명한 것과 동일한 공정을 수행함으로써, 반도체 기판(100)에 통상의 소자 분리 공정을 수행하여 액티브 영역과 필드 영역으로 구분한다. 상기 기판(100)의 액티브 영역 상에 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터(미도시)들을 형성한다. 이어서, 상기 트랜지스터들 및 기판(200) 상에 실리콘 산화물을 증착하여 절연막(202)을 형성한다.
이어서, 사진식각 공정으로 상기 절연막(202)을 식각하여 상기 트랜지스터의 게이트 전극에 대해 자기 정렬되면서 상기 소오스/드레인 영역을 노출하는 제1 콘택홀(204)들을 형성한다.
상기 절연막(202) 및 제1 콘택홀(204)들 상에 상기 제1 콘택홀(204)을 충분히 매립할 수 있을 정도의 두께로 폴리실리콘막을 증착한 후, 상기 절연막(202)의 상부 표면이 노출될 때까지 상기 폴리실리콘막을 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 통해 제거한다. 이로 인해, 각각의 제1 콘택홀(204) 내부에 상기 소오스/드레인 영역에 접촉하는 SAC 패드(206)들을 형성한다.
이어서, 상기 절연막(202) 및 SAC 패드(206) 상에 실리콘 산화물을 증착하여 층간 절연막(208)을 형성한 후, 사진식각 공정으로 상기 층간 절연막(208)을 식각하여 상기 트랜지스터의 드레인 영역에 접촉하는 SAC 패드(206)를 노출하는 제2 콘택홀(210)을 형성한다.
이어서, 상기 제2 콘택홀(210) 내부 및 층간 절연막(208) 표면 상에 코발트막(212)을 형성한다. 상기 코발트막(212)의 두께는 상기 제2 콘택홀(210)의 내부 폭에 따라 약 50 내지 1000Å으로 형성될 수 있다. 상기 코발트막(212)은 화학 기상 증착(CVD) 방법, 물리적 기상 증착(PVD)방법, 원자층 적층(ALD) 방법 또는 무전해 도금 방법으로 증착될 수 있다.
이어서, 상기 코발트막(212)을 시드로 사용하여 상기 코발트막(212) 상에 텅스텐막(214)을 상기 제2 콘택홀(210)을 충분히 매립할 수 있을 정도의 두께로 증착한다. 상기 텅스텐막(214)은 화학 기상 증착(CVD) 방법, 물리 기상 증착(PVD)방법, 원자층 적층(ALD) 방법 또는 PNL(pulsed nucleation layer) 방법으로 증착될 수 있다.
상기 도 4에서 설명한 바와 같이, 텅스텐의 하지막으로서 코발트막을 이용할 경우, 상기 코발트(212)막 상에는 텅스텍 핵이 크게 생성되고 생성된 핵을 따라 그레인이 성장하므로, 그레인 사이즈가 큰 텅스텐막이 얻어진다.
이로 인해, 상기 텅스텐막(214)은 큰 사이즈의 그레인을 갖게 되므로 상기 텅스텐막(214)의 그레인 경계(grain boundary)가 적어지게 된다. 이는, 전류 장벽(current barrier)의 수가 적어짐을 의미하기 때문에, 결과적으로는 상기 텅스텐막의 비저항은 작아진다.
또한, 상기 텅스텐막(214)을 형성하기 전에, 상기 코발트층(212)을 열처리하는 공정을 더 수행할 수 있다.
도 7을 참조하면, 사진식각 공정으로 상기 텅스텐막(214) 및 코발트막(212) 을 패터닝한다. 이로 인해, 상기 SAC 패드(206)와 전기적으로 연결되고 비트라인으로 제공되는 비저항이 작은 텅스텐 배선(216)이 완성된다.
텅스텐막의 비저항 평가
<비교예 1>
기판 상에 티타늄 나이트라이드막을 약 200Å 증착하였다. 상기 티타늄 나이트라이드막을 시드막으로 이용하여 상기 티타늄 나이트라이막 상에 텅스텐막을 약 500Å 증착하였다. 이후, 상기 텅스텐막의 비저항(resistivity)은 약 22.4Ω㎝로 확인되었다.
<비교예 2>
기판 상에 티타늄 나이트라이드막을 약 200Å 증착하였다. 상기 티타늄 나이트라이드막을 시드막으로 이용하여 상기 티타늄 나이트라이막 상에 텅스텐막을 약 1000Å 증착하였다. 이후, 상기 텅스텐막의 비저항 값은 약 18.8Ω㎝로 확인되었다.
<실시예 1>
기판 상에 코발트막을 약 200Å 증착하였다. 상기 코발트막을 시드막 으로 이용하여 상기 코발트막 상에 텅스텐막을 약 500Å 증착하였다. 이후, 상기 텅스텐막의 비저항 값은 약 10.2Ω㎝로 확인되었다.
<실시예 2>
기판 상에 코발트막을 약 200Å 증착하였다. 상기 코발트막을 시드막 으로 이용하여 상기 코발트막 상에 텅스텐막을 약 1000Å 증착하였다. 이후, 상기 텅스텐막의 비저항 값은 약 9.4Ω㎝로 확인되었다.
[표 1]
티타늄 나이트라이드막 코발트막 텅스텐막 비저항
비교예 1 200Å - 500Å 22.4Ω㎝
비교예 2 200Å - 1000Å 18.8Ω㎝
실시예 1 - 200Å 500Å 10.2Ω㎝
실시예 2 - 200Å 1000Å 9.4Ω㎝
상기 표 1에서와 같이, 상기 비교예 1 및 실시예 1을 비교하고, 상기 비교예 2와 실시예 2를 비교해 본 결과, 티타늄 나이트라이드막 상에 형성된 텅스텐막에 비하여, 본 발명에 따라 코발트막 상에 형성된 텡스텐막은 비저항 값이 약 50% 정도 감소되었음을 알 수 있다.
도 8은 티타늄 나이트라이드막 상에 형성된 텅스텐막의 표면을 주사전자현미경(scanning electron microscope; SEM)으로 촬영한 사진이다. 티타늄/티타늄 나이트라이드막을 하지막으로 사용하고, 상부막으로서 텅스텐막을 형성할 경우, 텅스텐막의 그레인 사이즈가 작은 것을 알 수 있다.
도 9는 본 발명에 따라 코발트막 상에 형성된 텅스텐막의 표면을 주사전자현미경(SEM)으로 촬영한 사진이다. 본 발명에 따라 코발트막을 하지막으로 사용하고, 상부막으로서 텅스텐막을 형성할 경우, 텅스텐막의 그레인 사이즈가 커졌음을 알 수 있다.
상기와 같은 본 발명에 따르면, 코발트막을 하지막으로 사용하여 그 위에 텅스텐막을 형성한다. 상기 코발트막 상에 형성되는 텅스텐막은 그레인 사이즈가 커지므로 비저항이 작은 텅스텐막이 형성된다. 이로 인해, 반도체 장치의 신뢰성 향상 및 수율 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 기판 상에 코발트막을 형성하는 단계; 및
    상기 코발트막을 시드로 사용하여 상기 코발트막 상에 텅스텐막을 형성하는 단계를 포함하는 것을 특징으로 하는 도전막 형성 방법.
  2. 제1항에 있어서, 상기 코발트막의 두께는 50 내지 1000Å인 것을 특징으로 하는 도전막 형성 방법.
  3. 제1항에 있어서, 상기 텅스텐막을 형성하기 전에, 상기 코발트막을 열처리하는 공정을 더 수행하는 것을 특징으로 하는 도전막 형성 방법.
  4. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 반도체 기판의 일부분을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부 및 층간 절연막 표면 상에 코발트막을 형성하는 단계;
    상기 코발트막을 시드로 사용하여 상기 코발트막 상에 상기 콘택홀 내부를 채우는 텅스텐막을 형성하는 단계; 및
    상기 층간 절연막이 노출되도록, 상기 텅스텐막 및 코발트막을 연마하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방 법.
  5. 제4항에 있어서, 상기 텅스텐막을 형성하기 전에, 상기 코발트막을 열처리하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  6. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 반도체 기판의 일부분을 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부 및 층간 절연막 표면 상에 코발트막을 형성하는 단계;
    상기 코발트막을 시드로 사용하여 상기 콘택홀 내부를 완전히 채우면서 상기 층간 절연막 상에 텅스텐막을 형성하는 단계; 및
    상기 텅스텐막 및 코발트막을 패터닝하여 텅스텐 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  7. 제6항에 있어서, 상기 텅스텐막을 형성하기 전에, 상기 코발트막을 열처리하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
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