KR20190099990A - 접촉 저항 감소를 위한 이중 금속 비아 - Google Patents

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KR20190099990A
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충-리앙 쳉
옌-유 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스는, 기판 위의 활성 영역과, 상기 활성 영역 위에 배치된 제1 코발트 함유 피처와, 상기 제1 코발트 함유 피처 위에 배치되어 상기 제1 코발트 함유 피처와 물리적으로 접촉하는 전도성 캡과, 상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 피처를 포함한다.

Description

접촉 저항 감소를 위한 이중 금속 비아{DUAL METAL VIA FOR CONTACT RESISTANCE REDUCTION}
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 또한 IC 처리 및 제조의 복잡성을 증가시키고 있다.
예를 들어, 티탄(Ti) 및 티탄 질화물(TiN) 배리어층을 갖는 텅스텐(W) 플러그는 전통적으로 금속 인터커넥트 내의 비아 플러그로서 사용되고 있다. 스케일 축소가 계속됨에 따라, 비아 플러그도 점점 더 소형화되며, 이러한 W 플러그는 저항 증가를 보여 일부 상황에서는 부적절하다. 이 분야에서의 개선이 바람직하다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 양태에 따라 구성된 반도체 구조의 단면도를 도시한다.
도 2a와 도 2b는 본 개시내용의 다양한 양태에 따라, 도 1에 도시된 반도체 구조를 형성하는 방법의 흐름도를 도시한다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12는 일부 실시형태에 따라, 도 2a와 도 2b의 방법에 따른 다양한 제조 단계 시의 반도체 구조의 단면도를 도시한다.
도 13은 본 개시내용의 양태에 따라 구성된 반도체 구조의 부분에서의 원소 분석을 나타내고 있다.
도 14는 일부 실시형태에 따라, 도 2a와 도 2b의 방법에 따른 제조 단계 중 일부를 수행하는데 사용될 수 있는 인시추 클러스터 툴을 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, 수치 또는 수치의 범위가 "약", "대략" 등과 함께 기재될 경우에, 관련 기재는 다른 식으로 명시되지 않는다면, 기재된 수치의 +/-10% 내에 있는 수치를 포함하는 것이 의도된다. 예를 들어, "약 5 nm"의 기재는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
본 개시내용은 개괄적으로 반도체 디바이스 및 제조 방법에 관한 것이며, 보다 구체적으로는 집적 회로(IC)의 상이한 층들 사이에서 전도성 피처를 상호접속시키는 플러그에 관한 것이다. 플러그는 비아 플러그 또는 컨택 플러그로 칭해지기도 한다. 본 개시내용의 목적은 전통적인 W 플러그보다 전기 저항이 낮은 플러그를 제공하는 것이다. 본 개시내용의 일부 실시형태에 있어서, 일부 신규한 플러그는 메인 플러그 피처로서 코발트(Co)를 포함하고, Co 플러그 피처를 인접한 유전체층(예컨대, 실리콘 산화물층)으로부터 절연시키는 티탄 질화물(TiN) 및 실리콘 질화물(Si3N4)을 구비한 이중 배리어층을 더 포함한다. 추가적으로 또는 대안적으로, 일부 신규한 비아 플러그는 메인 플러그 피처로서 루테늄(Ru)을 포함하고, 배리어층으로서 TiN 또는 탄탈 질화물(TaN)을 더 포함한다. Co 플러그와 Ru 플러그 둘 다는 전통적인 W 플러그보다 낮은 전기 저항을 제공한다. 이하에서는, "Co 플러그", "Co 함유 플러그", "코발트 함유 플러그" 등의 용어는 코발트(Co)를 포함하는 플러그를 지칭하고, "Ru 플러그", "Ru 함유 플러그", "루테늄 함유 플러그" 등의 용어는 루테늄(Ru)을 포함하는 플러그를 지칭한다.
도 1은 본 개시내용의 양태에 따라 구성된 반도체 디바이스(또는 반도체 구조)(100)의 단면도를 도시한다. 도 1을 참조하면, 디바이스(100)는 기판(102), 활성 영역(104)(1개 도시), 및 활성 영역(104)을 서로 절연시키는 절연 구조(106)를 포함한다. p타입 전계효과트랜지스터(PFET), n타입 FET(NFET), FinFET 등의 다중 게이트 FET, 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 스태틱 랜덤 액세스 메모리(SRAM) 셀, 기타 메모리 셀, 레지스터, 커패시터, 및 인덕터 등의 다양한 능동 및 수동 디바이스가 활성 영역(104) 내에 또는 상에 내장된다.
디바이스(100)는 트랜지스터 소스/드레인(S/D) 피처(108)(1개 도시), 트랜지스터 게이트 피처(또는 게이트 구조 또는 게이트 스택)(116a 및 116b를 포함하는 116), 게이트 스페이서(112 및 114), 유전체층(또는 층간 유전체층)(110, 120, 및 130), Co 함유 플러그(124a 및 124b를 포함하는 124, 138a 및 138b를 포함하는 138), Ru 함유 플러그(142)(1개 도시), 비아 배리어층(122, 132, 134, 및 140), 규화물 피처(118)(1개 도시), 전도성 캡(136a 및 136b를 포함하는 136), 컨택 에칭 정지층(CESL)(128), 및 전도성 피처(126)를 더 포함한다. 디바이스(100)는 도 1에 도시하지 않는 기타 다양한 피처를 포함할 수도 있다. 디바이스(100)의 다양한 구성요소에 대해서는 이하에서 더 설명한다.
기판(102)은 본 실시형태에서는 실리콘 기판(예컨대, 실리콘 웨이퍼)이다. 한편, 기판(102)은 게르마늄 등의 다른 원소 반도체와, 실리콘 탄화물, 갈륨 질화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및 인듐 안티화물 등의 화합물 반도체와, 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 인화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및 갈륨 인듐 비화물 인화물 등의 합금 반도체, 또는 이들의 조합을 포함할 수도 있다. 실시형태에 있어서, 기판(102)은 인듐 주석 산화물(ITO) 글래스를 포함할 수도 있고, SOI(silicon on insulator) 기판을 포함하며, 성능 향상을 위해 변형되고/되거나 응력을 받으며, 에피택셜 영역, 도핑 영역을 포함하고/하거나 기타 적절한 피처 및 층을 포함한다.
활성 영역(104)은 실리콘 또는 실리콘 게르마늄 등의 반도체 재료로 이루어진 하나 이상의 층을 포함할 수 있고, 능동 또는 수동 디바이스를 형성하기 위해 적절한 도펀트로 도핑될 수도 있다. 일 실시형태에 있어서, 활성 영역(104)은 서로 교대로 적층된 반도체 재료의 다층을 포함하며, 예컨대 실리콘으로 이루어진 다층과 실리콘 게르마늄으로 이루어진 다층이 교대로 적층된다. 활성 영역(104)은 예컨대 평면형 트랜지스터(또는 2D 트랜지스터)를 형성하기 위한 평면형 구조일 수도 있다. 대안으로 또는 추가적으로, 활성 영역(104)은 FinFET 등의 다중 게이트 트랜지스터(또는 3D 트랜지스터)를 형성하기 위해 핀 등의 3차원(3D) 구조를 포함할 수도 있다. 활성 영역(104)은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 활성 영역(104)은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 다른 식으로 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서 또는 맨드 렐이 이어서 활성 영역(104)을 패터닝하기 위한 마스킹 엘리먼트로서 사용될 수 있다. 예컨대, 마스킹 엘리먼트는 반도체 기판(102) 위에서 또는 내에서 반도체층에 오목부를 에칭하여 기판(102) 상에 활성 영역(104)을 남기는 데에 사용될 수 있다. 에칭 공정은, 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 기타 적절한 공정을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 기타 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 예를 들어, 습식 에칭 공정은 묽은불화수소산(DHF)과, 수산화칼륨(KOH) 용액과, 암모니아와, 불화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액, 또는 기타 적합한 습식 에칭제에 의한 에칭을 포함할 수 있다. 활성 영역(104)을 형성하기 위한 여러 다른 방법들도 적절할 수 있다.
절연 구조(106)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), FSG(fluoride-doped silicate glass), 로우-k(low-k) 유전체 재료, 및/또는 기타 적절한 절연 재료를 포함할 수 있다. 일 실시형태에 있어서, 절연 구조(106)는 기판(102) 내 또는 위에 트렌치를 에칭하고(예컨대, 활성 영역(104)을 형성하는 공정의 일부로서), 절연 재료로 트렌치를 충전하며, 절연 재료에 대해 화학적 기계 평탄화(CMP) 공정 및/또는 에칭백 공정을 수행하여, 잔여 절연 재료를 절연 구조(106)로서 남겨둠으로써 형성된다. 필드 산화물 및 LOCOS(LOCal Oxidation of Silicon) 등의 다른 유형의 절연 구조도 적절할 수 있다. 절연 구조(106)는 예컨대 활성 영역(104) 및 기판(102)의 표면 상의 하나 이상의 라이너층과, 하나 이상의 라이너 위의 주절연층을 갖는 다층 구조를 포함할 수 있다.
S/D 피처(108)는 NFET를 위한 n타입 도핑 실리콘, PFET을 위한 p타입 도핑 실리콘 게르마늄, 또는 기타 적절한 재료를 포함할 수 있다. S/D 피처(108)는 게이트 스페이서(112 및 114)에 인접한 활성 영역(104)에 오목부를 에칭하고, 오목부 내에 반도체 재료를 에피택셜 성장시킴으로써 형성될 수 있다. 에피택셜 성장한 반도체 재료는 적절한 도펀트가 인시추(in-situ) 또는 엑스시추(ex-situ) 도핑될 수 있다. S/D 피처(108)는 임의의 적합한 형상을 가질 수 있고, 도 1에 도시하는 바와 같이, 활성 영역(104)에 부분적으로 매립될 수 있다.
게이트 스페이서(112)는 실리콘 산화물 또는 실리콘 산질화물 등의 유전체 재료를 포함할 수 있다. 게이트 스페이서(114)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 다른 유전체 재료, 또는 이들의 조합물 등의 유전체 재료를 포함할 수 있다. 게이트 스페이서(112 및 114)는 퇴적(예컨대, 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)) 및 에칭 공정에 의해 형성될 수 있다.
각각의 게이트 스택(116)(예컨대, 116a 또는 116b)은 게이트 유전체층과 게이트 전극층을 포함할 수 있고, 게이트 유전체층 밑에 계면층을 더 포함할 수도 있다. 계면층은 SiO2 또는 SiON 등의 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, 원자층 퇴적(ALD), CVD, 및/또는 기타 적절한 방법으로 형성될 수 있다. 게이트 유전체층은 SiO2을, 또는 하프늄 실리콘 산화물(HfSiO), 하프늄 산화물(HfO2), 알루미나(Al2O3), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 티탄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 또는 이들의 조합물 등의 하이-k 유전체 재료를 포함할 수 있다. 게이트 유전체층은 CVD, PVD, ALD 및/또는 기타 적절한 방법을 사용하여 퇴적될 수 있다. 게이트 전극층은 폴리실리콘 및/또는 하나 이상의 금속 함유층을 포함할 수 있다. 예를 들어, 게이트 전극층은 일함수 금속층, 전도성 배리어층, 및 금속 충전층을 포함할 수 있다. 일함수 금속층은 디바이스의 타입(PFET 또는 NFET)에 따라 p타입 또는 n타입 일함수층일 수 있다. p타입 일함수 금속층은 티탄 알루미늄 질화물(TiAlN), 티탄 질화물(TiN), 탄탈 질화뮬(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합물로 이루어진 그룹에서 선택된 금속을 포함하나, 이것에 한정되지 않는다. n타입 일함수 금속층은 티탄(Ti), 알루미늄(Al), 탄탈 탄화물(TaC), 탄탈 탄화물 질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 티탄 알루미늄 질화물(TiAlN), 티탄 실리콘 질화물(TiSiN), 또는 이들의 조합물로 이루어진 그룹에서 선택된 금속을 포함하나, 이것에 한정되지 않는다. 금속 충전층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 및/또는 기타 적절한 재료를 포함할 수 있다. 게이트 전극층은 CVD, PVD, 도금, 및 기타 적절한 방법 등의 방법을 사용하여 퇴적될 수 있다. 게이트 스택(116)은 게이트 퍼스트 공정 및 게이트 라스트 공정을 포함한 임의의 적절한 공정에 의해 형성될 수 있다. 예시적인 게이트 퍼스트 공정에서는, 트랜지스터 소스/드레인 피처(108)가 형성되기 전에, 다양한 금속층이 퇴적되고 게이트 스택(116)이 되도록 패터닝된다. 예시적인 게이트 라스트 공정(게이트 대체 공정이라고도 함)에서는, 임시 게이트 구조가 먼저 형성된다. 그런 다음, 트랜지스터 소스/드레인 피처(108)가 형성된 후에, 임시 게이트 구조가 제거되고 게이트 스택(16)으로 대체된다. 본 개시내용에 있어서, 게이트 스택(116a)이 트랜지스터의 채널 영역 위에 배치되어 게이트 단자로서 기능한다. 디바이스(100)는 이 단면도에는 도시하지 않지만, 게이트 스택(116a) 위에 배치된 Co 함유 플러그를 더 포함할 수 있다.
유전체층(110, 120, 및 130)은 층간 유전체(ILD)층이라고도 칭해진다. ILD층(110, 120, 및 130) 각각은 TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 각각의 ILD층은 플라즈마 강화 CVD(PECVD), FCVD(flowable CVD), 또는 기타 적절한 방법에 의해 형성될 수 있다. ILD층(110, 120, 및 130)은 동일하거나 상이한 재료를 가질 수 있다.
본 개시내용에 있어서, 배리어층(122)은 Co 함유 플러그(예컨대, 124a와 124b를 포함하는 124)의 측벽 상의 제1 배리어층과, 예컨대 제1 배리어층과 ILD층(124) 사이에서, 제1 배리어층의 측벽 위의 제2 배리어층을 포함하는 이중 배리어층을 포함한다. 일 실시형태에 있어서, 제1 배리어층은 티탄 질화물(TiN) 또는 탄탈 질화물(TaN)을 포함한다. 일 실시형태에 있어서, 제2 배리어층은 실리콘 질화물(Si3N4)을 포함한다. 배리어층(122)은 CVD, ALD, 또는 기타 적절한 방법으로 형성될 수 있다.
일 실시형태에 있어서, 배리어층(122)의 두께는 Co 함유 플러그(124)로부터의 코발트 원소가 ILD층(120) 등의 인접한 산소 함유 유전체층으로 확산하지 않을 만큼 크게 설계된다. 동시에, 배리어층(122)의 두께는 플러그(124)를 위한 공간을 남기기 위해 가능한 한 작게 설계된다. 플러그(124)의 크기가 크면 클수록 플러그가 제공하는 저항은 작아진다. 본 개시내용의 발명자들은 코발트 원소가 배리어층(122) 내에서 약 1 nm 내지 약 1.5 nm 확산할 수 있다는 것을 발견했다. 예시적인 실시형태에서, 배리어층(122)은 약 2 nm 내지 약 3 nm가 되도록 설계된다. 다른 실시형태에서, 배리어층(122) 내의 2개의 층은 대략 동일한 두께를 갖도록 설계된다.
Co 함유 플러그(124a)는 S/D 피처(108) 위에 배치되며 S/D 피처(108)와 전기적으로 접촉한다. 본 실시형태에서, 플러그(124a)는 규화물 피처(118)를 통해 S/D 피처(108)에 접속된다. 대안적 실시형태에서, 플러그(124a)는 규화물 피처(118) 없이 S/D 피처(108)에 직접 접속된다. 규화물 피처(118)는, 금속층을 퇴적하는 단계, 금속층이 S/D 피처(108)에서 반도체 재료와 반응하여 규화물을 형성하도록 금속층을 어닐링하는 단계, 및 이어서 미반응 금속층을 제거하는 단계를 포함하는 공정에 의해 형성될 수 있다. 규화물 피처(118)는 니켈 규화물, 티탄 규화물, 코발트 규화물, 또는 기타 적절한 규화물화(silicidation) 또는 게르마노규화물화(germanosilicidation)를 포함할 수 있다.
Co 함유 플러그(124b)는 게이트 스택(116b) 위에 배치되고 게이트 스택(116b)과 (직접 또는 간접으로) 전기적으로 접촉한다. Co 함유 플러그(124a 및 124b를 포함하는 124)는 CVD, PVD, 도금, 또는 기타 적절한 방법에 의해 형성될 수 있다. 일 실시형태에 있어서, 플러그(124) 및 배리어층(122)은, ILD층(120)에 컨택 홀을 에칭하는 단계, 컨택 홀에 배리어층(122)을 퇴적하는 단계, 배리어층(122)을 부분적으로 제거하여 게이트 스택(116a, 116b)을 노출시키는 단계, 선택적으로 규화물 피처(118)를 형성하는 단계, 컨택 홀에 Co 함유 플러그(124)를 퇴적하는 단계를 포함하는 절차에 의해 형성될 수 있다.
CESL(128)은 실리콘 질화물, 실리콘 산질화물, 산소(O) 또는 탄소(C) 원소를 갖는 실리콘 질화물, 및/또는 기타 재료를 포함할 수 있고, CVD, PVD, ALD, 또는 기타 적절한 방법에 의해 형성될 수 있다. CESL(128)은 다층(예컨대, 상이한 시간에 퇴적된 다수의 유전체층)을 포함할 수 있다.
전도성 피처(126)는 임의의 적절한 금속 재료를 포함할 수 있다. 일 실시형태에 있어서, 전도성 피처(126)는 예컨대 레지스터의 일부로 높은 전기 저항(또는 낮은 전기 전도성)을 제공한다. 본 실시형태의 진척에서, 전도성 피처(126)는 티탄 질화물 또는 기타 적절한 재료를 포함할 수도 있다. 일 실시형태에 있어서, 전도성 피처(126)는, CESL(128)의 다층 중 하나 위에 전도성층(예컨대, TiN)을 퇴적하는 단계, 전도성층 위에 유전체 하드 마스크층을 형성하는 단계, 유전체 하드 마스크과 전도성층을 패터닝하는 단계와, CESL(128)의 층 중 다른 하나를 퇴적하여, CESL(128) 내에 전도성 피처(126)(선택적으로는 패터닝된 하드 마스크층)를 매립하는 단계를 포함하는 절차에 의해 형성된다.
본 실시형태에 있어서, 배리어층(132)은 실리콘 질화물(Si3N4)을 포함하고, 배리어층(134)은 티탄 질화물(TiN) 또는 탄탈 질화물(TaN)을 포함하며, 전도성 캡(136)은 텅스텐 또는 코발트 규화물(CoSi, CoSi2 등의 CoSix 및/또는 Co2Si)을 포함한다. 피처(132, 134, 136, 및 138)는 ALD, CVD. 또는 기타 적절한 방법으로 형성될 수 있다.
일 실시형태에 있어서, 배리어층(132 및 134)의 두께는 Co 함유 플러그(138)로부터의 코발트 원소가 SiO2를 갖는 ILD층(130) 등의 인접한 산소 함유 유전체층으로 확산하지 않을 만큼 크게 설계된다. 동시에, 배리어층(132 및 134)의 두께는 플러그(138)를 위한 공간을 남기기 위해 가능한 한 작게 설계된다. 플러그(138)의 크기가 크면 클수록 플러그가 제공하는 저항은 작아진다. 본 개시내용의 발명자들은 코발트 원소가 배리어층(132 및 134) 내에서 약 1 nm 내지 약 1.5 nm 확산할 수 있다는 것을 발견했다. 일 실시형태에 있어서, 배리어층(132 및 134)은 대략 동일한 두께를 갖도록 설계되고, 배리어층(132 및 134)의 총 두께는 약 2 nm 내지 약 3 nm이다.
본 실시형태에 있어서, Co 함유 플러그(124 및 138) 내의 코발트 입자는 작은 비아홀에 적합하고 낮은 저항을 제공하도록 적절히 설계된다. 일 실시형태에서, 각각의 플러그(124 및 138) 내의 코발트 입자의 60% 초과는 약 11 nm 내지 약 13 nm의 입도를 가지며, 나머지 코발트 입자는 10 nm 미만의 입도를 갖는다. 이러한 입도는 작은 비아홀에서도 낮은 저항을 제공한다. Co 함유 플러그(138 및 124)는 전통적인 W 플러그보다 낮은 저항을 제공한다. 이에 보다 작은 회로가 만들어질 수 있고/있거나 더 낮은 전력 소비가 디바이스(100)에 의해 실현될 수 있다.
배리어층(140)은 티탄 질화물 또는 탄탈 질화물을 포함할 수 있고, ALD 또는 기타 적절한 방법에 의해 형성될 수 있다. Ru 함유 플러그(142)는 CVD 또는 기타 적절한 방법에 의해 형성될 수 있다. 본 실시형태에 있어서, Ru 함유 플러그(142)는 전도성 피처(126) 위에 배치되어 전도성 피처와 전기적으로 접촉한다. 예를 들어, Ru 함유 플러그(142)는 전도성 피처(126)를 포함하는 레지스터의 하나의 단자로서 기능할 수 있다. Ru 함유 플러그(142)는 전통적인 W 플러그보다 낮은 저항을 제공한다. 이것은 디바이스(100)에 몇몇 이점을 제공한다. 예를 들어, 플러그(142)는 전도성 피처(126)를 포함한 회로 경로의 전체 저항에 대해 무시할 정도의 저항만 기여한다. 이에, 회로 경로가 보다 정확하게 설계 및 제조될 수 있다.
본 실시형태에 있어서, 플러그(138 및 142)는 하단 폭이 각각의 상단 폭보다 작은 사다리꼴 단면 프로파일을 갖는다. 일 실시형태에서, 이들의 하단 폭은 각각의 상단 폭의 50% 초과이지만 90% 이하이다. 이러한 기하학적 설계로 플러그(138, 142)가 각각의 비아홀을 완전히 충전할 수 있다.
도 2a와 도 2b는 일부 실시형태에 따라 반도체 디바이스(100)를 제조하는 방법(200)의 흐름도를 도시한다. 방법(200)은 일례일 뿐이며, 본 개시내용을, 청구범위에 명시적으로 기재하는 것을 넘어서 제한하려는 의도는 없다. 추가 단계들이 방법(200)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 방법(200)에 대해서는, 방법(200)에 따른 제조 단계 시의 반도체 디바이스(100)의 단면도를 나타내는 도 3 내지 도 12를 참조하여 후술한다.
단계 202에서, 방법(200)(도 2a)은 도 3에 도시하는 바와 같이 디바이스 구조(또는 워크피스)(100)를 제공하거나 제공받는다. 디바이스 구조(100)는 기판(102), 활성 영역(104), 절연 구조(106), S/D 피처(108), 규화물 피처(118), 게이트 스택(116), 게이트 스페이서(112 및 114), ILD층(110, 120 및 130), Co 함유 플러그(124), 배리어층(122), 전도성 피처(126), 및 CESL(128)을 포함한다. 이들 다양한 피처는 도 1을 참조하여 앞에서 설명하였다.
단계 204에서, 방법(200)(도 2b)은 ILD층(130) 및 CESL(128)을 에칭하여 비아홀(127a, 127b, 및 127c)을 포함한 비아홀(127)을 형성한다. 도 4를 참조하면, 비아홀(127a 및 127b)이 Co 함유 플러그(124a 및 124b) 위에서 각각 에칭되어, Co 함유 플러그(124a 및 124b)의 각각의 상단면을 적어도 일부 노출한다. 비아홀(127c)이 전도성 피처(126) 위에 에칭되어 전도성 피처(126)의 상단면의 일부를 노출한다. 일 실시형태에서, 단계 204는 포토리소그래피 공정 및 하나 이상의 에칭 공정을 포함한다. 예를 들어, 단계 204는 포토레지스트 코팅, 노광, 노광후 베이킹, 및 현상에 의해 디바이스(100) 위에 패터닝된 포토레지스트를 형성할 수 있다. 그런 다음, 단계 204는 패터닝된 포토레지스트 또는 파생물을 에칭 마스크로서 사용해 층(128 및 130)을 에칭하여 비아홀(127)을 형성한다. 에칭 공정은, 습식 에칭, 건식 에칭, 반응성 이온 에칭, 또는 기타 적절한 방법을 포함할 수 있다. 이후, 패터닝된 포토레지스트는 예컨대 레지스트 박리에 의해 제거된다. 본 실시형태에 있어서, 에칭 공정은 비아홀(127)에 사다리꼴 프로파일을 형성하도록 제어된다. 구체적으로, 각각의 비아홀(127)은 하단 개구부 폭(W1)이 각각의 (X 방향을 따른) 상단 개구부 폭(W2)의 적어도 50%이지만 90% 이하이다. 이로 말미암아 후속 단계에서 재료층(예컨대, 층(132, 134, 140, 138 및 142))이 비아홀(127)을 적절하게 충전할 수 있다. 비아홀(127)이 너무 직립형이면(예컨대, W1이 W2의 90% 초과인 경우), 비아홀(127)의 하부 모서리가 적절히 채워지지 않아서 보이드 결함을 남길 수 있다. 비아홀(127)이 너무 경사져 있으면(예컨대, W1이 W2의 50% 이하인 경우), 플러그(138 및 142)의 저항이 너무 높을 수 있다.
단계 206에서, 방법(200)(도 2a)은 비아홀(127)에 배리어층(132)을 퇴적한다. 도 5를 참조하면, 본 실시형태에서는, 배리어층(132)이 실질적으로 등각층으로서 퇴적되어 비아홀(127)의 하단 및 측벽 표면을 덮는다. 일 실시형태에서, 배리어층(132)은 약 1 nm 내지 약 1.5 nm의 두께를 갖도록 퇴적된다. 본 실시형태에서, 배리어층(132)은 실리콘 질화물(Si3N4)을 포함한다. 단계 206은 ALD 또는 CVD 방법을 사용하여 배리어층(132)을 퇴적할 수 있다.
단계 208에서, 방법(200)(도 2a)은 비아홀(127)에 배리어층(134)을 퇴적한다. 도 6을 참조하면, 본 실시형태에서는, 배리어층(134)이 배리어층(132) 위에 실질적으로 등각층으로서 퇴적된다. 일 실시형태에서, 배리어층(134)은 약 1 nm 내지 약 1.5 nm의 두께를 갖도록 퇴적된다. 본 실시형태에서, 배리어층(134)은 티탄 질화물을 포함한다. 대안적 실시형태에서, 배리어층(134)은 탄탈 질화물을 포함한다. 단계 208은 ALD 또는 CVD 방법을 사용하여 배리어층(134)을 퇴적할 수 있다. 일 실시형태에서, 방법(200)은 단계 206과 단계 208 사이에서 진공을 파괴한다.
단계 210에서, 방법(200)(도 2a)은 배리어층(134 및 132)을 에칭하여 비아홀(127)에서 배리어층의 하단부를 제거한다. 도 7을 참조하면, 배리어층(132 및 134)은 비아홀(127)의 측벽 상에는 남아 있고, 비아홀(124)의 하단에서는 제거되어 Co 함유 플러그(124)와 전도성 피처(126)를 노출한다. 본 실시형태에서, 단계 210는 하나 이상의 건식 에칭 공정을 사용하여 배리어층(134 및 132)을 에칭한다. 또한, 단계 210은 SC1(표준 클린 1) 또는 SC2(표준 클린 2) 공정 등의 습식 세정 공정을 적용하여, 플러그(124) 및 전도성 피처(126)의 상단면에서 임의의 잔류물을 제거한다. 비아홀(127)의 경사진 프로파일로 인해, 비아홀(127)의 측벽 상의 배리어층(134)도 에칭 및 세정 공정으로부터 약간의 손실이 있을 수 있다. 이러한 손실은 단계 208에서 참작된다. 다시 말해, 배리어층(134)은 본 실시형태에 있어서 단계 210 후의 배리어층(134)이 배리어층(132)의 두께와 거의 동일한 두께를 갖도록 충분한 두께로 퇴적된다(단계 208).
일부 실시형태에서, 단계 210 후에, Co 함유 플러그(124)의 상단면은 CoO, Co3O4, 및 Co2O3 등의 일부 코발트 산화물 화합물(CoOx)을 포함하도록 약간 (주변 공기로부터) 산화될 수 있다. 단계 212에서, 방법(200)(도 2a)은 디바이스(100)에 사전 세정 공정을 수행한다. 구체적으로, 사전 세정 공정은 플러그(124)의 상단면을 세정하여 그 위의 임의의 산화를 제거한다. 일 실시형태에 있어서, 단계 212는 예컨대 도 14에 도시하는 인시추 클러스터 툴(300) 내의 사정 세정 챔버(304)에서, 디바이스(100)에 수소(H2) 플라즈마를 인가한다. 예를 들어, H2 플라즈마는 약 800 W 내지 약 900 W의 전력을 가진 2 MHz 무선 주파수 소스(RF2), 약 100 W 내지 약 900 W의 전력 범위를 가질 수 있는 바이어스로서의 13.56 MHz 무선 주파수 소스(RF1)로 생성될 수 있으며, 순수한 H2 가스는 약 20 sccm(분당 표준 입방 센티미터) 내지 약 100 sccm의 유량 및 약 3 mtorr 내지 약 6 mtorr의 총 압력을 갖는다. 일 실시형태에 있어서, H2 가스는 아르곤 등의 일부 희가스와 혼합될 수 있다. H2 플라즈마는 Co 함유 플러그(124)의 표면으로부터 임의의 산화를 제거하는 것을 돕는다.
단계 214에서, 방법(200)(도 2b)은 전도성 캡(136)을, Co 함유 플러그(124) 위에는 퇴적하지만 코발트가 없는 전도성 피처(126) 위에는 퇴적하지 않는 선택적 퇴적 공정을 수행한다. 도 8을 참조하면, 전도성 피처(126)의 상단면이 비아홀(127c)을 통해 노출되는 동안에, 전도성 캡(136a 및 136b)이 각각 Co 함유 플러그(124a, 124b) 위에 퇴적되어 Co 함유 플러그와 직접 접촉하게 된다. 일 실시형태에서, 단계 214는 단계 212에 후속하여 진공을 파괴하지 않고서 인시추 클러스터 툴(300)(도 14)의 퇴적 챔버(316)에서 수행될 수 있다. 일 실시형태에서, 단계 214는 전도성 캡(136)으로서 텅스텐(W)을 선택적으로 퇴적한다. 예를 들어, 선택적인 W 퇴적은 약 250℃ 내지 약 300℃의 온도, 약 5 torr 내지 약 15 torr의 총 압력에서, 반응 가스로서 WF6 및 H2를 사용하여 행해질 수 있다. 고온 및/또는 고압이 비선택적인 W 퇴적을 초래할 수도 있기 때문에 단계 214에서는 이러한 저온 및 저압이 바람직하다. 전도성 캡(136)은 약 300 Å 내지 약 500 Å의 두께로 퇴적될 수 있다. 그 두께는 공정 타이머에 의해 제어될 수 있다. 다른 실시형태에서, 단계 214는 전도성 캡(136)으로서 코발트 규화물(CoSix)을 선택적으로 퇴적한다. 예를 들어, 단계 214는 약 250℃ 내지 약 500℃의 온도, 약 5 torr 내지 약 55 torr의 총 압력에서, 반응 가스로서 SiH4를 사용하여 코발트 규화물을 퇴적할 수 있다.
단계 216에서, 방법(200)(도 2b)은 코발트(Co)를, 전도성 피처(126) 상에는 성장시키지 않고 전도성 캡(136) 상에는 선택적으로 성장시킨다. 도 9를 참조하면, Co 함유 플러그(138a 및 138b)는 각각 전도성 캡(136a, 136b) 위에 성장하여 비아홀(127a 및 127b)을 완전히 충전한다. 비아홀(127c)은 전도성 피처(126)의 상단면이 노출되도록 개방된 채로 있다. 일 실시형태에서, 단계 216은 단계 214에 후속하여 진공을 파괴하지 않고서 인시추 클러스터 툴(300)(도 14)의 퇴적 챔버(308)에서 수행될 수 있다. 예를 들어, 선택적인 W 퇴적은 약 150℃ 내지 약 300℃의 온도, 약 5 torr 내지 약 15 torr의 총 압력에서, 반응 가스로서C5H5Co(CO)2(Cyclopentadienylcobalt dicarbonyl) 및 H2를 사용하여 행해질 수 있다. 고온 및/또는 고압이 비선택적인 Co 퇴적을 초래할 수도 있기 때문에 단계 216에서는 이러한 저온 및 저압이 바람직하다. Co 함유 플러그(138)는 약 300 Å 내지 약 1500 Å의 두께로 퇴적될 수 있다. 그 두께는 공정 타이머에 의해 제어될 수 있다.
단계 218에서, 방법(200)(도 2b)은 디바이스(100) 위에 배리어층(140)을 퇴적한다. 도 10을 참조하면, 배리어층(140)은 디바이스(100)의 표면 상에, 구체적으로 비아홀(127c)의 하단 및 측벽 표면 상에 실질적으로 균일한 두께를 갖도록 퇴적된다. 일 실시형태에 있어서, 배리어층(140)은 ALD를 사용하여 퇴적되는 티탄 질화물(TiN) 또는 탄탈 질화물(TaN)을 포함한다. 일 실시형태에서, 단계 218은 단계 216에 후속하여 진공을 파괴하지 않고서 인시추 클러스터 툴(300)(도 14)의 퇴적 챔버(312 또는 314)에서 수행될 수 있다. 예를 들어, 배리어층(140)의 퇴적은 약 250℃ 내지 약 400℃의 온도, 약 0.5 torr 내지 약 5 torr의 총 압력에서, 전구체로서 TDMAT(Tetrakis(dimethylamido)titanium)(TiN 퇴적용) 또는 PDMAT(Pentakis(dimethylamino)tantalum)(TaN 퇴적용)를 사용하여 행해질 수 있다. 배리어층(140)은 약 10 Å 내지 약 20 Å의 두께로 퇴적될 수 있다. 배리어층(140)의 두께는 ALD 사이클의 수에 의해 제어될 수 있다.
단계 220에서, 방법(200)(도 2b)은 디바이스(100) 위에 Ru 함유층(142)을 퇴적한다. 도 11을 참조하면, Ru 함유층(142)이 퇴적되어 디바이스(100)의 표면을 덮고 비아홀(127c)을 충전한다. 일 실시형태에서, 단계 220는 예컨대 단계 218에 후속하여 진공을 파괴하지 않고서 인시추 클러스터 툴(300)(도 14)의 퇴적 챔버(310)에서, CVD 공정을 수행하여 층(142)을 퇴적한다. 예를 들어, 층(142)의 퇴적은 약 150℃ 내지 약 300℃의 온도, 약 5 torr 내지 약 15 torr의 총 압력에서, 반응 가스로서 Ru3(CO)12(Triruthenium dodecacarbonyl) 및 H2를 사용하여 행해질 수 있다. Ru 함유 플러그(142)는 약 300 Å 내지 약 1500 Å의 두께로 퇴적될 수 있다. 그 두께는 공정 타이머에 의해 제어될 수 있다.
단계 222에서, 방법(200)(도 2b)은 디바이스(100)에 화학적 기계 평탄화(CMP) 공정을 수행한다. 도 12를 참조하면, 비아홀(127a)를 제외한 나머지 비아홀에서 Ru 함유층(142)과 배리어층(140)이 CMP 공정에 의해 제거된다. Ru 함유층(142)의 잔여 부분이 Ru 함유 플러그(142)가 된다.
단계 224에서, 방법(200)(도 2b)은 디바이스(100)에 추가 공정을 수행한다. 예를 들어, 단계 224는 ILD층(132) 위에 다른 에칭 정지층(ESL) 및 다른 ILD층을 퇴적하고, 새로 퇴적된 ESL 및 ILD층을 에칭하여 트렌치를 형성하며, 트렌치에 금속(예컨대, 구리)를 퇴적하여 금속 와이어를 형성할 수 있다. 금속 와이어는 다양한 비아 플러그(138 및 142)뿐만 아니라 다른 회로 피처를 상호접속시키도록 구성된다. 단계 224는 이러한 공정을 반복하여 임의 개의 금속 와이어층을 세울 수 있다.
도 13은 도 12의 A-A 라인을 따른 디바이스(100)의 일 실시형태의 일부 화학적 분석을 나타내고 있다. 도 13을 참조하면, 플러그(138)는 본 실시형태에서 주로 Co를 포함하거나 본질적으로 Co로 이루어지며, 배리어층(134)은 TiN을 포함하고, 배리어층(132)은 실리콘 질화물(Si3N4)을 포함하며, ILD층(130)은 주로 실리콘 산화물(SiO2)을 포함한다. 일부 Co 원소는 Co 함유 플러그(138)로부터 배리어층(134)으로 확산한다. 일부 소량의 Co 원소는 배리어층(132)으로 확산한다. 그러나 ILD층(130)은 실질적으로 Co 원소가 없는데, 이것은 이중 배리어층(132 및 134)의 유효성을 입증한다.
도 14는 방법(200)의 일부 제조 단계를 수행하는 인시추 클러스터 툴(300)을 도시하고, 또한 공정 챔버(304)의 개략 블로우업 도면도 도시한다. 도 14를 참조하면, 클러스터 툴(300)은 예컨대 오버헤드 트랜스포트 시스템을 통해 다른 공정 툴에 접속하기 위한 입출력 포트(예컨대, 로드 도크)(302)를 포함한다. 클러스터 툴(300)은 다양한 공정 챔버(304, 306, 308, 310, 312, 314 및 316)를 더 포함한다. 예를 들어, 공정 챔버(304, 306)는 단계 212에서의 사전 세정 공정 등의 세정 공정을 수행하도록 구성될 수 있고, 공정 챔버(308)는 단계 216에서의 코발트 퇴적을 수행하도록 구성될 수 있으며, 공정 챔버(310)는 단계 220에서의 루테늄 퇴적을 수행하도록 구성될 수 있고, 공정 챔버(312)는 단계 218에서의 ALD TaN 퇴적을 수행하도록 구성될 수 있으며, 공정 챔버(314)는 단계 218에서의 ALD TiN 퇴적을 수행하도록 구성될 수 있고, 공정 챔버(316)는 단계 214에서의 W 퇴적을 수행하도록 구성될 수 있다.
제한적인 것으로 의도되지 않지만, 본 개시내용의 하나 이상의 실시형태들은 반도체 디바이스 및 그 형성에 다양한 이점을 제공한다. 예를 들어, 본 개시내용의 실시형태는, 메인 금속으로서 코발트 및/또는 루테늄을 갖고, Co 및 Ru 원소가 인접한 산소 함유 유전체층으로 확산하는 것을 막기 위한 얇은 이중 배리어층을 더 갖는 초저 저항 비아 플러그를 제공한다. 이러한 비아홀은 소형 비아 홀을 완전히 충전하여, 계속되는 디바이스 스케일 축소에 대한 요구를 만족시키는 것이 가능하다. 개시한 방법의 실시형태는 기존의 제조 공정에 용이하게 통합될 수 있다.
일 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판 위의 활성 영역과, 상기 활성 영역 위에 배치된 제1 코발트 함유 피처와, 상기 제1 코발트 함유 피처 위에 배치되어 상기 제1 코발트 함유 피처와 물리적으로 접촉하는 전도성 캡과, 상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 피처를 포함한다.
일 실시형태에 있어서, 반도체 디바이스는, 상기 제2 코발트 함유 피처와 상기 전도성 캡의 측벽 위에 배치된 티탄 질화물을 갖는 제1 배리어층과, 상기 제1 배리어층 위에 배치된 실리콘 질화물을 갖는 제2 배리어층을 더 포함한다. 다른 실시형태에 있어서, 반도체 디바이스는, 상기 제2 배리어층의 측벽 중 하측부 위에 배치된 컨택 에칭 정지층과, 상기 컨택 에칭 정지층 위에 그리고 상기 제2 배리어층의 측벽 중 상측부 위에 배치된 층간 유전체층을 포함한다. 일 실시형태에 있어서, 반도체 디바이스는 상기 컨택 에칭 정지층에 매립된 전도성 피처와, 상기 전도성 피처 위에 배치되어 상기 전도성 피처와 전기적으로 접촉하는 루테늄 함유 피처를 더 포함한다. 다른 실시형태에 있어서, 반도체 디바이스는 상기 루테늄 함유 피처의 측벽 위에 제3 배리어층을 포함하고, 상기 제3 배리어층은 TaN 또는 TiN를 포함하며, 상기 제1 및 제2 배리어층은 상기 제3 배리어층의 측벽 상에도 배치된다.
일부 실시형태에 있어서, 제1 및 제2 배리어층의 총 두께는 상기 제2 코발트 함유 피처로부터의 코발트 원소가 제1 및 제2 배리어층으로 확산하는 깊이보다 크다. 일부 실시형태에 있어서, 제1 및 제2 배리어층은 대략 동일한 두께를 가지며, 제1 및 제2 배리어층의 총 두께는 약 2 nm 내지 약 3 nm이다.
일부 실시형태에 있어서, 전도성 캡은 텅스텐 또는 코발트 규화물(SiOx)을 포함한다. 반도체 디바이스의 일부 실시형태에 있어서, 제2 코발트 함유 피처 중의 코발트 입자의 60% 초과는 약 11 nm 내지 약 13 nm의 입도를 갖는다. 일부 다른 실시형태에 있어서, 제2 코발트 함유 피처 중의 다른 코발트 입자는 10 nm 미만의 입도를 갖는다. 일부 실시형태에 있어서, 제1 코발트 함유 피처는 트랜지스터 소스/드레인 피처 또는 트랜지스터 게이트 피처에 전기적으로 접속된다.
다른 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판 위에 배치된 제1 코발트 함유 플러그와, 상기 제1 코발트 함유 플러그 위에 배치되어 상기 제1 코발트 함유 플러그와 물리적으로 접촉하는 전도성 캡과, 상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 플러그와, 상기 제2 코발트 함유 플러그와 상기 전도성 캡의 측벽 위의 제1 배리어층과, 상기 제1 배리어층의 측벽 위의 제2 배리어층과, 상기 제2 배리어층을 둘러싸는 하나 이상의 유전체층을 포함한다.
일 실시형태에 있어서, 제1 배리어층은 티탄 질화물을 포함하고, 제2 배리어층은 실리콘 질화물을 포함하며, 하나 이상의 유전체층은 실리콘 산화물을 포함한다. 일부 실시형태에 있어서, 반도체 디바이스는 상기 하나 이상의 유전체층에 매립된 티탄 질화물층과, 상기 티탄 질화물층 위에 배치되어 상기 티탄 질화물층과 전기적으로 접촉하는 루테늄 함유 플러그를 더 포함한다. 다른 실시형태에 있어서, 반도체 디바이스는 상기 루테늄 함유 플러그를 둘러싸는 제3 배리어층을 포함하고, 상기 제1 및 제2 배리어층은 상기 제3 배리어층과 상기 하나 이상의 유전체층 사이에도 배치된다.
또 다른 양태에 있어서, 본 개시내용은 방법에 관한 것이다. 본 방법은, 기판과, 상기 기판 위의 하나 이상의 제1 유전체층과, 상기 하나 이상의 제2 유전체층에 매립된 제1 코발트 함유 플러그와, 상기 하나 이상의 제1 유전체층과 상기 제1 코발트 함유 플러그 위의 하나 이상의 제2 유전체층을 갖는 구조를 제공하는 단계를 포함한다. 상기 방법은, 상기 하나 이상의 제2 유전체층에 비아홀을 에칭하여 상기 제1 코발트 함유 플러그를 노출시키는 단계와, 실리콘 질화물을 갖는 제1 배리어층을 상기 비아홀에 퇴적하는 단계와, 티탄 질화물 또는 탄탈 질화물을 갖는 제2 배리어층을 상기 비아홀에 그리고 상기 제1 배리어층 위에 퇴적하는 단계와, 상기 비아홀에서 상기 제1 및 제2 배리어층을 에칭하여 상기 제1 코발트 함유 플러그를 노출시키는 단계와, 상기 비아홀에서 노출되는 제1 코발트 함유 플러그 위에 전도성 캡을 형성하는 단계와, 상기 전도성 캡 위에 코발트를 선택적으로 성장시키는 단계를 더 포함한다.
상기 방법의 일부 실시형태에 있어서, 상기 전도성 캡을 형성하는 단계는, 반응 가스로서 WF6 및 H2를 사용하여 상기 제1 코발트 함유 플러그 위에 텅스텐을 선택적으로 성장시키는 단계를 포함한다. 일부 실시형태에 있어서, 상기 코발트를 선택적으로 성장시키는 단계는 반응 가스로서 C5H5(CO)2Co 및 H2를 사용하여 수행된다.
일부 실시형태에 있어서, 상기 방법은, 상기 전도성 캡을 형성하는 단계 전에, H2 플라즈마를 사용하여 상기 제1 코발트 함유 플러그의 노출면을 세정하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 구조는, 상기 하나 이상의 제2 유전체층에 매립된 전도성 피처를 더 포함하고, 상기 방법은, 상기 하나 이상의 제2 유전체층에서 제2 비아홀을 에칭하여 상기 전도성 피처를 노출시키는 단계와, 상기 제1 배리어층을 상기 제2 비아홀에 퇴적하는 단계와, 상기 제2 배리어층을 상기 제2 비아홀에 퇴적하는 단계와, 상기 제2 비아홀에서 상기 제1 및 제2 배리어층을 에칭하여 상기 전도성 피처를 노출시키는 단계와, 탄탈 질화물 또는 티탄 질화물을 갖는 제3 배리어층을 상기 제2 비아홀에 퇴적하는 단계와, 루테늄 함유 플러그를 상기 제2 비아홀에 그리고 상기 제3 배리어층 위에 퇴적하는 단계를 더 포함한다.
이상은 여러 실시형태의 특징을 개관한 것이므로 당업자라면 본 개시내용의 양태를 더 잘 이해할 수 있다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하지 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스에 있어서,
기판 위의 활성 영역과,
상기 활성 영역 위에 배치된 제1 코발트 함유 피처와,
상기 제1 코발트 함유 피처 위에 배치되어 상기 제1 코발트 함유 피처와 물리적으로 접촉하는 전도성 캡과,
상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 피처를 포함하는 반도체 디바이스.
2. 제1항에 있어서,
상기 제2 코발트 함유 피처와 상기 전도성 캡의 측벽 위에 배치된 티탄 질화물을 갖는 제1 배리어층과,
상기 제1 배리어층 위에 배치된 실리콘 질화물을 갖는 제2 배리어층을 더 포함하는 반도체 디바이스.
3. 제2항에 있어서,
상기 제2 배리어층의 측벽 중 하측부 위에 배치된 컨택 에칭 정지층과,
상기 컨택 에칭 정지층 위에 그리고 상기 제2 배리어층의 측벽 중 상측부 위에 배치된 층간 유전체층을 더 포함하는 반도체 디바이스.
4. 제3항에 있어서,
상기 컨택 에칭 정지층에 매립된 전도성 피처와,
상기 전도성 피처 위에 배치되어 상기 전도성 피처와 전기적으로 접촉하는 루테늄 함유 피처를 더 포함하는 반도체 디바이스.
5. 제4항에 있어서,
상기 루테늄 함유 피처의 측벽 위에 제3 배리어층을 포함하고, 상기 제3 배리어층은 TaN 또는 TiN를 포함하며, 상기 제1 및 제2 배리어층은 상기 제3 배리어층의 측벽 상에도 배치되는 것인 반도체 디바이스.
6. 제2항에 있어서, 상기 제1 및 제2 배리어층의 총 두께는 상기 제2 코발트 함유 피처로부터의 코발트 원소가 상기 제1 및 제2 배리어층으로 확산하는 깊이보다 큰 것인 반도체 디바이스.
7. 제2항에 있어서, 상기 제1 및 제2 배리어층은 대략 동일한 두께를 가지며, 상기 제1 및 제2 배리어층의 총 두께는 약 2 nm 내지 약 3 nm인 것인 반도체 디바이스.
8. 제1항에 있어서, 상기 전도성 캡은 텅스텐 또는 코발트 규화물(SiOx)을 포함하는 것인 반도체 디바이스.
9. 제1항에 있어서, 상기 제2 코발트 함유 피처 중의 코발트 입자의 60% 초과는 약 11 nm 내지 약 13 nm의 입도를 갖는 것인 반도체 디바이스.
10. 제9항에 있어서, 상기 제2 코발트 함유 피처 중의 다른 코발트 입자는 10 nm 미만의 입도를 갖는 것인 반도체 디바이스.
11. 제1항에 있어서, 상기 제1 코발트 함유 피처는 트랜지스터 소스/드레인 피처 또는 트랜지스터 게이트 피처에 전기적으로 접속되는 것인 반도체 디바이스.
12. 반도체 디바이스에 있어서,
기판 위에 배치된 제1 코발트 함유 플러그와,
상기 제1 코발트 함유 플러그 위에 배치되어 상기 제1 코발트 함유 플러그와 물리적으로 접촉하는 전도성 캡과,
상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 플러그와,
상기 제2 코발트 함유 플러그와 상기 전도성 캡의 측벽 위의 제1 배리어층과,
상기 제1 배리어층의 측벽 위의 제2 배리어층과,
상기 제2 배리어층을 둘러싸는 하나 이상의 유전체층을 포함하는 반도체 디바이스.
13. 제12항에 있어서, 상기 제1 배리어층은 티탄 질화물을 포함하고, 상기 제2 배리어층은 실리콘 질화물을 포함하며, 상기 하나 이상의 유전체층은 실리콘 산화물을 포함하는 것인 반도체 디바이스.
14. 제12항에 있어서,
상기 하나 이상의 유전체층에 매립된 티탄 질화물층과,
상기 티탄 잘화물층 위에 배치되어 상기 티탄 질화물층과 전기적으로 접촉하는 루테늄 함유 플러그를 더 포함하는 반도체 디바이스.
15. 제14항에 있어서,
상기 루테늄 함유 플러그를 둘러싸는 제3 배리어층을 더 포함하고, 상기 제1 및 제2 배리어층은 상기 제3 배리어층과 상기 하나 이상의 유전체층 사이에도 배치되는 것인 반도체 디바이스.
16. 방법에 있어서,
기판과, 상기 기판 위의 하나 이상의 제1 유전체층과, 상기 하나 이상의 제1 유전체층에 매립된 제1 코발트 함유 플러그와, 상기 하나 이상의 제1 유전체층과 상기 제1 코발트 함유 플러그 위의 하나 이상의 제2 유전체층을 갖는 구조를 제공하는 단계와,
상기 하나 이상의 제2 유전체층에 비아홀을 에칭하여 상기 제1 코발트 함유 플러그를 노출시키는 단계와,
실리콘 질화물을 갖는 제1 배리어층을 상기 비아홀에 퇴적하는 단계와,
티탄 질화물 또는 탄탈 질화물을 갖는 제2 배리어층을 상기 비아홀에 그리고 상기 제1 배리어층 위에 퇴적하는 단계와,
상기 비아홀에서 상기 제1 및 제2 배리어층을 에칭하여 상기 제1 코발트 함유 플러그를 노출시키는 단계와,
상기 비아홀에서 노출되는 제1 코발트 함유 플러그 위에 전도성 캡을 형성하는 단계와,
상기 전도성 캡 위에 코발트를 선택적으로 성장시키는 단계를 포함하는 방법.
17. 제16항에 있어서, 상기 전도성 캡을 형성하는 단계는, 반응 가스로서 WF6 및 H2를 사용하여 상기 제1 코발트 함유 플러그 위에 텅스텐을 선택적으로 성장시키는 단계를 포함하는 것인 방법.
18. 제16항에 있어서, 상기 코발트를 선택적으로 성장시키는 단계는 반응 가스로서 C5H5(CO)2Co 및 H2를 사용하여 수행되는 것인 방법.
19. 제16항에 있어서,
상기 전도성 캡을 형성하는 단계 전에, H2 플라즈마를 사용하여 상기 제1 코발트 함유 플러그의 노출면을 세정하는 단계를 더 포함하는 방법.
20. 제16항에 있어서, 상기 구조는, 상기 하나 이상의 제2 유전체층에 매립된 전도성 피처를 더 포함하고,
상기 방법은, 상기 하나 이상의 제2 유전체층에서 제2 비아홀을 에칭하여 상기 전도성 피처를 노출시키는 단계와,
상기 제1 배리어층을 상기 제2 비아홀에 퇴적하는 단계와,
상기 제2 배리어층을 상기 제2 비아홀에 퇴적하는 단계와,
상기 제2 비아홀에서 상기 제1 및 제2 배리어층을 에칭하여 상기 전도성 피처를 노출시키는 단계와,
탄탈 질화물 또는 티탄 질화물을 갖는 제3 배리어층을 상기 제2 비아홀에 퇴적하는 단계와,
루테늄 함유 플러그를 상기 제2 비아홀에 그리고 상기 제3 배리어층 위에 퇴적하는 단계를 더 포함하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위의 활성 영역과,
    상기 활성 영역 위에 배치된 제1 코발트 함유 피처와,
    상기 제1 코발트 함유 피처 위에 배치되어 상기 제1 코발트 함유 피처와 물리적으로 접촉하는 전도성 캡과,
    상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 피처
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 코발트 함유 피처와 상기 전도성 캡의 측벽 위에 배치된 티탄 질화물을 갖는 제1 배리어층과,
    상기 제1 배리어층 위에 배치된 실리콘 질화물을 갖는 제2 배리어층
    을 더 포함하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제2 배리어층의 측벽 중 하측부 위에 배치된 컨택 에칭 정지층과,
    상기 컨택 에칭 정지층 위에 그리고 상기 제2 배리어층의 측벽 중 상측부 위에 배치된 층간 유전체층
    을 더 포함하는 반도체 디바이스.
  4. 제2항에 있어서, 상기 제1 및 제2 배리어층의 총 두께는 상기 제2 코발트 함유 피처로부터의 코발트 원소가 상기 제1 및 제2 배리어층으로 확산하는 깊이보다 큰 것인 반도체 디바이스.
  5. 제2항에 있어서, 상기 제1 및 제2 배리어층은 동일한 두께를 가지며, 상기 제1 및 제2 배리어층의 총 두께는 2 nm 내지 3 nm인 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 전도성 캡은 텅스텐 또는 코발트 규화물(SiOx)을 포함하는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 제2 코발트 함유 피처 중의 코발트 입자의 60% 초과는 11 nm 내지 13 nm의 입도를 갖는 것인 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1 코발트 함유 피처는 트랜지스터 소스/드레인 피처 또는 트랜지스터 게이트 피처에 전기적으로 접속되는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 위에 배치된 제1 코발트 함유 플러그와,
    상기 제1 코발트 함유 플러그 위에 배치되어 상기 제1 코발트 함유 플러그와 물리적으로 접촉하는 전도성 캡과,
    상기 전도성 캡 위에 배치되어 상기 전도성 캡과 물리적으로 접촉하는 제2 코발트 함유 플러그와,
    상기 제2 코발트 함유 플러그와 상기 전도성 캡의 측벽 위의 제1 배리어층과,
    상기 제1 배리어층의 측벽 위의 제2 배리어층과,
    상기 제2 배리어층을 둘러싸는 하나 이상의 유전체층
    을 포함하는 반도체 디바이스.
  10. 방법에 있어서,
    기판과, 상기 기판 위의 하나 이상의 제1 유전체층과, 상기 하나 이상의 제1 유전체층에 매립된 제1 코발트 함유 플러그와, 상기 하나 이상의 제1 유전체층과 상기 제1 코발트 함유 플러그 위의 하나 이상의 제2 유전체층을 갖는 구조를 제공하는 단계와,
    상기 하나 이상의 제2 유전체층에 비아홀을 에칭하여 상기 제1 코발트 함유 플러그를 노출시키는 단계와,
    실리콘 질화물을 갖는 제1 배리어층을 상기 비아홀에 퇴적하는 단계와,
    티탄 질화물 또는 탄탈 질화물을 갖는 제2 배리어층을 상기 비아홀에 그리고 상기 제1 배리어층 위에 퇴적하는 단계와,
    상기 비아홀에서 상기 제1 및 제2 배리어층을 에칭하여 상기 제1 코발트 함유 플러그를 노출시키는 단계와,
    상기 비아홀에서 노출되는 제1 코발트 함유 플러그 위에 전도성 캡을 형성하는 단계와,
    상기 전도성 캡 위에 코발트를 선택적으로 성장시키는 단계
    를 포함하는 방법.
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