KR20210154687A - 반도체 디바이스를 위한 확산 배리어 및 방법 - Google Patents

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KR20210154687A
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웬-수안 첸
쳉-룬 차이
야-리엔 리
쳉-후이 웽
춘-치에 린
훙-웬 수
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Abstract

방법은, 전도성 피처 위에 절연층을 형성하는 단계; 전도성 피처의 제1 표면을 노출시키기 위해 절연층을 에칭하는 단계; 전도성 피처의 제1 표면을 희생 재료로 커버하는 단계 - 절연층의 측벽에는 희생 재료가 없음 - ; 절연층의 측벽을 배리어 재료로 커버하는 단계 - 전도성 피처의 제1 표면에는 배리어 재료가 없고, 배리어 재료는 전이 금속으로 도핑된 탄탈룸 질화물(TaN)을 포함함 - ; 희생 재료를 제거하는 단계; 및 배리어 재료 및 전도성 피처의 제1 표면을 전도성 재료로 커버하는 단계를 포함한다.

Description

반도체 디바이스를 위한 확산 배리어 및 방법{DIFFUSION BARRIER FOR SEMICONDUCTOR DEVICE AND METHOD}
집적 회로는 3차원 배선 구조물 역할을 하는 금속 라인과 비아를 포함하는 상호접속 구조물을 포함한다. 상호접속 구조물의 기능은 조밀하게 패키징된 디바이스를 함께 적절하게 접속하는 것이다.
금속 라인과 비아는 상호접속 구조물 내에 형성된다. 금속 라인과 비아는 일반적으로 유전체층에 트렌치와 비아 개구부가 형성되는 다마신 프로세스에 의해 형성된다. 그런 다음 배리어층(barrier layer)이 퇴적된 다음, 트렌치와 비아 개구부를 구리로 충전한다. CMP(Chemical Mechanical Polish) 프로세스 후 금속 라인의 상단 표면이 평평해지면서 금속 라인과 비아가 남는다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1, 2, 3 및 4는 일부 실시예에 따라 금속 라인 및 비아의 형성에서 중간 단계의 단면도를 도시한다.
도 5는 일부 실시예들에 따른 희생 재료의 형성시에 중간 스테이지의 단면도를 도시한다.
도 6a 및 6b는 일부 실시예들에 따른 배리어층의 형성시에 중간 스테이지의 단면도를 도시한다.
도 7a 및 7b는 일부 실시예에 따라 배리어층의 형성 동안 사용되는 퇴적 사이클을 도시한다.
도 8, 9 및 10은 일부 실시예에 따라 금속 라인 및 비아의 형성에서 중간 단계의 단면도를 도시한다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "아래에 놓인", "아래에", "하부에", "위에 놓인", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예에 따라 전도성 피처에 대한 배리어층을 선택적으로 형성하는 방법이 제공된다. 전도성 피처의 형성에서 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면들 및 예증적 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 본 개시의 일부 실시예에 따르면, 전도성 피처의 형성은 개구부의 전도성 영역 위에 배리어층을 선택적으로 형성하고, 개구부를 금속성 재료로 충전하고, 평탄화를 수행하는 것을 포함한다. 전도성 배리어층의 선택적 형성은 하부 금속 피처 상에 희생층을 형성함으로써 달성된다. 희생층 상에 형성되는 배리어층이 거의 또는 전혀 없이, 배리어층이 비아 개구부의 측벽 상에서 선택적으로 성장되도록 희생층은 배리어층 재료의 접착에 저항한다. 배리어층은 배리어층의 밀도를 증가시키기 위해 배리어층에 (예를 들어, 도펀트로서 또는 배리어층의 서브층으로서) 통합된 도펀트 금속을 갖도록 형성된다. 배리어층이 형성된 후, 희생층을 제거하기 위한 처리가 수행된다. 그런 다음, 나머지 개구부는 금속 피처 상에 형성되는 구리와 같은 금속성 재료로 충전된다.
도 1은 본 개시의 일부 실시예에 따른 패키지 컴포넌트(100)의 단면도를 도시한다. 패키지 컴포넌트(100)는 트랜지스터 및/또는 다이오드와 같은 능동 디바이스를 포함하는 디바이스 웨이퍼(예를 들면, 논리 디바이스 웨이퍼)일 수 있고, 커패시터, 인덕터, 저항기 등과 같은 수동 디바이스를 포함할 수 있다. 본 개시의 대안적인 실시예들에 따르면, 패키지 컴포넌트(100)는 인터포저 웨이퍼이고, 이는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있다. 본 개시의 또 다른 대안적인 실시예에 따르면, 패키지 컴포넌트(100)는 내부에 코어가 있는 패키지 기판 또는 코어가 없는 패키지 기판을 포함할 수 있는 패키지 기판 스트립이다. 후속 논의에서, 디바이스 웨이퍼는 패키지 컴포넌트(100)의 예로서 사용된다. 본 개시의 교시는 또한 인터포저 웨이퍼, 패키지 기판, 패키지 등에 적용될 수 있다.
본 개시의 일부 실시예에 따르면, 패키지 컴포넌트(100)는 반도체 기판(20) 및 반도체 기판(20)의 상단 표면에 형성된 피처를 포함한다. 반도체 기판(20)은 결정 실리콘, 결정 게르마늄, 실리콘 게르마늄, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족 화합물 반도체, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 반도체 기판(20)은 또한 벌크 실리콘 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다. 얕은 트랜치 격리(Shallow Trench Isolation; STI) 영역(미도시됨)은 반도체 기판(20) 내의 활성 영역을 격리하기 위해 반도체 기판(20)에 형성될 수 있다. 도시되지 않았지만, 관통 비아는 패키지 컴포넌트(100)의 대향 측부 상의 피처를 전기적으로 상호접속하기 위해 반도체 기판(20) 내로 연장하여 형성될 수 있다.
본 개시의 일부 실시예들에 따르면, 패키지 컴포넌트(100)는 디바이스 다이를 형성하기 위해 사용된다. 이들 실시예에서, 집적 회로 디바이스(22)는 반도체 기판(20)의 상단 표면 상에 형성된다. 예시적인 통합 회로 디바이스(22)는 상보성 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor; CMOS) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함한다. 통합 회로 디바이스(22)의 세부 사항은 여기에서 설명되지 않는다. 대안적인 실시예에 따르면, 패키지 컴포넌트(100)는 인터포저를 형성하기 위해 사용된다. 이들 실시예에 따르면, 기판(20)은 또한 예를 들어, 유전체 기판일 수 있다.
도 1에는 유전체층(24)이 더 도시되어 있다. 유전체층(24)은 예를 들어, ILD(Inter-Layer Dielectric) 또는 IMD(Inter-Metal Dielectric)일 수 있다. 본 개시의 일부 실시예에 따르면, 유전체층(24)은 콘택 플러그가 형성되는 ILD이다. 대응하는 유전체층(24)은 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-Doped Phospho Silicate Glass), FSG(Fluorine-Doped Silicate Glass), 실리콘 산화물층(TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 형성됨), 등, 또는 이들의 조합으로 형성될 수 있다. 유전체층(24)은 스핀 온 코팅, ALD(Atomic Layer deposition), FCVD(Flowable Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma-Enhanced Chemical Vapor Deposition), LPCVD(Low-Pressure Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다.
본 개시의 일부 실시예에 따르면, 유전체층(24)은 금속 라인 및/또는 비아가 형성되는 IMD이다. 대응하는 유전체층(24)은 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane), 또 다른 로우-k 유전체 재료 등 또는 이들의 조합으로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 유전체층(24)의 형성은 포로겐-함유 유전체 재료를 퇴적한 다음, 포로겐을 제거하기 위해 경화 프로세스를 수행하여 다공성인 유전체층(24)을 형성하는 것을 포함한다.
여전히 도 1을 참조하면, 전도성 피처(30)가 유전체층(24)에 형성된다. 전도성 피처(30)는 금속 라인, 전도성 비아, 콘택 플러그 등일 수 있다. 일부 실시예에 따르면, 전도성 피처(30)는 확산 배리어층(26) 및 확산 배리어층(26) 위에 전도성 충전 재료(28)를 포함한다. 확산 배리어층(26)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등과 같은 전도성 재료 또는 이들의 조합으로 형성될 수 있다. 전도성 충전 재료(28)는 구리, 구리 합금, 알루미늄, 또 다른 금속 또는 금속 합금 등, 또는 이들의 조합으로 형성될 수 있다. 확산 배리어층(26)은 전도성 충전 재료(28)의 전도성 재료(예를 들어, 구리)가 유전체층(24) 내로 확산되는 것을 방지하는 기능을 갖는다. 본 개시의 일부 실시예에 따르면, 전도성 피처(30)의 형성은 또한 확산 배리어층(26)의 하단 부분이 형성되지 않도록 이후에 논의되는 기술을 채택할 수 있다.
도 1에 또한 도시된 바와 같이, 일부 실시예에 따라, 에칭 정지층(etch stop layer)(32)이 유전체층(24)과 전도성 피처(30) 위에 퇴적된다. 에칭 정지층(32)은 유전체 재료로 형성되며, 이는 알루미늄 산화물, 알루미늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 등, 또는 이들의 조합과 같은 하나 이상의 재료를 포함할 수 있다. 경우에 따라, 금속(예를 들어, 알루미늄 질화물, 알루미늄 산화물 등)을 포함하는 에칭 정지층(32)의 사용은 후속적으로 형성된 희생층(48)과의 결합을 형성할 수 있으며(도 5 참조), 따라서 에칭 정지층을 위한 금속 함유 재료의 사용은 희생층(48)의 차단 능력을 향상시킬 수 있다. 에칭 정지층(32)은 유전체층(34)의 에칭이 에칭 정지층(32) 상에서 정지할 수 있도록 상부 유전체층(34)에 비해 높은 에칭 선택성을 갖는 재료로 형성될 수 있다. 일부 실시예에서, 에칭 정지층(32)은 약 1 nm 내지 약 10 nm의 두께 T0를 가질 수 있다.
여전히 도 1을 참조하면, 유전체층(34)이 에칭 정지층(32) 위에 형성된다. 일부 실시예에서, 유전체층(34)은 IMD 또는 ILD이다. 유전체층(34)은 산화물, 질화물, 탄소 함유 유전체 재료 등과 같은 유전체 재료 또는 이들의 조합을 포함할 수 있다. 예를 들어, 유전체층(34)은 PSG, BSG, BPSG, FSG, TEOS 산화물, HSQ, MSQ 등 또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 유전체층(34)은 약 3.5 미만 또는 약 3.0 미만인 유전 상수 값(k)을 갖는 로우-k 유전체층이다.
도 2 내지 6b 및 도 8 내지 10은 일부 실시예에 따라 금속 라인(60) 및 비아(58)(도 10 참조)를 형성하기 위한 프로세스를 도시한다. 이들 도면에 도시된 예는 이중 다마신 프로세스를 설명하지만, 다른 실시예에서는 금속 라인, 비아, 콘택 플러그 등이 형성되는 단일 다마신 프로세스도 고려된다.
도 2 및 3에서, 일부 실시예에 따라, 비아 개구부(42) 및 트렌치(44)가 유전체층(34)에 형성된다. 비아 개구부(42) 및 트렌치(44)는 예를 들어, 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 비아 개구부(42) 및 트렌치(44)를 형성하는 프로세스의 예에서, 금속 하드 마스크(37)는 먼저 유전체층(34) 위에 형성되고 그 다음 도 2에 도시된 바와 같이 개구부(38)를 형성하도록 패터닝된다. 금속 하드 마스크(37)는 티타늄 질화물, 붕소 질화물, 또 다른 금속 산화물 또는 금속 질화물 등과 같은 재료 또는 이들의 조합으로 형성될 수 있다. 금속 하드 마스크(37)의 개구부(38)는 후속적으로 금속 라인(예를 들어, 도 10에 도시된 금속 라인(60))을 형성하기 위해 충전되는 트렌치(예를 들어, 도 3에 도시된 트렌치(44))의 패턴을 규정한다.
개구부(38)를 형성한 후, 포토레지스트(40)가 유전체층(34) 위에 그리고 금속 하드 마스크(37) 위에 형성된다. 포토레지스트(40)는 단일층 포토레지스트 또는 다층 포토레지스트 구조물(예를 들어, 3중층 포토레지스트 구조물)일 수 있다. 포토레지스트(40)는 적절한 기술을 사용하여 달성될 수 있는 유전체층(34)을 노출하도록 패터닝된다. 그런 다음, 노출된 유전체층(34)은 도 2에 도시된 바와 같이 적어도 부분적으로 유전체층(34) 내로 연장되는 개구부(42)를 형성하기 위해 에칭된다. 유전체층(34)의 에칭은 습식 에칭 프로세스 및/또는 건식 에칭 프로세스(예를 들어, 플라즈마 에칭 프로세스)를 사용하여 수행될 수 있다. 예를 들어, 유전체층(34)의 에칭은 불소 및 탄소를 포함하는 프로세스 가스를 사용하여 수행될 수 있으며, 여기서 불소는 에칭에 사용되며, 탄소는 생성된 개구부의 측벽을 보호하는 효과를 갖는다. 적절한 불소 및 탄소 비율로, 개구부(42)는 원하는 프로파일을 갖도록 형성될 수 있다. 예를 들어, 에칭을 위한 프로세스 가스는 C4F8, CH2F2, CF4 등과 같은 하나 이상의 불소 및 탄소 함유 가스를 포함할 수 있고, Ar, N2 등과 같은 하나 이상의 캐리어 가스를 포함할 수 있다. 에칭 프로세스의 예에서, C4F8의 유속은 약 0 sccm 내지 약 50 sccm의 범위 내이고, CF4의 유속은 약 0 sccm 내지 약 300 sccm의 범위 내이며(비영(non-zero) 유속을 갖는 C4F8 중 적어도 하나를 가짐), N2의 유속은 약 0 sccm 내지 약 200 sccm의 범위 내이다. 추가적인 예로서, 에칭을 위한 프로세스 가스는 CH2F2, 및 N2와 같은 캐리어 가스를 포함할 수 있다. CH2F2의 유속은 약 10 sccm 내지 약 200 sccm의 범위 내일 수 있고, N2의 유속은 약 50 sccm 내지 약 100 sccm의 범위 내일 수 있다. 에칭 프로세스 동안, 패키지 컴포넌트(100)는 약 30 ℃ 내지 약 60 ℃의 범위의 온도로 유지될 수 있다. 에칭 프로세스에서, 에칭 가스로부터 플라즈마가 생성될 수 있다. 에칭을 위한 전원의 무선 주파수(RF) 전력은 약 700W 미만일 수 있으며, 프로세스 가스의 압력은 약 15 mTorr 내지 약 30 mTorr의 범위 내이다. 이들은 예이며 다른 에칭 프로세스 또는 에칭 파라미터가 가능하다. 일부 실시예에서, 유전체층(34)의 에칭은 도 2에 도시된 바와 같이, 개구부(42)가 유전체층(34)의 상단 표면과 하단 표면 사이의 중간 레벨로 연장되도록 하는 기간 동안 수행될 수 있다. 기간은 미리 결정될 수 있다.
도 3으로 돌아가면, 포토레지스트(40)가 제거된 다음, 금속 하드 마스크(37)를 에칭 마스크로 사용하여 유전체층(34)을 추가로 에칭한다. 유전체층(34)을 에칭하는데 사용되는 에칭 프로세스는 예를 들어, 이방성 에칭 프로세스일 수 있다. 에칭 프로세스는 개구부(42)가 에칭 정지층(32)을 노출할 때까지 개구부(42)를 유전체층(34) 내로 연장시킨다. 에칭 프로세스는 개구부(42)를 연장하고 또한 도 3에 도시된 바와 같이 유전체층(34) 내로 부분적으로 연장되는 트렌치(44)를 형성한다. 에칭 프로세스 이후의 결과적인 구조물에 대해, 최종 개구부(42)는 트렌치(44) 아래에 있고 인접하는 비아 개구부(42)로 지칭된다. 이어서, 비아 개구부(42)가 충전되어 비아(예를 들어, 도 10에 도시된 비아(58))를 형성한다.
대안적인 실시예에 따르면, 비아 개구부(42) 및 트렌치(44)는 별도의 포토리소그래피 프로세스로 형성된다. 예를 들어, 제1 포토리소그래피 프로세스에서, 비아 개구부(42)는 유전체층(34)을 관통하여 에칭 정지층(32)까지 연장하여 형성될 수 있다. 제2 리소그래피 프로세스에서 트렌치(44)가 형성될 수 있다. 다양한 실시예에 따라, 비아 개구부(42) 또는 트렌치(44) 중 어느 하나가 다른 것보다 먼저 형성될 수 있다.
다음으로, 도 4를 참조하면, 에칭 정지층(32)을 관통하여 에칭하고 전도성 충전 재료(28)를 노출시키기 위해 에칭 프로세스가 수행된다. 일부 경우에, 에칭 정지층(32)의 에칭이 습식 에칭 프로세스를 포함할 때 에칭 프로세스는 또한 습식 세정 프로세스로 지칭될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 에칭 프로세스는 글리콜, 디메틸 설파이드, 아민, H2O2 등 또는 이들의 조합을 포함하는 용액을 사용한다. 예를 들어, 글리콜은 계면 활성제로 사용될 수 있고, 디메틸 설파이드는 용매로 사용될 수 있으며, 아민은 패키지 컴포넌트(100)의 표면 상에 있는 바람직하지 않은 유기 잔류물을 제거하기 위해 사용될 수 있으며 그리고/또는 H2O2와 아민의 조합은 에칭 정지층(32)을 에칭하기 위해 사용될 수 있다.
도 5를 참조하면, 그런 다음, 일부 실시예에 따라, 희생층(48)이 전도성 충전 재료(28)의 노출된 표면 상에 형성된다. 희생층(48)은 전도성 충전 재료(28) 상에 배리어층(50)의 후속 형성을 차단, 방지 또는 그렇지 않으면 억제하도록 형성될 수 있다(도 6 참조). 전도성 충전 재료(28) 위에 배리어층(50)의 형성을 차단함으로써, 전도성 충전 재료(28)와 후속 퇴적된 전도성 재료(56) 사이의 계면 저항이 감소될 수 있다. 일부 실시예에서, 희생층(48)은 전도성 충전 재료(28)의 노출된 표면을 완전히 커버하도록 비아 개구부(42)를 가로 질러 연장될 수 있다. 일부 실시예에서, 희생층(48)은 약 0.5 nm 내지 약 5 nm, 예컨대 약 1 nm 내지 약 2 nm의 두께 T1을 갖도록 형성된다. 희생층(48)의 두께(T1)는 에칭 정지층(32)의 두께 T0보다 크거나, 거의 동일하거나, 작을 수 있다. 이러한 방식으로, 희생층(48)은 도 5에 도시된 바와 같이 비아 개구부(42) 내의 에칭 정지층(32)의 측벽 표면 상에 형성될 수 있다.
일부 실시예에 따르면, 희생층(48)은 전도성 충전 재료(28)에 접착 또는 결합하고 유전체층(34)에 접착 또는 결합하지 않는 재료를 포함한다. 예를 들어, 재료는 전도성 충전 재료(28)에서 금속(예를 들어, 구리 또는 알루미늄)과 킬레이션 결합(chelation bonds)을 형성할 수 있지만 유전체층(34)과 결합을 형성하지 않을 수 있다. 일부 경우에, 희생층(48)은 금속(예를 들어, 알루미늄)을 포함하는 에칭 정지층(32)과 킬레이션 결합을 형성할 수 있다. 따라서, 희생층(48)이 전도성 충전 재료(28) 및 금속 함유 에칭 정지층(32) 모두와 결합을 형성할 수 있기 때문에, 금속 함유 에칭 정지층(32)의 사용은 희생층(48)에 의해 전도성 충전 재료(28)의 보다 완전한 피복을 허용할 수 있다. 예를 들어, 금속 함유 에칭 정지층(32)에서 희생층(48)의 두께는 금속을 포함하지 않는 에칭 정지층(32)(예를 들어, 실리콘 옥시카보하이드라이드 등으로 형성된 에칭 정지층(32))에서 희생층(48)의 두께보다 클 수 있다. 이러한 방식으로, 이후에 형성되는 배리어층(50)(도 6 참조)은 유전체층(34) 상에 형성될 수 있지만 전도성 충전 재료(28) 상에 형성되는 것은 차단될 수 있다. 추가로, 희생층(48)은 후속적으로 형성되는 배리어층(50)이 접착 또는 결합될 가능성이 없거나 접착 또는 결합할 수 없는 재료일 수 있다. 예를 들어, 재료의 화학 구조물은 소수성이고 그리고/또는 배리어층(50)의 전구체(precursor)가 결합할 가능성이 없거나 결합할 수 없는 비극성기(non-polar groups)를 포함할 수 있거나, 재료의 화학 구조물이 입체 장애(steric hindrance)로 인해 배리어층(50)의 전구체의 흡착을 억제할 수 있다. 희생층(48)의 재료는 후속적으로 형성되는 배리어층(50)의 전구체가 희생층(48) 위의 유전체층(34) 상에서 높은 흡착 선택성을 갖도록 선택될 수 있다. 예를 들어, 유전체층(34) 상의 흡착 대 희생층(48)상의 흡착의 선택성은 약 5:1 초과, 예컨대 약 7.5:1, 약 30:1, 또는 30:1 초과일 수 있다. 선택성은 사용되는 다양한 재료 및/또는 형성 프로세스에 따라 달라질 수 있다. 이러한 방식으로, 희생층(48)은 배리어층(50)에 의해 커버되지 않고(또는 부분적으로만 커버되어) 희생층(48)은 도 8에 대해 아래에서 설명되는 퇴적 후 처리(52)에 의해 더 쉽게 제거될 수 있다. 일부 경우에, 희생층(48)의 이러한 재료 특성은 희생층(48)의 재료의 양이 전도성 충전 재료(28)에 추가하여 금속 하드 마스크(37)에 접착되거나 결합되도록 할 수 있지만, 다른 경우에는 재료가 금속 하드 마스크(37) 상에 형성되지 않는다. 희생층(48)은 희생층(48)을 포함하는 특정 재료(들)에 의존할 수 있는 습식 화학 침지 또는 화학 가스에 대한 노출과 같은 적절한 기술에 의해 퇴적될 수 있다.
제1 예로서, 희생층(48)은 화학식 C6H4N3H를 갖는 벤조트리아졸(BTA)을 포함할 수 있다. BTA 분자는 구리와 같은 금속에 결합할 수 있는 3개의 질소 원자를 갖는 제1 면과 배리어층(50)의 전구체가 결합할 수 없는 소수성 벤조 고리를 갖는 제2 면을 갖는다. BTA 분자의 제1 면은 전도성 충전 재료(28)에 결합할 수 있는 반면, 제2 면은 돌출되고 전구체가 전도성 충전 재료(28)에 결합하는 것을 차단한다. 이러한 방식으로, BTA의 단일층 또는 BTA의 다수의 단일층을 포함하는 희생층(48)은 배리어층(50)이 전도성 충전 재료(28) 또는 희생층(48) 상에 형성되는 것을 방지할 수 있다. 일부 실시예에서, 희생층(48)은 BTA를 함유하는 습식 화학 용액에 패키지 컴포넌트(100)를 침지시킴으로써 BTA로부터 형성될 수 있다. 예를 들어, BTA는 H2O 및/또는 H2O2를 포함하는 용액의 일부일 수 있지만 다른 조성을 갖는 용액이 사용될 수 있다. 용액은 약 25 ℃ 내지 약 50 ℃의 온도로 가열될 수 있고, 패키지 컴포넌트(100)는 약 10초 내지 약 60초의 기간 동안 침지될 수 있다. 용액에 침지한 후 패키지 컴포넌트(100)에 대해 습식 세정 프로세스가 수행될 수 있다. BTA를 포함하는 희생층(48)은 이들 이외의 다른 용액, 프로세스 조건 또는 기술을 사용하여 형성될 수 있다. 설명된 재료 및 퇴적 기술은 일례이며, 희생층(48)은 비스-트리아졸릴 인돌아민, 티올, 포스페이트 등 또는 이들의 조합과 같은 습식 화학 침지 프로세스를 사용하여 다른 재료로부터 형성될 수 있다.
제2 예로서, 희생층(48)은 화학식 C10H18을 갖는 5-데신(5-Decyne)을 포함할 수 있다. 5-데신 분자는 구리와 같은 금속에 결합을 형성할 수 있으며 또한 반 데르 발스의 힘을 통해 서로 부착될 수 있지만 5-데신 분자는 유전체층(34)에 결합하지 않는다. 또한, 배리어층(50)의 전구체는 5-데신 분자에 대한 결합을 형성하지 않는다. 이러한 방식으로, 5-데신 분자층을 포함하는 희생층(48)은 배리어층(50)이 전도성 충전 재료(28) 상에 또는 희생층(48) 상에 형성되는 것을 방지할 수 있다. 일부 실시예에서, 희생층(48)은 패키지 컴포넌트(100)를 5-데신 분자를 포함하는 가스 혼합물에 노출시킴으로써 5-데신으로부터 형성될 수 있다. 예를 들어, 5-데신은 He, Ar 등과 같은 캐리어 가스를 포함하는 가스 혼합물의 일부일 수 있지만, 다른 혼합물이 사용될 수 있다. 가스 혼합물은 에칭 프로세스, 배리어층(50)의 퇴적, 퇴적 후 처리(52) 또는 다른 프로세스와 같은 다른 프로세스가 수행되는 동일한 프로세스 챔버일 수 있는 프로세스 챔버 내로 유입될 수 있다. 이러한 방식으로 희생층(48)을 "인시추(in-situ)" 퇴적함으로써, 패키지 컴포넌트(100)에 대한 오염, 비용 또는 전체 프로세싱 시간이 감소될 수 있다. 가스 혼합물은 약 10초 내지 약 120초의 기간 동안 약 600 sccm 내지 약 3000 sccm의 유속으로 프로세스 챔버로 유입될 수 있다. 약 100 ℃와 약 350 ℃ 사이의 프로세스 온도가 사용될 수 있고, 약 1 Torr 내지 약 30 Torr의 프로세스 압력이 사용될 수 있다. 5-데신을 포함하는 희생층(48)은 이들 이외의 다른 가스 혼합물, 프로세스 조건 또는 기술을 사용하여 형성될 수 있다. 설명된 재료 및 퇴적 기술은 일례이며, 희생층(48)은 기상 티올(gas phase thiol), 기상 BTA, 알킨, 알켄 등 또는 이들의 조합과 같은 가스 퇴적 프로세스를 사용하여 다른 재료로 형성될 수 있다.
도 6a 및 6b를 참조하면, 일부 실시예에 따라, 전도성 배리어층(50)이 비아 개구부(42) 및 트렌치(44) 내의 표면 상에 퇴적된다. 배리어층(50)은 후속 퇴적된 전도성 재료(56)(도 9)의 원자가 유전체층(34)으로 확산되는 것을 방지하는 기능을 갖는다. 배리어층(50)은 유전체층(34) 및 에칭 정지층(32)의 노출된 표면 위에 형성되지만, 희생층(48)에 의해 전도성 충전 재료(28) 상에 형성되는 것이 차단된다. 추가로, 배리어층(50)은 전술한 바와 같이 희생층(48)의 노출된 표면 상에 크게 형성되지 않는다. 배리어층(50)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등 또는 이들의 조합과 같은 배리어 재료를 포함할 수 있다. 일부 실시예에서, 배리어층(50)은 Ru, Co, Mn, Al, Nb 등과 같은 전이 금속일 수 있는 도핑 금속; 또 다른 유형의 금속; 기타; 또는 이들의 조합을 추가적으로 포함한다. 배리어층(50) 내에 도핑 금속을 포함하면 확산에 대한 더 나은 보호를 제공하는 더 조밀한 배리어층(50)이 가능하고, 도핑 금속의 포함은 또한 열 안정성 및 배리어층(50)의 접착성을 향상시킬 수 있다. 도 6a는, 도핑 금속(예를 들어, Ru)이 배리어 재료(예를 들어, TaN)와 함께 퇴적되어 배리어층(50)을 형성하는 실시예를 도시하고, 도 6b는 배리어층(50)이 배리어 재료(예를 들어, TaN)의 2개의 서브층(51A, 51C) 사이에 도핑 금속(예를 들어, Ru)의 서브층(51B)을 포함하는 실시예를 도시한다. 일부 경우에, 도핑 금속을 포함하는 배리어층(50)을 형성함으로써, 약 13 g/cm3보다 큰 전체 밀도를 갖는 배리어층(50)이 형성될 수 있다.
일부 실시예에서, 배리어층(50)은 ALD 프로세스 및/또는 CVD 프로세스와 같은 적절한 프로세스를 사용하여 퇴적될 수 있다. 일부 경우에, ALD 프로세스 및/또는 CVD 프로세스를 사용하여 배리어층(50)을 형성하는 것은 PVD 프로세스와 같은 다른 프로세스에 비해 더 나은 단계 커버리지 및 더 나은 적합성을 허용할 수 있다. 일부 실시예에서, 배리어층(50)의 퇴적은 희생층(48)의 형성과 동일한 프로세스 챔버에서 수행될 수 있다. 일부 실시예에서, 배리어층(50)은 약 10 Å 내지 약 60 Å의, 예를 들면, 약 15 Å의 두께로 형성될 수 있다.
도 6a를 참조하면, 배리어층(50)은 배리어 재료 및 도핑 금속 모두를 퇴적하는 프로세스를 사용하여 퇴적될 수 있다. 배리어층(50)은 배리어층(50)이 원하는 농도의 도핑 금속을 포함하도록 퇴적될 수 있다. 일부 실시예에서, 배리어층(50)은 약 5% 원자 백분율 내지 약 30% 원자 백분율의 도핑 금속 농도를 갖도록 형성될 수 있지만, 다른 농도도 가능하다. 일부 경우에, 더 높은 농도의 도핑 금속은 배리어층(50)의 저항률을 감소시킨다. 예를 들어, Ru의 10% 원자 백분율로 도핑된 TaN의 배리어층(50)은 도핑되지 않은 TaN의 배리어층(50)의 저항률의 약 59%인 저항률을 가질 수 있고, Ru의 20% 원자 백분율로 도핑된 배리어층(50)은 도핑되지 않은 TaN의 배리어층(50)의 저항률의 약 17%인 저항률을 가질 수 있다. 이들은 예이며, 다른 경우에는 저항률 감소가 다를 수 있다. 일부 실시예에서, 배리어층(50)의 저항률은 퇴적 후 처리(52)를 수행함으로써 추가로 감소될 수 있다(도 8 참조). 추가적으로, 더 높은 농도의 도핑 금속은 더 조밀한 배리어층(50)을 초래할 수 있고, 퇴적 후 처리(52) 후에 더 낮은 농도의 질소를 갖는 배리어층(50)을 초래할 수 있다.
배리어층(50)은 ALD 사이클이 1회 이상 수행되는 ALD 프로세스를 사용하여 퇴적될 수 있으며, 여기서 각각의 ALD 사이클은 재료층을 퇴적한다. ALD 사이클은 배리어 재료의 전구체를 프로세스 챔버에 도입한 다음 퍼징 가스를 사용하여 프로세스 챔버를 퍼징하는 것과, 그런 다음, 프로세스 챔버에 도핑 금속의 전구체를 도입한 다음 프로세스 챔버를 퍼징하는 것을 포함할 수 있다. 배리어 재료 및/또는 도핑 금속은 하나 이상의 전구체를 가질 수 있으며, 각각은 프로세스 챔버로 도입되고 그에 상응하는 퍼지가 이어질 수 있다. ALD 사이클은 원하는 두께 T2로 배리어층(50)을 퇴적하기 위해 여러 번 반복될 수 있다. 예를 들어, ALD 사이클은 약 10회 내지 약 80회 수행될 수 있지만, ALD 사이클은 이들보다 더 많거나 적은 횟수 동안 수행될 수 있다.
도 7a를 참조하면, 일부 실시예에 따라 배리어층(50)을 퇴적하기 위한 ALD 프로세스의 예시적인 ALD 사이클이 도시된다. 도 7a에 도시된 ALD 사이클은 다른 경우에 다른 ALD 사이클이 사용될 수 있지만, 도 6a에 도시된 것과 유사한 배리어층(50)을 퇴적하는데 사용될 수 있다. 도 7a에 도시된 예시 ALD 사이클에는 세 단계가 있다. ALD 사이클의 제1 단계에서, 배리어 재료의 제1 전구체(P1)가 일정 기간 동안 프로세스 챔버로 유입된 다음 퍼징 가스가 일정 기간 동안 프로세스 챔버로 유입된다. 제2 단계에서는 배리어 재료의 제2 전구체(P2)가 프로세스 챔버로 유입된 후 퍼징 가스가 프로세스 챔버로 유입된다. 이 예시 ALD 사이클에서, 단계 1 및 단계 2는 함께 배리어 재료의 하나 이상의 단층(monolayers)을 형성한다. 제3 단계에서는 도핑 재료의 전구체(D1)가 프로세스 챔버로 유입된 후 퍼징 가스가 프로세스 챔버로 유입된다. 일부 경우에, 배리어층(50) 내의 도핑 금속의 농도는 전구체(D1)의 유속 또는 전구체(D1)가 프로세스 챔버로 유입되는 기간과 같은 제3 단계의 파라미터를 제어함으로써 제어될 수 있다. 예를 들어, D1의 더 큰 유속 또는 더 긴 기간 동안 흐르는 D1은 단계 2 이후에 더 많은 도핑 금속이 배리어 재료 표면 상에 형성되도록 할 수 있으며, 따라서 배리어층(50)에서 도핑 금속의 농도를 증가시킬 수 있다. 일부 경우에, 단계 3은 배리어층(50)을 형성하는 개별 ALD 사이클 중 일부에서 생략될 수 있으며, 이는 배리어층(50)에서 더 낮은 농도의 도핑 금속을 초래할 수 있다.
본 개시의 일부 실시예에 따르면, 배리어층(50)은 배리어 재료로서 TaN을 그리고 도핑 금속으로서 Ru 또는 Co를 포함하고, ALD 프로세스를 사용하여 퇴적된다. TaN의 전구체는 예를 들어, 화학식 C10H30N5Ta를 갖는 제1 전구체(예를 들어, 도 7a의 P1)로서 "PDMAT(Pentakis Dimethylamino Tantalum)" 및 화학식 NH3를 갖는 상응하는 제2 전구체(예를 들어, P2)로서 암모니아를 포함할 수 있다. 일부 실시예에서, Ru를 도핑 금속으로 퇴적하는 것은 루테늄 트리카르보닐(1-메틸-1,4 시클로헥사디엔)("CHORuS")을 전구체(예를 들어, D1)로 사용할 수 있고, Co를 도핑 금속으로 퇴적하는 것은 "CCTBA(cobalt carbonyl tertiary-butyl acetylene)"를 전구체(예를 들어, D1)로서 사용할 수 있다. 배리어 재료 또는 도핑 금속을 형성하기 위해 다른 전구체 또는 전구체의 조합이 사용될 수 있다. 일부 실시예들에서, ALD 사이클에서, PDMAT는 약 500 sccm 내지 약 1500 sccm의 유속으로 프로세스 챔버로 유입되고, 암모니아는 약 500 sccm 내지 약 3000 sccm의 유속으로 프로세스 챔버로 유입된다. 일부 실시예에서, PDMAT는 약 1초 내지 약 5초 동안 흘려지고, 암모니아는 약 1초 내지 약 5초 동안 흘려진다. 일부 실시예에서, CHORuS는 약 50 sccm 내지 약 300 sccm의 유속으로 프로세스 챔버로 유입되고, 약 1초 내지 약 10초의 기간 동안 흘려진다. 예를 들어, 퍼징 가스는 약 1000 sccm 내지 약 3000 sccm의 퍼징 유속으로 프로세스 챔버로 유입될 수 있고, 약 1초 내지 약 5초 동안 흘려질 수 있는 Ar일 수 있다. 일부 실시예에서, ALD 사이클은 약 200 ℃ 내지 약 350 ℃의 프로세스 온도 및 약 1 Torr 내지 약 5 Torr의 프로세스 압력에서 수행된다. 이들 이외의 다른 프로세스 파라미터도 가능하다.
도 6b를 참조하면, 배리어층(50)은 일부 실시예에 따라 배리어 재료 및 도핑 금속의 교번하는 서브층(sublayers)을 퇴적함으로써 형성될 수 있다. 예를 들어, 도 6b는 배리어 재료의 서브층(51A)이 퇴적된 다음 도핑 금속의 서브층(51B)이 서브층(51A) 위에 퇴적되고, 그 후, 배리어 재료의 서브층(51C)이 서브층(51B) 위에 퇴적되는 실시예를 도시한다. 도 6b는 배리어 재료의 2개의 서브층 사이에 도핑 금속의 단일 서브층을 갖는 배리어층(50)의 실시예를 도시하지만, 다른 실시예에서 배리어층(50)은 도시된 것보다 더 많은 도핑 금속 서브층 또는 더 많은 배리어 재료층을 가질 수 있다. 일부 실시예에서, 도핑 금속의 서브층(들)은 약 1 Å 내지 약 6 Å 의, 예를 들면, 약 3 Å의 두께(TB)를 가질 수 있다. 일부 실시예에서, 배리어층의 서브층은 약 10 Å 내지 약 60 Å의, 예를 들면, 약 20 Å의 두께를 가질 수 있다. 배리어층(50)의 상이한 서브층은 동일한 재료의 상이한 서브층을 포함하여 상이한 두께를 가질 수 있다. 도핑 금속의 더 많은 서브층 및/또는 더 두꺼운 서브층은 배리어층(50)의 전체 밀도를 증가시킬 수 있고, 따라서 확산을 차단하는 배리어층(50)의 능력을 향상시킬 수 있다.
일부 실시예에서, 배리어층(50)은 배리어 재료의 서브층(예를 들어, 서브층 (51A))을 퇴적하기 위해 1회 이상 수행된 ALD 사이클을 포함하는 퇴적 프로세스와 이어서 도핑 금속의 서브층(예를 들어, 서브층(51B))을 퇴적하기 위한 CVD 프로세스를 사용해서 형성된다. 퇴적 프로세스를 반복함으로써, 배리어 재료와 도핑 금속의 교번층이 퇴적되어 배리어층(50)을 형성할 수 있다. 배리어 재료의 최종 서브층(예를 들어, 서브층(51C))이 퇴적될 수 있다. 일부 실시예에서, ALD 사이클은 배리어 재료의 서브층을 원하는 두께로 퇴적하기 위해 1회 내지 약 10회 수행될 수 있지만, 다른 실시예에서 ALD 사이클이 더 여러 회 수행될 수 있다. ALD 사이클(들) 및 CVD 프로세스는 동일한 프로세스 챔버를 사용하여 수행될 수 있다.
도 7b를 참조하면, 일부 실시예에 따라 배리어층(50)을 퇴적하기 위한 예시적인 퇴적 프로세스가 도시된다. 도 7b에 도시된 퇴적 프로세스는 도 6b에 도시된 것과 유사한 배리어층을 퇴적하기 위해 사용될 수 있지만, 다른 퇴적 프로세스가 다른 경우에 사용될 수 있다. 도 7b에 도시된 퇴적 프로세스의 예는 "ALD 사이클 A"로 라벨 표시된 제1 ALD 사이클, "CVD 프로세스 B"로 라벨 표시된 CVD 프로세스 및 "ALD 사이클 C"로 라벨 표시된 제2 ALD 사이클을 포함하여 3개의 스테이지를 갖는다. 제1 스테이지에서, ALD 사이클 A는 배리어 재료의 서브층(예를 들어, 서브층(51A))을 퇴적하기 위해 1회 이상 수행된다. ALD 사이클 A는 도 7a에 도시된 ALD 사이클과 유사한 단계를 포함할 수 있다. 예를 들어, ALD 사이클 A는 도 7a의 단계 1과 유사한 제1 단계 및 도 7a의 단계 2와 유사한 제2 단계를 포함할 수 있다. 제2 단계에서, CVD 프로세스 B는 도핑 금속의 서브층(예를 들어, 서브층(51B))을 퇴적하기 위해 수행된다. CVD 프로세스 B는 예를 들어, 도핑 금속의 전구체(D1)를 프로세스 챔버로 유입시킨 후 퍼징 가스를 프로세스 챔버로 유입시키는 것을 포함할 수 있다. 다른 가스(G1)는 또한 전구체(D1)가 흘려지는 동안 프로세스 챔버로 유입될 수 있다. 일부 경우에, 도핑 금속의 서브층의 두께는 전구체(D1)의 유속 또는 전구체(D1)가 프로세스 챔버로 유입되는 기간과 같은 CVD 프로세스 B의 파라미터를 제어함으로써 제어될 수 있다. 예를 들어, D1의 더 큰 유속 또는 더 긴 시간 동안 흐르는 D1은 배리어 재료 표면 상에 두꺼운 도핑 금속층을 퇴적할 수 있다.
본 개시의 일부 실시예에 따르면, 배리어층(50)은 TaN을 포함하는 배리어 재료 서브층 및 Ru를 포함하는 도핑 금속 서브층(들)을 포함한다. TaN의 전구체(예를 들어, P1 및 P2)는 예를 들어, PDMAT 및 암모니아를 포함할 수 있다. Ru의 전구체(예를 들어, D1)는 예를 들어, CHORuS를 포함할 수 있다. 배리어 재료 또는 도핑 금속을 형성하기 위해 다른 전구체 또는 전구체의 조합이 사용될 수 있다. 가스(G1)는 예를 들어, H2, 또 다른 가스 또는 가스들의 혼합물을 포함할 수 있다. 일부 실시예들에서, ALD 사이클에서, PDMAT는 약 500 sccm 내지 약 1500 sccm의 유속으로 프로세스 챔버 내로 유입되고, 암모니아는 약 500 sccm 내지 약 3000 sccm의 유속으로 프로세스 챔버 내로 유입된다. 일부 실시예에서, PDMAT는 약 1초 내지 약 5초 동안 흘려지고, 암모니아는 약 1초 내지 약 5초 동안 흘려진다. 일부 실시예에서, ALD 사이클은 약 200 ℃ 내지 약 350 ℃의 프로세스 온도 및 약 1 Torr 내지 약 5 Torr의 프로세스 압력에서 수행된다. 일부 실시예에서, CVD 프로세스에서, CHORuS는 약 50 sccm 내지 약 300 sccm의 유속으로 프로세스 챔버로 유입되고, 약 1초 내지 약 10초의 시간 동안 흘려진다. 일부 실시예에서, H2는 약 500 sccm 내지 약 5000 sccm의 유속으로 프로세스 챔버로 유입되고, 약 1초 내지 약 10초의 기간 동안 흘려진다. CHORuS와 H2는 동시에 프로세스 챔버로 유입될 수 있다. 일부 실시예에서, CVD 프로세스는 약 150 ℃ 내지 약 300 ℃의 프로세스 온도 및 약 1 Torr 내지 약 15 Torr의 프로세스 압력에서 수행된다. 예를 들어, 퍼징 가스는 약 1000 sccm 내지 약 3000 sccm의 퍼징 유속으로 프로세스 챔버로 유입될 수 있고, 약 1초 내지 약 5초 동안 흘려질 수 있는 Ar일 수 있다. 이들 이외의 다른 프로세스 파라미터도 가능하다.
도 8을 참조하면, 일부 실시예에 따라, 희생층(48)을 제거하고 전도성 충전 재료(28)를 노출시키기 위해 퇴적 후 처리(52)가 수행된다. 퇴적 후 처리(52)는 배리어층(50)의 질소 함량을 감소시키고 배리어층(50)의 저항률을 감소시킴으로써 배리어층(50)의 성능을 향상시킬 수 있다. 일부 경우에, 퇴적 후 처리(52)는 또한 배리어층(50)의 접착을 개선할 수 있다. 퇴적 후 처리(52)를 수행한 후, 배리어층(50)은 희생층(48)의 두께(T1)와 대략 동일할 수 있는 거리(T1')만큼 전도성 충전 재료(28)로부터 분리될 수 있다. 예를 들어, 거리(T1')는 약 0.5 nm 내지 약 5 nm일 수 있지만 다른 거리도 가능하다. 도 8에 도시된 바와 같이, 퇴적 후 처리(52)는 희생층(48)에 의해 이전에 커버되었던 에칭 정지층(32)의 측벽을 노출시킬 수 있다.
일부 실시예에서, 퇴적 후 처리(52)는 어닐링 프로세스와 같은 열 처리를 포함한다. 예를 들어, 어닐링 프로세스는 약 30초 내지 약 300초의 기간 동안 약 250 ℃ 내지 약 400 ℃의 온도에서 어닐링 챔버에서 패키지 컴포넌트(100)를 어닐링하는 것을 포함할 수 있다. 패키지 컴포넌트(100)는 어닐링 프로세스 동안 불활성 가스(예를 들어, He, Ar 등), 환원 가스(예를 들어, H2 등) 또는 이들의 조합과 같은 하나 이상의 가스에 노출될 수 있다. 가스(들)는 약 600 sccm 내지 약 3000 sccm의 유속으로 어닐링 챔버로 유입될 수 있다. 어닐링 프로세스 동안, 어닐링 챔버는 약 1 Torr 내지 약 30 Torr의 압력을 가질 수 있다. 어닐링 프로세스를 포함하는 퇴적 후 처리(52)는 이들 이외의 다른 어닐링 파라미터를 가질 수 있다. 일부 실시예에서, 어닐링 챔버는 배리어층(50)을 퇴적하는데 사용되는 프로세스 챔버와 동일한 챔버이다.
일부 실시예에서, 퇴적 후 처리(52)는 플라즈마 처리를 포함한다. 예를 들어, 플라즈마 처리는 H2, NH3, Ar 등과 같은 하나 이상의 프로세스 가스 또는 이들의 조합의 플라즈마에 패키지 컴포넌트(100)를 노출시키는 것을 포함할 수 있다. 프로세스 가스(들)는 약 600 sccm 내지 약 3000 sccm의 유속으로 흘려질 수 있다. 플라즈마 처리는 약 0.1 Torr 내지 약 5 Torr의 압력에서 수행될 수 있다. 일부 실시예에서, 플라즈마는 약 100 와트 내지 약 600 와트의 전력을 사용하여 생성된다. 플라즈마 처리는 약 25 ℃ 내지 약 50 ℃의 온도로 수행될 수 있고, 약 10초 내지 약 30초의 기간 동안 수행될 수 있다. 플라즈마 처리를 포함하는 퇴적 후 처리(52)는 이들 이외의 다른 파라미터를 가질 수 있다. 일부 실시예에서, 플라즈마 처리는 배리어층(50)을 퇴적하는데 사용되는 프로세스 챔버와 동일한 챔버를 사용해 수행된다. 일부 실시예에서, 어닐링 프로세스 또는 플라즈마 처리 중 하나가 수행된다. 다른 실시예에서 어닐링 프로세스와 플라즈마 처리가 모두 수행되며, 이는 어느 순서로든 수행될 수 있다.
퇴적 후 처리(52)는 배리어층(50) 내의 질소 농도를 감소시킬 수 있으며, 이는 배리어층(50)을 치밀화할 수 있다. 이러한 방식으로 배리어층(50)의 밀도를 증가시킴으로써, 배리어층(50)은 유전체층(34)으로의 확산을 차단하는데 더 효과적일 수 있다. 일부 경우에, 퇴적 후 처리(52)는 배리어층(50)에서 질소 대 탄탈룸(N:Ta)의 비율을 약 절반으로 감소시킬 수 있다. 일부 경우에, 배리어층(50)은 퇴적 후 처리(52)를 수행한 후 약 0.65:1의 N:Ta 비율을 가질 수 있다. 그러나, 질소 감소는 퇴적 후 처리(52)의 프로세스 세부 사항 및/또는 배리어층(50)의 조성에 따라 이들 예보다 더 크거나 작을 수 있다는 점에 유의해야한다.
퇴적 후 처리(52)는 배리어층(50)의 저항률을 감소시킬 수 있으며, 이는 디바이스 성능을 향상시킬 수 있다. 예를 들어, 퇴적 후 처리(52)를 수행한 후 배리어층(50)은 퇴적 후 처리(52)를 수행하기 전에 배리어층(50)의 저항률의 약 7%에 해당하는 저항률을 가질 수 있다. 일부 경우에, 배리어층(50)은 퇴적 후 처리를 수행한 후 200 μΩ-cm 미만의 저항률을 가질 수 있다. 그러나, 저항률 감소는 퇴적 후 처리(52)의 프로세스 세부 사항 및/또는 배리어층(50)의 조성에 따라 이들 예보다 더 크거나 작을 수 있다는 점에 유의해야한다.
도 9를 참조하면, 일부 실시예에 따라, 전도성 재료(56)가 비아 개구부(42) 및 트렌치(44)를 충전하기 위해 퇴적된다. 예를 들어, 전도성 재료(56)는 물리적 증기 퇴적(PVD)을 사용하여 금속 시드층(예를 들어, 구리층)을 형성하기 위해 블랭킷 퇴적을 수행한 다음, 예를 들어, 전기 도금, 무전해 도금, 퇴적 등을 사용하여 비아 개구부(42) 및 트렌치(44)의 나머지 부분을 충전함으로써 퇴적될 수 있다. 전도성 재료(56)는 구리, 구리 합금, 코발트, 텅스텐 등, 다른 금속 또는 이들의 조합을 포함할 수 있다.
배리어층(50)이 전도성 충전 재료(28) 상에 형성되는 것을 차단함으로써(도 6a 및 6b 참조), 전도성 재료(56)는 노출된 전도성 충전 재료(28) 상에 퇴적되어 전도성 재료(56)와 전도성 충전 재료(28) 사이에 "배리어-프리" 계면을 형성한다. 일부 경우에, 이러한 배리어-프리 계면의 접촉 저항(Rc)은, 배리어층(50)이 전도성 재료(56)와 전도성 충전 재료(28) 사이에서 연장되는 경우보다 더 작다. 추가로, 전도성 충전 재료(28) 상에 전도성 재료(56)를 형성함으로써, 전도성 재료(56)와 전도성 충전 재료(28) 사이의 계면의 열 안정성이 개선될 수 있다. 이러한 방식으로, 여기에 설명된 기술은 (도핑 금속을 통합함으로써) 조밀한 배리어층(50)의 형성과, 비아(58)와 금속 라인(60) 사이의 개선된 접촉 저항을 허용할 수 있다(도 10 참조). 도 9에 도시된 바와 같이, 배리어층(50)과 전도성 충전 재료(28) 사이의 분리 거리(T1')로 인해, 전도성 재료(56)는 배리어층(50)에 의해 커버되지 않은 에칭 정지층(32)의 측벽과 접촉할 수 있다. 이러한 방식으로, 전도성 재료(56)의 일부는 배리어층(50) 아래로 연장될 수 있고, 전도성 재료(56)와 전도성 충전 재료(28) 사이의 계면은 더 큰 측방향 폭을 갖도록 형성될 수 있다.
도 10을 참조하면, 일부 실시예들에 따라, 화학 기계 평탄화(CMP) 프로세스, 기계적 연마 프로세스 및/또는 연삭 프로세스와 같은 평탄화 프로세스가 수행되어, 전도성 재료(56)의 초과 부분을 제거하고, 따라서 비아(58) 및 금속 라인(60)을 형성할 수 있다. 비아(58) 및 금속 라인(60)은 각각 배리어층(50)의 일부 및 전도성 재료(56)의 일부를 포함한다. 도 10은 또한 유전체층(34) 및 금속 라인(60)을 커버하고 이들과 접촉하는 유전체 에칭 정지층(62)의 형성을 도시한다. 일부 실시예에 따르면, 유전체 에칭 정지층(62)은 금속 산화물, 금속 질화물, 금속 탄질화물, 실리콘 질화물 등 또는 이들의 조합의 하나 이상의 층으로 형성된다.
본 개시의 실시예는 일부 이로운 피처를 가진다. 전도성 피처 상에 배리어층의 형성을 차단하기 위해 희생층을 사용함으로써, (예를 들어, 비아의) 전도성 재료가 전도성 피처와 직접 접촉하여 형성될 수 있다. 이것은 전도성 피처와 전도성 재료 사이의 인터페이스의 접촉 저항을 감소시켜 디바이스 성능을 향상시킬 수 있다. 이는 또한 인터페이스의 열 안정성을 개선하여 디바이스의 시간 의존적 절연 파괴(time-dependent dielectric breakdown; TDDB)를 줄이고 수율을 향상시킬 수 있다. 또한, 도핑 금속을 포함하는 배리어층을 형성함으로써 배리어층의 밀도를 증가시킬 수 있으며, 이는 배리어층의 확산-차단 능력을 향상시킬 수 있다. 이것은 또한 덜 컨포멀한 퇴적 프로세스 대신에 ALD 또는 CVD와 같은 보다 컨포멀한 프로세스를 사용하여 효과적으로 조밀한 배리어층이 형성되도록 할 수 있다. 도핑 금속은 배리어층 전체에 통합되거나 배리어층 내에 도핑 금속의 하나 이상의 서브층으로서 형성될 수 있다. 이러한 방식으로 형성된 배리어층은 또한 향상된 접착력 및 향상된 저항률을 가질 수 있다.
본 개시의 일부 실시예에 따라, 반도체 디바이스를 형성하는 방법은, 제1 유전체층에 전도성 피처를 형성하는 단계; 전도성 피처 위에 제2 유전체층을 형성하는 단계; 제2 유전체층을 관통하여 개구부를 에칭하는 단계 - 에칭은 전도성 피처의 표면을 노출시킴 - ; 개구부에 희생층을 퇴적하는 단계 - 희생층은 제2 유전체층의 표면들 상에서보다 전도성 피처의 노출된 표면 상에 더 많이 선택적으로 형성됨 - ; 개구부에 배리어층을 퇴적하는 단계로서, 배리어층은 희생층 위의 제2 유전체층의 표면들 상에 선택적으로 형성되며, 배리어층을 퇴적하는 단계는, 하나 이상의 제1 전구체로부터 전도성 배리어 재료를 퇴적하는 단계; 및 전도성 배리어 재료를 퇴적하는 단계 후, 하나 이상의 제2 전구체로부터 도핑 금속을 퇴적하는 단계를 포함하는 것인, 배리어층을 퇴적하는 단계; 희생층을 제거하는 단계; 및 개구부를 충전하기 위해 전도성 재료를 퇴적하는 단계를 포함하고, 전도성 재료는 전도성 피처와 접촉한다. 실시예에서, 희생층을 제거하는 단계는, 플라즈마 처리 프로세스를 수행하는 단계를 포함한다. 실시예에서, 플라즈마 처리 프로세스는 배리어층의 밀도를 증가시킨다. 실시예에서, 배리어층을 퇴적하는 단계는, 원자 층 증착(ALD) 프로세스를 포함한다. 실시예에서, 전도성 배리어 재료는 화학적 기상 증착(CVD) 프로세스를 포함한다. 실시예에서, 희생층은, 전도성 피처의 노출된 표면 상에 벤조트리아졸(BTA)을 도포함으로써 형성된다. 실시예에서, 도핑 금속은 루테늄이다. 일 실시예에서, 전도성 배리어 재료는 탄탈룸 질화물이다. 실시예에서, 전도성 배리어 재료를 퇴적하는 단계는 전도성 배리어 재료의 제1 층을 퇴적하는 단계를 포함하고, 도핑 금속을 퇴적하는 단계는 도핑 금속의 층을 퇴적하는 단계를 포함하며, 도핑 금속의 층 상에 전도성 배리어 재료의 제2 층을 퇴적하는 단계를 더 포함한다.
본 개시의 일부 실시예에 따라, 방법은, 전도성 피처 위에 절연층을 형성하는 단계; 전도성 피처의 제1 표면을 노출시키기 위해 절연층을 에칭하는 단계; 전도성 피처의 제1 표면을 희생 재료로 커버하는 단계 - 절연층의 측벽들에는 희생 재료가 없음 - ; 절연층의 측벽들을 배리어 재료로 커버하는 단계 - 전도성 피처의 제1 표면에는 배리어 재료가 없고, 배리어 재료는 전이 금속으로 도핑된 탄탈룸 질화물(TaN)을 포함함 - ; 희생 재료를 제거하는 단계; 및 배리어 재료 및 전도성 피처의 제1 표면을 전도성 재료로 커버하는 단계를 포함한다. 실시예에서, 방법은 전도성 피처 위에 에칭 정지층을 형성하는 단계를 포함한다. 실시예에서, 배리어층은 5% 내지 30%의 범위 내의 전이 금속의 원자 백분율을 가진다. 실시예에서, 희생 재료는 벤조트리아졸(BTA)을 포함한다. 실시예에서, 희생 재료를 제거하는 단계는, 프로세스 가스로서 수소(H2)를 사용하는 열처리를 포함한다.
본 개시의 일부 실시예에 따라, 구조물은, 제1 유전체층 내의 제1 전도성 피처; 제1 전도성 피처 위의 에칭 정지층; 에칭 정지층 위의 제2 유전체층; 및 제1 전도성 피처와 물리적으로 접촉하도록 제2 유전체층 및 에칭 정지층을 관통하여 연장되는 제2 전도성 피처를 포함하고, 제2 전도성 피처는, 제2 유전체층의 측벽들 상에서 그리고 에칭 정지층의 측벽들 상에서 연속적으로 연장되는 배리어층 - 배리어층은 금속 질화물의 제1 층과 금속 질화물의 제2 층 사이의 전이 금속의 층을 포함함 - ; 및 배리어층 위의 전도성 충전 재료 - 전도성 충전 재료는 배리어층과 제1 전도성 피처 사이에서 연장됨 - 를 포함한다. 실시예에서, 배리어층은 에칭 정지층의 측벽을 부분적으로 커버한다. 실시예에서, 전도성 충전 재료는 에칭 정지층의 측벽들과 물리적으로 접촉한다. 실시예에서, 전이 금속은 루테늄이다. 실시예에서, 전이 금속의 층은 1 Å내지 6 Å의 범위 내의 두께를 갖는다. 실시예에서, 배리어층의 하단은 제1 전도성 피처의 상단으로부터 수직으로 분리된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
제1 유전체층에 전도성 피처(conductive feature)를 형성하는 단계;
상기 전도성 피처 위에 제2 유전체층을 형성하는 단계;
상기 제2 유전체층을 관통하여 개구부를 에칭하는 단계 - 상기 에칭은 상기 전도성 피처의 표면을 노출시킴 - ;
상기 개구부에 희생층을 퇴적하는 단계 - 상기 희생층은 상기 제2 유전체층의 표면들 상에서보다 상기 전도성 피처의 노출된 표면 상에 더 많이 선택적으로 형성됨 - ;
상기 개구부에 배리어층(barrier layer)을 퇴적하는 단계로서, 상기 배리어층은 상기 희생층 위의 상기 제2 유전체층의 표면들 상에 선택적으로 형성되고, 상기 배리어층을 퇴적하는 단계는,
하나 이상의 제1 전구체(precursor)로부터 전도성 배리어 재료를 퇴적하는 단계; 및
상기 전도성 배리어 재료를 퇴적하는 단계 후, 상기 하나 이상의 제2 전구체로부터 도핑 금속을 퇴적하는 단계를 포함하는 것인, 상기 배리어층을 퇴적하는 단계;
상기 희생층을 제거하는 단계; 및
상기 개구부를 충전하기 위해 전도성 재료를 퇴적하는 단계 - 상기 전도성 재료는 상기 전도성 피처와 접촉함 -
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 희생층을 제거하는 단계는, 플라즈마 처리 프로세스를 수행하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 2에 있어서, 상기 플라즈마 처리 프로세스는 상기 배리어층의 밀도를 증가시키는 것인, 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 1에 있어서, 상기 배리어층을 퇴적하는 단계는, 원자 층 증착(Atomic Layer Deposition; ALD) 프로세스를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 4에 있어서, 상기 전도성 배리어 재료를 퇴적하는 단계는, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 프로세스를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 1에 있어서, 상기 희생층은, 상기 전도성 피처의 노출된 표면 상에 벤조트리아졸(benzotriazole; BTA)을 도포함으로써 형성되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 1에 있어서, 상기 도핑 금속은 루테늄인 것인, 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 1에 있어서, 상기 전도성 배리어 재료는 탄탈룸 질화물인 것인, 반도체 디바이스를 형성하는 방법.
실시예 9. 실시예 1에 있어서, 상기 전도성 배리어 재료를 퇴적하는 단계는 상기 전도성 배리어 재료의 제1 층을 퇴적하는 단계를 포함하고, 상기 도핑 금속을 퇴적하는 단계는 상기 도핑 금속의 층을 퇴적하는 단계를 포함하며, 상기 도핑 금속의 층 상에 상기 전도성 배리어 재료의 제2 층을 퇴적하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 10. 방법에 있어서,
전도성 피처 위에 절연층을 형성하는 단계;
상기 전도성 피처의 제1 표면을 노출시키기 위해 상기 절연층을 에칭하는 단계;
상기 전도성 피처의 제1 표면을 희생 재료로 커버하는 단계 - 상기 절연층의 측벽들에는 상기 희생 재료가 없음 - ;
상기 절연층의 측벽들을 배리어 재료로 커버하는 단계 - 상기 전도성 피처의 제1 표면에는 상기 배리어 재료가 없고, 상기 배리어 재료는 전이 금속으로 도핑된 탄탈룸 질화물(tantalum nitride; TaN)을 포함함 - ;
상기 희생 재료를 제거하는 단계; 및
상기 배리어 재료 및 상기 전도성 피처의 제1 표면을 전도성 재료로 커버하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 전도성 피처 위에 에칭 정지층(etch stop layer)을 형성하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 10에 있어서, 상기 배리어층은 5% 내지 30%의 범위 내의 상기 전이 금속의 원자 백분율을 갖는 것인, 방법.
실시예 13. 실시예 10에 있어서, 상기 희생 재료는 벤조트리아졸(BTA)을 포함하는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 희생 재료를 제거하는 단계는, 프로세스 가스로서 수소(H2)를 사용하는 열처리를 포함하는 것인, 방법.
실시예 15. 구조물에 있어서,
제1 유전체층 내의 제1 전도성 피처;
상기 제1 전도성 피처 위의 에칭 정지층;
상기 에칭 정지층 위의 제2 유전체층; 및
상기 제1 전도성 피처와 물리적으로 접촉하도록 상기 제2 유전체층 및 상기 에칭 정지층을 관통하여 연장되는 제2 전도성 피처
를 포함하고, 상기 제2 전도성 피처는,
상기 제2 유전체층의 측벽들 상에서 그리고 상기 에칭 정지층의 측벽들 상에서 연속적으로 연장되는 배리어층 - 상기 배리어층은 금속 질화물의 제1 층과 상기 금속 질화물의 제2 층 사이의 전이 금속의 층을 포함함 - ; 및
상기 배리어층 위의 전도성 충전 재료 - 상기 전도성 충전 재료는 상기 배리어층과 상기 제1 전도성 피처 사이에서 연장됨 - 를 포함하는 것인, 구조물.
실시예 16. 실시예 15에 있어서, 상기 배리어층은 상기 에칭 정지층의 측벽을 부분적으로 커버하는 것인, 구조물.
실시예 17. 실시예 15에 있어서, 상기 전도성 충전 재료는 상기 에칭 정지층의 측벽들과 물리적으로 접촉하는 것인, 구조물.
실시예 18. 실시예 15에 있어서, 상기 전이 금속은 루테늄인 것인, 구조물.
실시예 19. 실시예 15에 있어서, 상기 전이 금속의 층은 1 Å 내지 6 Å의 범위 내의 두께를 갖는 것인, 구조물.
실시예 20. 실시예 15에 있어서, 상기 배리어층의 하단은 상기 제1 전도성 피처의 상단으로부터 수직으로 분리되는 것인, 구조물.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    제1 유전체층에 전도성 피처(conductive feature)를 형성하는 단계;
    상기 전도성 피처 위에 제2 유전체층을 형성하는 단계;
    상기 제2 유전체층을 관통하여 개구부를 에칭하는 단계 - 상기 에칭은 상기 전도성 피처의 표면을 노출시킴 - ;
    상기 개구부에 희생층을 퇴적하는 단계 - 상기 희생층은 상기 제2 유전체층의 표면들 상에서보다 상기 전도성 피처의 노출된 표면 상에 더 많이 선택적으로 형성됨 - ;
    상기 개구부에 배리어층(barrier layer)을 퇴적하는 단계로서, 상기 배리어층은 상기 희생층 위의 상기 제2 유전체층의 표면들 상에 선택적으로 형성되고, 상기 배리어층을 퇴적하는 단계는,
    하나 이상의 제1 전구체(precursor)로부터 전도성 배리어 재료를 퇴적하는 단계; 및
    상기 전도성 배리어 재료를 퇴적하는 단계 후, 상기 하나 이상의 제2 전구체로부터 도핑 금속을 퇴적하는 단계를 포함하는 것인, 상기 배리어층을 퇴적하는 단계;
    상기 희생층을 제거하는 단계; 및
    상기 개구부를 충전하기 위해 전도성 재료를 퇴적하는 단계 - 상기 전도성 재료는 상기 전도성 피처와 접촉함 -
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 상기 희생층을 제거하는 단계는, 플라즈마 처리 프로세스를 수행하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서, 상기 플라즈마 처리 프로세스는 상기 배리어층의 밀도를 증가시키는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서, 상기 배리어층을 퇴적하는 단계는, 원자 층 증착(Atomic Layer Deposition; ALD) 프로세스를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서, 상기 희생층은, 상기 전도성 피처의 노출된 표면 상에 벤조트리아졸(benzotriazole; BTA)을 도포함으로써 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서, 상기 도핑 금속은 루테늄인 것인, 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서, 상기 전도성 배리어 재료는 탄탈룸 질화물인 것인, 반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서, 상기 전도성 배리어 재료를 퇴적하는 단계는 상기 전도성 배리어 재료의 제1 층을 퇴적하는 단계를 포함하고, 상기 도핑 금속을 퇴적하는 단계는 상기 도핑 금속의 층을 퇴적하는 단계를 포함하며, 상기 도핑 금속의 층 상에 상기 전도성 배리어 재료의 제2 층을 퇴적하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  9. 방법에 있어서,
    전도성 피처 위에 절연층을 형성하는 단계;
    상기 전도성 피처의 제1 표면을 노출시키기 위해 상기 절연층을 에칭하는 단계;
    상기 전도성 피처의 제1 표면을 희생 재료로 커버하는 단계 - 상기 절연층의 측벽들에는 상기 희생 재료가 없음 - ;
    상기 절연층의 측벽들을 배리어 재료로 커버하는 단계 - 상기 전도성 피처의 제1 표면에는 상기 배리어 재료가 없고, 상기 배리어 재료는 전이 금속으로 도핑된 탄탈룸 질화물(tantalum nitride; TaN)을 포함함 - ;
    상기 희생 재료를 제거하는 단계; 및
    상기 배리어 재료 및 상기 전도성 피처의 제1 표면을 전도성 재료로 커버하는 단계
    를 포함하는, 방법.
  10. 구조물에 있어서,
    제1 유전체층 내의 제1 전도성 피처;
    상기 제1 전도성 피처 위의 에칭 정지층;
    상기 에칭 정지층 위의 제2 유전체층; 및
    상기 제1 전도성 피처와 물리적으로 접촉하도록 상기 제2 유전체층 및 상기 에칭 정지층을 관통하여 연장되는 제2 전도성 피처
    를 포함하고, 상기 제2 전도성 피처는,
    상기 제2 유전체층의 측벽들 상에서 그리고 상기 에칭 정지층의 측벽들 상에서 연속적으로 연장되는 배리어층 - 상기 배리어층은 금속 질화물의 제1 층과 상기 금속 질화물의 제2 층 사이의 전이 금속의 층을 포함함 - ; 및
    상기 배리어층 위의 전도성 충전 재료 - 상기 전도성 충전 재료는 상기 배리어층과 상기 제1 전도성 피처 사이에서 연장됨 - 를 포함하는 것인, 구조물.
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