KR20190050776A - 코발트 인터커넥트들을 가능하게 하기 위해 텅스텐 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키기 위한 마이크로전자 디바이스들 및 방법들 - Google Patents

코발트 인터커넥트들을 가능하게 하기 위해 텅스텐 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키기 위한 마이크로전자 디바이스들 및 방법들 Download PDF

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제이슨 에이. 파머
제프리 에스. 레이브
마이클 엘. 맥스위니
하소노 에스. 심카
다니엘 비. 버그스트롬
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인텔 코포레이션
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Abstract

본 발명의 실시예들은, 함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판, 피처의 함몰부 내에 형성된 텅스텐 함유 배리어 라이너 층, 및 피처의 함몰부 내의 텅스텐 함유 배리어 라이너 층 상에 퇴적된 코발트 전도성 층을 포함하는 마이크로전자 디바이스를 포함한다. 텅스텐 함유 배리어 라이너 층은 코발트 전도성 층에 대한 접착을 제공한다.

Description

코발트 인터커넥트들을 가능하게 하기 위해 텅스텐 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키기 위한 마이크로전자 디바이스들 및 방법들
본 발명의 실시예들은 일반적으로 반도체 디바이스들의 제조에 관한 것이다. 특히, 본 발명의 실시예들은 코발트(Co) 인터커넥트들을 가능하게 하기 위해 텅스텐(W) 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키는 마이크로전자 디바이스들 및 방법들에 관한 것이다.
반도체 재료 인터커넥트들에 대한 현재의 종래 기술은 구리(Cu)이다. 디바이스 치수들이 축소됨에 따라, 저항률은 증가하고 일렉트로마이그레이션 성능 문제들은 Cu 금속 라인들이 덜 바람직하게 한다.
도 1은 일 실시예에 따른, 마이크로전자 디바이스들(예를 들어, 집적 회로 칩들)의 트랜지스터 디바이스들에 대한 코발트(Co) 인터커넥트들을 가능하게 하기 위해 텅스텐(W) 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키기 위한 프로세스를 예시한다.
도 2는 일 실시예에 따른, W 함유 배리어 라이너 층을 포함하는 인터커넥트 구조체를 갖는 마이크로전자 디바이스의 전기적 인터커넥트 구조체를 도시한다.
도 3은 종래의 TiN 라이너를 갖는 인터커넥트 구조체(500)의 단면도를 도시한다.
도 4는 일 실시예에 따른 W 함유 라이너를 갖는 인터커넥트 구조체(600)의 단면도를 도시한다.
도 5는 일 실시예에 따른 컴퓨팅 디바이스(900)를 도시한다.
코발트(Co) 인터커넥트들을 가능하게 하기 위해 텅스텐(W) 함유 접착 층들을 사용하여 인터커넥트 신뢰성 성능을 향상시키도록 설계된 마이크로전자 디바이스들이 본 명세서에 설명된다. 다음의 설명에서, 예시적인 구현예들의 다양한 양태들은 그 작동의 실체를 본 기술분야의 다른 통상의 기술자들에게 전달하기 위하여 본 기술분야의 통상의 기술자들에 의해 보편적으로 채용된 용어들을 이용하여 설명될 것이다. 그러나, 본 발명의 실시예들은 설명된 양태들 중의 일부만으로 실시될 수 있다는 것이 본 기술분야의 통상의 기술자들에게 명백할 것이다. 설명의 목적상, 예시적인 구현예들의 완전한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 제시된다. 그러나, 본 개시내용의 실시예들은 특정 세부사항들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 널리 알려진 특징들은 예시적인 구현예들을 불명료하게 하지 않도록 생략되거나 간소화된다.
다양한 동작들은 다수의 별개의 동작으로서, 차례로, 본 발명의 실시예들을 이해하는 데 가장 도움이 되는 방식으로 설명될 것이지만, 그러나, 설명의 순서가 이러한 동작들이 반드시 순서에 의존적인 것을 암시하는 것으로 해석되지는 않아야 한다. 특히, 이러한 동작들은 제시의 순서로 수행될 필요는 없다.
집적 회로(IC) 칩 내의 전자 디바이스들(예를 들어, 트랜지스터들) 사이의 전자적 접속들은 현재 통상적으로 구리 금속 또는 구리 금속의 합금들을 사용하여 생성된다. IC 칩 내의 디바이스들은 IC 칩의 표면에 걸쳐 배치될 수 있을 뿐만 아니라 디바이스들은 또한 IC 칩 상의 복수의 층에 적층될 수 있다. IC 칩을 구성하는 전자 디바이스들 사이의 전기적 인터커넥트들은 전도성 재료로 채워진 비아들 및 트렌치들을 사용하여 구축된다. 빈번하게, 로우-k 유전체 재료들인 절연 재료들의 층(들)은 IC 칩 내의 다양한 컴포넌트들과 디바이스들을 분리한다. IC 회로 칩의 디바이스들이 구축되는 기판은, 예를 들어, 실리콘 웨이퍼 또는 실리콘-온-절연체 기판이다. 실리콘 웨이퍼들은 반도체 처리 산업에서 전형적으로 사용되는 기판들이지만, 본 발명의 실시예들은 사용된 기판의 유형에 의존하지 않는다. 기판은 또한 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 갈륨 안티몬화물, 및 또는 다른 III-V 족 재료들을 단독으로 또는 실리콘 또는 실리콘 이산화물 또는 다른 절연 재료들과 조합하여 구성될 수 있다. 칩을 구성하는 IC 디바이스들은 기판 표면 상에 구축된다.
적어도 하나의 유전체 층이 기판 상에 퇴적된다. 유전체 재료들은 실리콘 이산화물(SiO2), 로우-k 유전체들, 실리콘 질화물들, 및 실리콘 산질화물들을 포함하지만, 이들로 제한되지 않는다. 유전체 층은 유전 상수를 추가로 감소시키기 위해 세공 또는 다른 보이드들을 선택적으로 포함한다. 전형적으로, 로우-k 필름들은 약 4.0의 유전 상수를 갖는 SiO2의 유전 상수보다 작은 유전 상수를 갖는 임의의 막으로 간주된다. 약 1 내지 약 4.0의 유전 상수들을 갖는 로우-k 필름들은 현재 반도체 제조 프로세스들을 대표하는 것이다. 집적 회로 디바이스 구조체들의 제조는 종종 로우-k(저유전 상수) ILD(층-간 유전체) 막들의 표면 상에 실리콘 이산화물 막 또는 층, 또는 캡핑 층을 배치하는 것을 또한 포함한다. 로우-k 필름들은 예를 들어 붕소, 인 또는 탄소 도핑된 실리콘 산화물들일 수 있다. 탄소 도핑된 실리콘 산화물들은 탄소-도핑된 산화물들(CDO들) 및 유기 규산염 유리들(OSG들)로서 또한 지칭될 수 있다.
전기적 인터커넥트들을 형성하기 위해, 유전체 층들은 금속 인터커넥트들이 형성될 하나 이상의 트렌치 및 비아를 생성하도록 패터닝된다. 트렌치들 및 비아들이라는 용어들이 본 명세서에서 사용되는데, 그 이유는 이것들이 금속 인터커넥트들을 형성하기 위해 사용되는 피처들과 일반적으로 연관된 용어들이기 때문이다. 일반적으로, 금속 인터커넥트를 형성하기 위해 사용되는 피처는 기판 상에 퇴적된 층 또는 기판에 형성된 임의의 형상을 갖는 함몰부(depression)이다. 피처는 전도성 인터커넥트 재료로 채워진다. 트렌치들 및 또는 비아들은 종래의 습식 또는 건식 에칭 반도체 처리 기술들을 사용하여 패터닝(생성)될 수 있다. 유전체 재료들은 금속 인터커넥트들을 주변 컴포넌트들로부터 전기적으로 격리하기 위해 사용된다. 배리어 라이너 층들은 주변 재료들로의 금속(예컨대, 구리) 마이그레이션을 방지하기 위해 금속 인터커넥트들과 유전체 재료들 사이에서 이용된다. 디바이스 고장은, 예를 들어 구리 금속이 유전체 재료들과 접촉하는 상황들에서 발생할 수 있는데, 그 이유는 구리 금속이 이온화되고 유전체 재료 내로 침투할 수 있기 때문이다. 유전체 재료, 실리콘, 및 또는 다른 재료들과 구리 인터커넥트 사이에 배치된 배리어 층들은 또한 다른 재료(들)에 대한 구리의 접착을 촉진하는 역할을 할 수 있다.
축소 디바이스 치수들(예를 들어, 20 내지 70 나노미터의 최소 라인 폭)에서의 Cu 인터커넥트의 문제들로 인해, 본 설계는 코발트(Co) 인터커넥트들을 마이크로전자 디바이스들에 통합하여 구리에 비해 더 낮은 저항률을 제공하고 구리에 비해 관련 디바이스 치수들에서의 개선된 일렉트로마이그레이션 성능을 제공한다. 코발트를 반도체 디바이스들에 통합하기 위해, 라이너-대-Co(liner-to-Co) 계면에서 보이드 형성을 방지하기 위해 접착 층(라이너)이 요구된다. 반도체 디바이스들 내의 보이드들은 고저항 고장들(개방 회로들) 및 일렉트로마이그레이션 고장들(짧은 디바이스 수명)을 초래한다. 라이너들은 디바이스에 대한 Co의 접착을 향상시키는 것 및 라인들 사이의 금속 확산을 제한하는 것 양자 모두에 의해 보이드 형성(voiding)을 감소시킬 수 있다.
이러한 본 설계는 라인들 사이의 금속 확산에 대한 향상된 접착 및 보호 양자 모두를 위해 반도체 디바이스들에서 라이너와 Co 사이의 접착을 가능하게 하기 위해 텅스텐(W) 또는 텅스텐 질화물(WN)을 포함하는 라이너들을 사용한다. 라이너의 퇴적은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition)를 이용하여 행해질 수 있다. W/WN을 사용하는 것은 얇은 라이너(예를 들어, 1 내지 25 옹스트롬)가 비아/라인 저항 목표들을 충족시키는 데 사용될 수 있게 한다. ALD/CVD의 사용은 본 설계가 고종횡비 구조체들을 제공하는 것을 가능하게 한다.
도 1은 일 실시예에 따른, 마이크로전자 디바이스들(예를 들어, 집적 회로 칩들)의 트랜지스터 디바이스들에 대한 코발트(Co) 인터커넥트들을 가능하게 하기 위해 텅스텐(W) 함유 접착 층들을 이용하여 인터커넥트 신뢰성 성능을 향상시키기 위한 프로세스를 예시한다. 도 1에서, 전기 전도성 인터커넥트를 형성하기 위해 전도성 금속으로 채워질 함몰부(예를 들어, 트렌치, 비아)를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판이 동작 102에서 제공된다. 트렌치 또는 비아는 전형적으로 반도체 산업에서 사용되는 에칭 프로세스를 통해 ILD 층과 같은 유전체 층에 형성되는 함몰부이다. 트렌치 또는 비아의 벽들 및 하부(함몰부의 측부(들))는, 동작 104에서, 얇은 배리어 라이너 층(예를 들어, W 함유 접착 층, W 함유 접착 층을 포함하는 층들의 스택, 전이 금속 층(예를 들어, Ta, Hf, Mo, Zr, Ti), 및 전이 금속 질화물 층)으로 퇴적될 수 있다. 라이너 층은 트렌치들 또는 비아들과 같은 원하는 영역들에서 선택적으로 퇴적될 수 있거나, 라이너 층은 마이크로전자 디바이스 상의 블랭킷 층으로서 퇴적될 수 있다. 얇은 금속 라이너 층은, 예를 들어 ALD, CVD 또는 PVD에 의해 퇴적된다. 동작 106에서, 라이너 층은 플라즈마(예를 들어, 수소 기반 플라즈마, 암모니아 기반 플라즈마 등)로 고밀화된다. 동작 104 및 동작 106은 배리어 라이너 층의 원하는 두께 및 고밀화를 달성할 때까지 순환적으로 반복될 수 있다. 동작 108에서, 트렌치들 또는 비아들의 함몰부를 포함하는 피처를 채우고 또한 (예를 들어, 금속 라인들에 대한) 인터커넥트 층을 형성하기 위해 코발트 층이 퇴적된다. 코발트 층은, 예를 들어, ALD, PVD 또는 CVD에 의해 퇴적된다. 본 발명의 실시예들에서, 배리어 라이너 층은 1 내지 25 옹스트롬의 평균 두께를 갖는다.
도 2는 일 실시예에 따른, W 함유 배리어 라이너 층을 포함하는 인터커넥트 구조체를 갖는 마이크로전자 디바이스의 전기적 인터커넥트 구조체를 도시한다. 디바이스(200)는 기판(202), 디바이스들(210, 212, 214)(예를 들어, 트랜지스터들, CMOS 디바이스들, 메모리 디바이스들 등), 인터커넥트 구조체(206), 및 인터커넥트 구조체의 금속 라인들(220, 222, 224, 260, 262, 264)과 비아들(250, 252 및 254) 사이의 전기적 격리를 위한 유전체 층(들)(280)을 포함한다. 텅스텐 함유 배리어 라이너 층(230, 232 및 234)은 비아들(250, 252, 254) 및 라인들(260, 262 및 264)을 형성하기 위해 코발트를 퇴적할 때 보이드 형성을 방지하기 위한 접착 층을 제공한다. 텅스텐 함유 배리어 라이너 층은 비아 및 라인 저항 목표들을 달성하기 위해 얇은 라이너가 사용될 수 있게 한다. (예를 들어, x 대 y의 종횡비들과 같은) 고종횡비 구조체들에 대해 텅스텐 함유 배리어 라이너 층을 퇴적하기 위해 ALD 및 CVD가 사용될 수 있다. ALD 및 CVD 프로세스들은 텅스텐 함유 배리어 라이너 층을 퇴적하고 이 라이너 층을 고밀화하는 순환적 교대 동작들을 포함할 수 있다. 고밀화는 플라즈마 수소 기반 동작 또는 플라즈마 암모니아 기반 동작일 수 있다. 일례에서, 접착 및 확산 배리어 특성들을 수정하기 위해 텅스텐 함유 배리어 라이너 층(예를 들어, W, WN, W를 갖는 스택, 전이 금속, 전이 금속의 질화물 등)에 도펀트들이 사용될 수 있다. 일례에서, 도펀트들은 WX 또는 WXN 라이너들(예를 들어, 여기서 X는 붕소, 인, 탄소, 실리콘 또는 알루미늄임)을 생성함으로써 텅스텐 함유 배리어 라이너 층(예를 들어, W, WN)의 접착 및 코발트 확산 배리어 특성들을 수정한다.
CVD 및 ALD 프로세스들의 전구체들은 블랭킷 막(blanket film)으로서 또는 인터커넥트 구조체의 특정 타겟팅된 영역들(예를 들어, 함몰부들, 비아들, 트렌치들, 라인들)에서 텅스텐 함유 배리어 라이너 층을 선택적으로(예를 들어, 비-전도성 막들과 비교하여 전도성 막들에 대해 선택적으로) 퇴적하기 위해 사용될 수 있다. PVD 라이너들은 또한 특정 디바이스 치수들(예를 들어, 20 내지 70 나노미터의 라인 폭들)에서 사용될 수 있다.
W 함유 라이너에 대한 전구체 선택의 일례에서, 생성된 CVD/ALD W 막은 W, WN, WC, WCN 또는 전반적인 통합 프로세스에 요구되고 유용한 임의의 다른 막일 수 있다. 사용된 W 전구체들은 많은 형태 중 하나를 취할 수 있다. 치환되지 않은 시클로펜타디에닐 리간드 및 치환된 시클로펜타디에닐 리간드를 갖는 W 전구체들이 사용되고 일반 화학식들 W(Cp)R3, W(Cp)2R2, 및 W(Cp) 3R일 수 있고, 여기서 "Cp"는 시클로펜타디에닐, 메틸시클로펜타데닐, 에틸시클로펜타디에닐, tert-부틸시클로펜타데닐, 이소프로필시클로펜타디에닐, 또는 임의의 다른 치환된 시클로펜타디엔 리간드일 수 있다. 위의 실시예에서 "R"은 카르보닐, 수소화물, 니트로실, 트리메틸실릴, 메틸트리메틸실릴, 또는 아미도일 수 있다.
W 전구체들은 또한 일반적으로 화학식 W(NR1 2)2(NR2)2의 혼합된 아미노 / 이미노 화합물의 형태를 취할 수 있다. 이 실시예에서, R1 및 R2는 메틸, 에틸, 프로필, 이소프로필, tert-부틸, 트리메틸실릴, 메틸트리메틸실릴, 또는 다른 적절한 기(group)일 수 있지만, 동일한 모이티일 필요는 없다. 일반 화학식 W(NR1R2) 2(NR3) 2를 갖는 다른 실시예에서, 다시 한 번 위의 모이어티들이 적용될 수 있지만, 어느 것도 동일하도록 요구되지 않는다.
반도체 디바이스 인터커넥트들(라인들 및 비아들)을 채우기 위한 코발트의 사용은, 코발트 인터커넥트들을 가능하게 하기 위한 W 함유 접착 층들(라이너들)의 사용으로 인해 본 설계에 따라 대용량 제조시 수행될 수 있다. 일례에서, 인터커넥트들의 코발트 충전은 본 명세서에서 다마신 기술을 이용하여 논의되며, 여기서 금속은 이전에 웨이퍼 내로 패터닝되었던 피처들을 채우고 그 후 금속은 평탄하게 폴리싱된다. 다마신 피처들은 주로 2개의 구조체: 라인들(현재 금속 층에 대한 인터커넥트들) 및 비아들(현재 층(current layer) 아래의 층들에 대한 인터커넥트들)을 포함한다. 라인들 및 비아들의 금속 충전에 대한 2개의 주요 도전 과제들은 구조체들(즉, 구조체들의 측부들 및 하부)을 정의하는 재료들 및 구조체들의 종횡비이다. 비아 구조체들은 현재 층 아래의 층들로의 비아 인터커넥트로 인해 코발트 보이드 형성에 대해 어려움이 있다. 이러한 방식으로, 코발트 비아들은 양립가능하지 않은 재료들(예를 들어, 할로겐들[F, Cl 등]을 함유하는 재료들)에 랜딩할 수 있다. 비아 구조체들은 비아 구조체들의 기하 구조- 모세관력들을 증가시키고 이것은 불량한 라이너-대-코발트(liner-to-Cobalt) 접착을 노출시킴 -로 인해 코발트 보이드 형성에 대해 또한 어려움이 있다.
도 3은 종래의 TiN 라이너를 갖는 인터커넥트 구조체(500)의 단면도를 도시한다. 구조체(500)는 금속 층들(531), 비아들(541), 코발트 금속 층(561), 및 금속 층들과 비아들 사이의 전기적 격리를 위한 유전체 층(들)(592-593)을 포함한다. TiN 배리어 라이너 층(551)은 비아들 및 라인들을 형성하기 위해 코발트 금속 층(561)을 퇴적할 때 보이드 형성을 방지할 수 없는 접착 층을 제공한다. 영역(571)은 불충분한 코발트 금속 대 TiN 라이너 층(Cobalt metal to TiN liner layer) 접착으로 인해 비아 내에 보이드(581)를 포함한다. 보이드는 금속 층들(531)과 코발트 금속 층들(561) 사이의 의도된 전기적 연결을 위한 전기적 개방부들로서 작용할 것이다. 일례에서, 금속 층(531)은 코발트 금속 층(561)과 상이한 금속(예를 들어, 구리)이다.
도 4는 일 실시예에 따른 W 함유 라이너를 갖는 인터커넥트 구조체(600)의 단면도를 도시한다. 구조체(600)는 금속 층(631), 비아(641), 코발트 금속 층(661), 및 금속 층들과 비아들 사이의 전기적 격리를 위한 유전체 층(들)(692-693)을 포함한다. 텅스텐 함유 배리어 라이너 층(651)(예를 들어, WN 라이너 층)은 비아들 및 라인들을 형성하기 위해 코발트 금속 층(661)을 퇴적할 때 보이드 형성을 방지하기 위한 접착 층을 제공한다. 비아는 충분한 코발트 금속 대 W 함유 라이너 층(Cobalt metal to W containing liner layer) 접착으로 인해 보이드들을 포함하지 않는다. 일례에서, 금속 층(631)은 코발트 금속 층(661)과 상이한 금속(예를 들어, 구리)이다.
시스템 온 칩 실시예에서, 다이는 프로세서, 메모리, 통신 회로 등을 포함할 수 있다는 것을 인식할 것이다. 단일 다이가 예시되어 있지만, 웨이퍼의 동일한 영역에 포함되는 다이가 아무것도 없을 수 있거나, 하나 또는 여러 개의 다이가 있을 수 있다.
일 실시예에서, 마이크로전자 디바이스는 벌크 실리콘 또는 실리콘-온-절연체 하부구조체를 사용하여 형성된 결정질 기판일 수 있다. 다른 구현예들에서, 마이크로전자 디바이스는, 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들의 다른 조합들을 포함하지만 이에 제한되지는 않는, 실리콘과 결합될 수도 있고 결합되지 않을 수도 있는 대안적인 재료들을 이용하여 형성될 수 있다. 기판이 형성될 수 있는 재료들의 소수의 예가 본 명세서에서 설명되지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료가 본 발명의 실시예들의 범위 내에 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(900)를 예시한다. 컴퓨팅 디바이스(900)는 보드(902)를 수용한다. 보드(902)는 적어도 하나의 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이들에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 적어도 하나의 프로세서(904)는 보드(902)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(906)은 또한 보드(902)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현예들에서, 통신 칩(906)은 프로세서(904)의 일부이다. 일례에서, 컴퓨팅 디바이스의 컴포넌트들 중 임의의 것은 W 함유 배리어 라이너 층들을 갖는 인터커넥트 구조체들(예를 들어, 인터커넥트 구조체들(400, 500, 600))을 갖는 적어도 하나의 마이크로전자 디바이스(예를 들어, 마이크로전자 디바이스(200))를 포함한다. 컴퓨팅 디바이스(900)는 별개의 마이크로전자 디바이스(940)(예를 들어, 마이크로전자 디바이스(200))를 또한 포함할 수 있다.
그의 응용들에 따라, 컴퓨팅 디바이스(900)는 보드(902)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM(910, 911)), 비휘발성 메모리(예를 들어, ROM(912)), 플래시 메모리, 그래픽 프로세서(916), 디지털 신호 프로세서, 암호 프로세서, 칩셋(914), 안테나 유닛(920), 디스플레이, 터치스크린 디스플레이(930), 터치스크린 컨트롤러(922), 배터리(932), 오디오 코덱, 비디오 코덱, 전력 증폭기(915), 글로벌 포지셔닝 시스템(GPS) 디바이스(926), 나침반(924), 자이로스코프, 스피커, 카메라(950), 및 대용량 저장 디바이스(예컨대, 하드디스크 드라이브, 콤팩트 디스크(CD) 드라이브, 디지털 다목적 디스크(DVD) 등)를 포함하지만 이에 한정되는 것은 아니다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 그리고 이로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하는 것은 아니다. 통신 칩(906)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), WiGig, IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi, WiGig 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 5G 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(900)의 적어도 하나의 프로세서(904)는 적어도 하나의 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예들의 일부 구현예들에서, 프로세서의 집적 회로 다이는 본 발명의 실시예들의 구현예들에 따라 마이크로전자 디바이스들(예를 들어, 마이크로전자 디바이스(200) 등)과 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 실시예들의 다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 하나 이상의 마이크로전자 디바이스들(예를 들어, 마이크로전자 디바이스(200) 등)을 포함한다.
다음의 예들은 추가의 실시예들에 관한 것이다. 예 1은, 함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판, 피처의 함몰부 내에 형성된 텅스텐 함유 배리어 라이너 층, 및 코발트 전도성 층에 대한 접착을 제공하기 위한 텅스텐 함유 배리어 라이너 층을 갖는 피처의 함몰부 내의 텅스텐 함유 배리어 라이너 층 상에 퇴적된 코발트 전도성 층을 포함하는 마이크로전자 디바이스이다.
예 2에서, 예 1의 주제는
텅스텐 함유 배리어 라이너 층은 텅스텐 질화물 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예들 1-2 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 텅스텐 함유 층, 및 전이 금속 층과 전이 금속 질화물 층 중 적어도 하나를 포함하는 것을 선택적으로 포함할 수 있다.
예 4에서, 예들 1-3 중 임의의 것의 주제는
코발트 전도성 층은 형성되는 보이드들 없이 피처의 함몰부 내의 텅스텐 함유 배리어 라이너 층 상에 퇴적되는 것을 선택적으로 포함할 수 있다.
예 5에서, 예들 1-4 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 1 내지 25 옹스트롬의 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 6에서, 예들 1-5 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 접착 및 확산 배리어 특성들을 수정하기 위한 적어도 하나의 도펀트를 포함하는 것을 선택적으로 포함할 수 있다.
예 7에서, 예들 1-6 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 유기 금속 전구체들을 갖고 할로겐 기반 전구체들을 갖지 않는 화학 기상 퇴적 또는 원자 층 퇴적으로 퇴적되는 것을 선택적으로 포함할 수 있다.
예 8은, 함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판, 피처의 함몰부 내의 텅스텐 함유 배리어 라이너 층 퇴적, 및 코발트 전도성 층과 양립가능한 텅스텐 함유 배리어 라이너 층의 퇴적을 위한 텅스텐 전구체들을 갖는 피처의 함몰부 내의 텅스텐 함유 배리어 라이너 층 상에 퇴적되는 코발트 전도성 층을 포함하는 마이크로전자 디바이스이다.
예 9에서, 예 8의 주제는 텅스텐 질화물 층, 텅스텐 탄화물 층, 및 텅스텐 탄화물 질화물 층 중 적어도 하나를 포함하는 텅스텐 함유 배리어 라이너 층을 선택적으로 포함할 수 있다.
예 10에서, 예들 8-9 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층의 퇴적을 위한 텅스텐(W) 전구체들은 치환되지 않은 시클로펜타디에닐 리간드 및 치환된 시클로펜타디에닐 리간드를 포함하는 것을 선택적으로 포함할 수 있다.
예 11에서, 예들 8-10 중 임의의 것의 주제는
시클로펜타디에닐 리간드들은 W(Cp)R3, W(Cp) 2R2, 및 W(Cp) 3R- Cp는 시클로펜타디에닐, 메틸시클로펜타데닐, 에틸시클로펜타디에닐, tert-부틸시클로펜타데닐, 이소프로필시클로펜타디에닐, 또는 임의의 다른 치환된 시클로펜타디엔 리간드이고 R은 카르보닐, 수소화물, 니트로실, 트리메틸실릴, 메틸트리메틸실릴, 또는 아미도임 -의 화학식들을 포함하는 것을 선택적으로 포함할 수 있다.
예 12에서, 예들 8-12 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층의 퇴적을 위한 텅스텐(W) 전구체들은 W(NR1 2) 2(NR2) 2- R1 및 R2는 메틸, 에틸, 프로필, 이소프로필, tert-부틸, 트리메틸실릴, 메틸트리메틸실릴, 또는 다른 적절한 기임 -의 화학식을 갖는 혼합된 아미노 또는 이미노 화합물을 포함하는 것을 선택적으로 포함할 수 있다.
예 13에서, 예들 8-12 중 임의의 것의 주제는
R1 및 R2는 동일한 모이티가 아닌 것을 선택적으로 포함할 수 있다.
예 14에서, 예들 8-13 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층의 퇴적을 위한 텅스텐(W) 전구체들은 W(NR1R2) 2(NR3) 2- R1 및 R2는 메틸, 에틸, 프로필, 이소프로필, tert-부틸, 트리메틸실릴, 메틸트리메틸실릴, 또는 다른 적절한 기임 -의 화학식을 포함하는 것을 선택적으로 포함할 수 있다.
예 15에서, 예들 8-14 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 1 내지 25 옹스트롬의 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 16에서, 예들 8-15 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 유기 금속 전구체들을 갖고 할로겐 기반 전구체들을 갖지 않는 화학 기상 퇴적 또는 원자 층 퇴적으로 퇴적되는 것을 선택적으로 포함할 수 있다.
예 17은, 전기 전도성 인터커넥트를 형성하기 위해 전도성 금속으로 채워질 함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판을 제공하는 단계, 피처 상에 텅스텐 함유 배리어 라이너 층을 퇴적하는 단계, 및 함몰부를 포함하는 피처를 채우고 또한 인터커넥트 층을 형성하기 위해 코발트 층을 퇴적하는 단계를 포함하는 방법이다.
예 18에서, 예 17의 주제는 텅스텐 함유 배리어 라이너 층을 수소 기반 플라즈마 또는 암모니아 기반 플라즈마로 고밀화하는 단계를 선택적으로 포함할 수 있다.
예 19에서, 예들 17-18 중 임의의 것의 주제는
텅스텐 함유 배리어 라이너 층은 텅스텐 질화물 층을 포함하는 것을 선택적으로 포함할 수 있다.
예 20에서, 예들 17-19 중 임의의 것의 주제는 텅스텐 함유 배리어 라이너 층은 텅스텐 함유층, 및 전이 금속 층과 전이 금속 질화물 층 중 적어도 하나를 포함하는 것을 선택적으로 포함할 수 있다.

Claims (20)

  1. 마이크로전자 디바이스로서,
    함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판;
    상기 피처의 상기 함몰부에 형성된 텅스텐 함유 배리어 라이너 층; 및
    코발트 전도성 층에 대한 접착을 제공하기 위한 상기 텅스텐 함유 배리어 라이너 층을 갖는 상기 피처의 상기 함몰부 내의 상기 텅스텐 함유 배리어 라이너 층 상에 퇴적된 코발트 전도성 층을 포함하는, 마이크로전자 디바이스.
  2. 제1항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 텅스텐 질화물 층을 포함하는, 마이크로전자 디바이스.
  3. 제1항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 텅스텐 함유 층, 및 전이 금속 층과 전이 금속 질화물 층 중 적어도 하나를 포함하는, 마이크로전자 디바이스.
  4. 제1항에 있어서,
    코발트 전도성 층은 형성되는 보이드들 없이 상기 피처의 상기 함몰부 내의 상기 텅스텐 함유 배리어 라이너 층 상에 퇴적되는, 마이크로전자 디바이스.
  5. 제1항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 1 내지 25 옹스트롬의 두께를 갖는, 마이크로전자 디바이스.
  6. 제1항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 접착 및 확산 배리어 특성들을 수정하기 위한 적어도 하나의 도펀트를 포함하는, 마이크로전자 디바이스.
  7. 제1항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 유기 금속 전구체들을 갖고 할로겐 기반 전구체들을 갖지 않는 화학 기상 퇴적 또는 원자 층 퇴적으로 퇴적되는, 마이크로전자 디바이스.
  8. 마이크로전자 디바이스로서,
    함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판;
    상기 피처의 상기 함몰부 내의 텅스텐 함유 배리어 라이너 층 퇴적; 및
    코발트 전도성 층과 양립가능한 상기 텅스텐 함유 배리어 라이너 층의 상기 퇴적을 위한 텅스텐 전구체들을 갖는 상기 피처의 상기 함몰부 내의 상기 텅스텐 함유 배리어 라이너 층 상에 퇴적되는 코발트 전도성 층을 포함하는, 마이크로전자 디바이스.
  9. 제8항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 텅스텐 질화물 층, 텅스텐 탄화물 층, 및 텅스텐 탄화물 질화물 층 중 적어도 하나를 포함하는, 마이크로전자 디바이스.
  10. 제8항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층의 상기 퇴적을 위한 상기 텅스텐(W) 전구체들은 치환되지 않은 시클로펜타디에닐 리간드 및 치환된 시클로펜타디에닐 리간드를 포함하는, 마이크로전자 디바이스.
  11. 제10항에 있어서,
    상기 시클로펜타디에닐 리간드들은 W(Cp)R3, W(Cp) 2R2, 및 W(Cp) 3R- Cp는 시클로펜타디에닐, 메틸시클로펜타데닐, 에틸시클로펜타디에닐, tert-부틸시클로펜타데닐, 이소프로필시클로펜타디에닐, 또는 임의의 다른 치환된 시클로펜타디엔 리간드이고 R은 카르보닐, 수소화물, 니트로실, 트리메틸실릴, 메틸트리메틸실릴, 또는 아미도임 -의 화학식들을 포함하는, 마이크로전자 디바이스.
  12. 제8항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층의 상기 퇴적을 위한 상기 텅스텐(W) 전구체들은 W(NR1 2) 2(NR2) 2- R1 및 R2는 메틸, 에틸, 프로필, 이소프로필, tert-부틸, 트리메틸실릴, 메틸트리메틸실릴, 또는 다른 적절한 기(group)임 -의 화학식을 갖는 혼합된 아미노 또는 이미노 화합물을 포함하는, 마이크로전자 디바이스.
  13. 제12항에 있어서,
    R1 및 R2는 동일한 모이티가 아닌, 마이크로전자 디바이스.
  14. 제8항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층의 상기 퇴적을 위한 상기 텅스텐(W) 전구체들은 W(NR1R2) 2(NR3) 2- R1 및 R2는 메틸, 에틸, 프로필, 이소프로필, tert-부틸, 트리메틸실릴, 메틸트리메틸실릴, 또는 다른 적절한 기임 -의 화학식을 포함하는, 마이크로전자 디바이스.
  15. 제8항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 1 내지 25 옹스트롬의 두께를 갖는, 마이크로전자 디바이스.
  16. 제8항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 유기 금속 전구체들을 갖고 할로겐 기반 전구체들을 갖지 않는 화학 기상 퇴적 또는 원자 층 퇴적으로 퇴적되는, 마이크로전자 디바이스.
  17. 방법으로서,
    전기 전도성 인터커넥트를 형성하기 위해 전도성 금속으로 채워질 함몰부를 갖는 피처를 포함하는 유전체 재료의 층을 갖는 기판을 제공하는 단계;
    상기 피처 상에 텅스텐 함유 배리어 라이너 층을 퇴적하는 단계; 및
    상기 함몰부를 포함하는 상기 피처를 채우고 또한 인터커넥트 층을 형성하기 위해 코발트 층을 퇴적하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층을 수소 기반 플라즈마 또는 암모니아 기반 플라즈마로 고밀화하는 단계를 추가로 포함하는, 방법.
  19. 제17항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 텅스텐 질화물 층을 포함하는, 방법.
  20. 제17항에 있어서,
    상기 텅스텐 함유 배리어 라이너 층은 텅스텐 함유 층, 및 전이 금속 층과 전이 금속 질화물 층 중 적어도 하나를 포함하는, 방법.
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