JP2019531597A - コバルト相互接続を可能にするタングステン含有接着層を使用した相互接続信頼性性能を増大するためのマイクロ電子デバイス及び方法 - Google Patents

コバルト相互接続を可能にするタングステン含有接着層を使用した相互接続信頼性性能を増大するためのマイクロ電子デバイス及び方法 Download PDF

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Abstract

発明の実施形態は、凹部を有するフィーチャを含む誘電材料の層を有する基板と、フィーチャの凹部内に形成されたタングステン含有障壁ライナ層と、フィーチャの凹部内のタングステン含有障壁ライナ層上に堆積されたコバルト導電層と、を備えるマイクロ電子デバイスを含む。タングステン含有障壁ライナ層は、コバルト導電層に対する接着を提供する。

Description

本発明の実施形態は、概して、半導体デバイスの製造に関する。特に、本発明の実施形態は、コバルト（Ｃｏ）相互接続を可能にするタングステン（Ｗ）含有接着層を使用した相互接続信頼性性能を増大するためのマイクロ電子デバイス及び方法に関する。
半導体材料の相互接続に対する技術の現状は、銅（Ｃｕ）である。デバイス寸法が縮小するにつれて、抵抗率が増大し、エレクトロマイグレーション性能の問題がＣｕ金属ラインを望ましくないものにしている。
一実施形態に係るマイクロ電子デバイス（例えば、集積回路チップ）のトランジスタデバイスに対するコバルト（Ｃｏ）相互接続を可能するタングステン（Ｗ）含有接着層を使用して、相互接続信頼性性能を増大するための処理を示す。 一実施形態に係るＷ含有障壁ライナ層を含む相互接続構造を有するマイクロ電子デバイスの電気相互接続構造を示す。 従来のＴｉＮライナを有する相互接続構造５００の断面図を示す。 一実施形態に係るＷ含有ライナを有する相互接続構造６００の断面図を示す。 一実施形態に係るコンピューティングデバイス９００を示す。
本明細書に記載されるのは、コバルト（Ｃｏ）相互接続を可能にするタングステン（Ｗ）含有接着層を使用した相互接続信頼性性能を増大するよう設計されたマイクロ電子デバイスである。以下の説明において、例示的実装の様々な態様は、当業者により、その作業の実体を他の当業者に伝えるべく一般に使用される用語を用いて説明される。しかしながら、本発明の実施形態が、説明される態様のいくつかだけを用いて実施され得ることが当業者に明らかである。例示的実装について完全な理解を供すべく、説明目的として特定の数、材料、及び構成が記載されている。しかしながら、本発明の実施形態は、具体的な詳細に関わらず実施され得ることが当業者に明らかである。他の例において、周知の機能は、例示的実装を不明瞭にしないために省略又は簡略化される。
様々な工程は、本発明の実施形態を理解するのに最も役に立つ方法で複数の別個の工程として順番に説明されるが、記載の順序は、これらの工程が必ず順序に従うことを示唆すると解釈すべきでない。特に、これらの工程は、表示される順序で実行される必要はない。
集積回路（ＩＣ）チップ内の電子デバイス（例えば、トランジスタ）間の電子接続は、現在、銅金属又は銅金属の合金を使用して通常形成されている。ＩＣチップ内のデバイスは、ＩＣチップの表面にわたって配置されることができるだけでなく、デバイスは、ＩＣチップ上に複数の層に積み重ねられることもできる。ＩＣチップを構成する電子デバイス間の電気的相互接続は、導電性材料が充填されたビア及びトレンチを使用して構築される。多くの場合、ｌｏｗ−ｋ誘電材料である絶縁材料の（複数の）層は、ＩＣチップ内の様々なコンポーネント及びデバイスを分離する。ＩＣ回路チップのデバイスが構築される基板は、例えば、シリコンウエハ又はシリコン・オン・インシュレータ基板である。シリコンウエハは、半導体プロセス産業において通常使用される基板であるが、発明の実施形態は、使用される基板の種類に依存しない。また、基板は、単独又はシリコン若しくは二酸化シリコン若しくは他の絶縁材料との組み合わせのいずれかで、ゲルマニウム、インジウムアンチモン、鉛テルル、インジウムヒ素、インジウムリン、ガリウムヒ素、ガリウムアンチモン、及び／又は、他のＩＩＩ−Ｖ族材料から構成されることもできる。チップを構成するＩＣデバイスが、基板表面上に構築される。
少なくとも１つの誘電体層を基板上に堆積する。誘電材料は、これらに限定されないが、二酸化シリコン（ＳｉＯ２）、ｌｏｗ−ｋ誘電体、シリコン窒化物、及び／又は酸窒化シリコンを含む。誘電体層は、その誘電率をさらに低減するべく、任意選択的にポア又はその他のボイドを含む。通常、ｌｏｗ−ｋ膜は、約４．０の誘電率を有するＳｉＯ２のそれより小さい誘電率を有する任意の膜であると考えられる。約１から約４．０の誘電率を有するｌｏｗ−ｋ膜は、現在の半導体製造プロセスの典型である。また、集積回路デバイス構造の製造は、二酸化シリコンの膜若しくは層、又はキャッピング層をｌｏｗ−ｋ（低誘電率）ＩＬＤ（層間誘電体）膜の表面上に配置することを含むことが多い。ｌｏｗ−ｋ膜は、例えば、ホウ素、リン、又は炭素ドープ酸化シリコンであることができる。炭素ドープ酸化シリコンは、炭素ドープ酸化物（ＣＤＯ）及び有機ケイ酸塩ガラス（ＯＳＧ）とも称されされることもできる。
電気的相互接続を形成するために、誘電体層はパターニングされ、その内に金属相互接続が形成される１又は複数のトレンチ及び／又はビアを形成する。トレンチ及びビアという用語が本明細書で使用されるが、これらは、金属相互接続を形成するために使用される形体（フィーチャとも呼ぶ）と一般的に関連する用語であるからである。一般的に、金属相互接続を形成するために使用されるフィーチャは、基板又は基板上に堆積された層に形成される任意の形状を有する凹部である。フィーチャは、導電性相互接続材料を充填される。トレンチ及び／又はビアは、従来のウェット又はドライエッチングの半導体プロセス技術を使用してパターニング（形成）されてよい。誘電材料は、金属相互接続を周囲のコンポーネントから電気的に分離するために使用される。障壁ライナ層は、金属相互接続及び誘電材料の間に使用され、周囲の材料への（銅のような）金属マイグレーションを防止する。銅金属はイオン化して誘電材料内に浸透することができるため、例えば、銅金属が誘電材料と接触する状況でデバイスの故障が発生し得る。また、誘電材料、シリコン、及び／又は他の材料と銅の相互接続との間に配置された障壁層は、他の（複数の）材料への銅の接着を促進するのに利用することができる。
縮小するデバイス寸法（例えば、２０−７０ナノメートルの最小線幅）でのＣｕ相互接続の問題のために、本設計は、コバルト（Ｃｏ）相互接続をマイクロ電子デバイスに統合して、銅との比較においてより低い抵抗率及び銅との比較において関連するデバイス寸法における改善されたエレクトロマイグレーション性能を提供する。コバルトを半導体デバイスに統合するために、接着層（ライナ）は、ライナ−Ｃｏ界面にてボイド形成を防止するのに必要とされる。半導体デバイス内のボイドは、高抵抗故障（開回路）及びエレクトロマイグレーション故障（短デバイス寿命）をもたらす。ライナは、Ｃｏのデバイスへの接着を増大すること及びライン間の金属拡散を制限することの両方により、ボイドを低減することができる。
本設計は、増大された接着及びライン間の金属拡散に対する保護の両方のために半導体デバイスにおいて、タングステン（Ｗ）又はタングステン窒化物（ＷＮ）を含有するライナを使用して、ライナとＣｏとの間の接着を可能にする。ライナの堆積は、原子層堆積（ＡＬＤ）、化学的気相成長（ＣＶＤ）、又は物理気相成長（ＰＶＤ）を使用して行われることができる。Ｗ／ＷＮを使用することで、薄いライナ（例えば、１−２５オングストローム）が使用されてビア／ライン抵抗目標を満たすことができる。ＡＬＤ／ＣＶＤを使用することで、本設計は、高いアスペクト比構造を提供することができる。
図１は、一実施形態に係るマイクロ電子デバイス（例えば、集積回路チップ）のトランジスタデバイスに対するコバルト（Ｃｏ）相互接続を可能するタングステン（Ｗ）含有接着層を使用して、相互接続信頼性性能を増大するための処理を示す。図１において、導電性金属により充填されて導電性相互接続を形成する凹部を有するフィーチャ（例えば、トレンチ、ビア）を含む誘電材料の層を有する基板が工程１０２にて提供される。トレンチ又はビアは、通常、半導体産業において使用されるエッチング処理を介してＩＬＤ層のような誘電体層内に形成される凹部である。トレンチ又はビアの壁及び底部（凹部の（複数の）側部）は、工程１０４にて、薄い障壁ライナ層（例えば、Ｗ含有接着層、Ｗ含有接着層を含むスタック層、遷移金属層（例えば、Ｔａ、Ｈｆ、Ｍｏ、Ｚｒ、Ｔｉ）、及び遷移金属窒化物層）により堆積されることができる。ライナ層は、トレンチ若しくはビアのような所望の領域内に選択的に堆積されることができる、又はライナ層は、マイクロ電子デバイス上のブランケット層として堆積されることができる。薄い金属ライナ層は、例えば、ＡＬＤ、ＣＶＤ、又はＰＶＤにより堆積される。工程１０６にて、ライナ層は、プラズマ（例えば、水素系プラズマ、アンモニア系プラズマ等）により高密度化される。工程１０４及び１０６は、障壁ライナ層の所望の厚み及び高密度化を実現するまで、周期的に反復されることができる。コバルト層は、工程１０８にて堆積されてトレンチ又はビアの凹部を含むフィーチャを充填するとともに、相互接続層（例えば、金属ライン）を形成する。コバルト層は、例えば、ＡＬＤ、ＰＶＤ、又はＣＶＤにより堆積される。発明の実施形態では、障壁ライナ層は、１−２５オングストロームの平均厚みを有する。
図２は、一実施形態に係るＷ含有障壁ライナ層を含む相互接続構造を有するマイクロ電子デバイスの電気相互接続構造を示す。デバイス２００は、基板２０２、デバイス２１０、２１２、２１４（例えば、トランジスタ、ＣＭＯＳデバイス、メモリデバイス等）、相互接続構造２０６、及び相互接続構造の金属ライン２２０、２２２、２２４、２６０、２６２、２６４及びビア２５０、２５２及び２５４の間の電気的絶縁のための（複数の）誘電体層２８０を含む。タングステン含有障壁ライナ層２３０、２３２及び２３４は、接着層を提供して、コバルトを堆積してビア２５０、２５２、２５４及びライン２６０、２６２及び２６４を形成する際のボイド形成を防止する。タングステン含有障壁ライナ層は、ビア及びラインの抵抗目標を実現するために薄いライナが使用されることを可能にする。ＡＬＤ及びＣＶＤは、高いアスペクト比構造（例えば、ｘ対ｙのアスペクト比）のタングステン含有障壁ライナ層を堆積するために使用されることができる。ＡＬＤ及びＣＶＤ処理は、タングステン含有障壁ライナ層の堆積及びこのライナ層の高密度化の周期的で交互の工程を含むことができる。高密度化は、水素系プラズマ工程又はアンモニア系プラズマ工程であることができる。一例において、不純物が、タングステン含有障壁ライナ層（例えば、Ｗ、ＷＮ、Ｗスタック、遷移金属、遷移金属の窒化物等）において使用されて、接着及び拡散障壁特性を修正することができる。一例において、不純物は、ＷＸ又はＷＸＮライナ（Ｘは、例えば、ホウ素、リン、炭素、シリコン、又はアルミニウム）を形成することにより、タングステン含有障壁ライナ層（例えば、Ｗ、ＷＮ）の接着及びコバルト拡散障壁特性を修正する。
ＣＶＤ及びＡＬＤ処理の前駆体は、相互接続構造の特定の目標領域（例えば、凹部、ビア、トレンチ、ライン）において又はブランケット膜として、タングステン含有障壁ライナ層を選択的に（例えば、導電膜対非導電膜に選択的に）堆積するのに使用されることができる。ＰＶＤライナは、特定のデバイス寸法（例えば、２０−７０ナノメートルの線幅）にて使用されてもよい。
Ｗ含有ライナに対する前駆体選択の一例において、生成されるＣＶＤ／ＡＬＤ Ｗ膜は、Ｗ、ＷＮ、ＷＣ、ＷＣＮ、又は全体的な統合処理に必要且つ有用な任意の他の膜であることができる。使用されるＷ前駆体は、多くの形態のうちの１つをとることができる。非置換型及び置換型シクロペンタジエニル配位子を有するＷ前駆体が使用されることができ、一般式Ｗ（Ｃｐ）Ｒ３、Ｗ（Ｃｐ）２Ｒ２、及びＷ（Ｃｐ）３Ｒに含まれる。ここで、「Ｃｐ」は、シクロペンタジエニル、メチルシクロペンタジエニル、エチルシクロペンタジエニル、ｔ−ブチルシクロペンタジエニル、イソプロピルシクロペンタジエニル、又は任意の他の置換シクロペンタジエン配位子であることができる。上の実施形態において、「Ｒ」は、カルボニル、ヒドリド、ニトロシル、トリメチルシリル、メチルトリメチルシリル、又はアミドであることができる。
Ｗ前駆体は、概して、式Ｗ（ＮＲ１ ２）２（ＮＲ２）２の混合アミノ／イミノ化合物の形態をとることもできる。この実施形態において、Ｒ１及びＲ２は、メチル、エチル、プロピル、イソプロピル、ｔ−ブチル、トリメチルシリル、メチルトリメチルシリル、又は他の適切な基であることができるが、同一の部分である必要はない。一般式Ｗ（ＮＲ１Ｒ２）２（ＮＲ３）２を有する別の実施形態は、再度、上の部分が適用されることができるが、いずれも同一である必要はない。
半導体デバイスの相互接続（ライン及びビア）を充填するためのコバルトの使用は、コバルト相互接続を可能にするためにＷ含有接着層（ライナ）を使用するため、本設計に従って大量生産で実行されることができる。一例において、相互接続のコバルト充填は、金属が前にウェハにパターニングされたフィーチャを充填し、そして金属が平坦に研磨されるダマシン技術を使用して本明細書において説明される。ダマシンフィーチャは、主に、２つの構造、すなわちライン（現在の金属層に対する相互接続）及びビア（現在の層の下の層への相互接続）を含む。ライン及びビアの金属充填に対する２つの主な課題は、構造（すなわち、構造の側部及び底部）を定義する構造のアスペクト比及び材料である。ビア構造は、現在の層の下の層へのビア相互接続のために、コバルトボイド形成にとって課題である。この方法において、コバルトビアは、互換性のない材料（例えば、ハロゲン（Ｆ、Ｃｌ等）を含有する材料）上に着くことができる。また、ビア構造は、ビア構造の幾何学的形状のためにコバルトボイド形成にとって課題であり、それは毛細管力を増大し、これはライナ−コバルト接着不良を示す。
図３は、従来のＴｉＮライナを有する相互接続構造５００の断面図を示す。構造５００は、金属層５３１、ビア５４１、コバルト金属層５６１、及び金属層及びビアの間の電気的絶縁のための（複数の）誘電体層５９２−５９３を含む。ＴｉＮ障壁ライナ層５５１は、コバルト金属層５６１を堆積してビア及びラインを形成する際にボイド形成を防止することができない接着層を提供する。領域５７１は、ＴｉＮライナ層へのコバルト金属の不十分な接着のために、ビア内にボイド５８１を含む。ボイドは、金属層５３１及びコバルト金属層５６１の間の意図した電気的接続のための電気的開口部として作用する。一例において、金属層５３１は、コバルト金属層５６１とは異なる金属（例えば、銅）である。
図４は、一実施形態に係るＷ含有ライナを有する相互接続構造６００の断面図を示す。構造６００は、金属層６３１、ビア６４１、コバルト金属層６６１、及び金属層及びビアの間の電気的絶縁のための（複数の）誘電体層６９２−６９３を含む。タングステン含有障壁ライナ層６５１（例えば、ＷＮライナ層）は、コバルト金属層６６１を堆積してビア及びラインを形成する際にボイド形成を防止する接着層を提供する。ビアは、Ｗ含有ライナ層へのコバルト金属の十分な接着のために、ボイドを含まない。一例において、金属層６３１は、コバルト金属層６６１とは異なる金属（例えば、銅）である。
チップ実施形態上のシステムにおいて、ダイはプロセッサ、メモリ、通信回路等を含んでよいことが理解できる。単一のダイが示されるが、ウェハの同一領域内に含まれる１又は幾つかのダイがあっても何もなくてもよい。
一実施形態において、マイクロ電子デバイスは、バルクシリコン又はシリコン・オン・インシュレータ下部構造を使用して形成される結晶性基板であってよい。他の実装において、マイクロ電子デバイスは、これらに限定されないが、ゲルマニウム、インジウムアンチモン、鉛テルル、インジウムヒ素、インジウムリン、ガリウムヒ素、インジウムガリウムヒ素、ガリウムアンチモン、又はＩＩＩ−Ｖ族又はＩＶ族材料の他の組み合わせを含むシリコンと組み合わされてもされなくてもよい代替的材料を使用して形成されてよい。基板が形成されてよい材料の少数の例がここに記載されるが、半導体デバイスが構築されてよい基礎として利用してよい任意の材料が本発明の実施形態の範囲内に含まれる。
図５は、発明の一実施形態に係るコンピューティングデバイス９００を示す。コンピューティングデバイス９００は、ボード９０２を収容する。ボード９０２は、これらに限定されないが、少なくとも１つのプロセッサ９０４及び少なくとも１つの通信チップ９０６を含む複数のコンポーネントを含んでよい。少なくとも１つのプロセッサ９０４は、ボード９０２に物理的及び電気的に連結される。また、いくつかの実装において、少なくとも１つの通信チップ９０６は、ボード９０２に物理的及び電気的に連結される。さらなる実装において、通信チップ９０６は、プロセッサ９０４の一部である。一例において、コンピューティングデバイスのコンポーネントのいずれかは、Ｗ含有障壁ライナ層とともに相互接続構造（例えば、相互接続構造４００、５００、６００）を有する少なくとも１つのマイクロ電子デバイス（例えば、マイクロ電子デバイス２００）を含む。また、コンピューティングデバイス９００は、別個のマイクロ電子デバイス９４０（例えば、マイクロ電子デバイス２００）を含む。
その用途に応じて、コンピューティングデバイス９００は、ボード９０２に物理的及び電気的に連結されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントは、これらに限定されないが、揮発性メモリ（例えば、ＤＲＡＭ９１０、９１１）、不揮発性メモリ（例えば、ＲＯＭ９１２）、フラッシュメモリ、グラフィクスプロセッサ９１６、デジタル信号プロセッサ、暗号プロセッサ、チップセット９１４、アンテナユニット９２０、ディスプレイ、タッチスクリーンディスプレイ９３０、タッチスクリーンコントローラ９２２、バッテリ９３２、オーディオコーデック、ビデオコーデック、電力増幅器９１５、全地球測位システム（ＧＰＳ）デバイス９２６、コンパス９２４、ジャイロスコープ、スピーカ、カメラ９５０、及び（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等のような）大容量記憶デバイスを含む。
通信チップ９０６は、コンピューティングデバイス９００への及びからのデータの転送のための無線通信を可能とする。用語「無線」及びその派生は、非固体媒体を通る変調電磁放射の使用を介してデータを通信してよい回路、デバイス、システム、方法、技術、通信チャネル等を説明するために使用されてよい。用語は、関連付けられたデバイスが有線を全く含まないことを示唆するものではないが、いくつかの実施形態においては全く含まないこともある。通信チップ９０６は、ＷｉＦｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＷｉＧｉｇ、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降の世代として指定される任意の他の無線プロトコルを含むが、これらに限定されない、複数の無線規格又はプロトコルのいずれかを実装してよい。コンピューティングデバイス９００は、複数の通信チップ９０６を含んでよい。例えば、第１通信チップ９０６は、ＷｉＦｉ（登録商標）、ＷｉＧｉｇ、及びＢｌｕｅｔｏｏｔｈ（登録商標）のような近距離無線通信に専用のものであってよく、第２通信チップ９０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ、５Ｇ、及びその他のような長距離無線通信に専用のものであってよい。
コンピューティングデバイス９００の少なくとも１つのプロセッサ９０４は、少なくとも１つのプロセッサ９０４内にパッケージ化された集積回路ダイを含む。本発明の実施形態のいくつかの実装に従って、プロセッサの集積回路ダイは、本発明の実施形態の実装によるマイクロ電子デバイス（例えば、マイクロ電子デバイス２００等）のような１又は複数のデバイスを含む。用語「プロセッサ」は、電子データをレジスタ及び／又はメモリに格納され得る他の電子データに変換すべく、レジスタ及び／又はメモリからの電子データを処理する任意のデバイス又はデバイスの一部を指し得る。
また、通信チップ９０６は、通信チップ９０６内にパッケージ化された集積回路ダイを含む。本発明の実施形態の別の実装によると、通信チップの集積回路ダイは、１又は複数のマイクロ電子デバイス（例えば、マイクロ電子デバイス２００等）を含む。
以下の例は、さらなる実施形態に関する。例１は、凹部を有するフィーチャを含む誘電材料の層を有する基板と、フィーチャの凹部内に形成されたタングステン含有障壁ライナ層と、フィーチャの凹部内のタングステン含有障壁ライナ層上に堆積されたコバルト導電層であり、タングステン含有障壁ライナ層はコバルト導電層に対する接着を提供する、コバルト導電層と、含むマイクロ電子デバイスである。
例２において、例１の主題は、任意選択的に、タングステン含有障壁ライナ層は、タングステン窒化物層を含む、ことを含むことができる。
例３において、例１−２のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、タングステン含有層と遷移金属層及び遷移金属窒化物層のうちの少なくとも１つとを含む、ことを含むことができる。
例４において、例１−３のいずれかの主題は、任意選択的に、コバルト導電層は、フィーチャの凹部内のタングステン含有障壁ライナ層上に、ボイドが形成されることなく堆積される、ことを含むことができる。
例５において、例１−４のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、１から２５オングストロームの厚みを有する、ことを含むことができる。
例６において、例１−５のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、接着及び拡散障壁特性を修正する少なくとも１つの不純物を含む、ことを含むことができる。
例７において、例１−６のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、有機金属前駆体を用い、ハロゲン系前駆体を用いない化学的気相成長又は原子層堆積により堆積される、ことを含むことができる。
例８は、凹部を有するフィーチャを含む誘電材料の層を有する基板と、フィーチャの凹部内に堆積されたタングステン含有障壁ライナ層と、フィーチャの凹部内のタングステン含有障壁ライナ層上に堆積されたコバルト導電層であり、タングステン前駆体はコバルト導電層と互換性があるタングステン含有障壁ライナ層を堆積する、コバルト導電層と、を備えるマイクロ電子デバイスである。
例９において、例８の主題は、任意選択的に、タングステン窒化物層、タングステン炭化物層、タングステン炭化窒化物層のうちの少なくとも１を含むタングステン含有障壁ライナ層を含むことができる。
例１０において、例８−９のいずれかの主題は、任意選択的に、非置換型及び置換型シクロペンタジエニル配位子を含むタングステン含有障壁ライナ層を堆積するためのタングステン（Ｗ）前駆体を含むことができる。
例１１において、例８−１０のいずれかの主題は、任意選択的に、化学式Ｗ（Ｃｐ）Ｒ３、Ｗ（Ｃｐ）２Ｒ２、及びＷ（Ｃｐ）３Ｒを有するシクロペンタジエニル配位子を含むことができ、Ｃｐは、シクロペンタジエニル、メチルシクロペンタジエニル、エチルシクロペンタジエニル、ｔ−ブチルシクロペンタジエニル、イソプロピルシクロペンタジエニル、又は任意の他の置換シクロペンタジエン配位子であり、Ｒは、カルボニル、ヒドリド、ニトロシル、トリメチルシリル、メチルトリメチルシリル、又はアミドである。
例１２において、例８−１２のいずれか主題は、任意選択的に、化学式Ｗ（ＮＲ１ ２）２（ＮＲ２）２を有する混合アミノ又はイミノ化合物を含む、タングステン含有障壁ライナ層を堆積するためのタングステン（Ｗ）前駆体を含むことができ、Ｒ１及びＲ２は、メチル、エチル、プロピル、イソプロピル、ｔ−ブチル、トリメチルシリル、メチルトリメチルシリル、又は他の適切な基である。例１３において、例８−１２のいずれかの主題は、任意選択的に、Ｒ１及びＲ２は、同一の部分でない、ことを含むことができる。
例１４において、例８−１３のいずれかの主題は、任意選択的に、化学式Ｗ（ＮＲ１Ｒ２）２（ＮＲ３）２を有する、タングステン含有障壁ライナ層を堆積するためのタングステン（Ｗ）前駆体を含むことができ、Ｒ１及びＲ２は、メチル、エチル、プロピル、イソプロピル、ｔ−ブチル、トリメチルシリル、メチルトリメチルシリル、又は他の適切な基である。
例１５において、例８−１４のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、１から２５オングストロームの厚みを有する、ことを含むことができる。
例１６において、例８−１５のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、有機金属前駆体を用い、ハロゲン系前駆体を用いない化学的気相成長又は原子層堆積により堆積される、ことを含むことができる。
例１７は、導電性金属により充填されて導電性相互接続を形成する凹部を有するフィーチャを含む誘電材料の層を有する基板を提供する段階と、フィーチャ上にタングステン含有障壁ライナ層を堆積する段階と、凹部を含むフィーチャを充填するとともに、相互接続層を形成するべくコバルト層を堆積する段階と、を備える方法である。
例１８において、例１７の主題は、任意選択的に、水素系プラズマ又はアンモニア系プラズマによりタングステン含有障壁ライナ層を高密度化する段階をさらに含むことができる。
例１９において、例１７−１８のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、タングステン窒化物層を含むことを含むことができる。
例２０において、例１７−１９のいずれかの主題は、任意選択的に、タングステン含有障壁ライナ層は、タングステン含有層と遷移金属層及び遷移金属窒化物層のうちの少なくとも１つとを含むことを含むことができる。

Claims (20)

  1. 凹部を有するフィーチャを含む誘電材料の層を有する基板と、
    前記フィーチャの前記凹部内に形成されたタングステン含有障壁ライナ層と、
    前記フィーチャの前記凹部内の前記タングステン含有障壁ライナ層上に堆積されたコバルト導電層であり、前記タングステン含有障壁ライナ層は前記コバルト導電層に対する接着を提供する、前記コバルト導電層と、
    を備えるマイクロ電子デバイス。
  2. 前記タングステン含有障壁ライナ層は、タングステン窒化物層を含む、請求項１に記載のマイクロ電子デバイス。
  3. 前記タングステン含有障壁ライナ層は、タングステン含有層と遷移金属層及び遷移金属窒化物層のうちの少なくとも１つとを含む、請求項１又は２に記載のマイクロ電子デバイス。
  4. 前記コバルト導電層は、前記フィーチャの前記凹部内の前記タングステン含有障壁ライナ層上に、ボイドが形成されることなく堆積される、請求項１から３のいずれか一項に記載のマイクロ電子デバイス。
  5. 前記タングステン含有障壁ライナ層は、１から２５オングストロームの厚みを有する、請求項１から４のいずれか一項に記載のマイクロ電子デバイス。
  6. 前記タングステン含有障壁ライナ層は、接着及び拡散障壁特性を修正する少なくとも１つの不純物を含む、請求項１から５のいずれか一項に記載のマイクロ電子デバイス。
  7. 前記タングステン含有障壁ライナ層は、有機金属前駆体を用い、ハロゲン系前駆体を用いない化学的気相成長又は原子層堆積により堆積される、請求項１から６のいずれか一項に記載のマイクロ電子デバイス。
  8. 凹部を有するフィーチャを含む誘電材料の層を有する基板と、
    前記フィーチャの前記凹部内に堆積されたタングステン含有障壁ライナ層と、
    前記フィーチャの前記凹部内の前記タングステン含有障壁ライナ層上に堆積されたコバルト導電層であり、タングステン前駆体は前記コバルト導電層と互換性がある前記タングステン含有障壁ライナ層を堆積する、前記コバルト導電層と、
    を備えるマイクロ電子デバイス。
  9. 前記タングステン含有障壁ライナ層は、タングステン窒化物層、タングステン炭化物層、及びタングステン炭化窒化物層のうちの少なくとも１つを含む、請求項８に記載のマイクロ電子デバイス。
  10. 前記タングステン含有障壁ライナ層を堆積するための前記タングステン前駆体（Ｗ前駆体）は、非置換型及び置換型シクロペンタジエニル配位子を含む、請求項８又は９に記載のマイクロ電子デバイス。
  11. 前記非置換型及び置換型シクロペンタジエニル配位子は、化学式Ｗ（Ｃｐ）Ｒ３、Ｗ（Ｃｐ）２Ｒ２、及びＷ（Ｃｐ）３Ｒを有し、Ｃｐは、シクロペンタジエニル、メチルシクロペンタジエニル、エチルシクロペンタジエニル、ｔ−ブチルシクロペンタジエニル、イソプロピルシクロペンタジエニル、又は任意の他の置換シクロペンタジエン配位子であり、Ｒは、カルボニル、ヒドリド、ニトロシル、トリメチルシリル、メチルトリメチルシリル、又はアミドである、請求項１０に記載のマイクロ電子デバイス。
  12. 前記タングステン含有障壁ライナ層を堆積するための前記タングステン前駆体（Ｗ前駆体）は、化学式Ｗ（ＮＲ１ ２）２（ＮＲ２）２を有する混合アミノ又はイミノ化合物を含み、Ｒ１及びＲ２は、メチル、エチル、プロピル、イソプロピル、ｔ−ブチル、トリメチルシリル、メチルトリメチルシリル、又は他の適切な基である、請求項８から１１のいずれか一項に記載のマイクロ電子デバイス。
  13. Ｒ１及びＲ２は、同一の部分でない、請求項１２に記載のマイクロ電子デバイス。
  14. 前記タングステン含有障壁ライナ層を堆積するための前記タングステン前駆体（Ｗ前駆体）は、化学式Ｗ（ＮＲ１Ｒ２）２（ＮＲ３）２を有し、Ｒ１及びＲ２は、メチル、エチル、プロピル、イソプロピル、ｔ−ブチル、トリメチルシリル、メチルトリメチルシリル、又は他の適切な基である、請求項８から１３のいずれか一項に記載のマイクロ電子デバイス。
  15. 前記タングステン含有障壁ライナ層は、１から２５オングストロームの厚みを有する、請求項８から１４のいずれか一項に記載のマイクロ電子デバイス。
  16. 前記タングステン含有障壁ライナ層は、有機金属前駆体を用い、ハロゲン系前駆体を用いない化学的気相成長又は原子層堆積により堆積される、請求項８から１５のいずれか一項に記載のマイクロ電子デバイス。
  17. 導電性金属により充填されて導電性相互接続を形成する凹部を有するフィーチャを含む誘電材料の層を有する基板を提供する段階と、
    前記フィーチャ上にタングステン含有障壁ライナ層を堆積する段階と、
    前記凹部を含む前記フィーチャを充填するとともに、相互接続層を形成するべくコバルト層を堆積する段階と、
    を備える方法。
  18. 水素系プラズマ又はアンモニア系プラズマにより前記タングステン含有障壁ライナ層を高密度化する段階をさらに備える、請求項１７に記載の方法。
  19. 前記タングステン含有障壁ライナ層は、タングステン窒化物層を含む、請求項１７又は１８に記載の方法。
  20. 前記タングステン含有障壁ライナ層は、タングステン含有層と遷移金属層及び遷移金属窒化物層のうちの少なくとも１つとを含む、請求項１７から１９のいずれか一項に記載の方法。
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