TWI634621B - 具有金屬插塞之積體電路結構的製造 - Google Patents

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Abstract

本發明之態樣包括其中具有金屬插塞的積體電路(IC)結構及其形成方法。依據本發明的實施例的一種IC製造方法可包括：提供包括過孔的結構，該過孔在其中包括塊體半導體材料，其中，該過孔還包括自該過孔的頂部表面延伸至該過孔的內部表面的腔體，以及其中，該塊體半導體材料的一部分定義該腔體的至少一個側壁；在該過孔上形成第一金屬層級，其中，該第一金屬層級包括位於該過孔的該腔體上方的接觸開口；在該腔體內形成至該過孔的該表面的金屬插塞，以使該金屬插塞共形接觸該腔體的側壁以及該過孔的該內部表面，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側；以及在該第一金屬層級的該接觸開口內形成接觸。

Description

具有金屬插塞之積體電路結構的製造
本文中所揭示的發明主題係關於用以將產品的一個或多個裝置層與同一產品的一個或多個金屬層連接的積體電路(integrated circuit；IC)結構。尤其，本發明的態樣係關於在其局部互連層內形成有一個或多個金屬插塞的IC結構。
特定裝置的各IC可由位於IC的一個或多個層上的數十億互連裝置例如電晶體、電阻器、電容器以及二極體組成。其中包括IC的產品的質量及可行性可至少部分依賴於用以製造該IC以及其中各種組件的結構的技術。IC的製造可包括兩個主要階段：前端製程(front end of line；FEOL)以及後端製程(back end of line；BEOL)。FEOL製程通常包括執行於晶圓上直到並包括形成第一“金屬層級”(也就是將數個半導體裝置連接在一起的金屬線)的製程。BEOL製程通常包括形成第一金屬層級之後的步驟，包括所有後續金屬層級的形成。為了使所製造的裝置具有較大的可擴展性及複雜度，可改變金屬層級的數目以適合特定的應用，例如提供四至六個金屬層級，或者在另外的 例子中提供多達16個或更多的金屬層級。為了將FEOL製程中所形成的組件與BEOL製程中所形成的組件連接，在該FEOL製程中所製造的組件上可形成局部互連(local interconnect；LI)層，接著將BEOL製程中所製造的組件沉積和/或結合至該LI層上。
FEOL製程中所製造的組件可通過使用垂直金屬線(也被稱為“過孔”)與BEOL製程中所形成的組件電性互連。除其它中間金屬層級和/或由介電材料構成的絕緣體層以外，各過孔可穿過一個或多個介電材料區域。過孔可帶來重大的製造挑戰，因為影響該過孔的電性短路可影響整個產品的操作。在一些情況下，過孔上的電阻量可能基於用以製造該過孔和/或其相鄰組件或層的製程而變化。因此，IC產品製造中的製程改進可與降低LI層以及其它地方的潛在缺陷的數目有關，同時保持製程簡單並降低製造IC所需的步驟的總數。
本發明的第一實施例提供一種形成積體電路(integrated circuit；IC)結構的方法，該方法包括：提供包括過孔的結構，該過孔在其中包括塊體半導體材料，其中，該過孔還包括自該過孔的頂部表面延伸至該過孔的內部表面的腔體，以及其中，該塊體半導體材料的一部分定義該腔體的至少一個側壁；在該過孔上形成第一金屬層級，其中，該第一金屬層級包括位於該過孔的該腔體上方的接觸開口；在該腔體內形成至該過孔的該表面的金屬插 塞，以使該金屬插塞共形接觸該腔體的側壁以及該過孔的該內部表面，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側；以及在該第一金屬層級的該接觸開口內形成接觸。
本發明的第二實施例提供一種形成IC結構的方法，該方法包括：提供包括過孔的結構，該過孔在其中包括塊體半導體材料，其中，該過孔還包括自該過孔的頂部表面延伸至該過孔的內部表面的腔體，以及其中，該塊體半導體材料的一部分定義該腔體的至少一個側壁；在該腔體內形成至該過孔的該表面的金屬插塞，以使該金屬插塞共形接觸該腔體的側壁以及該過孔的該內部表面，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側；以及在該結構上形成第一金屬層級，以使該第一金屬層級內的接觸與該金屬插塞電性耦接。
本發明的第三實施例提供一種IC結構，該結構包括：過孔，在其中包括塊體半導體材料並位於絕緣體內，其中，該過孔包括自該過孔的頂部表面延伸至該過孔的內部表面的金屬插塞，以使該金屬插塞共形接觸該過孔的該內部表面以及該塊體半導體材料的至少一個側壁，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側，以及其中，該金屬插塞的材料組成不同於該過孔的材料組成；以及難熔金屬襯裡，位於該過孔的該金屬插塞上，其中，該難熔金屬襯裡將該金屬插塞與位於該過孔上方的接觸隔開。
2‧‧‧結構
10‧‧‧基板
12‧‧‧摻雜半導體區
14‧‧‧淺溝槽隔離、STI
16‧‧‧局部互連層、LI層級、LI層
18‧‧‧第一絕緣體區、絕緣體區
20‧‧‧第二絕緣體區、絕緣體區
22‧‧‧第三絕緣體區、絕緣體區、結構
24‧‧‧過孔
26‧‧‧塊體半導體材料層、塊體半導體材料
28‧‧‧襯裡
30‧‧‧腔體
32‧‧‧頂部表面
34‧‧‧金屬插塞
36‧‧‧第一金屬層級
38‧‧‧介電覆蓋層
40‧‧‧第四絕緣體區、第四絕緣體層
42‧‧‧第一硬遮罩
44‧‧‧第二硬遮罩
46‧‧‧接觸開口
48‧‧‧線開口
50‧‧‧IC結構
52‧‧‧襯裡
54‧‧‧接觸
56‧‧‧金屬線
從下面參照附圖所作的本發明的各種態樣的詳細說明將更容易理解本發明的這些及其它特徵，該多個附圖顯示本發明的各種實施例，其中：第1圖顯示依據本發明的實施例具有腔體的初始積體電路(IC)結構的剖視圖。
第2圖顯示依據本發明的實施例具有暴露IC腔體的平坦化IC結構的剖視圖。
第3圖顯示依據本發明的實施例具有金屬插塞的IC結構的剖視圖。
第4圖顯示依據本發明的實施例具有金屬插塞以及位於其上的第一金屬層級的IC結構的剖視圖。
第5圖顯示依據本發明的實施例具有形成於暴露腔體中的金屬插塞的IC結構的剖視圖。
應當注意，本發明的附圖並非按比例繪製。該多個附圖意圖僅顯示本發明的典型態樣，因此不應當被認為限制本發明的範圍。該多個附圖中，相同的元件符號表示該多個附圖之間類似的元件。
本發明的實施例提供例如在局部互連層的過孔內包含金屬插塞的積體電路(integrated circuit；IC)結構及其形成方法。依據本發明的方法可執行於IC結構上，該IC結構包括由塊體半導體材料製造的至少一個過孔。作為金屬沉積或其它製程的結果，該過孔的部分可包括自該 過孔的頂部表面延伸至該過孔的內部的電性絕緣腔體，以使該腔體包括與該塊體半導體材料的部分直接相鄰並由其定義的側壁。已發現，在所形成的過孔內具有腔體可負面影響包括該過孔及其電性絕緣腔體的IC的操作。為在該過孔的該腔體內形成金屬插塞，本發明的方法包括在該過孔上形成第一金屬層級，以使該第一金屬層級包括位於該過孔的該腔體上方的接觸開口。接著，在該接觸開口內形成金屬插塞，以使該金屬插塞填充該過孔的該腔體，例如通過其底部表面共形接觸該過孔的該內部，以及該塊體半導體材料的側壁，以使該金屬插塞位於該過孔的外部側壁的橫向遠側。該金屬插塞可自該過孔的該內部延伸至該過孔的該表面。該金屬插塞的上表面可與該過孔的該表面基本共面。隨後，在該接觸開口內及該金屬插塞上方可形成接觸，以在該過孔與位於其上的一個或多個金屬層級層之間形成電性連接。
請參照第1圖，其顯示依據本發明的態樣用以製造IC的結構2。如第1圖中所示，結構2可依據微影技術由金屬形成製程形成，例如圖案化、移除、沉積等。結構2可包括基板10，該基板中包括摻雜半導體區12以及淺溝槽隔離(shallow trench isolation；STI)14。各摻雜半導體區12可由任意當前已知或以後開發的半導體材料組成，該半導體材料中具有摻雜物以產生摻雜半導體物質。摻雜半導體區12的該半導體材料可包括但不限於矽、鍺、碳化矽，以及基本由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定 義的組成的一種或多種III-V族化合物半導體組成的物質，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例，分別大於或等於0且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總的相對摩爾量)。其它合適的物質可包括具有組成ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中，A1、A2、B1及B2是相對比例，分別大於或等於零，且A1+A2+B1+B2=1(1是總的摩爾量)。而且，可應變摻雜半導體區12的全部或其部分。各摻雜半導體區12可在其中包括一種或多種摻雜物材料的濃度。本文中所述的“摻雜”是指一種製程，通過該製程向半導體材料中引入雜質或“摻雜物”，以改變該半導體材料的電性屬性，例如材料的電導率及電阻率。關於結構2，一個或多個摻雜半導體區12可經摻雜以增加原始材料的電導率。例如，一個或多個摻雜半導體區12可由例如矽(Si)和/或矽鍺(SiGe)組成，其中具有各種摻雜物材料(例如“p型”或“n型”)以提供電導率。在基板10上形成額外材料之前，摻雜半導體區12不論組成都可例如通過注入形成。注入是指一種製程，其中，使離子加速朝向固體表面並穿過該固體直至由離子能量所確定的預定深度。注入與磊晶生長的區別在於材料保持其現有的尺寸，但材料的部分因所引入的離子而獲得變化的屬性。
基板10還可包括橫向位於特定層的導電與半導體區(例如摻雜半導體區12和/或基板10的其它區)之間的一個或多個STI 14。通過移除基板10的部分以形成溝槽並接著用電性絕緣材料填充該溝槽，可形成一個或多個 STI 14。例如，一個或多個STI 14可由任意絕緣材料組成，例如SiO2或具有高介電常數的“高k”介電質，該介電常數可為例如高於3.9。第一絕緣體12的組成可包括例如二氧化矽(SiO2)、氮化矽(SiN)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化釔(Y2O3)、氧化鉭(Ta2O5)、二氧化鈦(TiO2)、氧化鐠(Pr2O3)、氧化鋯(ZrO2)、氧化鉺(ErOx)以及具有類似電性絕緣屬性的其它當前已知或以後開發的材料。在一些應用中，基板10可被設為塊體基板、絕緣體上矽(silicon on insulator；SOI)基板，或另一種類型的基板。若將基板10設為SOI基板，則基板10可位於埋置絕緣體(未顯示)上方，該埋置絕緣體也被稱為BOX層，由本文關於一個或多個STI 14所述的示例絕緣材料的其中一種或多種組成。
結構2可包括位於基板10上的局部互連(local interconnect；LI)層16。LI層16，也被稱為“過孔層”或“中間製程”(middle of line；MOL)組件，可形成於基板10上以將基板10與後端製程(BEOL)中所形成的組件(例如本文中所述的金屬層級層)物理及電性耦接。LI層級16可包括堆疊於彼此頂部上的第一絕緣體區18、第二絕緣體區20以及第三絕緣體區22。第一與第三絕緣體區可由一種或多種當前已知或以後開發的絕緣體材料組成，例如本文中其它地方關於STI 14所述的各種絕緣體材料的其中一種，且更具體地說，可由四乙氧基矽烷(TEOS)組成，TEOS是一種電性及物理惰性材料，能夠在下方層上作為共形塗層形成。第二絕緣體區20可具有與第一絕緣體區18的組成不 同的組成。在一個示例實施例中，第二絕緣體區20可由氮化矽化合物組成(SiN、Si3N4等)。第三絕緣體區22可由另一種電性絕緣材料組成，或者作為替代，可與第一絕緣體區具有相同的組成。例如，第三絕緣體區可由TEOS組成，以在第二絕緣體區20上提供另一共形塗層。在一個示例實施例中，第一及第二絕緣體區18、20可具有例如約20奈米(nm)的厚度，而第三絕緣體區22可具有例如約40奈米的厚度。本文中所使用的術語“約”或其變體可指能夠產生基本相同的技術效果的其它值以外的特定值和/或具體度量，或者由誤差範圍限定的量，例如所列舉量的百分之五、百分之十、百分之十五。
LI層級16可在其中包括一組過孔24，該組過孔形成於LI層級16的過孔開口內。在結構2製造期間，在移除其部分以形成過孔開口之前，LI層級16可作為一組連續層形成。接著，可以塊體半導體材料填充該過孔開口，以形成過孔24。更具體地說，在結構22上可形成塊體半導體材料層26，以填充LI層級16內的過孔開口。除一種或多種傳統半導體材料以外，塊體半導體材料26還可在其中包括一種或多種導電金屬，例如鎢(W)、銅(Cu)、鋁(Al)、銀(Ag)等。在一個示例實施例中，通過選擇性移除LI層級16的部分來形成過孔開口，並例如通過金屬沉積製程在其中形成半導體材料和/或金屬或金屬化合物，可形成塊體半導體材料26。另外，還可在LI層級16的一個或多個絕緣體區18、20、22與過孔24之間形成一個或多個 襯裡28。在各過孔開口中形成塊體半導體材料26之前，在各過孔開口的側壁上可形成襯裡28。過孔24及塊體半導體材料26可例如通過在LI層級16的上表面以及其中的過孔開口上沉積來形成。本文中所使用的術語“沉積”可包括適於材料沉積的任意當前已知或以後開發的技術，包括但不限於例如：化學氣相沉積(chemical vapor deposition；CVD)、低壓CVD(low-pressure CVD；LPCVD)、電漿增強型CVD(plasma-enhanced CVD；PECVD)、高密度電漿CVD(high density plasma CVD；HDPCVD)、快速加熱CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反應處理CVD(limited reaction processing CVD；LRPCVD)、金屬有機CVD(metalorganic CVD；MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(physical vapor desposition；PVD)、原子層沉積(atomic layer deposition；ALD)、化學氧化、分子束磊晶(molecular beam epitaxy；MBE)、電鍍、蒸鍍。沉積之後，一些該沉積材料可直接位於LI層級16上並與其接觸，例如在其過孔開口內。
請參照第2圖，本發明的製程可包括例如選擇性地或非選擇性地自結構2(第1圖)移除塊體半導體材料26(第1圖)。本文中所使用的術語“移除”可包括當前已知或以後開發的各種材料移除或拋光技術的其中任意一種，包括拋光或蝕刻。一種類型拋光可包括施加化學機械 拋光(chemical-mechanical polishing；CMP)，其也被稱為化學機械平坦化。CMP是一種製程，其與研磨(與砂磨類似)相比，使用化學製品及磨料以自增層結構移除材料。例如，在沉積並蝕刻若干元件以後，所得結構的頂部表面可能不平坦且在執行後續製程步驟之前需要平滑化(或整平)。一般來說，CMP會整平結構的高點，保持較光滑且平坦的表面。另一種類型製程“蝕刻”通常是指自基板(或形成於該基板上的結構)移除材料，且經常通過就位的遮罩執行，從而可從結構選擇性移除材料，而使其餘材料不受影響。蝕刻可通過使用電漿執行。通過調節電漿的參數，電漿系統可以數種模式操作。普通電漿蝕刻產生不帶電的高能自由基，其在晶圓的表面反應。由於中性粒子從所有角度攻擊晶圓，因此此製程是等向性的。離子研磨(ion milling)或濺鍍蝕刻(sputter etching)用惰性氣體的高能離子轟擊晶圓，該高能離子大致從一個方向接近晶圓，因此此製程為高度非等向性。反應離子蝕刻(reactive-ion etching；RIE)操作於介於濺鍍與電漿蝕刻之間的條件下，且可被用於產生深而窄的特徵，例如淺溝槽(例如其中可形成一個或多個STI 14)。
不論所使用的製程，移除塊體半導體材料26可暴露自過孔24的頂部表面32延伸至該過孔的內部的一個或多個腔體30。在IC結構操作期間，腔體30可阻止電流自一個電路元件通過過孔24向另一個電路元件的流動，以及/或者在傳統製造技術中的後續製程期間可使導電 金屬自相鄰組件遷移進入腔體30中。當形成塊體半導體材料26(第1圖)時，腔體30可嵌入過孔24內，例如因過孔24相對IC結構2的其餘部分具有縮小的橫截面積而導致。因此，腔體30可經形成以使其側壁與塊體半導體材料26的內部側壁直接相鄰並由其定義。因此，申請人已發現，腔體30可在IC產品製造期間出現於一個或多個過孔24中並在一些情況下可促進操作期間的波動。
請參照第3圖，本發明的實施例可包括選擇性填充過孔24的腔體30(第2圖)而不影響IC產品的其它屬性的技術。第3圖中顯示在一個或多個過孔24內形成金屬插塞34的第一示例製程，而在一個或多個過孔24內形成金屬插塞34的另一個示例製程顯示於第4圖中並在本文中其它地方詳細說明。在一個實施例中，在腔體30暴露之後，可接著在相應腔體30內分別形成至各過孔24的頂部表面32的一個或多個金屬插塞34。例如通過施加選擇性金屬沉積製程可形成金屬插塞34，以使各金屬插塞34共形接觸其相應腔體30的側壁及底部，從而使一個或多個金屬插塞34位於各過孔24的外部側壁的橫向遠側並周向定位於其內。以此方式，一個或多個金屬插塞34可經形成以接觸各過孔24的內部的下表面。選擇性金屬沉積通常是指一種製程，通過此製程，金屬顆粒形成或生長於IC結構的某些部分上，而不會形成於其它部分上或以其它方式影響其它部分。選擇性金屬沉積可提供一種機制，通過該機制，例如，金屬形成於其它金屬或導電結構上而不會形成於絕 緣材料(例如LI層級16的各種絕緣材料)上。
選擇性金屬沉積製程的一個例子可包括例如選擇區域化學氣相沉積(SACVD)，其中，僅在IC結構的選擇區域中沉積材料(例如金屬)膜。該沉積的該選擇性可由表面的化學組成及沉積材料控制，例如透過鍵合形成或者粘聚可發生於金屬表面上而不能發生於絕緣體材料(例如氧化物)的表面上。為通過選擇性金屬沉積形成一個或多個金屬插塞34，一個或多個金屬插塞34可通過在單步驟SACVD和/或電鍍製程中沉積鎢(W)、鈷(Co)、釕(Ru)、銠(Rh)、鉬(Mo)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)和/或其合金形成。還應當理解，可使用任意當前已知或以後開發的導電材料以在腔體30內形成一個或多個金屬插塞34。在一個或多個金屬插塞34由鎢組成的實施例中，過孔24的化學組成可與一個或多個金屬插塞34的化學組成同質。一個或多個金屬插塞34的組成可提供變化的技術效果，例如阻止銅(Cu)自相鄰組件或導線遷移進入過孔24中的相關能力。例如，依據一個或多個過孔24的組成以及預期應用，一些金屬可提供變化的電阻率量和/或阻止Cu遷移至一個或多個過孔24的能力。最初，一個或多個金屬插塞34可自各過孔24的下方內部表面延伸至各過孔24的頂部表面32上方的點。接著，為保持各過孔24的位置及電性屬性，在LI層級16上形成其它材料和/或實施其它製造步驟之前可平坦化(例如，通過施加研磨CMP)過孔24及金屬插塞34。在一些實施例中，例如，若施加選擇性金屬化以形成 金屬插塞34，則可省略金屬插塞34的後續平坦化。
請參照第4圖，在過孔24的腔體30中形成一個或多個金屬插塞34(第3圖)之前，本發明的實施例可替代地包括形成LI層級16的額外結構。例如，在LI層級16的上表面上可形成第一金屬層級36，其中具有一組單獨結構。第一金屬層級36的各組件可例如通過沉積或形成材料的其它製程來形成，接著通過平坦化(例如CMP)來形成平坦上表面。儘管第一金屬層級36最初可能在其中缺乏金屬或導電物質，但在如本文中所述的後續製程步驟期間可在第一金屬層級36內形成一條或多條金屬線。在LI層級16上以及被平坦化之前的各過孔24的腔體30(第2圖)內可形成介電覆蓋層38。介電覆蓋層38可由本文中其它地方關於一個或多個STI 14、絕緣體區18、20、22所述的絕緣材料的其中一種或多種組成，以及/或者可由另一種介電材料組成。在一個示例實施例中，介電覆蓋層38可具有例如約20奈米的厚度。接著，第四絕緣體區40可形成於上表面介電覆蓋層38上，並可由例如低k介電材料和/或任意其它當前已知或以後開發的介電材料組成。在一個示例實施例中，第四絕緣體區40可具有例如約95奈米的厚度。
為準備在後續製程步驟中形成並定位導電金屬，執行一系列遮罩及蝕刻技術。在一個示例實施例中，通過施加微影-蝕刻-微影-蝕刻(litho-etch-litho-etch；LELE)製程可形成用以形成一組溝槽的記憶層。接著，例如通過施加另一LELE製程，在用於該溝槽的該記憶層上方可形 成用以形成一組過孔的另一記憶層。還應當理解，可執行其它遮罩和/或蝕刻製程，以在LI層級16上形成並定位導電金屬。為實施LI層級16的LELE製程，第一硬遮罩42可直接形成於第一金屬層級36上並可包括絕緣遮罩材料，例如氧化物硬遮罩、氮化物硬遮罩等。另外，第二硬遮罩44可設於第一硬遮罩42上並可由例如一種或多種金屬組成。在第一金屬層級36的製程期間，所形成的溝槽及過孔記憶層可通過平坦化層例如有機平坦化層(organic planarization layer；OPL)相互物理隔開。隔開該兩個記憶層的該OPL可例如平坦化一個或多個溝槽表面，以供該一個或多個過孔記憶層沉積並圖案化。接著，移除製程例如蝕刻(如最終雙鑲嵌RIE)可定義溝槽-過孔結構，以產生如第4圖中所示的一組接觸開口46。儘管接觸開口46通常通過參照其中形成的“接觸”定義，但應當理解，例如襯裡、過孔、金屬線等多種結構可分別形成於一個或多個接觸開口46中。
如第4圖中所示，在第一金屬層級36中可形成接觸開口46及線開口48。若要在所得結構中的金屬線連接層下面設置接觸，則例如通過應用本文中所述的多個製造步驟可形成線開口48。為了自第一金屬層級36移除介電覆蓋層38的部分，一個或多個接觸開口46的形成可包括選擇性蝕刻以僅移除介電覆蓋層38。例如，向一個或多個介電覆蓋層38施加乾式RIE可快速移除一個或多個介電覆蓋層38，而基本保留其它材料完好，包括一個或多 個過孔24及一個或多個金屬插塞34的組成。在形成第一金屬層級36之前在一個或多個過孔24中的腔體30(第2圖)的側壁及下表面上共形形成一個或多個金屬插塞34的實施例中，應當理解，例如通過使用不同的選擇性蝕刻製程可形成接觸開口46而不移除一個或多個金屬插塞34。
在任何情況下，接觸開口46的形成可暴露過孔24的腔體30(第2圖)。在此階段，接著，通過施加在塊體半導體材料上選擇性形成金屬的一個或多個製程，一個或多個金屬插塞34可形成於各過孔24內，以共形塗布腔體30的暴露側壁及表面(例如僅接觸塊體半導體材料26)。形成金屬的示例製程(例如SACVD)在本文中其它地方被詳細討論並可被施加於第4圖中所示的示例實施例。所形成的一個或多個金屬插塞34可經形成以大致延伸至一個或多個過孔24的頂部表面32，例如通過在填充至大約第三絕緣體區22的厚度以後終止一個或多個金屬插塞34的形成的方式。不過，應當理解，在一些實施例中，一個或多個金屬插塞34的部分可延伸進入第一金屬層級36中，只要至少過孔24的腔體30(第2圖)被相應的一個或多個金屬插塞34填充。
請參照第5圖，其顯示依據本發明的實施例形成IC結構50的額外製造步驟。為在導電組件之間提供額外的隔離，以及為形成阻擋物以防止化合物自相鄰結構遷移進入過孔24中，本發明的實施例可包括形成襯裡52，該襯裡包括例如難熔金屬化合物，如氮化鉭(TaN)和/或鉭 (Ta)，其共形位於第一金屬層級36內的各接觸開口46(第4圖)及線開口48(第4圖)的側壁上。接著，一組接觸54(由一種或多種導電金屬例如本文中其它地方關於一個或多個過孔24所述的塊體材料的其中一種或多種組成)可形成於相應接觸開口46內。還應當理解，接觸54可具有與一個或多個過孔24相同的材料組成或者可具有不同的材料組成。作為TaN和/或Ta的附加或替代，襯裡52可由其它金屬例如鈷(Co)、錳(Mn)、鈦(Ti)、鎢(W)、釕(Ru)、銥(Ir)、銠(Rh)及鉑(Pt)等或其混合物(例如合金)組成。一個或多個襯裡52可位於各接觸54的外表面上，包括垂直及水平表面，以將一個或多個接觸54與相鄰組件物理隔開。在一個示例實施例中，一個或多個襯裡52可直接位於相鄰的過孔24與接觸54之間。襯裡52的組成(例如由本文中所述的示例材料的其中一種或多種組成)可為電流提供足夠的電導率以行進於過孔24和/或接觸54之間，同時阻止或防止導電材料自一個或多個接觸54遷移進入過孔24和/或一個或多個金屬插塞34中。各襯裡52還可增加橫向隔開的接觸54(介電覆蓋層38和/或第四絕緣體層40的部分位於其間)之間的電性絕緣量。
除第一金屬層級36內的接觸54以外，IC結構50可包括例如橫向延伸進/出頁面的平面的一條或多條金屬線56。如第5圖中將一條或多條金屬線56與一個或多個接觸54隔開的虛線所示，金屬線56可具有與一個或多個接觸54相同的材料組成，或者可由另一種導電材料 組成。因此，金屬線56在結構上可與一個或多個接觸54連續並可作為單一金屬形成步驟(例如單個金屬沉積)的部分形成。作為附加或替代，一條或多條金屬線56可獨立於一個或多個接觸54以及/或者與其耦接的導電材料形成。由此，接觸54可將LI層級16的相應過孔24與位於第一金屬層級36中的金屬線56以及/或者位於IC結構50的其它金屬層級(未顯示)中的其它金屬線(未顯示)耦接。因此，第一金屬層級36可表示BEOL堆疊的一個金屬層級，該BEOL堆疊在其中包括數個金屬層級，例如四個金屬層級、八個金屬層級、十六個金屬層級，以及/或者任意可想到的獨特金屬層級數，這些金屬層級具有相應的接觸、導線、絕緣體材料等。
若形成IC結構50使一個或多個金屬插塞34具有與一個或多個過孔24的化學組成不同的化學組成，則基於LI層級16及其組件的材料組成，IC結構50可在結構上區別於其它IC產品。例如，若各過孔24由鎢組成，則一個或多個金屬插塞34可由鈷(Co)組成並可形成阻擋物以防止一個或多個接觸54的其它金屬(例如銅(Cu))遷移至相鄰的一個或多個過孔24。因此，一個或多個金屬插塞34相對一個或多個過孔24的變化材料組成可在操作期間為IC結構50提供較大的穩定性，並可降低或防止一個或多個接觸54與一個或多個過孔24之間的界面處的材料退化。還應當理解，在一些應用中，一個或多個金屬插塞34的材料組成可與一個或多個過孔24的材料組成一 致，例如，其中，襯裡52將接觸54與過孔24分開。在任何情況下，一個或多個金屬插塞34的位置及組成可提供額外的導電材料，其中，在操作期間電流可流過IC結構50。
本文中所述的最終IC結構可由製造者以原始晶圓形式(也就是說，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配。在後一種情況中，該晶片設於單晶片封裝件中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為下列產品的一部分：(a)中間產品(例如母板的部分)，或者(b)最終產品。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
本文中所使用的術語僅是出於說明特定實施例的目的，並非意圖限制本發明。除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，應當理解，術語“包括”用於本說明書中時表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。
下面的申請專利範圍中的所有方式或步驟加功能元素的相應結構、材料、動作及等同意圖包括結合 具體請求保護的其它請求保護的元素執行該功能的任意結構、材料或動作。本發明的說明用於示例及說明目的，而非意圖詳盡無遺或限於所揭示形式的揭示。許多修改及變更將對於本領域的普通技術人員顯而易見，而不背離本發明的範圍及精神。實施例經選擇及說明以最佳解釋本發明的原理及實際應用，並使本領域的普通技術人員能夠理解本發明針對不同的實施例具有適合所考慮的特定應用的不同變更。

Claims (20)

  1. 一種形成積體電路(IC)結構的方法，該方法包括：提供包括過孔的結構，該過孔在其中包括塊體半導體材料，其中，該過孔還包括自該過孔的頂部表面延伸至該過孔的內部表面的腔體，以及其中，該塊體半導體材料的一部分定義該腔體的至少一個側壁；在該過孔上形成第一金屬層級，其中，該第一金屬層級包括位於該過孔的該腔體上方的接觸開口；在該腔體內形成至該過孔的該表面的金屬插塞，以使該金屬插塞共形接觸該腔體的側壁以及該過孔的該內部表面，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側；以及在該第一金屬層級的該接觸開口內形成接觸。
  2. 如申請專利範圍第1項所述的方法，其中，該接觸的外表面包括難熔金屬襯裡，以及其中，該難熔金屬襯裡將該接觸與該金屬插塞隔開。
  3. 如申請專利範圍第2項所述的方法，其中，該接觸與該第一金屬層級的金屬線電性耦接。
  4. 如申請專利範圍第1項所述的方法，其中，該難熔金屬襯裡包括鉭(Ta)及氮化鉭(TaN)的其中一種。
  5. 如申請專利範圍第1項所述的方法，其中，形成該金屬插塞包括在該過孔上及該腔體內選擇性沉積鎢(W)、鈷(Co)、釕(Ru)及鋁(Al)的其中一種。
  6. 如申請專利範圍第1項所述的方法，在所述形成該金 屬插塞之前，還包括移除該第一金屬層級的至少一部分，以形成該接觸開口。
  7. 如申請專利範圍第1項所述的方法，其中，過孔位於局部互連(LI)層級的絕緣體內。
  8. 一種形成積體電路(IC)結構的方法，該方法包括：提供包括過孔的結構，該過孔在其中包括塊體半導體材料，其中，該過孔還包括自該過孔的頂部表面延伸至該過孔的內部表面的腔體，以及其中，該塊體半導體材料的一部分定義該腔體的至少一個側壁；在該腔體內形成至該過孔的該表面的金屬插塞，以使該金屬插塞共形接觸該腔體的側壁以及該過孔的該內部表面，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側；以及在該結構的該過孔上形成第一金屬層級，其中，該第一金屬層級包括位於該過孔的該腔體上方的接觸開口，以使接觸形成於該第一金屬層級的該接觸開口內且與該金屬插塞電性耦接。
  9. 如申請專利範圍第8項所述的方法，還包括在所述形成該金屬插塞以後，平坦化該過孔的該表面。
  10. 如申請專利範圍第8項所述的方法，其中，該接觸的外表面包括難熔金屬襯裡，以及其中，該難熔金屬襯裡將該接觸與該過孔隔開。
  11. 如申請專利範圍第8項所述的方法，其中，該難熔金屬襯裡包括鉭(Ta)及氮化鉭(TaN)的其中一種。
  12. 如申請專利範圍第8項所述的方法，其中，該金屬插塞包括鎢(W)、鈷(Co)、釕(Ru)及鋁(Al)的其中一種。
  13. 如申請專利範圍第8項所述的方法，其中，所述以該金屬插塞選擇性填充該過孔的該腔體包括單步驟選擇性金屬沉積。
  14. 如申請專利範圍第8項所述的方法，其中，過孔位於局部互連(LI)層級的絕緣體內。
  15. 一種積體電路(IC)結構，包括：過孔，其包括塊體半導體材料在其中並位於絕緣體內，其中，該過孔包括自該過孔的頂部表面延伸至該過孔的內部表面的金屬插塞，以使該金屬插塞共形接觸該過孔的該內部表面以及該塊體半導體材料的至少一個側壁，其中，該金屬插塞位於該過孔的外部側壁的橫向遠側，以及其中，該金屬插塞的材料組成不同於該過孔的材料組成；以及難熔金屬襯裡，其位於該過孔的該金屬插塞上，其中，該難熔金屬襯裡將該金屬插塞與位於該過孔上方的接觸隔開。
  16. 如申請專利範圍第15項所述的積體電路結構，其中，該接觸位於後端製程(BEOL)堆疊的第一金屬層級內。
  17. 如申請專利範圍第16項所述的積體電路結構，其中，該接觸與該第一金屬層級的金屬線電性耦接。
  18. 如申請專利範圍第15項所述的積體電路結構，其中，該第一金屬包括鎢(W)，以及其中，該第二金屬包括鈷 (Co)。
  19. 如申請專利範圍第15項所述的積體電路結構，其中，該難熔金屬襯裡包括鉭(Ta)及氮化鉭(TaN)的其中一種。
  20. 如申請專利範圍第15項所述的積體電路結構，其中，該絕緣體及該過孔分別包括局部互連(LI)層級的一部分。
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