CN107017200A - 具有金属塞的ic结构的制造 - Google Patents

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Abstract

本发明涉及具有金属塞的IC结构的制造，其态样包括其中具有金属塞的集成电路(IC)结构及其形成方法。依据本发明的实施例的一种IC制造方法可包括：提供包括过孔的结构，该过孔在其中包括块体半导体材料，其中，该过孔还包括自该过孔的顶部表面延伸至该过孔的内部表面的腔体，以及其中，该块体半导体材料的一部分定义该腔体的至少一个侧壁；在该过孔上形成第一金属层级，其中，该第一金属层级包括位于该过孔的该腔体上方的接触开口；在该腔体内形成至该过孔的该表面的金属塞，以使该金属塞共形接触该腔体的侧壁以及该过孔的该内部表面，其中，该金属塞位于该过孔的外部侧壁的横向远侧；以及在该第一金属层级的该接触开口内形成接触。

Description

具有金属塞的IC结构的制造
技术领域
本文中所揭示的发明主题涉及用以将产品的一个或多个装置层与同一产品的一个或多个金属层连接的集成电路(integrated circuit；IC)结构。尤其，本发明的态样涉及在其局部互连层内形成有一个或多个金属塞的IC结构。
背景技术
特定装置的各IC可由位于IC的一个或多个层上的数十亿互连装置例如晶体管、电阻器、电容器以及二极管组成。其中包括IC的产品的质量及可行性可至少部分依赖于用以制造该IC以及其中各种组件的结构的技术。IC的制造可包括两个主要阶段：前端工艺(front end of line；FEOL)制程以及后端工艺(back end of line；BEOL)制程。FEOL制程通常包括执行于晶圆上直到并包括形成第一“金属层级”(也就是将数个半导体装置连接在一起的金属线)的制程。BEOL制程通常包括形成第一金属层级之后的步骤，包括所有后续金属层级的形成。为了使所制造的装置具有较大的可扩展性及复杂度，可改变金属层级的数目以适合特定的应用，例如提供四至六个金属层级，或者在另外的例子中提供多达16个或更多的金属层级。为了将FEOL制程中所形成的组件与BEOL制程中所形成的组件连接，在该FEOL制程中所制造的组件上可形成局部互连(local interconnect；LI)层，接着将BEOL制程中所制造的组件沉积和/或结合至该LI层上。
FEOL制程中所制造的组件可通过使用垂直金属线(也被称为“过孔”)与BEOL制程中所形成的组件电性互连。除其它中间金属层级和/或由介电材料构成的绝缘体层以外，各过孔可穿过一个或多个介电材料区域。过孔可带来重大的制造挑战，因为影响该过孔的电性短路可影响整个产品的操作。在一些情况下，过孔上的电阻量可能基于用以制造该过孔和/或其相邻组件或层的制程而变化。因此，IC产品制造中的制程改进可与降低LI层以及其它地方的潜在缺陷的数目有关，同时保持制程简单并降低制造IC所需的步骤的总数。
发明内容
本发明的第一实施例提供一种形成集成电路(integrated circuit；IC)结构的方法，该方法包括：提供包括过孔的结构，该过孔在其中包括块体半导体材料，其中，该过孔还包括自该过孔的顶部表面延伸至该过孔的内部表面的腔体，以及其中，该块体半导体材料的一部分定义该腔体的至少一个侧壁；在该过孔上形成第一金属层级，其中，该第一金属层级包括位于该过孔的该腔体上方的接触开口；在该腔体内形成至该过孔的该表面的金属塞，以使该金属塞共形接触该腔体的侧壁以及该过孔的该内部表面，其中，该金属塞位于该过孔的外部侧壁的横向远侧；以及在该第一金属层级的该接触开口内形成接触。
本发明的第二实施例提供一种形成IC结构的方法，该方法包括：提供包括过孔的结构，该过孔在其中包括块体半导体材料，其中，该过孔还包括自该过孔的顶部表面延伸至该过孔的内部表面的腔体，以及其中，该块体半导体材料的一部分定义该腔体的至少一个侧壁；在该腔体内形成至该过孔的该表面的金属塞，以使该金属塞共形接触该腔体的侧壁以及该过孔的该内部表面，其中，该金属塞位于该过孔的外部侧壁的横向远侧；以及在该结构上形成第一金属层级，以使该第一金属层级内的接触与该金属塞电性耦接。
本发明的第三实施例提供一种IC结构，该结构包括：过孔，在其中包括块体半导体材料并位于绝缘体内，其中，该过孔包括自该过孔的顶部表面延伸至该过孔的内部表面的金属塞，以使该金属塞共形接触该过孔的该内部表面以及该块体半导体材料的至少一个侧壁，其中，该金属塞位于该过孔的外部侧壁的横向远侧，以及其中，该金属塞的材料组成不同于该过孔的材料组成；以及难熔金属衬里，位于该过孔的该金属塞上，其中，该难熔金属衬里将该金属塞与位于该过孔上方的接触隔开。
附图说明
从下面参照附图所作的本发明的各种态样的详细说明将更容易理解本发明的这些及其它特征，该多个附图显示本发明的各种实施例，其中：
图1显示依据本发明的实施例具有腔体的初始集成电路(IC)结构的剖视图。
图2显示依据本发明的实施例具有暴露IC腔体的平坦化IC结构的剖视图。
图3显示依据本发明的实施例具有金属塞的IC结构的剖视图。
图4显示依据本发明的实施例具有金属塞以及位于其上的第一金属层级的IC结构的剖视图。
图5显示依据本发明的实施例具有形成于暴露腔体中的金属塞的IC结构的剖视图。
应当注意，本发明的附图并非按比例绘制。该多个附图意图仅显示本发明的典型态样，因此不应当被认为限制本发明的范围。该多个附图中，类似的附图标记表示该多个附图之间类似的元件。
具体实施方式
本发明的实施例提供例如在局部互连层的过孔内包含金属塞的集成电路(integrated circuit；IC)结构及其形成方法。依据本发明的方法可执行于IC结构上，该IC结构包括由块体半导体材料制造的至少一个过孔。作为金属沉积或其它制程的结果，该过孔的部分可包括自该过孔的顶部表面延伸至该过孔的内部的电性绝缘腔体，以使该腔体包括与该块体半导体材料的部分直接相邻并由其定义的侧壁。已发现，在所形成的过孔内具有腔体可负面影响包括该过孔及其电性绝缘腔体的IC的操作。为在该过孔的该腔体内形成金属塞，本发明的方法包括在该过孔上形成第一金属层级，以使该第一金属层级包括位于该过孔的该腔体上方的接触开口。接着，在该接触开口内形成金属塞，以使该金属塞填充该过孔的该腔体，例如通过其底部表面共形接触该过孔的该内部，以及该块体半导体材料的侧壁，以使该金属塞位于该过孔的外部侧壁的横向远侧。该金属塞可自该过孔的该内部延伸至该过孔的该表面。该金属塞的上表面可与该过孔的该表面基本共面。随后，在该接触开口内及该金属塞上方可形成接触，以在该过孔与位于其上的一个或多个金属层级层之间形成电性连接。
请参照图1，其显示依据本发明的态样用以制造IC的结构2。如图1中所示，结构2可依据光刻技术由金属形成制程形成，例如图案化、移除、沉积等。结构2可包括衬底10，该衬底中包括掺杂半导体区12以及浅沟槽隔离(shallow trench isolation；STI)14。各掺杂半导体区12可由任意当前已知或以后开发的半导体材料组成，该半导体材料中具有掺杂物以产生掺杂半导体物质。掺杂半导体区12的该半导体材料可包括但不限于硅、锗、碳化硅，以及基本由具有由式
AlX1GaX2InX3AsY1PY2NY3SbY4定义的组成的一种或多种III-V族化合物半导体组成的物质，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相对比例，分别大于或等于0且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1是总的相对摩尔量)。其它合适的物质可包括具有组成ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，其中，A1、A2、B1及B2是相对比例，分别大于或等于零，且A1+A2+B1+B2＝1(1是总的摩尔量)。而且，可应变掺杂半导体区12的全部或其部分。各掺杂半导体区12可在其中包括一种或多种掺杂物材料的浓度。本文中所述的“掺杂”是指一种制程，通过该制程向半导体材料中引入杂质或“掺杂物”，以改变该半导体材料的电性属性，例如材料的电导率及电阻率。关于结构2，一个或多个掺杂半导体区12可经掺杂以增加原始材料的电导率。例如，一个或多个掺杂半导体区12可由例如硅(Si)和/或硅锗(SiGe)组成，其中具有各种掺杂物材料(例如“p型”或“n型”)以提供电导率。在衬底10上形成额外材料之前，掺杂半导体区12不论组成都可例如通过注入形成。注入是指一种制程，其中，使离子加速朝向固体表面并穿过该固体直至由离子能量所确定的预定深度。注入与外延生长的区别在于材料保持其现有的尺寸，但材料的部分因所引入的离子而获得变化的属性。
衬底10还可包括横向位于特定层的导电与半导体区(例如掺杂半导体区12和/或衬底10的其它区)之间的一个或多个STI 14。通过移除衬底10的部分以形成沟槽并接着用电性绝缘材料填充该沟槽，可形成一个或多个STI 14。例如，一个或多个STI 14可由任意绝缘材料组成，例如SiO2或具有高介电常数的“高k”介电质，该介电常数可为例如高于3.9。第一绝缘体12的组成可包括例如二氧化硅(SiO2)、氮化硅(SiN)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、二氧化钛(TiO2)、氧化镨(Pr2O3)、氧化锆(ZrO2)、氧化铒(ErOx)以及具有类似电性绝缘属性的其它当前已知或以后开发的材料。在一些应用中，衬底10可被设为块体衬底、绝缘体上硅(silicon on insulator；SOI)衬底，或另一种类型的衬底。若将衬底10设为SOI衬底，则衬底10可位于埋置绝缘体(未显示)上方，该埋置绝缘体也被称为BOX层，由本文关于一个或多个STI 14所述的示例绝缘材料的其中一种或多种组成。
结构2可包括位于衬底10上的局部互连(local interconnect；LI)层16。LI层16，也被称为“过孔层”或“中间工艺”(middle of line；MOL)组件，可形成于衬底10上以将衬底10与后端工艺(BEOL)制程中所形成的组件(例如本文中所述的金属层级层)物理及电性耦接。LI层级16可包括堆叠于彼此顶部上的第一绝缘体区18、第二绝缘体区20以及第三绝缘体区22。第一与第三绝缘体区可由一种或多种当前已知或以后开发的绝缘体材料组成，例如本文中其它地方关于STI14所述的各种绝缘体材料的其中一种，且更具体地说，可由四乙氧基硅烷(TEOS)组成，TEOS是一种电性及物理惰性材料，能够在下方层上作为共形涂层形成。第二绝缘体区20可具有与第一绝缘体区18的组成不同的组成。在一个示例实施例中，第二绝缘体区20可由氮化硅化合物组成(SiN、Si3N4等)。第三绝缘体区22可由另一种电性绝缘材料组成，或者作为替代，可与第一绝缘体区具有相同的组成。例如，第三绝缘体区可由TEOS组成，以在第二绝缘体区20上提供另一共形涂层。在一个示例实施例中，第一及第二绝缘体区18、20可具有例如约20纳米(nm)的厚度，而第三绝缘体区22可具有例如约40纳米的厚度。本文中所使用的术语“约”或其变体可指能够产生基本相同的技术效果的其它值以外的特定值和/或具体度量，或者由误差范围限定的量，例如所列举量的百分之五、百分之十、百分之十五。
LI层级16可在其中包括一组过孔24，该组过孔形成于LI层级16的过孔开口内。在结构2制造期间，在移除其部分以形成过孔开口之前，LI层级16可作为一组连续层形成。接着，可以块体半导体材料填充该过孔开口，以形成过孔24。更具体地说，在结构22上可形成块体半导体材料层26，以填充LI层级16内的过孔开口。除一种或多种传统半导体材料以外，块体半导体材料26还可在其中包括一种或多种导电金属，例如钨(W)、铜(Cu)、铝(Al)、银(Ag)等。在一个示例实施例中，通过选择性移除LI层级16的部分来形成过孔开口，并例如通过金属沉积制程在其中形成半导体材料和/或金属或金属化合物，可形成块体半导体材料26。另外，还可在LI层级16的一个或多个绝缘体区18、20、22与过孔24之间形成一个或多个衬里28。在各过孔开口中形成块体半导体材料26之前，在各过孔开口的侧壁上可形成衬里28。过孔24及块体半导体材料26可例如通过在LI层级16的上表面以及其中的过孔开口上沉积来形成。本文中所使用的术语“沉积”可包括适于材料沉积的任意当前已知或以后开发的技术，包括但不限于例如：化学气相沉积(chemical vapor deposition；CVD)、低压CVD(low-pressure CVD；LPCVD)、等离子体增强型CVD(plasma-enhanced CVD；PECVD)、高密度等离子体CVD(high density plasma CVD；HDPCVD)、快速加热CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反应处理CVD(limitedreaction processing CVD；LRPCVD)、金属有机CVD(metalorganic CVD；MOCVD)、溅镀沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(physical vapor desposition；PVD)、原子层沉积(atomic layer deposition；ALD)、化学氧化、分子束外延(molecular beam epitaxy；MBE)、电镀、蒸镀。沉积之后，一些该沉积材料可直接位于LI层级16上并与其接触，例如在其过孔开口内。
请参照图2，本发明的制程可包括例如选择性地或非选择性地自结构2(图1)移除块体半导体材料26(图1)。本文中所使用的术语“移除”可包括当前已知或以后开发的各种材料移除或抛光技术的其中任意一种，包括抛光或蚀刻。一种类型抛光可包括施加化学机械抛光(chemical-mechanical polishing；CMP)，其也被称为化学机械平坦化。CMP是一种制程，其与研磨(与砂磨类似)相比，使用化学制品及磨料以自增层结构移除材料。例如，在沉积并蚀刻若干元件以后，所得结构的顶部表面可能不平坦且在执行后续制程步骤之前需要平滑化(或整平)。一般来说，CMP会整平结构的高点，保持较光滑且平坦的表面。另一种类型制程“蚀刻”通常是指自衬底(或形成于该衬底上的结构)移除材料，且经常通过就位的掩膜执行，从而可从结构选择性移除材料，而使其余材料不受影响。蚀刻可通过使用等离子体执行。通过调节等离子体的参数，等离子体系统可以数种模式操作。普通等离子体蚀刻产生不带电的高能自由基，其在晶圆的表面反应。由于中性粒子从所有角度攻击晶圆，因此此制程是等向性的。离子研磨(ion milling)或溅镀蚀刻(sputter etching)用惰性气体的高能离子轰击晶圆，该高能离子大致从一个方向接近晶圆，因此此制程为高度非等向性。反应离子蚀刻(reactive-ion etching；RIE)操作于介于溅镀与等离子体蚀刻之间的条件下，且可被用于产生深而窄的特征，例如浅沟槽(例如其中可形成一个或多个STI 14)。
不论所使用的制程，移除块体半导体材料26可暴露自过孔24的顶部表面32延伸至该过孔的内部的一个或多个腔体30。在IC结构操作期间，腔体30可阻止电流自一个电路元件通过过孔24向另一个电路元件的流动，以及/或者在传统制造技术中的后续制程期间可使导电金属自相邻组件迁移进入腔体30中。当形成块体半导体材料26(图1)时，腔体30可嵌入过孔24内，例如因过孔24相对IC结构2的其余部分具有缩小的横截面积而导致。因此，腔体30可经形成以使其侧壁与块体半导体材料26的内部侧壁直接相邻并由其定义。因此，申请人已发现，腔体30可在IC产品制造期间出现于一个或多个过孔24中并在一些情况下可促进操作期间的波动。
请参照图3，本发明的实施例可包括选择性填充过孔24的腔体30(图2)而不影响IC产品的其它属性的技术。图3中显示在一个或多个过孔24内形成金属塞34的第一示例制程，而在一个或多个过孔24内形成金属塞34的另一个示例制程显示于图4中并在本文中其它地方详细说明。在一个实施例中，在腔体30暴露之后，可接着在相应腔体30内分别形成至各过孔24的顶部表面32的一个或多个金属塞34。例如通过施加选择性金属沉积制程可形成金属塞34，以使各金属塞34共形接触其相应腔体30的侧壁及底部，从而使一个或多个金属塞34位于各过孔24的外部侧壁的横向远侧并周向定位于其内。以此方式，一个或多个金属塞34可经形成以接触各过孔24的内部的下表面。选择性金属沉积通常是指一种制程，通过此制程，金属颗粒形成或生长于IC结构的某些部分上，而不会形成于其它部分上或以其它方式影响其它部分。选择性金属沉积可提供一种机制，通过该机制，例如，金属形成于其它金属或导电结构上而不会形成于绝缘材料(例如LI层级16的各种绝缘材料)上。
选择性金属沉积制程的一个例子可包括例如选择区域化学气相沉积(SACVD)，其中，仅在IC结构的选择区域中沉积材料(例如金属)膜。该沉积的该选择性可由表面的化学组成及沉积材料控制，例如透过键合形成或者粘聚可发生于金属表面上而不能发生于绝缘体材料(例如氧化物)的表面上。为通过选择性金属沉积形成一个或多个金属塞34，一个或多个金属塞34可通过在单步骤SACVD和/或电镀制程中沉积钨(W)、钴(Co)、钌(Ru)、铑(Rh)、钼(Mo)、钽(Ta)、氮化钽(TaN)、铝(Al)和/或其合金形成。还应当理解，可使用任意当前已知或以后开发的导电材料以在腔体30内形成一个或多个金属塞34。在一个或多个金属塞34由钨组成的实施例中，过孔24的化学组成可与一个或多个金属塞34的化学组成同质。一个或多个金属塞34的组成可提供变化的技术效果，例如阻止铜(Cu)自相邻组件或导线迁移进入过孔24中的相关能力。例如，依据一个或多个过孔24的组成以及预期应用，一些金属可提供变化的电阻率量和/或阻止Cu迁移至一个或多个过孔24的能力。最初，一个或多个金属塞34可自各过孔24的下方内部表面延伸至各过孔24的顶部表面32上方的点。接着，为保持各过孔24的位置及电性属性，在LI层级16上形成其它材料和/或实施其它制造步骤之前可平坦化(例如，通过施加研磨CMP)过孔24及金属塞34。在一些实施例中，例如，若施加选择性金属化以形成金属塞34，则可省略金属塞34的后续平坦化。
请参照图4，在过孔24的腔体30中形成一个或多个金属塞34(图3)之前，本发明的实施例可替代地包括形成LI层级16的额外结构。例如，在LI层级16的上表面上可形成第一金属层级36，其中具有一组单独结构。第一金属层级36的各组件可例如通过沉积或形成材料的其它制程来形成，接着通过平坦化(例如CMP)来形成平坦上表面。尽管第一金属层级36最初可能在其中缺乏金属或导电物质，但在如本文中所述的后续制程步骤期间可在第一金属层级36内形成一条或多条金属线。在LI层级16上以及被平坦化之前的各过孔24的腔体30(图2)内可形成介电覆盖层38。介电覆盖层38可由本文中其它地方关于一个或多个STI 14、绝缘体区18、20、22所述的绝缘材料的其中一种或多种组成，以及/或者可由另一种介电材料组成。在一个示例实施例中，介电覆盖层38可具有例如约20纳米的厚度。接着，第四绝缘体区40可形成于上表面介电覆盖层38上，并可由例如低k介电材料和/或任意其它当前已知或以后开发的介电材料组成。在一个示例实施例中，第四绝缘体区40可具有例如约95纳米的厚度。
为准备在后续制程步骤中形成并定位导电金属，执行一系列掩膜及蚀刻技术。在一个示例实施例中，通过施加光刻-蚀刻-光刻-蚀刻(litho-etch-litho-etch；LELE)制程可形成用以形成一组沟槽的记忆层。接着，例如通过施加另一LELE制程，在用于该沟槽的该记忆层上方可形成用以形成一组过孔的另一记忆层。还应当理解，可执行其它掩膜和/或蚀刻制程，以在LI层级16上形成并定位导电金属。为实施LI层级16的LELE制程，第一硬掩膜42可直接形成于第一金属层级36上并可包括绝缘掩膜材料，例如氧化物硬掩膜、氮化物硬掩膜等。另外，第二硬掩膜44可设于第一硬掩膜42上并可由例如一种或多种金属组成。在第一金属层级36的制程期间，所形成的沟槽及过孔记忆层可通过平坦化层例如有机平坦化层(organic planarization layer；OPL)相互物理隔开。隔开该两个记忆层的该OPL可例如平坦化一个或多个沟槽表面，以供该一个或多个过孔记忆层沉积并图案化。接着，移除制程例如蚀刻(如最终双镶嵌RIE)可定义沟槽-过孔结构，以产生如图4中所示的一组接触开口46。尽管接触开口46通常通过参照其中形成的“接触”定义，但应当理解，例如衬里、过孔、金属线等多种结构可分别形成于一个或多个接触开口46中。
如图4中所示，在第一金属层级36中可形成接触开口46及线开口48。若要在所得结构中的金属线连接层下面设置接触，则例如通过应用本文中所述的多个制造步骤可形成线开口48。为了自第一金属层级36移除介电覆盖层38的部分，一个或多个接触开口46的形成可包括选择性蚀刻以仅移除介电覆盖层38。例如，向一个或多个介电覆盖层38施加干式RIE可快速移除一个或多个介电覆盖层38，而基本保留其它材料完好，包括一个或多个过孔24及一个或多个金属塞34的组成。在形成第一金属层级36之前在一个或多个过孔24中的腔体30(图2)的侧壁及下表面上共形形成一个或多个金属塞34的实施例中，应当理解，例如通过使用不同的选择性蚀刻制程可形成接触开口46而不移除一个或多个金属塞34。
在任何情况下，接触开口46的形成可暴露过孔24的腔体30(图2)。在此阶段，接着，通过施加在块体半导体材料上选择性形成金属的一个或多个制程，一个或多个金属塞34可形成于各过孔24内，以共形涂布腔体30的暴露侧壁及表面(例如仅接触块体半导体材料26)。形成金属的示例制程(例如SACVD)在本文中其它地方被详细讨论并可被施加于图4中所示的示例实施例。所形成的一个或多个金属塞34可经形成以大致延伸至一个或多个过孔24的顶部表面32，例如通过在填充至大约第三绝缘体区22的厚度以后终止一个或多个金属塞34的形成的方式。不过，应当理解，在一些实施例中，一个或多个金属塞34的部分可延伸进入第一金属层级36中，只要至少过孔24的腔体30(图2)被相应的一个或多个金属塞34填充。
请参照图5，其显示依据本发明的实施例形成IC结构50的额外制造步骤。为在导电组件之间提供额外的隔离，以及为形成阻挡物以防止化合物自相邻结构迁移进入过孔24中，本发明的实施例可包括形成衬里52，该衬里包括例如难熔金属化合物，如氮化钽(TaN)和/或钽(Ta)，其共形位于第一金属层级38内的各接触开口46(图4)及线开口48(图4)的侧壁上。接着，一组接触54(由一种或多种导电金属例如本文中其它地方关于一个或多个过孔24所述的块体材料的其中一种或多种组成)可形成于相应接触开口46内。还应当理解，接触54可具有与一个或多个过孔24相同的材料组成或者可具有不同的材料组成。作为TaN和/或Ta的附加或替代，衬里52可由其它金属例如钴(Co)、锰(Mn)、钛(Ti)、钨(W)、钌(Ru)、铱(Ir)、铑(Rh)及铂(Pt)等或其混合物(例如合金)组成。一个或多个衬里52可位于各接触54的外表面上，包括垂直及水平表面，以将一个或多个接触54与相邻组件物理隔开。在一个示例实施例中，一个或多个衬里52可直接位于相邻的过孔24与接触54之间。衬里52的组成(例如由本文中所述的示例材料的其中一种或多种组成)可为电流提供足够的电导率以行进于过孔24和/或接触54之间，同时阻止或防止导电材料自一个或多个接触54迁移进入过孔24和/或一个或多个金属塞34中。各衬里52还可增加横向隔开的接触54(介电覆盖层38和/或第四绝缘体层40的部分位于其间)之间的电性绝缘量。
除第一金属层级38内的接触54以外，IC结构50可包括例如横向延伸进/出页面的平面的一条或多条金属线56。如图5中将一条或多条金属线56与一个或多个接触54隔开的虚线所示，金属线56可具有与一个或多个接触54相同的材料组成，或者可由另一种导电材料组成。因此，金属线56在结构上可与一个或多个接触54连续并可作为单一金属形成步骤(例如单个金属沉积)的部分形成。作为附加或替代，一条或多条金属线56可独立于一个或多个接触54以及/或者与其耦接的导电材料形成。由此，接触54可将LI层级16的相应过孔24与位于第一金属层级36中的金属线56以及/或者位于IC结构50的其它金属层级(未显示)中的其它金属线(未显示)耦接。因此，第一金属层级36可表示BEOL堆叠的一个金属层级，该BEOL堆叠在其中包括数个金属层级，例如四个金属层级、八个金属层级、十六个金属层级，以及/或者任意可想到的独特金属层级数，这些金属层级具有相应的接触、导线、绝缘体材料等。
若形成IC结构50使一个或多个金属塞34具有与一个或多个过孔24的化学组成不同的化学组成，则基于LI层级16及其组件的材料组成，IC结构50可在结构上区别于其它IC产品。例如，若各过孔24由钨组成，则一个或多个金属塞34可由钴(Co)组成并可形成阻挡物以防止一个或多个接触54的其它金属(例如铜(Cu))迁移至相邻的一个或多个过孔24。因此，一个或多个金属塞34相对一个或多个过孔24的变化材料组成可在操作期间为IC结构50提供较大的稳定性，并可降低或防止一个或多个接触54与一个或多个过孔24之间的界面处的材料退化。还应当理解，在一些应用中，一个或多个金属塞34的材料组成可与一个或多个过孔24的材料组成一致，例如，其中，衬里52将接触54与过孔24分开。在任何情况下，一个或多个金属塞34的位置及组成可提供额外的导电材料，其中，在操作期间电流可流过IC结构50。
本文中所述的最终IC结构可由制造者以原始晶圆形式(也就是说，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为下列产品的一部分：(a)中间产品(例如母板的部分)，或者(b)最终产品。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。
本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制本发明。除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，应当理解，术语“包括”用于本说明书中时表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。
下面的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括结合具体请求保护的其它请求保护的元素执行该功能的任意结构、材料或动作。本发明的说明用于示例及说明目的，而非意图详尽无遗或限于所揭示形式的揭示。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离本发明的范围及精神。实施例经选择及说明以最佳解释本发明的原理及实际应用，并使本领域的普通技术人员能够理解本发明针对不同的实施例具有适合所考虑的特定应用的不同变更。

Claims (20)

1.一种形成集成电路(IC)结构的方法，该方法包括：
提供包括过孔的结构，该过孔在其中包括块体半导体材料，其中，该过孔还包括自该过孔的顶部表面延伸至该过孔的内部表面的腔体，以及其中，该块体半导体材料的一部分定义该腔体的至少一个侧壁；
在该过孔上形成第一金属层级，其中，该第一金属层级包括位于该过孔的该腔体上方的接触开口；
在该腔体内形成至该过孔的该表面的金属塞，以使该金属塞共形接触该腔体的侧壁以及该过孔的该内部表面，其中，该金属塞位于该过孔的外部侧壁的横向远侧；以及
在该第一金属层级的该接触开口内形成接触。
2.如权利要求1所述的方法，其中，该接触的外表面包括难熔金属衬里，以及其中，该难熔金属衬里将该接触与该金属塞隔开。
3.如权利要求2所述的方法，其中，该接触与该第一金属层级的金属线电性耦接。
4.如权利要求1所述的方法，其中，该难熔金属衬里包括钽(Ta)及氮化钽(TaN)的其中一种。
5.如权利要求1所述的方法，其中，形成该金属塞包括在该过孔上及该腔体内选择性沉积钨(W)、钴(Co)、钌(Ru)及铝(Al)的其中一种。
6.如权利要求1所述的方法，在所述形成该金属塞之前，还包括移除该第一金属层级的至少一部分，以形成该接触开口。
7.如权利要求1所述的方法，其中，过孔位于局部互连(LI)层级的绝缘体内。
8.一种形成集成电路(IC)结构的方法，该方法包括：
提供包括过孔的结构，该过孔在其中包括块体半导体材料，其中，该过孔还包括自该过孔的顶部表面延伸至该过孔的内部表面的腔体，以及其中，该块体半导体材料的一部分定义该腔体的至少一个侧壁；
在该腔体内形成至该过孔的该表面的金属塞，以使该金属塞共形接触该腔体的侧壁以及该过孔的该内部表面，其中，该金属塞位于该过孔的外部侧壁的横向远侧；以及
在该结构上形成第一金属层级，以使该第一金属层级内的接触与该金属塞电性耦接。
9.如权利要求8所述的方法，还包括在所述形成该金属塞以后，平坦化该过孔的该表面。
10.如权利要求8所述的方法，其中，该接触的外表面包括难熔金属衬里，以及其中，该难熔金属衬里将该接触与该过孔隔开。
11.如权利要求8所述的方法，其中，该难熔金属衬里包括钽(Ta)及氮化钽(TaN)的其中一种。
12.如权利要求8所述的方法，其中，该金属塞包括钨(W)、钴(Co)、钌(Ru)及铝(Al)的其中一种。
13.如权利要求8所述的方法，其中，所述以该金属塞选择性填充该过孔的该腔体包括单步骤选择性金属沉积。
14.如权利要求8所述的方法，其中，过孔位于局部互连(LI)层级的绝缘体内。
15.一种集成电路(IC)结构，包括：
过孔，其包括块体半导体材料在其中并位于绝缘体内，其中，该过孔包括自该过孔的顶部表面延伸至该过孔的内部表面的金属塞，以使该金属塞共形接触该过孔的该内部表面以及该块体半导体材料的至少一个侧壁，其中，该金属塞位于该过孔的外部侧壁的横向远侧，以及其中，该金属塞的材料组成不同于该过孔的材料组成；以及
难熔金属衬里，其位于该过孔的该金属塞上，其中，该难熔金属衬里将该金属塞与位于该过孔上方的接触隔开。
16.如权利要求15所述的集成电路结构，其中，该接触位于后端工艺(BEOL)堆叠的第一金属层级内。
17.如权利要求16所述的集成电路结构，其中，该接触与该第一金属层级的金属线电性耦接。
18.如权利要求15所述的集成电路结构，其中，该第一金属包括钨(W)，以及其中，该第二金属包括钴(Co)。
19.如权利要求15所述的集成电路结构，其中，该难熔金属衬里包括钽(Ta)及氮化钽(TaN)的其中一种。
20.如权利要求14所述的集成电路结构，其中，该绝缘体及该过孔分别包括局部互连(LI)层级的一部分。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153351B2 (en) * 2016-01-29 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10866273B2 (en) * 2016-03-09 2020-12-15 Xallent, LLC Functional prober chip
US10770286B2 (en) * 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US20220122996A1 (en) * 2020-10-16 2022-04-21 Ferroelectric Memory Gmbh Memory cell and methods thereof
US11646268B2 (en) * 2020-11-13 2023-05-09 Nanya Technology Corporation Semiconductor device structure with conductive plugs of different aspect ratios and manganese-containing liner having different thicknesses
US11488905B2 (en) * 2020-12-08 2022-11-01 Nanya Technology Corporation Semiconductor device structure with manganese-containing conductive plug and method for forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807786A (en) * 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
US20080248646A1 (en) * 2007-04-06 2008-10-09 Hynix Semiconductor Inc. Method of fabricating a flash memory device
US20090239062A1 (en) * 2008-03-24 2009-09-24 Cotte John M Method and structure of integrated rhodium contacts with copper interconnects
CN102299133A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 半导体结构及其制造方法
CN102511078A (zh) * 2009-10-05 2012-06-20 国际商业机器公司 具有铜插塞的半导体器件
US20140327140A1 (en) * 2013-05-03 2014-11-06 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved contact structures
US20150187643A1 (en) * 2013-12-27 2015-07-02 Tokyo Electron Limited Depression Filling Method and Processing Apparatus

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987099A (en) 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
KR950012918B1 (ko) 1991-10-21 1995-10-23 현대전자산업주식회사 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법
US5484747A (en) 1995-05-25 1996-01-16 United Microelectronics Corporation Selective metal wiring and plug process
US6174806B1 (en) * 1997-01-28 2001-01-16 Micron Technology, Inc. High pressure anneals of integrated circuit structures
US6124205A (en) 1998-09-03 2000-09-26 Micron Technology, Inc. Contact/via force fill process
US6066889A (en) 1998-09-22 2000-05-23 International Business Machines Corporation Methods of selectively filling apertures
US7074690B1 (en) 2004-03-25 2006-07-11 Novellus Systems, Inc. Selective gap-fill process
US20070020904A1 (en) 2005-07-15 2007-01-25 Stora Michael E Selectively filling microelectronic features
US7867863B2 (en) 2008-06-12 2011-01-11 Intel Corporation Method for forming self-aligned source and drain contacts using a selectively passivated metal gate
JP2012248813A (ja) * 2011-05-31 2012-12-13 Elpida Memory Inc ルチル結晶構造を備えた酸化チタン膜の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807786A (en) * 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
US20080248646A1 (en) * 2007-04-06 2008-10-09 Hynix Semiconductor Inc. Method of fabricating a flash memory device
US20090239062A1 (en) * 2008-03-24 2009-09-24 Cotte John M Method and structure of integrated rhodium contacts with copper interconnects
CN102511078A (zh) * 2009-10-05 2012-06-20 国际商业机器公司 具有铜插塞的半导体器件
CN102299133A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 半导体结构及其制造方法
US20140327140A1 (en) * 2013-05-03 2014-11-06 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved contact structures
US20150187643A1 (en) * 2013-12-27 2015-07-02 Tokyo Electron Limited Depression Filling Method and Processing Apparatus

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