TWI813257B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

Info

Publication number
TWI813257B
TWI813257B TW111114737A TW111114737A TWI813257B TW I813257 B TWI813257 B TW I813257B TW 111114737 A TW111114737 A TW 111114737A TW 111114737 A TW111114737 A TW 111114737A TW I813257 B TWI813257 B TW I813257B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
conductive feature
dielectric
etch stop
Prior art date
Application number
TW111114737A
Other languages
English (en)
Other versions
TW202322325A (zh
Inventor
李明宗
潘誼紋
呂子農
李祐嵐
柯忠祁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202322325A publication Critical patent/TW202322325A/zh
Application granted granted Critical
Publication of TWI813257B publication Critical patent/TWI813257B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

一種方法包括在一基板上方沈積一介電層，以及蝕刻該介電層以形成一開口且暴露該介電層之下的一第一導電特徵。使用其中包括氮之一前驅物來形成該介電層。該方法進一步包括沈積延伸至該開口中之一犧牲間隔物層，以及圖案化該犧牲間隔物層以移除該犧牲間隔物層之一底部部分。該開口中及該介電層之側壁上的該犧牲間隔物層之一垂直部分保留以形成一環。一第二導電特徵形成在該開口中。該第二導電特徵由該環環繞，且在該第一導電特徵上方且電耦接至該第一導電特徵。該環之至少一部分經移除以形成一空氣間隔物。

Description

半導體元件及其形成方法
本揭露是有關於一種半導體元件及其形成方法。
在半導體晶圓上形成積體電路裝置，諸如電晶體。裝置經由金屬線及通孔互連以形成功能電路，其中金屬線及通孔在後段製程中形成。為降低金屬線及通孔的寄生電容，金屬線及通孔形成於低k介電層中，其k值通常低於3.8、低於3.0或低於2.5。
在低k介電層中形成金屬線及通孔時，蝕刻低k介電層以形成溝槽及通孔開口。低k介電層的蝕刻可能涉及在低k介電材料上方形成圖案化硬遮罩，以及使用圖案化硬遮罩作為蝕刻遮罩來形成溝槽。通孔開口亦形成在溝槽之下。接著用金屬材料填充溝槽及通孔開口，該金屬材料可包含銅。接著執行化學機械研磨(Chemical Mechanical Polish，CMP)製程以移除低k介電層上方的金屬材料的多餘部分。
根據本揭露的一些實施例，一種半導體元件的形成方法包含以下步驟：在基板上方沈積介電層；蝕刻介電層以形成開口，其中介電層之下的第一導電特徵暴露於開口，其中介電層使用其中包含氮之前驅物形成；沈積延伸至開口中之犧牲間隔物層；圖案化犧牲間隔物層，其中犧牲間隔物層在開口之底部處的底部部分經移除以露出第一導電特徵，以及犧牲間隔物層在開口中及介電層之側壁上的第一垂直部分保留以形成第一環；在開口中形成第二導電特徵，其中第二導電特徵由第一環環繞，且在第一導電特徵上方且電耦接至第一導電特徵；及移除第一環之至少一部分以形成空氣間隔物。
根據本揭露的一些實施例，一種半導體元件包含：基板；第一導電特徵，處於基板上方；第一蝕刻終止層，處於第一導電特徵上方；介電層，處於第一蝕刻終止層上方，其中介電層在其中包含氮，其中介電層包含高k介電材料；第二導電特徵，處於介電層及第一蝕刻終止層中，其中第二導電特徵在第一導電特徵上方且接觸第一導電特徵；空氣間隔物，環繞第二導電特徵，其中第二導電特徵之側壁暴露於空氣間隔物；及第二蝕刻終止層，在介電層上方且接觸介電層，其中第二蝕刻終止層進一步在第二導電特徵上方。
根據本揭露的一些實施例，一種半導體元件包含：第一導電特徵；第二導電特徵，在第一導電特徵上方且電 耦接至第一導電特徵，其中第二導電特徵包含：擴散阻障層；及金屬材料，處於由擴散阻障層形成之盆狀物中；空氣間隔物，環繞第二導電特徵之頂部部分；及介電層，環繞空氣間隔物，其中介電層包含高k介電材料，該k介電材料包含氮。
20:封裝元件
22:晶粒
24:半導體基板
26:積體電路裝置
28:層間介電質
30:接觸插塞
32:蝕刻終止層
34:介電層
34A:下部部分
34B:上部部分
36:襯墊層
38:硬遮罩
40:光阻
42:開口
43:各向異性蝕刻製程
44:犧牲間隔物層
44T:虛線
46:阻障層
48:導電材料
50:導電特徵
52:空氣間隔物
54:金屬帽
54’:虛線
56:蝕刻終止層
58:介電層
60:通孔開口
62:溝槽
64:犧牲間隔物層
64T:頂表面
66:擴散阻障層
68:金屬材料
70:通孔
70’:無氣隙通孔
72:金屬線
72’:金屬線
74:空氣間隔物
76:金屬帽
76’:延伸部分
78:蝕刻終止層
80:箭頭
82:碳耗盡區
84:碳耗盡區
110:閘極堆疊
112:源極/汲極區
114:電晶體
200:過程流程
202:過程
204:過程
206:過程
208:過程
210:過程
212:過程
214:過程
216:過程
218:過程
220:過程
222:過程
224:過程
226:過程
228:過程
230:過程
232:過程
234:過程
236:過程
300:過程流程
302:過程
304:過程
306:過程
308:過程
310:過程
312:過程
314:過程
M1~M14:金屬層
T1:厚度
V1~V13:通孔層
W1:寬度
當與附圖一起閱讀時，自以下詳細描述可最佳地理解本揭露的態樣。應注意，根據行業的標準慣例，各種特徵並未按比例繪製。事實上，為論述清楚起見，可以任意增大或減小各種特徵的尺寸。
第1圖至第8圖、第9A圖、第9B圖、第10圖至第14圖以及第15A圖說明根據一些實施例之形成包括空氣間隔物的互連結構的中間階段的截面圖。
第15B圖說明根據一些實施例之沒有由任何空氣間隔物包圍的雙鑲嵌結構的截面圖。
第15C圖說明根據一些實施例之空氣間隔物的俯視圖。
第16圖說明根據一些實施例之用於形成介電層的一些實例前驅物。
第17圖及第18圖說明根據一些實施例之氮原子百分比值的一些實例分佈。
第19圖至第22圖說明根據一些實施例之形成互連結構的中間階段的截面圖。
第23圖說明根據一些實施例之包括Si-C-Si鍵的前驅 物。
第24圖說明根據一些實施例之不含Si-C-Si鍵的一些前驅物。
第25圖說明根據一些實施例之晶圓中的層的示意圖。
第26圖及第27圖說明根據一些實施例之一些介電層中的碳濃度。
第28圖說明根據一些實施例之用於形成導電特徵及空氣間隔物的過程流程。
第29圖說明根據一些實施例之用於形成導電特徵的過程流程。
以下揭示內容提供許多不同的實施例或實例以實施本揭露的不同特徵。下文描述元件及配置的具體實例以簡化本揭露。當然，這些僅僅為實例且並不意欲進行限制。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間以使得第一及第二特徵可不直接接觸的實施例。此外，本揭露可以在各種實例中重複參考標號及/或字母。此重複係出於簡單及清楚之目的，且其本身並不指示所討論之各種實施例及/或組態之間的關係。
此外，為便於描述，本文中可使用諸如「之下」、「下方」、「下部」、「之上」、「上部」等空間相對術 語來描述一個元件或特徵與如圖所說明的另一元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地解釋。
提供一種互連結構及其形成方法。根據本揭露的一些實施例，互連結構包括具有改良的機械強度的介電層，其可藉由在介電層中添加氮來形成。在介電層中形成導電特徵，且圍繞導電特徵形成空氣間隔物。藉由具有改良的機械強度的介電層，由空氣間隔物包圍的介電層的部分的傾斜及塌陷減少。根據本揭露的替代實施例，互連結構包括介電層，與習知結構相比，該介電層包括增加的Si-C-Si鍵。因此，減少來自介電層的碳耗盡。本文中所論述的實施例係為了提供實例以實現或使用本揭露的主題，且一般熟習此項技術者將易於理解在保持在不同實施例的預期範疇內的同時可以進行的修改。貫穿各個視圖及說明性實施例，相同參考標號用於表示相同元件。儘管可將方法實施例論述為以特定次序執行，但其他方法實施例可以任何邏輯次序執行。
第1圖至第8圖、第9A圖、第9B圖、第10圖至第14圖以及第15A圖說明根據本揭露的一些實施例之形成導電特徵及空氣間隔物的中間階段的截面圖。第28圖中所示出的過程流程中亦示意性地反映對應過程。
第1圖說明封裝元件20的截面圖。根據本揭露的 一些實施例，封裝元件20為包括主動裝置及可能被動裝置之裝置晶圓，主動裝置及可能被動裝置由所說明的積體電路裝置26表示。裝置晶圓20可以在其中包括複數個晶粒22，其中說明晶粒22中之一者。根據本揭露的替代實施例，封裝元件20為中介晶圓，該中介晶圓可包括或可不包括主動裝置及/或被動裝置。在後續論述中，將裝置晶圓作為封裝元件20的實例進行論述。本揭露的實施例亦可應用於其他類型之封裝元件，諸如中介晶圓、封裝基板、封裝等。
根據本揭露的一些實施例，晶圓20包括半導體基板24及形成在半導體基板24的頂表面處的特徵。半導體基板24可由結晶矽、結晶鍺、矽鍺或諸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等的III-V族化合物半導體形成。半導體基板24亦可為體半導體基板或絕緣體上半導體(Semiconductor-On-Insulator，SOI)基板。可在半導體基板24中形成淺溝槽隔離(Shallow Trench Isolation，STI)區(未示出)以隔離半導體基板24中的主動區。儘管未示出，但導通孔可以(或可以不)形成為延伸至半導體基板24中，其中導通孔用於使晶圓20的相對側上的特徵相互電耦合。
根據本揭露的一些實施例，積體電路裝置26形成在半導體基板24的頂表面處。根據一些實施例，積體電路裝置26可包括互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、電阻 器、電容器、二極體等。第1圖中未示出積體電路裝置26的細節。第16圖說明根據一些實施例之實例電晶體的示意圖，該電晶體包括形成在半導體基板24之頂表面處的閘極堆疊110及源極/汲極區112。根據替代實施例，晶圓20用於形成中介層，且基板24可為半導體基板或介電基板。
層間介電質(Inter-Layer Dielectric，ILD)28形成在半導體基板24上方，且填充積體電路裝置26中之電晶體(未示出)的閘極堆疊之間的空間。根據一些實施例，層間介電質28由以下各項形成或包含以下各項：磷矽酸鹽玻璃(Phospho Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-doped Phospho Silicate Glass，BPSG)、氟摻雜矽酸鹽玻璃(Fluorine-doped Silicate Glass，FSG)、氧化矽等。可使用旋塗、可流動化學氣相沈積(Flowable Chemical Vapor Deposition，FCVD)等形成層間介電質28。根據本揭露的一些實施例，層間介電質28使用諸如電漿增強化學氣相沈積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低壓化學氣相沈積(Low Pressure Chemical Vapor Deposition，LPCVD)等的沈積製程形成。
接觸插塞30形成在層間介電質28中，且用於將積體電路裝置26電連接至上覆金屬線及通孔。根據本揭露的一些實施例，接觸插塞30由選自以下之導電材料形成：鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多 層。接觸插塞30之形成可包括：在層間介電質28中形成接觸開口；將導電材料填充至接觸開口中；以及執行諸如化學機械研磨(Chemical Mechanical Polish，CMP)製程或機械研磨製程的平坦化製程以使接觸插塞30與層間介電質28的頂表面齊平。
參考第2圖，蝕刻終止層32形成在層間介電質28及接觸插塞30上方。各別過程在如第28圖中所示出之過程流程200中說明為過程202。根據一些實施例，蝕刻終止層32與層間介電質28及接觸插塞30的頂表面接觸。根據替代實施例，存在位於層間介電質28與蝕刻終止層32之間的一個或複數個層及對應特徵。舉例而言，層間介電質28與蝕刻終止層32之間可存在額外蝕刻終止層、額外ILD、低k介電層等。相應地，介電層中可能存在接觸插塞、通孔、金屬線等。
蝕刻終止層32可包括氮化矽(silicon nitride，SiN)、碳化矽(silicon carbide，SiC)、氮氧化矽(silicon oxy-nitride，SiON)、碳氧化矽(silicon oxy-carbide，SiOC)、氮碳化矽(silicon Carbo-nitride，SiCN)等。蝕刻終止層32亦可包括金屬氧化物、金屬氮化物等。蝕刻終止層32可為由均質材料形成的單個層，或包括由不同材料形成之複數個介電子層的複合層。根據本揭露的一些實施例，蝕刻終止層32包括氮化鋁(aluminum nitride，AlN)層、氮化鋁層上方之碳氧化矽層以及碳氧化矽層上方之氧化鋁層。
進一步參考第2圖，介電層34沈積於蝕刻終止層32上方。各別過程在如第28圖中所示出之過程流程200中說明為過程204。根據一些實施例，介電層34亦為ILD層。根據替代實施例，介電層34為用於形成金屬線之金屬間介電(Inter-Metal Dielectric，IMD)層。
根據一些實施例，介電層34形成為具有極大硬度，例如大於約10GPa，且可以在約15GPa與約35GPa之間之範圍內，可藉由使用奈米壓痕儀量測硬度值。如將在後續段落中論述，形成具有高硬度值之介電層34可改良互連結構的可靠度且減小形成在介電層34中之特徵之RC延遲(藉由結合寬空氣間隔物)。介電層34之介電常數(k值)可在約3.0與約4.5之間的範圍內。因此，介電層34可為低k介電層或高k介電層，或介電層34之k值可等於氧化矽之k值，氧化矽之k值為高k及低k的分值。
根據一些實施例，為增大介電層34的硬度值，介電層34由氮摻雜的介電質形成或包含氮摻雜的介電質，諸如氮摻雜的氧化矽(nitrogen-doped silicon oxide，SiON)或氮摻雜的碳化矽(nitrogen-doped silicon carbide，SiCN)。將氮添加至介電層34中導致其硬度值增大，使得可改良可靠度及RC延遲效能。另一方面，介電層34的k值歸因於氮的添加而不利地增大。然而，k值的增大可藉由形成寬空氣間隔物來補償。
根據一些實施例，可使用電漿增強化學氣相沈積(Plasma Enhance Chemical Vapor Deposition， PECVD)、亞常壓化學氣相沈積(Sub Atmospheric Chemical Vapor Deposition，SACVD)、原子層沈積(Atomic Layer deposition，ALD)等來執行介電層34的形成。前驅物可包括其中不含氮之第一前驅物及包含氮之第二前驅物。第一前驅物為介電層34提供主要元素及主要結構。經由第二前驅物摻雜氮具有添加氮的有利特徵，且因此提高了硬度，而不會導致k值顯著增大。此係因為藉由經由第二前驅物添加氮，氮與主要材料中之元素的鍵較少。
第16圖中列出第一前驅物之一些實例。根據一些實施例，第一前驅物可包括Si原子，以及除矽原子之外的碳原子及氫原子。碳原子及氫原子可呈一個或多個表示為R或「OR」之官能基的形式(其中氧(「O」)與官能基R鍵結)。官能基R可選自CH3、C2H5等。含氮的第二前驅物可包括NH3、N2、N2O等或其組合。除了含氮前驅物之外，第二前驅物可進一步包括CO2。根據一些實施例，形成製程包括PECVD，其中前驅物的流動速率可在約30sccm與約1,500sccm之間的範圍內，及/或在約200mgm與約2,000mgm之間的範圍內。沈積溫度可在約200℃與約450℃之間的範圍內。沈積速率可在約2Å/秒與約20Å/秒之間的範圍內。在所得介電層34中，氮原子百分比可在約0.5%與約12%之間的範圍內，此可使用X射線光電子能譜(X-ray Photoelectron Spectroscopy，XPS)來量測。
根據一些實施例，為改良介電層34的硬度，在介電層34的沈積中，不添加致孔劑，且因此所得介電層34不包括孔。此外，介電層34之剝離部分之傾斜及塌陷發生於窄且高的介電條上(如第9A圖中所見)。為了在保持介電層34的機械強度的同時最小化k值，介電層34的第一部分(諸如上部部分34B，例如上半部或上部3/4)可具有與第二部分(諸如下部部分34A，例如下半部或下部1/4)相比更高的氮原子百分比。此可藉由在沈積第二部分時增大第二前驅物(含氮)的流動速率來實現。藉由增大介電層34的一部分(但非全部)的氮原子百分比，窄條不太可能傾斜或塌陷，而整體RC延遲增加得更少。
相反地，第一部分(具有增大的氮原子百分比)可為下部部分，而第二部分可為上部部分。根據替代實施例，第一部分為中間部分，而第二部分包括頂部部分及底部部分。
此外，假設第一部分為底部部分，根據一些實施例，在介電層34之沈積之特定點處開始，含氮前驅物之流動速率可連續增加或分階段增加。特定點可為介電層34之沈積之開始，或可為中間點(諸如在已沈積¼或一半的介電層34之後)。在特定點之前，含氮前驅物之流動速率可為恆定的。此外，為增大上部部分的氮原子百分比，替代增大含氮前驅物之流動速率，可減少第一前驅物(非含氮)。
根據替代實施例，在沈積可具有均勻或不均勻氮原子百分比之介電層34之後，可將氮原子佈植至介電層34 中。所佈植物種亦可包括NH3、N2、N2O等，或其組合。所佈植氮原子與諸如矽或碳等原子鍵結的機會較小，且因此介電層34的硬度在k值沒有顯著增大的情況下增大。將氮佈植至介電層34的頂部部分、中間部分抑或底部部分可藉由調整佈植能量來實現。
接著在介電層34上形成襯墊層36及硬遮罩38。各別過程在如第28圖中所示出之過程流程200中說明為過程206。襯墊層36可為由氧化矽形成或包含氧化矽的薄膜。根據本揭露的一些實施例，使用正矽酸乙酯(Tetraethyl orthosilicate，TEOS)作為前驅物形成襯墊層36，且沈積製程可包括PECVD、CVD等。襯墊層36充當介電層34與硬遮罩38之間的黏著層。襯墊層36亦可充當用於蝕刻硬遮罩38的蝕刻終止層。根據本揭露的一些實施例，例如使用低壓化學氣相沈積(Low-Pressure Chemical Vapor Deposition，LPCVD)由氮化矽形成硬遮罩38。根據本揭露的其他實施例，硬遮罩38由以下各項形成或包含以下各項：鎢摻雜的碳化物(tungsten doped carbide，WDC)、氮化鈦、氮化硼等，硬遮罩38可經由例如PECVD形成。硬遮罩38在後續光刻製程期間用作硬遮罩。
進一步參考第2圖，光阻40形成在硬遮罩38上，且接著經圖案化，從而在光阻40中形成開口42。在後續製程中，光阻40用於蝕刻硬遮罩層38。各別過程在如第28圖中所示出之過程流程200中說明為過程208。襯墊 層36可充當蝕刻製程的蝕刻終止層。因此，暴露襯墊層36。在蝕刻製程之後，例如在灰化製程中移除光阻40。
接下來，參考第3圖，使用硬遮罩38作為蝕刻遮罩來蝕刻襯墊層36及介電層34，且開口42延伸至介電層34中。各別過程在如第28圖中所示出之過程流程200中說明為過程210。可藉由使用NF3與NH3氣體之混合物、HF與NH3氣體之混合物等經由乾式蝕刻製程來蝕刻襯墊層36。替代地，可藉由使用例如HF溶液經由濕式蝕刻製程來蝕刻襯墊層36。根據本揭露的一些實施例，使用包含氟及碳之製程氣體來執行介電層34之蝕刻，其中氟用於蝕刻，其中碳具有保護介電層34的側壁的效果，其中側壁面向通孔開口及溝槽。舉例而言，用於蝕刻的製程氣體包括諸如C4F8、CH2F2、CH4、CH3F及/或CF4的含氟及碳氣體，以及諸如Ar、N2等的載氣。蝕刻為各向異性的。
介電層34的蝕刻在蝕刻終止層32上終止。接下來，蝕刻穿過蝕刻終止層32，且開口42進一步穿過蝕刻終止層32。各別過程在第28圖中所示出之過程流程200中說明為過程212。根據蝕刻終止層32的材料及層來選擇蝕刻化學品。舉例而言，當蝕刻終止層32包含氧化鋁、碳氧化矽、氮化鋁等時，可使用諸如BCl3、Cl2、CF4、CHF3等的蝕刻氣體，且可以添加氧氣(O2)。在蝕刻介電層34之後，露出下伏導電特徵(諸如當蝕刻終止層32直接位於接觸插塞30上方時的接觸插塞30)。
第4圖說明犧牲間隔物層44之沈積。各別過程在第28圖中所示出之過程流程200中說明為過程214。根據一些實施例，犧牲間隔物層44由諸如Si的半導體或介電材料形成或包含諸如Si的半導體或介電材料，介電材料可為氧化物(諸如氧化鈦(titanium oxide，TiOx)或氧化鋁(aluminum oxide，AlOx))、氮化物(諸如氮化矽)等。歸因於介電層34之硬度值較大，犧牲間隔物層44之厚度T1能夠增加。根據一些實施例，厚度T1大於約5Å，且可在約5Å與約30Å之間的範圍內。隨著氮添加至介電層34中，介電層34更堅固，且厚度T1可大於約30Å。可經由諸如CVD、ALD、PECVD、物理氣相沈積(Physical Vapor Deposition，PVD)等保形沈積製程來執行沈積。
亦應理解，厚度T1與介電層34的位置有關。舉例而言，當介電層34為較低IMD層時，諸如用於金屬化層M0、M1等的層，厚度T1可較小，且當介電層34為較高IMD層時，諸如用於金屬化層M8、M9或更高的層，厚度T1可較大。
第5圖說明用於圖案化犧牲間隔物層44之各向異性蝕刻製程43。各別過程在如第28圖中所示出之過程流程200中說明為過程216。根據一些實施例，蝕刻經由乾式蝕刻製程執行，其中蝕刻氣體可包括Cl2、CF4、CHF3、CH4、HBr、O2等，視犧牲間隔物層44的材料而定。作為各向異性蝕刻製程的結果，移除犧牲間隔物層44的水平 部分。此外，在開口42的底部處，接觸插塞30經暴露。犧牲間隔物層44之垂直部分保留在開口42中，且處於蝕刻終止層32、介電層34、襯墊層36及硬遮罩38之側壁上。
第6圖至第8圖說明導電特徵50(第8圖)的形成。參考第6圖，形成阻障層46。各別過程在如第28圖中所示出之過程流程200中說明為過程218。根據一些實施例，阻障層46由以下各項形成或包含以下各項：鈦、氮化鈦、鉭、氮化鉭等。亦可在阻障層46上方形成金屬晶種層(未示出)。晶種層可包括摻雜有Mn之銅，例如，Mn之原子百分比在約0.1%與約2%之間的範圍內。阻障層46及晶種層可形成為保形層，保形層可使用PVD、CVD、ALD等形成。金屬晶種層可由銅形成或包含銅，且可例如使用PVD形成。阻障厚度及金屬晶種厚度可在約5Å與約20Å之間的範圍內。
第7圖說明導電材料48的沈積。各別過程在如第28圖中所示出之過程流程200中說明為過程220。根據一些實施例，導電材料48包含銅或銅合金、鈷、鎢、鋁等，或其組合。沈積製程可包括電化學電鍍(Electro Chemical Plating，ECP)、無電電鍍、CVD、PVD、ALD等。導電材料48完全填充開口42。
接下來，執行平坦化製程，諸如化學機械研磨(Chemical Mechanical Polish，CMP)製程或機械研磨製程，以移除導電材料48及阻障層46之多餘部分。各 別過程在如第28圖中所示出之過程流程200中說明為過程222。平坦化製程可在介電層34之頂表面上，或在襯墊層36之頂表面上終止。亦可執行平坦化製程以移除介電層34的頂部部分。所得結構在第8圖中示出。在整個描述中，導電材料48及阻障層46之剩餘部分統稱為導電特徵50，導電特徵50可為金屬線、金屬通孔、接觸插塞等。間隔物環44包圍對應的導電特徵50。
第9A圖說明移除犧牲間隔物層44以形成空氣間隔物52。各別過程在如第28圖中所示出之過程流程200中說明為過程224。歸因於犧牲間隔物層44之保形性，空氣間隔物52具有基本均勻的厚度(橫向尺寸)，例如，其中空氣間隔物之大多數部分之厚度具有小於約20%的變化。根據一些實施例，犧牲間隔物層44使用各向同性蝕刻製程來蝕刻，各向同性蝕刻製程可包括乾式蝕刻製程及/或濕式蝕刻製程。舉例而言，當執行乾式蝕刻製程時，蝕刻氣體可包括HF、NF3、O2、H2、NH3、Cl2、CF4、CHF3、CH4、HBr等或其組合，視犧牲間隔物層44的材料而定。當執行濕式蝕刻製程時，蝕刻化學品可包括HF溶液、氨水(NH4OH)等。亦可使用與乾式蝕刻製程相結合的濕式蝕刻製程來執行蝕刻。
根據一些實施例，犧牲間隔物層44完全經移除，且空氣間隔物層52延伸至下伏介電層(諸如層間介電質28，視介電層34的位置而定)之頂表面。製程變化及空氣間隔物52之高深寬比亦可能導致犧牲間隔物層44部分經 移除。舉例而言，犧牲間隔物層44之底部部分可以在移除製程之後保持未移除，且虛線44T表示犧牲間隔物層44的殘留物的頂表面。犧牲間隔物層44的殘留部分可形成環繞導電特徵50的完整環。同樣歸因於製程變化及移除的不均勻性，包圍導電特徵50中之一些的犧牲間隔物層44可能完全經移除，而包圍一些其他導電特徵50之犧牲間隔物層44可能保留殘留物。此外，對應的間隔物層44之一些部分可能完全經移除，且下伏層間介電質28暴露，而包圍同一導電特徵50之同一間隔物層44之一些其他部分保留為殘留犧牲間隔物層。
第9A圖中示意性地說明一個實例，實例示出殘留犧牲間隔物層44存在於最右導電特徵50之左側，而最右導電特徵50之右側上的犧牲間隔物層44之部分完全經移除。此外，包圍同一導電特徵50或不同導電特徵50之殘留犧牲間隔物層44的不同部分可具有在不同層級處的頂表面，如第9A圖中所示出的實例中所指示。應理解，上述空氣間隔物52及殘留犧牲間隔物層44可存在於同一晶圓及同一晶粒22上。
應理解，空氣間隔物52之間之介電層34之條帶可為窄且高的，且因此可能會發生傾斜及塌陷。根據本揭露的一些實施例，藉由增大介電層34之硬度值，可減少且可能消除傾斜及塌陷。此外，在介電層34具有較大硬度值的情況下，空氣間隔物52的寬度可增大，而無需擔心介電傾斜及塌陷，從而進一步減小RC延遲。在所得結構中， RC延遲可能等於或小於採用低k介電材料但沒有空氣間隔物的習知結構的RC延遲。
第10圖說明金屬帽54的形成。各別過程在如第28圖中所示出之過程流程200中說明為過程226。根據一些實施例，金屬帽54經由選擇性沈積製程形成，使得金屬帽54選擇性地沈積在導電特徵50的暴露表面上，且不處於諸如犧牲間隔物層44及介電層34之介電材料的暴露表面上。根據一些實施例，可經由ALD或CVD來執行選擇性沈積製程。根據一些實施例，金屬帽54由以下各項形成或包含以下各項：鈷(Co)、鎢(W)、CoWP、CoB、鉭(Ta)、鎳(Ni)、鉬(Mo)、鈦(Ti)、鐵(Fe)，或其組合。當金屬帽54經沈積時，前驅物可包括金屬鹵化物(諸如WCl5)或金屬有機材料以及諸如H2的還原劑。沈積製程可為在升高的溫度下執行的熱處理，諸如在約275℃與約500℃之間的範圍內。亦可在進行電漿之情況下執行沈積。
根據一些實施例，金屬帽54受限於導電特徵50正上方的區中。金屬帽54可以(或可以)不包括略微側向延伸以形成懸垂部之延伸部分，尤其是當空氣間隔物52寬時。延伸部分接觸導電特徵50之側壁之頂部部分，側壁面向空氣間隔物52。舉例而言，第10圖示意性地說明虛線54’，虛線54’表示金屬帽54的延伸部分。金屬帽54之延伸部分54’可延伸至空氣間隔物52的頂部部分且延伸至介電層34的頂表面下方，尤其是當空氣間隔物52寬時。此外， 延伸部分54’可與介電層34間隔開，或可延伸得足夠遠以接觸介電層34的最近部分。因此，金屬帽54可使空氣間隔物52開放，或可部分或完全密封空氣間隔物52。
第9A圖及第10圖組合揭示首先形成空氣間隔物52，隨後形成金屬帽54之實施例。根據替代實施例，首先形成金屬帽54，隨後移除犧牲間隔物層44以形成空氣間隔物52。此實施例在第9B圖及第10圖中組合示出。參考第9B圖，沈積金屬帽54。舉例而言，藉由控制金屬帽54之厚度來控制沈積製程，使得金屬帽54的橫向延伸部不會過度地延伸至犧牲間隔物層44之頂部上。在形成金屬帽54之後，犧牲間隔物層44之頂表面有足夠的部分保持暴露。在形成金屬帽54之後，移除犧牲間隔物層44。所得結構亦示出於第10圖中。然而，根據這些實施例，整個金屬帽54高於介電層34之頂表面，且金屬帽54不延伸至空氣間隔物52中。
空氣間隔物52之k值等於1.0，該k值小於其他介電材料，甚至小於低k介電材料。隨著空氣間隔物的形成，相鄰導電特徵50之間的寄生電容減小。
第11圖說明蝕刻終止層56的形成。各別過程在如第28圖中所示出之過程流程200中說明為過程228。蝕刻終止層56接觸金屬帽54，且密封空氣間隔物52(在尚未密封之情況下)。根據一些實施例，蝕刻終止層56可由選自SiN、SiC、SiON、SiOC、SiCN或其組合之材料形成。蝕刻終止層56亦可包括金屬氧化物、金屬氮化物 等。蝕刻終止層56可為由均質材料形成的單個層或包括複數個介電子層的複合層。根據本揭露的一些實施例，蝕刻終止層56包括AlN層、AlN層上方的SiOC層及SiOC層上方的AlO層。
第12圖至第14圖說明根據一些實施例之雙鑲嵌結構之形成。參考第12圖，沈積介電層58。各別過程在如第28圖中所示出之過程流程200中說明為過程228。介電層58可由選自用於形成介電層34之同一候選材料組的材料形成，且用於形成介電層34之結構及材料亦適用於介電層58。因此此處不再贅述。舉例而言，介電層58可具有氮原子百分比值不同的上部部分及下部部分。
溝槽62及通孔開口60形成在介電層58中。各別過程在如第28圖中所示出之過程流程200中說明為過程230。根據本揭露的一些實施例，金屬硬遮罩(未示出)經形成且圖案化以限定溝槽62的圖案。執行光刻製程以蝕刻介電層58，以便形成通孔開口。通孔開口自介電層58之頂表面延伸至介電層58之頂表面與底表面之間的中間層級。接著執行各向異性蝕刻以蝕刻介電層58，且使用金屬硬遮罩作為蝕刻遮罩來形成溝槽62。在形成溝槽62的同時，通孔開口向下延伸至金屬帽54，因此形成通孔開口60。可使用時間模式執行用於形成溝槽62的蝕刻。根據替代實施例，通孔開口60及溝槽62在單獨光刻製程中形成。舉例而言，在第一光刻製程中，形成向下延伸至金屬帽54之通孔開口60。在第二光刻製程中，形成溝槽62。 接著，金屬帽54暴露於通孔開口60。
參考第13圖，形成圖案化犧牲間隔物層64。各別過程在如第28圖中所示出之過程流程200中說明為過程232。犧牲間隔物層64之形成過程包括沈積保形層，且接著執行各向異性蝕刻製程來移除保形層之水平部分。材料及製程細節與參考第4圖及第5圖所論述的材料及製程細節類似，且此處不再贅述。犧牲間隔物層64包括溝槽62中之第一垂直部分以形成第一環，以及通孔開口60中之第二垂直部分以形成第二環。第一環大於第二環，且與第二環斷連。
接下來，參考第14圖，沈積擴散阻障層66及金屬材料68。材料及形成過程與參考第6圖至第8圖所論述的材料及形成過程類似，且此處不再贅述。在擴散阻障層66及金屬材料68之沈積之後，執行平坦化製程，從而形成通孔70及金屬線72。各別過程在如第28圖中所示出之過程流程200中說明為過程234。通孔70及金屬線72中之每一者藉由由犧牲間隔物層64之一部分形成的間隔物環環繞。
第15A圖說明自金屬線72之側壁移除犧牲間隔物層64，從而形成空氣間隔物74，當自晶圓20之頂部觀察時，空氣間隔物74形成一個環。各別過程在如第28圖中所示出之過程流程200中說明為過程236。亦可經由各向同性蝕刻製程來執行移除。所得空氣間隔物74可延伸至介電層58之下伏部分之頂表面且可暴露於該頂表面。殘留 犧牲間隔物層64可能保留或不保留，其中實例殘留犧牲間隔物層64之頂表面示出為64T。此外，歸因於製程變化及負載效應，殘留犧牲間隔物層64可能具有與前述段落所論述之殘留犧牲間隔物層44類似的情況。舉例而言，犧牲間隔物層44之一些部分可能比其他部分具有更多的殘留物，且犧牲間隔物層44之一些部分可能不具有殘留物。可參考對空氣間隔物52之論述發現可能的情景。
由於犧牲間隔物層64環繞通孔70之部分不能移除，因此犧牲間隔物層64的這些部分將保留在最終結構中。應理解，與空氣間隔物物及低k介電材料相比，犧牲間隔物層64之這些部分將導致寄生電容增大。然而，通孔70橫向較短，且與相鄰通孔的距離很可能更長。因此，與因空氣間隔物74之形成而引起的寄生電容的減小相比，寄生電容的不利增大較小。換言之，寄生電容的減小抵消了寄生電容的增大。
第15A圖進一步說明金屬帽76的形成，金屬帽76可由選自分別用於形成金屬帽54的同一候選材料及候選方法組的材料及方法形成。金屬帽76可以在形成空氣間隔物74之前或之後形成，此與第9A圖及第9B圖中所示出的實施例類似。此外，當在形成空氣間隔物74之後形成金屬帽76時，延伸部分76’可形成且延伸在介電層58的頂表面下方。替代地，當在形成空氣間隔物74之前形成金屬帽76時，整個犧牲間隔物層64(包括空氣間隔物74正上方的延伸部分76’)將不會延伸在介電層58的頂表面 下方。接著可沈積蝕刻終止層78。
第15B圖說明根據替代實施例的無氣隙通孔70’及金屬線72’的形成。這些實施例與第15A圖中所示出的實施例類似，不同之處在於沒有形成犧牲間隔物層，且因此沒有形成空氣間隔物層。因此，介電層58可具有較低k值，因為其不存在介電傾斜及塌陷的問題。舉例而言，介電層58可具有低於約3.5或低於約3.0的k值，例如在約2.5與約3.0之間。介電層58亦可在其中具有孔，此可藉由在介電層58之沈積中併入致孔劑且藉由退火移除致孔劑來實現。
在第15B圖中所示出的實施例中，通孔70’及金屬線72’與周圍介電層58的側壁實體接觸。應理解，儘管第15B圖說明無氣隙通孔70’及金屬線72’形成在導電特徵正上方，但根據替代實施例，如第15A圖中所示出的空氣間隔物74可形成在介電層34正上方之介電層中，而無氣隙通孔70’及金屬線72’在形成有空氣間隔物74之層上方的層中形成，因為寄生電容問題在上部金屬層中不如在下部金屬層中嚴重。
第15C圖說明根據一些實施例的空氣間隔物52或74的俯視圖。如第15C圖中所示出，空氣間隔物52及74中之每一者可形成環繞對應導電特徵50/72之完整環。空氣間隔物52中之每一者可具有基本均勻的寬度W1(例如，變化小於約10%)。可在對應空氣間隔物52及74之中間高度處量測寬度W1。空氣間隔物52之寬度W1可 與空氣間隔物74之寬度W1相同或不同。此外，當自截面圖觀察時，空氣間隔物52自頂部至底部具有基本均勻的寬度(例如，變化小於約20%或小於約10%)，且空氣間隔物74自頂部至底部具有基本均勻的寬度(例如，變化小於約20%或小於約10%)。
第17圖及第18圖說明根據一些實施例的介電層34中之氮的一些實例分佈。假設蝕刻終止層28及56具有高氮原子百分比值。在第17圖中，介電層34自底部至頂部具有愈來愈大的氮原子百分比值。在第18圖中，介電層34之下部部分具有恆定的氮原子百分比，而介電層34之上部部分具有愈來愈高的原子百分比值。第17圖及第18圖亦可反映用於沈積介電層34之含氮前驅物之示意性流動速率。
第19圖至第22圖說明根據本揭露的一些實施例的形成互連結構的中間階段的截面圖。除非另有說明，否則這些實施例中之元件之材料及形成過程與相似元件基本相同，相似元件藉由在第1圖至第14圖、第15A圖、第15B圖及第15C圖中所示出之前述實施例中的相似參考標號指示。因此，可在前述實施例之論述中找到關於第19圖至第22圖中所示出之元件的形成過程及材料的細節。這些實施例之初始步驟與前述實施例中所示出之初始步驟基本相同。
第19圖說明初始結構的形成。此結構與第2圖中所示出之結構基本相同，不同之處在於介電層34以與前述 實施例不同的方式形成，且不形成空氣間隔物。首先，沈積蝕刻終止層32。各別過程在如第29圖中所示出之過程流程300中說明為過程302。接著沈積介電層34。各別過程在如第29圖中所示出之過程流程300中說明為過程304。根據一些實施例，介電層34形成為具有高濃度的Si-C-Si鍵。如將在後續段落中論述，形成具有高濃度Si-C-Si鍵之介電層34可以減少碳耗盡問題，此可能導致TDDB效能降級及RC延遲增加。介電層34之介電常數(k值)可以低於約3.5，且可在約3.0與約3.5之間的範圍內。因此，介電層34可為低k介電層。
根據一些實施例，可使用PECVD、SACVD、ALD等來執行介電層34的形成。前驅物可包括包含Si-C-Si鍵的第一前驅物及提供碳的第二前驅物。第23圖說明包含Si-C-Si鍵的實例前驅物，而亦可使用包含Si-C-Si鍵的其他前驅物。第23圖及後續論述的第24圖中之官能基「R」可包括CH3、C2H5等。第二前驅物可包括含碳前驅物，諸如CO2、CO等，且可包括或不包括氧氣(O2)。藉由採用包含Si-C-Si鍵的前驅物，所得介電層34具有更高濃度的Si-C-Si鍵，此可使用傅立葉轉換紅外光譜(Fourier-Transform Infrared Spectroscopy，FTIR)來判定，其中Si-C-Si鍵的峰值在約1,342/cm與約1381/cm之間的範圍內。否則，雖然Si-C-Si鍵亦可由不包括Si-C-Si鍵的前驅物直接產生，但介電層34中之Si-C-Si鍵之濃度將為低。Si-C-Si鍵可改良介電層34對 碳耗盡的抵抗力，且可改良TDDB效能並減小RC延遲。
用於形成介電層之前驅物可包括或可不包括第三前驅物，第三前驅物不包括Si-C-Si鍵。第24圖說明第三前驅物的一些實例。第三前驅物可包括矽及碳原子，且可能包括氫原子。矽及碳原子亦可形成官能基，諸如CH3、C2H5等。
根據一些實施例，介電層34之沈積製程包括PECVD，其中前驅物之流動速率可在約30sccm與約1,500sccm之間的範圍內，及/或在約200mgm與約2,000mgm之間的範圍內。在沈積製程期間，晶圓20之溫度不能過高或過低。若溫度過高，則會降低沈積速率且增加沈積時間，從而導致過高的熱預算。若溫度過低，則會形成過多的OH鍵，從而導致高k值，此導致高RC延遲。因此，沈積溫度可在約200℃與約420℃之間的範圍內。在所得介電層34中，碳原子百分比可在約10%與約30%之間的範圍內。沈積時間可在約30秒與約100秒之間的範圍內。所得介電層34可包括SiOCH、SiOC等。
根據一些實施例，在介電層34的沈積中，可以(或可以不)添加致孔劑，且因此，介電層34可包括或可不包括孔。由於碳耗盡問題在介電層34之上部部分中更嚴重(如第28圖所示)，為使碳耗盡問題最小化，介電層34之上部部分(諸如上半部或上部3/4)可不同於下部部分，例如，與各別下部部分(諸如下半部或下部1/4)相比，上部部分具有更高濃度的Si-C-Si鍵。此可藉由在沈積上部部 分時增大含Si-C-Si前驅物之流動速率來實現。可在不使用任何含Si-C-Si前驅物之情況下使用選自第24圖之前驅物形成下部部分。替代地，可使用選自第24圖的第一前驅物及包含Si-C-Si鍵的第二前驅物形成下部部分，其中第二前驅物具有比形成上部部分時低的流動速率。當形成上部部分時，可添加含Si-C-Si前驅物，及/或可以增大流動速率。
此外，根據一些實施例，在介電層34之沈積之特定點處開始，含Si-C-Si前驅物之流動速率可連續增加或分階段增加。特定點可為介電層34之沈積之開始，或可為中間點(諸如在已沈積¼或一半的介電層34之後)。在特定點之前，可能存在(或可能不存在)含Si-C-Si前驅物，且非含Si-C-Si前驅物的流動速率可以保持不變。替代地，為增大上部部分中Si-C-Si的濃度，代替增大含Si-C-Si前驅物的流動速率，可以減少非含Si-C-Si前驅物。
接下來，亦如第19圖中所示出，形成襯墊層36及硬遮罩38。各別過程在如第29圖中所示出之過程流程300中說明為過程306。硬遮罩38經圖案化以形成開口42。各別過程在如第29圖中所示出之過程流程300中說明為過程308。在後續製程中，如第20圖中所示出，開口42經由蝕刻製程向下延伸，直至開口42穿過介電層34及蝕刻終止層32。各別過程在如第29圖中所示出之過程流程300中說明為過程310。第21圖說明導電特徵50的形成。各別過程在如第29圖中所示出之過程流程300 中說明為過程312。導電特徵50的細節已在前述實施例中論述，且此處不再贅述。
第22圖說明金屬帽54、蝕刻終止層56、介電層58及蝕刻終止層78的形成。亦形成通孔70、金屬線72及金屬帽76。各別過程在如第29圖中所示出之過程流程300中說明為過程314。細節已在前述實施例中論述，且此處不再贅述。
根據一些實施例，介電層58中之金屬線及通孔比介電層34中之導電特徵50彼此間隔得更遠。因此，介電層58中之碳耗盡問題不如介電層34中嚴重。因此，可採用不含Si-C-Si鍵之前驅物形成介電質58。舉例而言，可使用第24圖中所示出之前驅物形成介電層58。替代地，可使用比形成介電層34更低的含Si-C-Si前驅物的流動速率來形成介電層58。因此，介電層58具有比介電層34更低的Si-C-Si濃度。
第25圖說明晶圓20(晶粒22)中之可能的導電特徵層的方案。電晶體114形成在半導體基板24的頂表面處，且電晶體114表示如第15A圖、第15B圖或第22圖中所示出之積體電路裝置26。電晶體114包括閘極堆疊110及源極/汲極區112。在電晶體114上方，存在接觸(contact，CT)層，其中形成接觸插塞30(第15A/15B圖及第22圖)。金屬層M0形成在接觸層上方，金屬層M0中可包括金屬線。亦形成諸如M1至M14之複數個金屬層以及諸如V1至V13之通孔層。這些層可使用單鑲嵌 製程或雙鑲嵌製程形成。
空氣間隔物可以任何組合形成在這些層中之任一者中之金屬特徵旁邊。當在使用單鑲嵌製程形成之層中形成空氣間隔物時，可採用第4圖至第8圖、第9A圖、第9B圖及第10圖至第11圖中所示出的製程。當在使用雙鑲嵌製程形成之層中形成空氣間隔物時，可採用第12圖至第15A圖中所示出的製程。根據一些實施例，諸如金屬層M0、M1、M2等的下部層之介電層可具有比上部金屬層之介電層更高的氮原子百分比。此外，下部金屬層之介電層中之Si-C-Si鍵濃度可大於上部金屬層之介電層中之Si-C-Si鍵濃度。
根據一些實施例，存在臨限金屬層(諸如M3、M4或M5)，且包括且低於臨限金屬層之下部金屬層之介電層具有比高於臨限金屬層之上部金屬層之介電層更高的氮原子百分比。在上部金屬層中之任一者中可不形成空氣間隔物。此外，下部金屬層之介電層可由包含Si-C-Si鍵之前驅物形成，而上部金屬層之介電層可由不包含Si-C-Si鍵之前驅物形成。
第26圖及第27圖說明根據一些實施例之碳原子百分比值的分佈。x軸表示在第22圖中之箭頭80所標記的位置中自介電層的頂表面至蝕刻終止層的底部量測的深度。Y軸表示相對碳原子百分比值。第26圖說明其中不使用含Si-C-Si前驅物的介電層34中的碳原子百分比值。第27圖說明其中使用含Si-C-Si前驅物的介電層34中 的碳原子百分比值。第26圖及第27圖說明由於介電條34比下部部分窄，因此碳耗盡主要發生在靠近於介電層34之頂部部分。觀察到在第27圖中，碳耗盡區84比第26圖中之碳耗盡區82窄得多，從而指示更多的Si-C-Si鍵可以有效地降低碳耗盡。
本揭露的實施例具有一些有利特徵。自一方面，當在介電層中形成空氣間隔物時，介電層形成為具有改良的機械強度(藉由採用更多的氮)。因此，可以減少介電層的窄部分的傾斜及塌陷。自另一方面，互連結構包括介電層，與習知結構相比，該介電層包括增加的Si-C-Si鍵。因此，減少了來自介電層的碳耗盡。
根據本揭露的一些實施例，一種方法包含以下步驟：在基板上方沈積介電層；蝕刻介電層以形成開口，其中介電層之下的第一導電特徵暴露於開口，其中介電層使用其中包含氮之前驅物形成；沈積延伸至開口中之犧牲間隔物層；圖案化犧牲間隔物層，其中犧牲間隔物層在開口之底部處的底部部分經移除以露出第一導電特徵，以及犧牲間隔物層在開口中及介電層之側壁上的第一垂直部分保留以形成第一環；在開口中形成第二導電特徵，其中第二導電特徵由第一環環繞，且在第一導電特徵上方且電耦接至第一導電特徵；及移除第一環之至少一部分以形成空氣間隔物。在一實施例中，沈積介電層包含沈積高k介電材料。
在一實施例中，方法進一步包含在第二導電特徵上方形成金屬覆蓋層，其中金屬覆蓋層包含延伸至空氣間隔 物中之延伸部分。在一實施例中，方法進一步包含在第二導電特徵上方形成金屬覆蓋層，其中在形成金屬覆蓋層之後移除第一環。在一實施例中，使用包含矽、碳及氫之第一前驅物以及包含氮之第二前驅物來執行沈積介電層。在一實施例中，在不使用致孔劑之情況下執行沈積介電層。在一實施例中，沈積介電層包含以下步驟：沈積具有第一氮原子百分比之下部部分；及在下部部分上方沈積上部部分，其中上部部分具有不同於第一氮原子百分比之第二氮原子百分比。
在一實施例中，開口包含溝槽及在溝槽之下之通孔開口，且第一環處於溝槽中，且圖案化犧牲間隔物層使第二環保留在通孔開口中。在一實施例中，方法進一步包含在第二導電特徵上方沈積蝕刻終止層，其中在蝕刻終止層沈積之後的時間處，第二環保留。在一實施例中，方法進一步包含在犧牲間隔物層上方形成額外介電層以及密封空氣間隔物，其中第一環之殘留部分保留在額外介電層之下。在一實施例中，第一環完全經移除。
根據本揭露的一些實施例，一種結構包含：基板；第一導電特徵，處於基板上方；第一蝕刻終止層，處於第一導電特徵上方；介電層，處於第一蝕刻終止層上方，其中介電層在其中包含氮，其中介電層包含高k介電材料；第二導電特徵，處於介電層及第一蝕刻終止層中，其中第二導電特徵在第一導電特徵上方且接觸第一導電特徵；空氣間隔物，環繞第二導電特徵，其中第二導電特徵之側壁 暴露於空氣間隔物；及第二蝕刻終止層，在介電層上方且接觸介電層，其中第二蝕刻終止層進一步在第二導電特徵上方。
在一實施例中，介電層包含頂部部分及底部部分，其中頂部部分具有比底部部分更大的氮原子百分比。在一實施例中，空氣間隔物自介電層之頂表面延伸至第一蝕刻終止層之底表面。在一實施例中，介電層具有在約15GPa與約35GPa之間的範圍內的硬度。在一實施例中，結構進一步包含與第二導電特徵之底部部分之側壁接觸的介電材料，其中第二導電特徵之頂部部分暴露於空氣間隔物，且其中介電材料及介電層由不同材料形成。在一實施例中，第二導電特徵與空氣間隔物之間沒有介電材料。
根據本揭露的一些實施例，一種結構包含：第一導電特徵；第二導電特徵，在第一導電特徵上方且電耦接至第一導電特徵，其中第二導電特徵包含：擴散阻障層；及金屬材料，處於由擴散阻障層形成之盆狀物中；空氣間隔物，環繞第二導電特徵之頂部部分；及介電層，環繞空氣間隔物，其中介電層包含高k介電材料，該k介電材料包含氮。在一實施例中，結構進一步包含將第二導電特徵之底部部分與介電層分隔開的介電材料，其中介電材料直接處於空氣間隔物之下且暴露於空氣間隔物。在一實施例中，介電層具有在約15GPa與約35GPa之間的範圍內的硬度。
以上概述若干實施例之特徵，以便熟習此項技術者 可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改用於實行相同目的及/或實現本文所引入的實施例的相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，這些等效構造並不脫離本揭露之精神及範疇，且可以在不脫離本揭露之精神及範疇的情況下對本文進行各種改變、替換及變更。
20:封裝元件
22:晶粒
24:半導體基板
26:積體電路裝置
28:層間介電質
30:接觸插塞
32:蝕刻終止層
34:介電層
44T:虛線
46:阻障層
48:導電材料
50:導電特徵
52:空氣間隔物
54:金屬帽
54’:虛線
56:蝕刻終止層
58:介電層
66:擴散阻障層
68:金屬材料
70’:無氣隙通孔
72:金屬線
72’:金屬線
76:金屬帽
78:蝕刻終止層

Claims (10)

  1. 一種半導體元件的形成方法，包含以下步驟：在一基板上方沈積一介電層；蝕刻該介電層以形成一開口，其中該介電層之下的一第一導電特徵暴露於該開口，其中該介電層使用其中包含氮之一前驅物形成；沈積延伸至該開口中之一犧牲間隔物層；圖案化該犧牲間隔物層，其中該犧牲間隔物層在該開口之一底部處的一底部部分經移除以露出該第一導電特徵，以及該犧牲間隔物層在該開口中及該介電層之多個側壁上的一第一垂直部分保留以形成一第一環；在該開口中形成一第二導電特徵，其中該第二導電特徵由該第一環環繞，且在該第一導電特徵上方且電耦接至該第一導電特徵；在該第二導電特徵上方形成一金屬覆蓋層；及在形成該金屬覆蓋層之後，移除該第一環之至少一部分以形成一空氣間隔物。
  2. 如請求項1所述之方法，其中該沈積該介電層之步驟包含以下步驟：沈積一高k介電材料。
  3. 如請求項1所述之方法，其中該開口包含一溝槽及在該溝槽之下之一通孔開口，且該第一環處於該溝槽中，且圖案化該犧牲間隔物層使一第二環保留在該通孔 開口中。
  4. 如請求項3所述之方法，進一步包含以下步驟：在該第二導電特徵上方沈積一蝕刻終止層，其中在該蝕刻終止層沈積之後的一時間處，該第二環保留。
  5. 如請求項1所述之方法，其中使用包含矽、碳及氫之一第一前驅物以及包含氮之一第二前驅物來執行沈積該介電層。
  6. 如請求項1所述之方法，其中在不使用致孔劑之情況下執行該沈積該介電層之步驟。
  7. 一種半導體元件，包含：一基板；一第一導電特徵，處於該基板上方；一第一蝕刻終止層，處於該第一導電特徵上方；一介電層，處於該第一蝕刻終止層上方，其中該介電層在其中包含氮，其中該介電層包含一高k介電材料；一第二導電特徵，處於該介電層及該第一蝕刻終止層中，其中該第二導電特徵在該第一導電特徵上方且接觸該第一導電特徵；一空氣間隔物，環繞該第二導電特徵，其中該第二導電特徵之多個側壁暴露於該空氣間隔物，該空氣間隔物自該 介電層之一頂表面延伸至該第一蝕刻終止層；及一第二蝕刻終止層，在該介電層上方且接觸該介電層，其中該第二蝕刻終止層進一步在該第二導電特徵上方。
  8. 如請求項7所述之元件，其中該介電層包含一頂部部分及一底部部分，其中該頂部部分具有比該底部部分更大的氮原子百分比。
  9. 一種半導體元件，包含：一第一導電特徵；一第二導電特徵，在該第一導電特徵上方且電耦接至該第一導電特徵，其中該第二導電特徵包含：一擴散阻障層；及一金屬材料，處於由該擴散阻障層形成之一盆狀物中；一空氣間隔物，環繞該第二導電特徵之一頂部部分；一介電層，環繞該空氣間隔物，其中該介電層包含一高k介電材料，該高k介電材料包含氮；及一金屬帽，位於該第二導電特徵上，其中該金屬帽具有一延伸部分延伸在該介電層的一頂表面下方。
  10. 如請求項9所述之元件，進一步包含將該第二導電特徵之一底部部分與該介電層分隔開的一介電材料，其中該介電材料直接處於該空氣間隔物之下且暴露於該空 氣間隔物。
TW111114737A 2021-11-17 2022-04-18 半導體元件及其形成方法 TWI813257B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163264196P 2021-11-17 2021-11-17
US63/264,196 2021-11-17
US17/651,990 US20230154852A1 (en) 2021-11-17 2022-02-22 Forming Dielectric Film With High Resistance to Tilting
US17/651,990 2022-02-22

Publications (2)

Publication Number Publication Date
TW202322325A TW202322325A (zh) 2023-06-01
TWI813257B true TWI813257B (zh) 2023-08-21

Family

ID=85575337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111114737A TWI813257B (zh) 2021-11-17 2022-04-18 半導體元件及其形成方法

Country Status (5)

Country Link
US (1) US20230154852A1 (zh)
KR (1) KR20230073065A (zh)
CN (1) CN115841987A (zh)
DE (1) DE102022104908A1 (zh)
TW (1) TWI813257B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200415747A (en) * 2002-12-09 2004-08-16 Advanced Micro Devices Inc Air gap dual damascene process and structure
US20070252282A1 (en) * 2004-09-16 2007-11-01 Anderson Brent A Air-gap insulated interconnections
TW200802710A (en) * 2006-05-08 2008-01-01 Ibm Multilayer interconnect structure containing air gaps and method for making
TW200805563A (en) * 2005-11-16 2008-01-16 Hitachi Ltd Process for producing semiconductor integrated circuit device
CN102543944A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 半导体器件及其制造方法
TW201409614A (zh) * 2012-05-29 2014-03-01 Novellus Systems Inc 在氣隙形成期間金屬內連線之選擇性加蓋
US20180005876A1 (en) * 2016-06-29 2018-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Etch Stop Layer for Semiconductor Devices
US20200411415A1 (en) * 2019-06-28 2020-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Air Gap Seal for Interconnect Air Gap and Method of Fabricating Thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560375B2 (en) 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
US8436473B2 (en) 2009-05-06 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including air gaps around interconnect structures, and fabrication methods thereof
DE102010030757B4 (de) 2010-06-30 2019-03-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung komplexer Metallisierungssysteme in Halbleitern durch Entfernung geschädigter dielektrischer Oberflächenschichten
KR102557400B1 (ko) 2018-01-17 2023-07-20 삼성전자주식회사 반도체 장치
CN110858578B (zh) 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200415747A (en) * 2002-12-09 2004-08-16 Advanced Micro Devices Inc Air gap dual damascene process and structure
US20070252282A1 (en) * 2004-09-16 2007-11-01 Anderson Brent A Air-gap insulated interconnections
TW200805563A (en) * 2005-11-16 2008-01-16 Hitachi Ltd Process for producing semiconductor integrated circuit device
TW200802710A (en) * 2006-05-08 2008-01-01 Ibm Multilayer interconnect structure containing air gaps and method for making
CN102543944A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 半导体器件及其制造方法
TW201409614A (zh) * 2012-05-29 2014-03-01 Novellus Systems Inc 在氣隙形成期間金屬內連線之選擇性加蓋
US20180005876A1 (en) * 2016-06-29 2018-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Etch Stop Layer for Semiconductor Devices
US20200411415A1 (en) * 2019-06-28 2020-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Air Gap Seal for Interconnect Air Gap and Method of Fabricating Thereof

Also Published As

Publication number Publication date
CN115841987A (zh) 2023-03-24
DE102022104908A1 (de) 2023-05-17
KR20230073065A (ko) 2023-05-25
US20230154852A1 (en) 2023-05-18
TW202322325A (zh) 2023-06-01

Similar Documents

Publication Publication Date Title
US11398406B2 (en) Selective deposition of metal barrier in damascene processes
KR101677345B1 (ko) 반도체 구조체 및 그 제조 방법
US11676898B2 (en) Diffusion barrier for semiconductor device and method
US20230253247A1 (en) Interconnect structure with dielectric cap layer and etch stop layer stack
US20230369224A1 (en) Via for semiconductor device and method
US20240006234A1 (en) Selective Deposition of Metal Barrier in Damascene Processes
US20240178059A1 (en) Reducing oxidation by etching sacrificial and protection layer separately
US20220310441A1 (en) Air Spacer Surrounding Conductive Features and Method Forming Same
TWI813257B (zh) 半導體元件及其形成方法
US11967522B2 (en) Amorphous layers for reducing copper diffusion and method forming same
TWI840964B (zh) 形成半導體結構的方法
US20230048536A1 (en) Interconnect with Redeposited Metal Capping and Method Forming Same
TW202324504A (zh) 形成半導體結構的方法