TW202232759A - 半導體裝置結構 - Google Patents

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TW202232759A
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TW
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drain epitaxial
dielectric
epitaxial feature
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沙哈吉Ｂ 摩爾
馬佳瑛
李承翰
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置結構及其形成方法。半導體裝置結構包括：第一源極／汲極磊晶特徵結構，設置在NMOS區域中；第二源極／汲極磊晶特徵結構，設置在NMOS區域中；第一介電特徵結構，設置在第一源極／汲極磊晶特徵結構與第二源極／汲極磊晶特徵結構之間；第三源極／汲極磊晶特徵結構，設置在PMOS區域中；第二介電特徵結構，設置在第二源極／汲極磊晶特徵結構與第三源極／汲極磊晶特徵結構之間；及導電特徵結構，設置在第一源極／汲極磊晶特徵結構、第二源極／汲極磊晶特徵結構、第三源極／汲極磊晶特徵結構與第一介電特徵結構、第二介電特徵結構上方。

Description

半導體裝置結構及其形成方法
無
半導體積體電路（integrated circuit；IC）行業已經歷指數級生長。IC材料及設計方面的技術進步已經產生了幾代IC，其中每一代都比前一代具有更小且更複雜的電路。在IC演進的過程中，功能密度（即每個晶片面積的互連裝置的數量）通常已增大，而幾何學大小（即可使用製造製程產生的最小元件（或接線））已減小。此按比例縮小製程通常透過提高生產效率且降低相關聯成本來提供益處。此類按比例縮小亦增加了處理及製造IC的複雜性。
隨著幾何大小的減小，半導體裝置（例如鰭式場效電晶體（fin field-effect transistors；鰭式FET））可能受到短通道效應及增加的源極／汲極電子穿隧的負面影響。因此，需要改良處理及製造IC。
無
以下揭露提供許多不同實施方式或實例以用於實現所提供標的之不同特徵。下文描述元件及配置的特定實例以簡化本揭露。當然，此等僅為實例且不旨在具有限制性。例如，在以下描述中，第一特徵結構形成在第二特徵結構上方或其上可包括第一特徵結構及第二特徵結構以直接接觸形成的實施方式，且還可包括可在第一特徵結構與第二特徵結構之間形成額外特徵結構，使得第一特徵結構及第二特徵結構可不直接接觸的實施方式。此外，本揭露在各種實例中可重複參考數字及／或字母。此重複出於簡化及清楚的目的，且本身並不指示所討論的各種實施方式及／或組態之間的關係。
進一步地，為方便描述可在本文中使用空間上相對之術語，例如「在……之下」、「在……下方」、「下部」、「在……上方」、「在……上方」、「在……上」、「頂部」、「上部」及類似物來描述如在諸圖中所描述之一個元件或特徵結構與另外之（諸等）元件或（諸等）特徵結構的關係。空間相對術語意欲涵蓋除圖中所描繪之定向以外在使用或操作中裝置的不同定向。設備可以其他方式定向（旋轉90度或以其他定向），且相應地可以同樣地解釋本文所使用的空間相對描述詞。
第1圖至第14圖示出根據一些實施方式之用於製造半導體裝置結構100的示範性順序製程。應當理解，對於方法的附加實施方式，可以在由第1圖至第14圖所示的製程之前、期間及之後提供附加操作，且可以替換或消除下文描述的操作中的一些。操作／製程之次序可以是可互換的。
第1A圖至第1G圖是根據一些實施方式之製造半導體裝置結構100的各個階段的橫截面側視圖。如第1A圖所示，在基板102上形成第一半導體層104。在一些實施方式中，基板102為半導體基板，例如半導體晶圓。舉例而言，基板102為矽晶圓。基板102可以包括矽或另一種基本半導體材料（例如鍺）。在一些其他實施方式中，基板102包括複合半導體。複合半導體可以包括砷化鎵、碳化矽、砷化銦、磷化銦、另一種合適的半導體材料或它們的組合。在一些實施方式中，基板102是絕緣體上半導體（semiconductor-on-insulator；SOI）基板。可以使用氧佈植分離（separation by implantation of oxygen；SIMOX）製程、晶圓接合製程、另一種可應用方法或它們的組合來製造SOI基板。
如第1A圖所示，根據一些實施方式，基板102具有P型金屬氧化物半導體區域102P （P-type metal-oxide-semiconductor region；PMOS區域102P）與相鄰於PMOS區域102P的N型金屬氧化物半導體區域102N （N-type metal-oxide-semiconductor region；NMOS區域102N）。在本揭露的一些實施方式中，PMOS區域102P用於在其上形成PMOS結構，而NMOS區域102N用於在其上形成NMOS結構。在一些實施方式中，如第1A圖所示，在基板102中形成N井區域103N及P井區域103P。在一些實施方式中，如第1A圖所示，在PMOS區域102P中的基板102中形成N井區域103N，而在NMOS區域102N中的基板102中形成P井區域103P。在一些實施方式中，執行單獨的離子佈植製程以形成P井區域103P及N井區域103N。透過使用兩個不同佈植遮罩層（未示出），在不同離子佈植製程中順序地形成P井區域103P及N井區域103N。
如第1A圖所示，第一半導體層104沈積在基板102上方。第一半導體層104可以由任何合適的半導體材料（例如矽、鍺、III-V族半導體材料或它們的組合）製成。在一些實施方式中，第一半導體層104實質上由矽製成。可以透過磊晶生長製程來形成第一半導體層104，磊晶生長製程例如金屬有機化學氣相沈積（metal-organic chemical vapor deposition；MOCVD）、金屬有機氣相磊晶（metal-organic vapor phase epitaxy；MOVPE）、電漿增強化學氣相沈積（plasma-enhanced chemical vapor deposition；PECVD）、遠端電漿化學氣相沈積（remote plasma chemical vapor deposition；RP-CVD）、分子束磊晶（molecular beam epitaxy；MBE）、氫化物氣相磊晶（hydride vapor phase epitaxy；HVPE）、液相磊晶（liquid phase epitaxy；LPE）、氯化物氣相磊晶（chloride vapor phase epitaxy；Cl-VPE）或任何其他合適的製程。
如第1B圖所示，移除設置在N井區域103N上方之第一半導體層104的部分，且第二半導體層106形成在N井區域103N上方並相鄰於設置在P井區域103P上方之第一半導體層104的部分。可以首先在設置在P井區域103P上方之第一半導體層104的部分上形成圖案化的遮罩層（未示出），且可以暴露設置在N井區域103N上方之第一半導體層104的部分。可以執行移除製程（例如乾式蝕刻、濕蝕刻或它們的組合）以移除設置在N井區域103N上方之第一半導體層104的部分，且可以暴露N井區域103N。移除製程實質上不會影響形成在設置在P井區域103P上方之第一半導體層104的部分上的遮罩層（未示出），遮罩層保護設置在P井區域103P上方之第一半導體層104的部分。接下來，在暴露的N井區域103N上形成第二半導體層106。第二半導體層106可以由任何合適的半導體材料（例如矽、鍺、III-V族半導體材料或它們的組合）製成。在一些實施方式中，第二半導體層106實質上由矽鍺製成。可以透過與第一半導體層104相同的製程來形成第二半導體層106。例如，透過磊晶生長製程在暴露的N井區域103N上形成第二半導體層106，磊晶生長製程不會在設置在第一半導體層104上的遮罩層（未示出）上形成第二半導體層106。因此，第一半導體層104設置在NMOS區域102N中P井區域103P上方，且第二半導體層106設置在PMOS區域102P中N井區域103N上方。第一半導體層104的部分可以用作隨後在NMOS區域102N中形成的NMOS結構中的通道。第二半導體層106的部分可以用作隨後在PMOS區域102P中形成的PMOS結構中的通道。在一些實施方式中，NMOS結構及PMOS結構是鰭式FET。可以利用其他類型的半導體裝置，例如奈米片電晶體、平坦FET、互補FET （complementary FET；CFET）、叉形片FET或其他合適的裝置。
如第1C圖所示，形成複數個鰭108a、108b、108c、110a、110b、110c。鰭108a、108b、108c、110a、110b、110c可以透過任何合適的方法來圖案化。例如，鰭108a、108b、108c、110a、110b、110c可以使用一或多種微影製程（包括雙圖案化製程或多圖案化製程）來圖案化。一般而言，雙圖案化製程或多圖案化製程將微影與自對準製程組合，從而允許產生一圖案，此圖案具有的間距例如小於使用單個直接微影製程另外可獲得的間距。例如，在一個實施方式中，犧牲層（未示出）形成在基板上方且使用微影製程進行圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物（未示出）。然後移除犧牲層，且然後可以使用剩餘間隔物來對鰭進行圖案化。
鰭108a、108b、108c可以各自包括第一半導體層104，且第一半導體層104的一部分可以用作NMOS通道。每個鰭108a、108b、108c還可以包括P井區域103P。鰭110a、110b、110c可以各自包括第二半導體層106，且第二半導體層106的一部分可以用作PMOS通道。每個鰭110a、110b、110c還可以包括N井區域103N。遮罩（未示出）可以形成在第一半導體層104及第二半導體層106上，且可以保留在鰭108a-108c及110a-110c上。
如第1D圖所示，在相鄰的鰭108a-108c、110a-110c之間形成絕緣材料112。絕緣材料112可以首先形成在相鄰鰭108a-108c、110a-110c之間及鰭108a-108c、110a-110c上方，因此鰭108a-108c、110a-110c嵌入絕緣材料112中。如第1D圖所示，可以執行平坦化製程（例如化學機械研磨（chemical-mechanical polishing；CMP）製程）以暴露鰭108a-108c、110a-110c的頂部。在一些實施方式中，平坦化製程暴露設置在鰭108a-108c及110a-110c上的遮罩（未示出）的頂部。絕緣材料112可以包括含氧材料，例如氧化矽、碳或氮摻雜氧化物或氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）；含氮材料，例如氮化矽、氮氧化矽（SiON）、SiOCN、SiCN；低介電常數(low-K)介電材料（例如，介電常數(K)值低於二氧化矽的介電常數值的材料）；或任何合適的介電材料。絕緣材料112可以透過任何合適的方法形成，任何合適的方法例如低壓化學氣相沈積（low-pressure chemical vapor deposition；LPCVD）、電漿增強CVD （plasma enhanced CVD；PECVD）或可流動CVD （flowable CVD；FCVD）。
如第1E圖所示，在絕緣材料112中形成複數個介電特徵結構114a、114b、114c、114d、114e。在一些實施方式中，每個介電特徵結構114a、114b、114c、114d、114e可以包括襯墊116、低K介電材料118及高K介電材料120。襯墊116可以包括介電材料，例如 SiO 2、SiN、SiCN、SiOC、SiOCN或其他合適的介電材料。可以透過保形製程（例如ALD製程）形成襯墊116。低K介電材料118可以形成在襯墊116上且形成在相鄰鰭108a-108c、110a-110c之間。低K介電材料118可以包括矽、氧、氫及／或它們的組合。低K介電材料118的K值可小於約3.5。可以透過任何合適的製程（例如CVD或FCVD）形成低K介電材料118。如第1E圖所示，高K介電材料120形成在每個襯墊116及低K介電材料118上。高K介電材料120可以包括K值高於二氧化矽的K值的材料。在一些實施方式中，高K介電材料120包括SiN、SiC、SiCN、SiON、SiOCN、AlO、AlN、AlON、ZrO、ZrN、ZrAlO、HfO或其他合適的介電材料。可以透過任何合適的製程（例如CVD製程、PECVD製程、FCVD製程或ALD製程）來形成高K介電材料120。介電特徵結構114a-114e可以是將隨後形成的源極／汲極（source／drain；S／D）磊晶特徵結構與電極層分離的介電鰭。在一些實施方式中，每個介電特徵結構114a-114e的寬度為約10 nm至約40 nm範圍內。在一些實施方式中，介電特徵結構114a-114e沿著Z軸所具有的高度可以大於、等於或小於鰭108a-108c、110a-110c的高度。
在一些實施方式中，如第1F圖所示，介電特徵結構114a-114e中的每一個包括單個介電材料122，而不是襯墊116、低K介電材料118及高K介電材料120。介電材料122可以包括任何合適的介電材料，例如SiO 2、SiN、SiCN、SiOC、SiOCN、摻雜SiO 2或多孔SiO 2。介電材料122可以透過任何合適的製程（例如CVD、PECVD、FCVD或ALD）來形成。在一些實施方式中，介電特徵結構114a-114e可以各自包括用於將隨後形成的S／D磊晶特徵結構與閘極電極層分離的一或多種介電材料。在一些實施方式中，介電特徵結構114a-114e的高度與鰭108a-108c、110a-110c的高度實質上相同。在一些實施方式中，介電特徵結構114a-114e的高度實質上小於鰭108a-108c、110a-110c的高度。
如第1G圖所示，可透過移除絕緣材料112的位於每個鰭108a-108c、110a-110c的兩側上的部分來凹陷絕緣材料112。可以透過任何合適的移除製程來凹陷絕緣材料112，任何合適的移除製程例如是選擇性地移除絕緣材料112，但是實質上不會影響鰭108a-108c、110a-110c的半導體材料、襯墊116及高K介電材料120的乾式蝕刻或濕蝕刻。凹陷的絕緣材料112可以是淺溝槽隔離（shallow trench isolation；STI）。
第2A圖及第2B圖是根據一些實施方式之製造半導體裝置結構100的各個階段之透視圖。第2A圖是製造如第1G圖所示的半導體裝置結構100的階段之透視圖。如第2B圖所示，在鰭108a-108c、110a-110c及介電特徵結構114a-114e的一部分上形成一或多個犧牲閘極堆疊128。每個犧牲閘極堆疊128可以包括犧牲閘極介電層130、犧牲閘極電極層132及遮罩結構134。犧牲閘極介電層130可以包括一或多層介電材料，例如SiO 2、SiN、高K介電材料及／或其他合適的介電材料。在一些實施方式中，犧牲閘極介電層130包括不同於絕緣材料112或高K介電材料120的材料的材料。在一些實施方式中，犧牲閘極介電層130可以由CVD製程、次大氣壓CVD （sub-atmospheric CVD；SACVD）製程、FCVD製程、CVD製程、ALD製程、PVD製程或其他合適的製程來沈積。犧牲閘極電極層132可以包括多晶矽（聚矽）。遮罩結構134可以包括含氧層及含氮層。在一些實施方式中，犧牲閘極電極層132及遮罩結構134透過各種製程（例如層沈積，例如CVD （包括LPCVD及PECVD兩者）、PVD、ALD、熱氧化、電子束蒸發或其他合適的沈積技術或者它們的組合）形成。
犧牲閘極堆疊128可以首先透過沈積犧牲閘極介電層130、犧牲閘極電極層132及遮罩結構134的毯覆層，之後透過圖案化及蝕刻製程來形成。例如，圖案化製程包括微影製程（例如，微影術或電子束微影），微影製程可以進一步包括光阻塗覆（ 例如，旋塗）、軟烘烤、遮罩對準、暴露、暴露後烘烤、光阻顯影、漂洗、乾燥（例如，自旋乾燥及／或硬烘烤）、其他合適的微影技術及／或它們的組合。在一些實施方式中，蝕刻製程可以進一步包括以包括乾式蝕刻（例如反應性離子蝕刻(RIE)）、濕蝕刻、其他蝕刻方法及／或它們的組合。透過對犧牲閘極堆疊128進行圖案化，鰭108a-108c、110a-110c部分地暴露在犧牲閘極堆疊128的相對側上。如第2B圖所示，形成兩個犧牲閘極堆疊128，這是出於說明性目的且並非旨在限制超出申請專利範圍中具體敘述的內容。可以理解，可以形成任何數量的犧牲閘極堆疊128。
第3A圖至第8A圖是根據一些實施方式之製造第2B圖的沿線A-A截取的半導體裝置結構100的各個階段之橫截面側視圖。第3B圖至第8B圖是根據一些實施方式之製造第2B圖的沿線B-B截取的半導體裝置結構100的各個階段之橫截面側視圖。如第3A圖所示，在犧牲閘極堆疊128及第一半導體層104的暴露部分上形成隔離物140。在一些實施方式中，間隔物140包括第一層142及第二層144，如第3A圖所示。第一層142及第二層144可以保形地沈積在半導體裝置結構100的暴露表面上。可以透過ALD製程形成保形的第一層142及第二層144。第一層142及第二層144可以由介電材料（例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN及／或它們的組合）製成。在一些實施方式中，第一層142及第二層144包括不同的材料。在一些實施方式中，間隔物140包括一個層。在一些實施方式中，間隔物140包括多於兩層。如第3B圖所示，間隔物140亦形成在第二半導體層106及介電特徵結構104a-104e的暴露部分上。
如第4A圖及第4B圖所示，使用例如反應性離子蝕刻(RIE)在間隔物140上執行各向異性蝕刻。在各向異性蝕刻製程期間，從水平表面（例如犧牲閘極堆疊128的頂部、鰭108a-鰭c、110a-110c的頂部及介電特徵結構114a-114e的頂部）移除大部分的間隔物140，從而留下垂直表面（例如犧牲閘極堆疊128的側壁、鰭108a-108c、110a-110c的側壁及介電特徵結構114a-114e的側壁）上的間隔物140。
如第5B圖所示，在PMOS區域102P上與介電特徵結構114e上形成遮罩150，遮罩150可以將NMOS區域102N與另一個PMOS區域102P （未示出）分離。犧牲襯墊（未示出）可以形成在PMOS區域102P及介電特徵結構114e上，且遮罩150形成在犧牲襯墊上。遮罩150可以是圖案化光阻層。設置在NMOS區域102N中的材料未經遮罩150覆蓋且經暴露。接下來，使未經犧牲閘極堆疊128及遮罩150覆蓋的暴露材料，例如鰭108a-108c的暴露部分、介電特徵結構114d及設置在鰭108a-108c及介電特徵結構114d的側壁上的間隔物140凹陷以形成開口135，如第5A圖及第5B圖所示。如第5B圖所示，經犧牲閘極堆疊128覆蓋的鰭108a-108c以虛線示出。材料的凹陷可以透過乾式蝕刻、濕蝕刻或它們的組合執行。在一些實施方式中，可以使用蝕刻劑（例如氫氧化四甲基銨（TMAH）、CF 4、CHF 3、O 2、H 3、CH 4、Ar、Ch 3F、HBr、He或它們的組合）來使材料凹陷。例如，例如CH 4加Ar、Ch 3F加O 2加CH 4或HBr加He的組合可用來使材料凹陷。選擇蝕刻劑以使得不同材料具有不同蝕刻速度。舉例而言，可以透過蝕刻劑使鰭108a-108c的半導體材料的蝕刻具有第一蝕刻速度，可以透過蝕刻劑使間隔物140的蝕刻具有第二蝕刻速度，且可以透過蝕刻劑使介電特徵結構114d的蝕刻具有第三蝕刻速度。在間隔物140及介電特徵結構114d各自包括不同材料的實施方式中，第二蝕刻速度及第三蝕刻速度可以是不同材料的平均蝕刻速度。在一些實施方式中，第一蝕刻速度快於第二蝕刻速度，第二蝕刻速度快於第三蝕刻速度。因此，鰭108a-108c的第一半導體層104中的每一者具有第一高度H1，每個間隔物層140具有大於第一高度H1的第二高度H2，且介電特徵結構114d具有大於第二高度H2的第三高度H3。在一些實施方式中，移除每個鰭108a-108c的第一半導體層104，且高度H1實質上不存在。在一些實施方式中，高度H1實質上大於高度H2且實質上小於高度H3。在透過蝕刻製程使材料凹陷之後，可以執行清洗製程。清洗製程可以使用例如HF、高溫過氧化硫混合物（high temperature sulfuric peroxide mixture；HTSPM）及氨水加過氧化氫的溶液。
如第6A圖及第6B圖所示，形成S／D磊晶特徵結構152。在一些實施方式中，每個S／D磊晶特徵結構152可以包括用於NMOS裝置的一或多層Si、SiP、SiC或SiCP。在一些實施方式中，每個S／D磊晶特徵結構152包括二或更多層Si、SiP、SiC或SiCP，且每一層具有不同矽濃度。每個S／D磊晶特徵結構152可以包括N型摻雜劑，例如磷（P）、砷（As）或其他合適的N型摻雜劑。可以透過任何合適的方法形成S／D磊晶特徵結構152，任何合適的方法例如為CVD、CVD磊晶、MBE或其他合適的方法。如第6A圖及第6B圖所示，可以在鰭108a-108c的第一半導體層104的剩餘部分上每個犧牲閘極堆疊128的兩側上形成S／D磊晶特徵結構152。在一些實施方式中，完全移除第一半導體層104的在每個犧牲閘極堆疊128的兩側上的部分，且S／D磊晶特徵結構152形成在鰭108a-108c的P井區域103P上。S／D磊晶特徵結構152可以各自在高於第一半導體層104的頂表面的水平處具有頂表面，如第6A圖所示。
在一些實施方式中，形成在鰭108b及108c的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152合併，如第6B圖所示，且形成在鰭108a的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152由具有高度H3的介電特徵結構114d與形成在鰭108b的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152分離。相鄰鰭108a-108c之間的距離及介電特徵結構114d的位置確定相鄰S／D磊晶特徵結構152是否合併。例如，鰭108a與鰭108b之間的距離足夠大以用於將介電特徵結構114d放置在鰭108a與鰭108b之間。因此，因為介電特徵結構114d位於兩個S／D磊晶特徵結構152之間，所以形成在鰭108a的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152不與形成在鰭108b的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152合併。鰭108b與鰭108c之間的距離較小，且不存在位於鰭108b與鰭108c之間以將形成在鰭108b及鰭108c的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152分離的介電特徵結構。因此，如第6B圖所示，形成在鰭108b、108c的第一半導體層104的剩餘部分上的S／D磊晶特徵結構152合併。
如第7A圖及第7B圖所示，移除形成在PMOS區域102P上的遮罩150以暴露鰭110a-110c （第6B圖）及介電特徵結構114b （第6B圖），且遮罩150形成在NMOS區域102N上及介電特徵結構114a、114c、114e上。接下來，使未經犧牲閘極堆疊128及遮罩150覆蓋的暴露材料，例如鰭110a-110c的暴露部分、介電特徵結構114b及設置在鰭110a-110c及介電特徵結構114b的側壁上的間隔物140凹陷，如第7A圖及第7B圖所示。可以透過第5A圖及第5B圖中描述的相同製程來執行材料的凹陷。在一些實施方式中，製程是利用以不同速度使不同材料凹陷的蝕刻劑的濕蝕刻製程或乾式蝕刻製程。例如，鰭110a-110c的半導體材料可以透過蝕刻劑具有第一蝕刻速度，間隔物140可以透過蝕刻劑具有第二蝕刻速度，且介電特徵結構114b可以透過蝕刻劑具有第三蝕刻速度。在間隔物140及介電特徵結構114b各自包括不同材料的實施方式中，第二蝕刻速度及第三蝕刻速度可以是不同材料的平均蝕刻速度。在一些實施方式中，第一蝕刻速度快於第二蝕刻速度，第二蝕刻速度快於第三蝕刻速度。因此，鰭110a-110c的第二半導體層106中的每一者具有第四高度H4，每個間隔物層140具有大於第四高度H4的第五高度H5，且介電特徵結構114b具有大於第五高度H5的第六高度H6。在一些實施方式中，移除每個鰭110a-110c的第二半導體層106，且高度H4實質上不存在。在一些實施方式中，高度H4實質上大於高度H5且實質上小於高度H6。在一些實施方式中，第四高度H4大於或等於第一半導體層104的第一高度H1 （第5B圖），第五高度H5大於或等於間隔物140的第二高度H2 （第5B圖），且第六高度H6大於或等於介電特徵結構114d的第三高度H3。
如第7A圖及第7B圖所示，形成S／D磊晶特徵結構154。在一些實施方式中，每個S／D磊晶特徵結構154可以包括用於PMOS裝置的一或多層Si、SiGe或Ge。在一些實施方式中，每個S／D磊晶特徵結構154包括二或更多層Si、SiGe或Ge，且每一層具有不同矽或鍺濃度。每個S／D磊晶特徵結構154可以包括P型摻雜劑例如硼（B）或其他合適的P型摻雜劑。S／D磊晶特徵結構154可以透過任何合適的方法形成，任何合適的方法例如CVD、CVD磊晶、MBE或其他合適的方法。如第7A圖及第7B圖所示，可以在鰭110a-110c的第二半導體層106的剩餘部分上每個犧牲閘極堆疊128的兩側上形成S／D磊晶特徵結構154。在一些實施方式中，完全移除第二半導體層106的在每個犧牲閘極堆疊128的兩側上的部分，且S／D磊晶特徵結構154形成在鰭110a-110c的N井區域103N上。
在一些實施方式中，如第7B圖所示，形成在鰭110b及110c的第二半導體層106的剩餘部分上的S／D磊晶特徵結構154合併，且形成在鰭110a的第二半導體層106的剩餘部分上的S／D磊晶特徵結構154由具有高度H6的介電特徵結構114b與形成在鰭110b的第二半導體層106的剩餘部分上的S／D磊晶特徵結構154分離。在一些實施方式中，介電特徵結構114b的高度H6實質上大於介電特徵結構114d的高度H3，以便防止S／D磊晶特徵結構154無意地合併。與S／D磊晶特徵結構152相比，S／D磊晶特徵結構154由於S／D磊晶特徵結構154的材料的晶體結構而具有更大的側向尺寸。在一些實施方式中，如果介電特徵結構114b的高度H6與介電特徵結構114d的高度H3實質上相等，則形成在鰭110a上的S／D磊晶特徵結構154可能無意地與形成在鰭110b上的S／D磊晶特徵結構154合併。
相鄰鰭110a-110c之間的距離及介電特徵結構114b的位置確定相鄰S／D磊晶特徵結構154是否合併。例如，鰭110a與鰭110b之間的距離足夠大以用於將介電特徵結構114b放置在鰭110a與鰭110b之間。因此，因為具有高度H6的介電特徵結構114b位於兩個S／D磊晶特徵結構154之間，所以形成在鰭110a上的S／D磊晶特徵結構154不與形成在鰭110b上的S／D磊晶特徵結構154合併。鰭110b與鰭110c之間的距離較小，且不存在位於鰭110b與鰭110c之間以將形成在鰭110b及鰭110c上的S／D磊晶特徵結構154分離的介電特徵結構。因此，如第7B圖所示，形成在鰭110b、110c上的S／D磊晶特徵結構154合併。
如第8A圖及第8B圖所示，可以在S／D磊晶特徵結構152、154及介電特徵結構114a-114e上形成接觸蝕刻終止層（contact etch stop layer；CESL）160。CESL 160可以包括含氧材料或含氮材料，例如氮化矽、碳氮化矽、氮氧化矽、氮化碳、氧化矽、碳氧化矽等或它們的組合。CESL 160可以透過CVD、PECVD、ALD或任何適當的沈積技術形成。在一些實施方式中，CESL 160是透過ALD製程形成的保形層。層間介電層（interlayer dielectric；ILD） 162可以形成在CESL 160上。ILD層162可以包括四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽（例如硼磷矽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（boron doped silicon glass；BSG））及／或其他合適的介電材料。ILD層162可以由PECVD製程或其他合適的沈積技術來沈積。在一些實施方式中，在形成ILD層162之後，半導體裝置結構100可經受熱處理以使ILD層162退火。
第9圖是根據一些實施方式之製造第2B圖的沿線A-A截取的半導體裝置結構的各個階段之一的橫截面側視圖。如第9圖所示，執行平坦化製程以暴露犧牲閘極電極層132。平坦化製程可以是任何合適的製程，例如CMP製程。平坦化製程移除設置在犧牲閘極堆疊128上的ILD層162及CESL 160的部分。平坦化製程還可以移除遮罩結構134 （第8A圖）。
第10A圖至第10B圖是根據一些實施方式之製造第2B圖的分別沿線A-A、線C-C截取的半導體裝置結構100的各個階段之一的橫截面側視圖。如第10A圖所示，犧牲閘極電極層132 （第9圖）及犧牲閘極介電層130 （第9圖）可以經移除並用閘極介電層166及閘極電極層168代替。可以透過一或多種蝕刻製程（例如乾式蝕刻製程、濕蝕刻製程或它們的組合）移除犧牲閘極電極層132及犧牲閘極介電層130。一或多個蝕刻製程選擇性地移除犧牲閘極電極層132及犧牲閘極介電層130，而實質上不會影響ILD層162。閘極介電層166可以包括一或多個介電層，且可以包括與犧牲閘極介電層130相同的一種或多種材料。在一些實施方式中，可以透過一或多種ALD製程或其他合適的製程沈積閘極介電層166。閘極電極層168包括一或多層導電材料，例如聚矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及／或它們的組合。閘極電極層168可以透過PVD、CVD、ALD、電鍍或其他合適的方法形成。閘極電極層168可以凹陷到低於ILD層162的頂表面的水平，且可以在每個閘極電極層168上形成自對準接觸（self-aligned contact；SAC）層（未示出）。
在一些實施方式中，在移除犧牲閘極電極層132及犧牲閘極介電層130之後，但是在形成閘極介電層166及閘極電極層168之前，移除高K介電材料120（第1G圖）的暴露部分，如第10B圖所示。高K介電材料120的部分的移除可以透過任何合適的蝕刻製程（例如乾式蝕刻製程、濕蝕刻製程或它們的組合）執行。一些蝕刻製程可以是選擇性的，因此ILD層162、第一半導體層104及第二半導體層106實質上不受影響。如第10B圖所示，閘極介電層166形成在第一半導體層104、第二半導體層106、襯墊116及低K介電材料118上。閘極電極層168形成在閘極介電層166上。在一些實施方式中，高K介電材料120 （第1G圖）的位於通道區域中的部分經移除，因此一個閘極電極層168可以連接多個通道（即，第一半導體層104及第二半導體層106）。在一些實施方式中，高K介電材料120的一些或全部部分未經移除，且閘極電極層168由高K介電材料120的部分分離。
如第11A圖及第11B圖所示，設置在一個閘極電極層168的一側上的ILD層162及CESL 160經移除，從而暴露S／D磊晶特徵結構152、154及介電特徵結構114b-114d。介電特徵結構114a、114e可以仍然由ILD層162覆蓋。在一些實施方式中，移除設置在閘極電極層168的兩側上的ILD層162及CESL 160。接下來，如第12B圖所示，使介電特徵結構114b-114d凹陷。114b-114d的凹陷可以利用以不同速度使不同材料凹陷的蝕刻劑。例如，高K介電材料120 （第11B圖）及間隔物140可以透過蝕刻劑具有第一蝕刻速度，襯墊116及低K介電材料118可以透過蝕刻劑具有第二蝕刻速度，且S／D磊晶特徵結構152、154可以透過蝕刻劑具有第三蝕刻速度。在一些實施方式中，第一蝕刻速度快於第二蝕刻速度，第二蝕刻速度快於第三蝕刻速度。因此，介電特徵結構114c的高K介電材料120 （第11B圖）經移除，且使介電特徵結構114b，114d及S／D磊晶特徵結構152、154凹陷，如第12A圖及第12B圖所示。在凹陷製程之後，介電特徵結構114d具有小於高度H3的高度H7，介電特徵結構114b具有小於高度H6的高度H8，且介電特徵結構114c具有高度H9。在一些實施方式中，將PMOS區域與NMOS區域分離的介電特徵結構114c具有大於將PMOS區域內的S／D磊晶特徵結構154分離的介電特徵結構114b的高度H8的高度H9，且高度H8大於將NMOS區域內的S／D磊晶特徵結構152分離的介電特徵結構114d的高度H7。在一些實施方式中，高度H9大於高度H7或高度H8約5%至約30%。例如，高度H9可以在約100 nm至約300 nm，例如約60 nm至約180 nm的範圍內，且高度H7或高度H8可以在約70 nm至約240 nm，例如約50 nm至約150 nm的範圍內。在一些實施方式中，高度H8大於高度H7約0%至約80%。
使介電特徵結構114b-114d凹陷以允許隨後形成在S／D磊晶特徵結構152、154上方的導電特徵結構172 （第13A圖及第13B圖）與S／D磊晶特徵結構152、154具有更大接觸面積，這導致接觸電阻減小。介電特徵結構114d防止設置在NMOS區域102N中的S／D磊晶特徵結構152合併，且介電特徵結構114b防止設置在PMOS區域102P中的S／D磊晶特徵結構154合併。因此，如果高度H7或高度H8小於約70 nm，則相鄰S／D磊晶特徵結構152或154可以合併。另一方面，如果高度H7或高度H8大於約240 nm，則導電特徵結構172可與S／D磊晶特徵結構152、154不具有足夠的接觸面積以實現接觸電阻減小。
如第12A圖及第12B圖所示，S／D磊晶特徵結構152、154可以由於介電特徵結構114c凹陷而凹陷。在一些實施方式中，使單個S／D磊晶特徵結構154的體積的約40%至約70%凹陷，且使合併的S／D磊晶特徵結構154的體積的約30%至約50%凹陷。在一些實施方式中，使S／D磊晶特徵結構152的體積的約50%至約80%凹陷，且使合併的S／D磊晶特徵結構152的體積的約40%至約70%凹陷。單個凹陷的S／D磊晶特徵結構152、154可以各自具有在約20 nm至約50 nm範圍內的寬度及在約20 nm至約40 nm範圍內的高度。合併的S／D磊晶特徵結構152可以具有在約40 nm至約80 nm範圍內的寬度及在約50 nm至約70 nm範圍內的高度。合併的S／D磊晶特徵結構154可以具有在約40 nm至約80 nm範圍內的寬度及在約30 nm至約50 nm範圍內的高度。
如第13A圖及第13B圖所示，導電特徵結構172形成在S／D磊晶特徵結構152、154及介電特徵結構114a-114e上方。導電特徵結構172可以包括導電材料，例如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN與TaN中的一或多種。導電特徵結構172可以透過任何合適的製程形成，任何合適的製程例如PVD、CVD、ALD、電鍍或其他合適的方法。如第13A圖及第13B圖所示，導電特徵結構172可以包括設置在S／D磊晶特徵結構152、154及介電特徵結構114a-114e上方的連續材料。可以在每個S／D磊晶特徵結構152、154與導電特徵結構172之間形成矽化物層170。矽化物層170亦可以形成在每個介電特徵結構114b，114c，114d與導電特徵結構172之間。矽化物層170可以包括WSi、CoSi、NiSi、TiSi、MoSi或TaSi中的一或多種。在一些實施方式中，與矽化物層170的設置在介電特徵結構114b、114c、114d與導電特徵結構172之間的部分相比，矽化物層170的設置在S／D磊晶特徵結構152、154與導電特徵結構172之間的部分可以具有相同或不同組成。在一些實施方式中，矽化物層170的形成在介電特徵結構114b、114c、114d與導電特徵結構172之間的部分所具有的厚度小於矽化物層170的形成在S／D磊晶特徵結構152、154與導電特徵結構172之間的部分的厚度。
第14圖是根據一些實施方式之製造第2B圖的沿線B-B截取的半導體裝置結構100的階段的橫截面側視圖。第14圖所示的半導體裝置結構100可以是第13B圖所示的半導體裝置結構100的替代實施方式。如第14圖所示，每個介電特徵結構114a-114e包括第一介電材料174、第二介電材料176及第三介電材料178。在一些實施方式中，第一介電材料174、第二介電材料176及第三介電材料178包括具有不同量的氮含量的氮化矽。例如，第一介電材料174包含第一原子%氮，第二介電材料176包含大於第一原子%氮的第二原子%氮，且第三介電材料178包含大於第二原子%氮的第三原子%氮。在一些實施方式中，NMOS區域102N中的鰭108a-108c淺於PMOS區域102P中的鰭110a-110c。換句話說，PMOS區域102P中的鰭110a-110c更深地延伸到基板102中。鰭108a-108c及110a-110c的不同深度可以在第1C圖中描述的製程期間形成。例如，鰭108a-108c及鰭110a-110c可以在不同時間處形成，因此可以具有不同深度。如第14圖所示，由於執行一或多種蝕刻製程以使介電特徵結構114a-114e的高度凹陷，介電特徵結構114a-114e可以具有凸形及凹形頂表面。
本揭露提供半導體裝置結構100，包括在S／D磊晶特徵結構152、154之間的介電特徵結構114b-114d及設置在S／D磊晶特徵結構152、154及介電特徵結構114b-114d上方的導電特徵結構172。介電特徵結構114b-114d凹陷至各種高度以便防止相鄰S／D磊晶特徵結構152、154意外地合併，同時允許導電特徵結構172在S／D磊晶特徵結構152、154上方具有更大接觸面積。一些實施方式可以實現優點。例如，導電特徵結構172在S／D磊晶特徵結構152、154上方的增大的接觸面積減小了接觸電阻。
一個實施方式是一種半導體裝置結構。半導體裝置結構包括：一第一源極／汲極磊晶特徵結構，設置在一NMOS區域中；一第二源極／汲極磊晶特徵結構，設置在NMOS區域中；一第一介電特徵結構，設置在第一源極／汲極磊晶特徵結構與第二源極／汲極磊晶特徵結構之間；一第三源極／汲極磊晶特徵結構，設置在一PMOS區域中；一第二介電特徵結構，設置在第二源極／汲極磊晶特徵結構與第三源極／汲極磊晶特徵結構之間；及一導電特徵結構，設置在第一源極／汲極磊晶特徵結構、第二源極／汲極磊晶特徵結構、與第三源極／汲極磊晶特徵結構、第一介電特徵結構與第二介電特徵結構上方。
另一個實施方式是一種半導體裝置結構。半導體裝置結構包括：一第一源極／汲極磊晶特徵結構，設置在一NMOS區域中；一第二源極／汲極磊晶特徵結構，設置在NMOS區域中；及一第一介電特徵結構，設置在第一源極／汲極磊晶特徵結構與第二源極／汲極磊晶特徵結構之間。第一介電特徵結構具有一第一高度。半導體裝置結構進一步包括：一第三源極／汲極磊晶特徵結構，設置在一PMOS區域中；及一第二介電特徵結構，設置在第二源極／汲極磊晶特徵結構與第三源極／汲極磊晶特徵結構之間。第二介電特徵結構具有實質上大於第一高度的一第二高度。半導體裝置結構進一步包括：一第四源極／汲極磊晶特徵結構，設置在PMOS區域中；及一第三介電特徵結構，設置在第三源極／汲極磊晶特徵結構與第四源極／汲極磊晶特徵結構之間。第三介電特徵結構具有實質上小於第二高度且實質上大於第一高度的一第三高度。
另一個實施方式是一種方法。方法包括以下步驟：在一NMOS區域中形成第一半導體鰭、第二半導體鰭及第三半導體鰭，並在一PMOS區域中形成第四半導體鰭、第五半導體鰭及第六半導體鰭；在第一半導體鰭與第二半導體鰭之間形成一第一介電特徵結構，在第三半導體鰭與第四半導體鰭之間形成一第二介電特徵結構，並在第五半導體鰭與第六半導體鰭之間形成一第三介電特徵結構；使第一半導體鰭、第二半導體鰭與第三半導體鰭及第一介電特徵結構凹陷；在凹陷的第一半導體鰭上形成一第一源極／汲極磊晶特徵結構，在凹陷的第二半導體鰭上形成一第二源極／汲極磊晶特徵結構，並在凹陷的第三半導體鰭上形成一第三源極／汲極磊晶特徵結構；使第四半導體鰭、第五半導體鰭與第六半導體鰭及第三介電特徵結構凹陷；在凹陷的第四半導體鰭上形成一第四源極／汲極磊晶特徵結構，在凹陷的第五半導體鰭上形成一第五源極／汲極磊晶特徵結構，並在凹陷的第六半導體鰭上形成一第六源極／汲極磊晶特徵結構；在第一源極／汲極磊晶特徵結構、第二源極／汲極磊晶特徵結構、第三源極／汲極磊晶特徵結構、第四源極／汲極磊晶特徵結構、第五源極／汲極磊晶特徵結構與第六源極／汲極磊晶特徵結構及第一介電特徵結構、第二介電特徵結構與第三介電特徵結構上方形成一層間介電層；移除層間介電層的一部分以暴露第一源極／汲極磊晶特徵結構、第二源極／汲極磊晶特徵結構、第三源極／汲極磊晶特徵結構、第四源極／汲極磊晶特徵結構、第五源極／汲極磊晶特徵結構與第六源極／汲極磊晶特徵結構及第一介電特徵結構、第二介電特徵結構與第三介電特徵結構；使第一源極／汲極磊晶特徵結構、第二源極／汲極磊晶特徵結構、第三源極／汲極磊晶特徵結構、第四源極／汲極磊晶特徵結構、第五源極／汲極磊晶特徵結構與第六源極／汲極磊晶特徵結構及第一介電特徵結構、第二介電特徵結構與第三介電特徵結構凹陷；及在第一源極／汲極磊晶特徵結構、第二源極／汲極磊晶特徵結構、第三源極／汲極磊晶特徵結構、第四源極／汲極磊晶特徵結構、第五源極／汲極磊晶特徵結構與第六源極／汲極磊晶特徵結構及第一介電特徵結構、第二介電特徵結構與第三介電特徵結構上方形成一導電特徵結構。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施方式之相同目的及／或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且在不背離本揭露的精神及範疇的情況下，它們可在本文中進行各種變化、取代及更改。
100:半導體裝置結構 102:基板 102N:N型金屬氧化物半導體區域 102P:P型金屬氧化物半導體區域 103N:N井區域 103P:P井區域 104:第一半導體層 106:第二半導體層 108a,108b,108c,110a,110b,110c:鰭 112:絕緣材料 114a,114b,114c,114d,114e:介電特徵結構 116:襯墊 118:低K介電材料 120:高K介電材料 122:介電材料 128:犧牲閘極堆疊 130:犧牲閘極介電層 132:犧牲閘極電極層 134:遮罩結構 135:開口 140:間隔物 142:第一層 144:第二層 150:遮罩 152,154:S／D磊晶特徵結構 160:接觸蝕刻終止層 162:層間介電層 166:閘極介電層 168:閘極電極層 170:矽化物層 172:導電特徵 174:第一介電材料 176:第二介電材料 178:第三介電材料
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵件未按比例繪製。事實上，出於論述清楚之目的，可任意增大或減小各種特徵件的尺寸。 第1A圖至第1G圖是根據一些實施方式之製造半導體裝置結構的各個階段的橫截面側視圖。 第2A圖及第2B圖是根據一些實施方式之製造半導體裝置結構的各個階段的透視圖。 第3A圖至第8A圖是根據一些實施方式之製造第2B圖的沿線A-A截取的半導體裝置結構的各個階段的橫截面側視圖。 第3B圖至第8B圖是根據一些實施方式之製造第2B圖的沿線B-B截取的半導體裝置結構的各個階段的橫截面側視圖。 第9圖是根據一些實施方式之製造第2B圖的沿線A-A截取的半導體裝置結構的各個階段之一的橫截面側視圖。 第10A圖是根據一些實施方式之製造第2B圖的沿線A-A截取的半導體裝置結構的各個階段之一的橫截面側視圖。 第10B圖是根據一些實施方式之製造第2B圖的沿線C-C截取的半導體裝置結構的各個階段之一的橫截面側視圖。 第11A圖至第13A圖是根據一些實施方式之製造第2B圖的沿線A-A截取的半導體裝置結構的各個階段的橫截面側視圖。 第11B圖至第13B圖是根據一些實施方式之製造第2B圖的沿線B-B截取的半導體裝置結構的各個階段的橫截面側視圖。 第14圖是根據一些實施方式之製造第2B圖的沿線B-B截取的半導體裝置結構的階段的橫截面側視圖。
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100:半導體裝置結構
102:基板
102N:N型金屬氧化物半導體區域
102P:P型金屬氧化物半導體區域
103N:N井區域
103P:P井區域
104:第一半導體層
106:第二半導體層
108a,108b,108c,110a,110b,110c:鰭
112:絕緣材料
114a,114b,114c,114d,114e:介電特徵結構
116:襯墊
118:低K介電材料
152,154:S/D磊晶特徵結構
162:層間介電層
170:矽化物層
172:導電特徵結構

Claims (20)

  1. 一種半導體裝置結構，包含： 一第一源極／汲極磊晶特徵結構，設置在一NMOS區域中； 一第二源極／汲極磊晶特徵結構，設置在該NMOS區域中； 一第一介電特徵結構，設置在該第一源極／汲極磊晶特徵結構與該第二源極／汲極磊晶特徵結構之間； 一第三源極／汲極磊晶特徵結構，設置在一PMOS區域中； 一第二介電特徵結構，設置在該第二源極／汲極磊晶特徵結構與該第三源極／汲極磊晶特徵結構之間；以及 一導電特徵結構，設置在該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構與該第一介電特徵結構、該第二介電特徵結構上方。
  2. 如請求項1所述之半導體裝置結構，進一步包含一第四源極／汲極磊晶特徵結構，該第四源極／汲極磊晶特徵結構設置在該NMOS區域中並位於該第二源極／汲極磊晶特徵結構與該第二介電特徵結構之間，其中該第四源極／汲極磊晶特徵結構與該第二源極／汲極磊晶特徵結構合併。
  3. 如請求項2所述之半導體裝置結構，進一步包含一第五源極／汲極磊晶特徵結構，該第五源極／汲極磊晶特徵結構設置在該PMOS區域中。
  4. 如請求項3所述之半導體裝置結構，進一步包含一第三介電特徵結構，該第三介電特徵結構設置在該第三源極／汲極磊晶特徵結構與該第五源極／汲極磊晶特徵結構之間。
  5. 如請求項4所述之半導體裝置結構，進一步包含一第六源極／汲極磊晶特徵結構，該第六源極／汲極磊晶特徵結構設置在該PMOS區域中該第三源極／汲極磊晶特徵結構與該第三介電特徵結構之間，其中該第六源極／汲極磊晶特徵結構與該第三源極／汲極磊晶特徵結構合併。
  6. 如請求項5所述之半導體裝置結構，其中該導電特徵結構設置在該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構與該第三介電特徵結構上方。
  7. 如請求項6所述之半導體裝置結構，進一步包含一矽化物層，該矽化物層具有第一部分及第二部分，其中該些第一部分設置在該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構與該第六源極／汲極磊晶特徵結構中的每一者與該導電特徵結構之間，且該些第二部分設置在該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構中的每一者與該導電特徵結構之間。
  8. 如請求項7所述之半導體裝置結構，其中該矽化物層的該些第一部分的一組成不同於該矽化物層的該些第二部分的一組成。
  9. 一種半導體裝置結構，包含： 一第一源極／汲極磊晶特徵結構，設置在一NMOS區域中； 一第二源極／汲極磊晶特徵結構，設置在該NMOS區域中； 一第一介電特徵結構，設置在該第一源極／汲極磊晶特徵結構與該第二源極／汲極磊晶特徵結構之間，其中該第一介電特徵結構具有一第一高度； 一第三源極／汲極磊晶特徵結構，設置在一PMOS區域中； 一第二介電特徵結構，設置在該第二源極／汲極磊晶特徵結構與該第三源極／汲極磊晶特徵結構之間，其中該第二介電特徵結構具有實質上大於該第一高度的一第二高度； 一第四源極／汲極磊晶特徵結構，置在該PMOS區域中；以及 一第三介電特徵結構，設置在該第三源極／汲極磊晶特徵結構與該第四源極／汲極磊晶特徵結構之間，其中該第三介電特徵結構具有實質上小於該第二高度且實質上大於該第一高度的一第三高度。
  10. 如請求項9所述之半導體裝置結構，其中該第一介電特徵結構、該第二介電特徵結構及該第三介電特徵結構各自包含一襯墊及設置在該襯墊上的一低介電常數介電材料。
  11. 如請求項9所述之半導體裝置結構，進一步包含一第五源極／汲極磊晶特徵結構，該第五源極／汲極磊晶特徵結構設置在該NMOS區域中並位於該第二源極／汲極磊晶特徵結構與該第二介電特徵結構之間，其中該第五源極／汲極磊晶特徵結構與該第二源極／汲極磊晶特徵結構合併。
  12. 如請求項11所述之半導體裝置結構，進一步包含一第六源極／汲極磊晶特徵結構，該第六源極／汲極磊晶特徵結構設置在該PMOS區域中並位於該第三源極／汲極磊晶特徵結構與該第三介電特徵結構之間，其中該第六源極／汲極磊晶特徵結構與該第三源極／汲極磊晶特徵結構合併。
  13. 如請求項9所述之半導體裝置結構，進一步包含與該第一源極／汲極磊晶特徵結構接觸的一第一半導體層以及與該第三源極／汲極磊晶特徵結構接觸的一第二半導體層。
  14. 如請求項13所述之半導體裝置結構，進一步包含一閘極電極層，該閘極電極層設置在該第一半導體層上方。
  15. 如請求項14所述之半導體裝置結構，其中該閘極電極層設置在該第二半導體層上方。
  16. 一種用於形成一半導體裝置結構之方法，包含以下步驟： 形成第一半導體鰭、第二半導體鰭、第三半導體鰭於一NMOS區域中，並形成第四半導體鰭、第五半導體鰭、第六半導體鰭於一PMOS區域中； 形成一第一介電特徵結構於該第一半導體鰭與該第二半導體鰭之間，形成一第二介電特徵結構於該第三半導體鰭與該第四半導體鰭之間，並形成一第三介電特徵結構於該第五半導體鰭與該第六半導體鰭之間； 使該第一半導體鰭、該第二半導體鰭、該第三半導體鰭與該第一介電特徵結構凹陷； 形成一第一源極／汲極磊晶特徵結構於該凹陷的第一半導體鰭上，形成一第二源極／汲極磊晶特徵結構於該凹陷的第二半導體鰭上，並形成一第三源極／汲極磊晶特徵結構於該凹陷的第三半導體鰭上； 使該第四半導體鰭、該第五半導體鰭、該第六半導體鰭與該第三介電特徵結構凹陷； 形成一第四源極／汲極磊晶特徵結構於該凹陷的第四半導體鰭上，形成一第五源極／汲極磊晶特徵結構於該凹陷的第五半導體鰭上，並形成一第六源極／汲極磊晶特徵結構於該凹陷的第六半導體鰭上； 形成一層間介電層於該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構上方； 移除該層間介電層的一部分以暴露該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構； 使該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構凹陷；以及 形成一導電特徵結構於該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構上方。
  17. 如請求項16所述之方法，進一步包含形成一犧牲閘極堆疊於該第一半導體鰭、該第二半導體鰭、該第三半導體鰭、該第四半導體鰭、該第五半導體鰭、該第六半導體鰭與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構的部分上方。
  18. 如請求項17所述之方法，進一步包含移除該犧牲閘極堆疊，以及形成一閘極介電層及一閘極電極層於該第一半導體鰭、該第二半導體鰭、該第三半導體鰭、該第四半導體鰭、該第五半導體鰭、該第六半導體鰭與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構之該些部分上方。
  19. 如請求項18所述之方法，進一步包含形成一接觸蝕刻終止層於該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構上方，其中該層間介電層形成在該接觸蝕刻終止層上。
  20. 如請求項19所述之方法，進一步包含形成一矽化物層於該第一源極／汲極磊晶特徵結構、該第二源極／汲極磊晶特徵結構、該第三源極／汲極磊晶特徵結構、該第四源極／汲極磊晶特徵結構、該第五源極／汲極磊晶特徵結構、該第六源極／汲極磊晶特徵結構上與該第一介電特徵結構、該第二介電特徵結構、該第三介電特徵結構上，其中該導電特徵結構形成在各該矽化物層上。
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