TW202405948A - 半導體裝置結構及其形成方法 - Google Patents

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Abstract

提供半導體裝置結構及其形成方法。半導體裝置結構包括第一組半導體層與第一閘極電極層。第一組半導體層設置在基板之上，包括複數個垂直排列的第一半導體層。第一閘極電極層圍繞第一組半導體層中的每個第一半導體層。第一閘極電極層包括設置在相鄰第一半導體層之間的一或多個第一功函數金屬層、以及設置於第一功函數金屬層的兩側上的二個第一導電層。第一導電層包括不同於第一功函數金屬層的材料。第一閘極電極層更包括設置於第一導電層上的第二導電層，且第二導電層與第一導電層包括相同的材料。

Description

半導體裝置結構及其形成方法
本揭露實施例是關於半導體裝置結構及其形成方法，特別是關於經改良的半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了指數級增長。IC材料及設計方面的技術進步產生了多世代的IC，其中每一世代都具有比上一世代更小、更複雜的電路。在IC演進製程中，功能密度(亦即，每個晶片面積的互連裝置數量)普遍增加，且減少幾何尺寸(亦即，可以使用製造製程創造的最小組件(或線))。這種按比例縮小的製程通常藉由提高生產效率及降低相關成本來提供益處。這種按比例縮小也增加了加工及製造IC的複雜性。
因此，需要改進IC的加工及製造。
一實施例之半導體裝置結構包括設置在基板之上的包括複數個垂直排列的第一半導體層的第一組半導體層(亦即，第一複數個垂直排列的半導體層(first plurality of vertically aligned semiconductor layers))、以及圍繞(surrounding)第一組半導體層中的每個第一半導體層的第一閘極電極層。第一閘極電極層包括設置在相鄰之該些第一半導體層(亦即，第一複數個垂直排列的半導體層的相鄰半導體層(adjacent semiconductor layers))之間的一或多個第一功函數金屬層(first one or more work function metal layers)、以及設置於第一功函數金屬層的兩側(opposite sides)上的二個第一導電層。第一導電層包括不同於第一功函數金屬層的材料。第一閘極電極層更包括設置於第一導電層上的第二導電層，且第二導電層與第一導電層包括相同的材料。
另一實施例之半導體裝置結構包括設置在基板之上的包括複數個第一半導體層的第一組半導體層(亦即，第一複數個半導體層)、以及複數個閘極介電層。複數個閘極介電層中的每一個閘極介電層圍繞第一組半導體層中的對應第一半導體層(corresponding semiconductor layer)，且每一個閘極介電層包括外表面(outer surface)。半導體裝置結構更包括設置在第一組半導體層的相鄰第一半導體層之間的一或多個第一功函數金屬層，且第一功函數金屬層包括從閘極介電層的外表面凹入(recessed)的邊緣表面(edge surface)。半導體裝置結構更包括設置在第一功函數金屬層的兩側上，且與第一功函數金屬層接觸的兩個第一導電層，且第一導電層與複數個閘極介電層中的閘極介電層的外表面接觸。半導體裝置結構更包括設置於第一導電層上，且與第一導電層接觸的第二導電層。
又一實施例之半導體裝置結構的形成方法包括從基板形成第一鰭片及第二鰭片。第一鰭片包括第一組半導體層(亦即，第一複數個半導體層)，且第一組半導體層包括複數個第一半導體層，且第二鰭片包括第二組半導體層(亦即，第二複數個半導體層)，且第二組半導體層包括複數個第二半導體層。所述方法更包括在第一組半導體層的相鄰第一半導體層之間沉積一或多個第一功函數金屬層；使第一功函數金屬層凹入(recessing)；在第二組半導體層的相鄰第二半導體層之間沉積一或多個第二功函數金屬層；使第二功函數金屬層凹入；選擇性地形成(selectively forming)第一導電層在第一功函數金屬層的兩側上且在第二功函數金屬層的兩側上；以及形成第二導電層在第一導電層上。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了形成其他部件在介於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複元件符號及/或字符。這種重複本身並不限定介於所討論的各種實施例及/或配置之間的關係，而是為了簡化與明確的目的。
再者，為了便於描述，本文可以使用諸如「下方(beneath)」、「之下(below)」、「較下(lower)」、「之上(above)」、「之上(over)」、「上(on)」、「頂部(top)」、「較上(upper)」及其類似用語的空間相關用語，來描述如圖式所顯示的一個元件或一個部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或在操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。
第1圖至第4圖、第5A圖、第5B圖、第6A圖至第10A圖、第6B圖至第10B圖、第11圖、第12A圖至第17A圖、第12B圖至第17B圖、第12C圖至第17C圖、第18A圖至第18H圖、第19A圖、第19B圖及第20圖顯示出了根據一些實施例的用於製造半導體裝置結構100的例示性依序製程。應當理解，對於方法的其他實施例，可以在第1圖至第4圖、第5A圖、第5B圖、第6A圖至第10A圖、第6B圖至第10B圖、第11圖、第12A圖至第17A圖、第12B圖至第17B圖、第12C圖至第17C圖、第18A圖至第18H圖、第19A圖、第19B圖及第20圖所示的製程之前、期間中及之後提供額外操作，且可以替換或消除下面描述的一些操作。操作/製程的順序可以互換。
第1圖至第4圖是根據一些實施例的製造半導體裝置結構100的各個階段的透視圖。如第1圖所示，形成半導體層104的堆疊物(stack of semiconductor layers 104)在基板101之上。基板101可以是半導體基板。在一些實施例中，基板101包括至少在基板101的表面上的結晶半導體層。基板101可以包括結晶半導體材料，諸如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、砷化鎵銻(GaAsSb)及磷化銦(InP)。在此實施例中，基板101由Si製成(made of)。在一些實施例中，基板101是絕緣體上覆矽(SOI)基板，其包括設置在兩個矽層之間的絕緣層(未顯示)。在一態樣中，絕緣層是氧化物。
基板101可以包括已經適當地摻雜有摻質(例如，p型或n型摻質)的各種區域。摻質例如是用於p型場效電晶體(p-type field effect transistor，PFET)的硼(boron)及用於n型場效電晶體(n-type field effect transistor，NFET)的磷(phosphorus)。
半導體層104的堆疊物包括第一半導體層106及第二半導體層108。第一半導體層106及第二半導體層108由具有不同蝕刻選擇比(etch selectivity)及/或氧化速率(oxidation rates)的半導體材料製成。舉例而言，第一半導體層106由Si製成，且第二半導體層108由SiGe製成。在一些實施例中，半導體層104的堆疊物包括交替的(alternaing)第一半導體層106及第二半導體層108。第一半導體層106或其部分可以形成在後續階段的半導體裝置結構100的奈米結構通道，諸如奈米片通道。半導體裝置結構100可以包括奈米結構電晶體。所用的用語奈米結構在本文中用於表示具有奈米級(nanoscale)或甚至微米級(microscal)尺寸且具有細長形狀(elongate shape)的任何材料部分，而不論此部分的剖面形狀。因此，此用語表示圓形(circular)及實質上為圓形(substantially circular)剖面的細長材料部分，以及包括例如圓柱形(cylindrical)或實質上為矩形剖面的棒形(beam)或桿形(bar-shape)的材料部分。半導體裝置結構100的奈米結構通道可以受到閘極電極層圍繞。奈米結構電晶體可稱為奈米片(nanosheet)電晶體、奈米線(nanowire)電晶體、全繞式閘極(gate-all-around，GAA)電晶體、多橋通道(multi-bridge channel，MBC)電晶體或具有圍繞通道的閘極電極層的任何電晶體。下面進一步討論使用第一半導體層106來定義半導體裝置結構100的一或多個通道。
需要注意的是，如第1圖所示的第一半導體層106的三層及第二半導體層108的三層交替佈置僅用於說明目的，並不旨在限制超出申請專利範圍中具體記載的範圍。可以理解的是，可以在半導體層104的堆疊物中形成任何數量的第一半導體層106及第二半導體層108，且層的數量取決於半導體裝置結構100的通道的預定數量。在一些實施例中，第一半導體層106的數量，亦即通道數量，在介於3及8之間。
如下文更詳細地描述，第一半導體層106可用作半導體裝置結構100的通道，且基於裝置性能考量來選擇厚度。可以最終移除第二半導體層108，且第二半導體層108用於限定半導體裝置結構100的相鄰通道之間的垂直距離，並基於裝置性能考量來選擇厚度。
藉由任何合適的沉積製程形成第一半導體層106及第二半導體層108，諸如磊晶。舉例來說，半導體層104的堆疊物的層的磊晶生長可以藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶生長製程來執行。
形成犧牲層110在半導體層104的堆疊物上。犧牲層110可以包括SiGe，且可以藉由任何合適的沉積製程形成，諸如磊晶。
第2圖是根據一些實施例的製造半導體裝置結構100的各個階段中的一階段的透視圖。如第2圖所示，形成鰭片202a及202b。在一些實施例中，每個鰭片202a、202b包括從基板101形成的基板部分102a、102b、半導體層104堆疊物的一部分及犧牲層110的一部分。可使用合適的製程製造鰭片202a、202b，所述合適的製程包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了光微影及自對準製程，其允許創造具有例如比使用單一且直接的光微影製程可獲得的間距更小的間距的圖案。舉例而言，在一實施例中，形成犧牲層在基板上方，並使用光微影製程使犧牲層圖案化。使用自對準製程在圖案化犧牲層旁邊(alongside)形成間隔物。然後移除犧牲層，然後可以使用剩餘的間隔物或心軸(mandrels)且藉由蝕刻半導體層104的堆疊物及基板101，來使鰭片202a、202b圖案化。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etch，RIE)及/或其他合適的製程。如第2圖所示，形成兩個鰭片，但鰭片的數量不限於兩個。如第5A圖所示，在一些實施例中，三個或更多個鰭片沿著X方向排列。
在一些實施例中，可以使用包括光微影及蝕刻製程的合適製程來製造鰭片202a、202b。光微影製程可以包括形成光阻層(未顯示)在犧牲層110上方、使光阻曝光為圖案、執行曝光後烘烤(post-exposure bake)製程以及使光阻顯影，以形成圖案化光阻。在一些實施例中，可以使用電子束(e-beam)光微影製程來執行使光阻圖案化，以形成圖案化光阻。然後，圖案化光阻可用於保護基板101的區域及形成在其上的層，同時蝕刻製程在未保護區域中形成穿過(through)犧牲層110、半導體層104的堆疊物且至(into)基板101中的溝槽204，從而保留延伸(extending)鰭片202a、202b。可以使用乾式蝕刻(例如，RIE)、濕式蝕刻及/或其組合來蝕刻溝槽204。
第3圖是根據一些實施例的製造半導體裝置結構100的各個階段中的一階段的透視圖。如第3圖所示，形成絕緣材料302在基板101上。絕緣材料302填充溝槽204(第2圖)。可以先形成絕緣材料302在基板101上方，使鰭片202a、202b嵌入(embedded in)絕緣材料302中。然後，執行平坦化操作，諸如化學機械研磨(chemical mechanical polishing，CMP)製程及/或回蝕製程，使得如第3圖所示，鰭片202a、202b(例如，犧牲層110)的頂部從絕緣材料302暴露出來。絕緣材料302可以由含氧(oxygen-containing)材料，諸如氧化矽或氟摻雜矽酸鹽玻璃(fluorine-doped，FSG)；含氮材料，諸如氮化矽、氮氧化矽(SiON)、SiOCN、SiCN；低介電常數(低k，low dielectric contant，low-k)介電材料；或任何合適的介電材料製成。在一些實施例中，絕緣材料302包括SiOCN、SiCN或SiN。絕緣材料302可以藉由任何合適的方法形成，諸如低壓化學氣相沉積(low pressure chmical vapor deposition，LPCVD)、電漿輔助(plasma enhanced)CVD(PECVD)、或流動式(flowable) CVD(FCVD)。
接下來，如第4圖所示，可以藉由移除位於相鄰鰭片202a、202b之間的絕緣材料302的一部分，來使絕緣材料302凹入(recessed)，以形成溝槽402。可以藉由任何合適的移除製程形成溝槽402，諸如選擇性地(selectively)移除絕緣材料302而不移除犧牲層110的半導體材料的乾式蝕刻或濕式蝕刻。經凹入的(recessed)絕緣材料302可以是淺溝槽隔離(shallow trench isolation，STI)。絕緣材料302包括頂表面404，所述頂表面404可以和與基板101的基板部分102a、102b接觸的第二半導體層108的表面齊平(level with)或在其下方(below)。
第5A圖及第5B圖是根據一些實施例的沿著第4圖的線段AA截取的製造半導體裝置結構100的各個階段的剖面側視圖。如第5A圖所示，形成介電部件502在相鄰鰭片202a、202b、202c、202d之間的溝槽402(第4圖)中。鰭片202c、202d分別包括基板部分102c、102d及形成在其上的複數個半導體層104。每個介電部件502包括襯層504及犧牲層506。在一些實施例中，襯層504包括諸如SiOCN的介電材料，且藉由諸如原子層沉積(atomic layer deposition，ALD)的共形(conformal)製程形成。犧牲層506包括介電材料，諸如藉由FCVD形成的氧化物。可以執行諸如CMP製程的平坦化製程，以移除形成在犧牲層110上的襯層504及犧牲層506的一部分。其結果是，如第5A圖所示，犧牲層110的頂表面可以與犧牲層506的頂表面實質上共面(coplanar)。
如第5B圖所示，移除犧牲層110。可以藉由任何合適的製程移除犧牲層110。在一些實施例中，執行選擇性蝕刻製程，以移除犧牲層110。選擇性蝕刻製程實質上不影響襯層504、犧牲層506及第一半導體層106的材料。
第6A圖至第10A圖是根據一些實施例的沿著第4圖的線段AA截取的製造半導體裝置結構100的各個階段的剖面側視圖。第6B圖至第10B圖是根據一些實施例的沿著第4圖的線段BB截取的製造半導體裝置結構100的各個階段的剖面側視圖。如第6A圖及第6B圖所示，形成犧牲閘極介電層602、犧牲閘極電極層604及遮罩結構606在最頂部的(topmost)第一半導體層106、襯層504及犧牲層506上。犧牲閘極介電層602可以包括介電材料的一或多層，諸如SiO 2、SiOCN、SiN、高介電常數(高k，high dielectric constant，high-k)介電材料及/或其他合適的介電材料。在一些實施例中，犧牲閘極介電層602可以包括與襯層504相同的材料。在一些實施例中，可以藉由CVD製程、次大氣壓(sub-atmospheric)CVD(SACVD)製程、FCVD製程、ALD製程、PVD(physical vapor deposition)製程或其他合適的製程來沉積犧牲閘極介電層602。犧牲閘極電極層604可以包括矽，諸如多晶矽(polycrystalline silicon，polysilicon)、SiO、SiC、SiN或SiCON。遮罩結構606可以包括含氧層及含氮層。在一些實施例中，藉由各種沉積製程，諸如CVD(包括LPCVD及PECVD)、PVD、ALD、熱氧化(thermal oxidation)、電子束蒸鍍(e-baem evaporation)或其他合適的沉積技術或其組合形成犧牲閘極電極層604及遮罩結構606。
接下來，如第7A圖及第7B圖所示，使犧牲閘極介電層602、犧牲閘極電極層604及遮罩結構606圖案化，且蝕刻犧牲閘極介電層602、犧牲閘極電極層604及遮罩結構606，以形成一或多個犧牲閘極堆疊物702。舉例而言，圖案製程包括光微影製程(例如，光微影或電子束光微影)，其還可以包括光阻塗佈(例如，旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、漂洗(rinsing)、乾燥(例如，旋轉乾燥(spin-drying)及/或硬烤)、其他合適的光微影技術及/或其組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻(例如，RIE)、濕式蝕刻、其他蝕刻方法及/或其組合。藉由使犧牲閘極堆疊物702圖案化，鰭片202a、202b、202c、202d的半導體層104堆疊物部分地暴露在犧牲閘極堆疊物702的兩側上。如第7B圖所示，形成三個犧牲閘極堆疊物702，但犧牲閘極堆疊物702的數量不限於三個。在一些實施例中，三個以上的犧牲閘極堆疊物702沿著Y方向排列。
如第7A圖所示，在使犧牲閘極堆疊物702圖案化的期間中，移除在最頂部的第一半導體層106上方延伸的襯層504的一部分，且暴露犧牲層506的一部分。如第7A圖及第7B圖所示，形成間隔物704在犧牲閘極堆疊物702、犧牲層506的暴露部分及最頂部的第一半導體層106上。間隔物704可以是共形層(conformal layer)且可以藉由共形製程來形成，諸如ALD製程。間隔物704可以由諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽(silicon oxycarbide)、SiOCN及/或其組合的介電材料製成。在一些實施例中，間隔物704包括多層，諸如主間隔物壁(main spacer walls)、襯層及其類似物。
如第8A圖及第8B圖所示，移除間隔物704的一部分，且間隔物704的剩餘部分設置在犧牲閘極堆疊物702及犧牲層506的側壁上。可以藉由非等向性蝕刻來移除間隔物704的一部分。在非等向性蝕刻製程期間中，從水平表面，諸如鰭片202a、202b、202c、202d的頂部、犧牲閘極堆疊物702及犧牲層506上移除大部分間隔物704，且保留間隔物704在垂直表面，諸如犧牲閘極堆疊物702的側壁及犧牲層506的側壁的一部分上。
接著，藉由使用一或多種合適的蝕刻製程，諸如乾式蝕刻、濕式蝕刻或其組合，使未受到犧牲閘極堆疊物702及間隔物704覆蓋的鰭片202a、202b、202c、202d的暴露部分選擇性地凹入。在一些實施例中，移除鰭片202a、202b、202c、202d的半導體層104的堆疊物(第7A圖)的暴露部分，所述暴露部分分別暴露基板部分102a、102b的一部分。如第8A圖所示，使鰭片202a、202b、202c、202d的暴露部分凹入至低於(level below)絕緣材料302的頂表面404的水平。如第8B圖所示，使鰭片202b(還有鰭片202a、202c、202d)的暴露部分凹入到距離最底部的(bottommost)第二半導體層108大約距離D1的水平(level)。距離D1的範圍可以從大約5nm至大約20nm。
在此階段，在犧牲閘極堆疊物702及間隔物704下方的半導體層104的堆疊物的端部(end portions)具有可以與相應的間隔物704齊平(flush with)的實質上平坦的(substantially flat)表面。接下來，如第8B圖所示，移除每個第二半導體層108的邊緣部分，以形成間隙802。在一些實施例中，藉由不移除第一半導體層106的選擇性濕蝕刻製程，來移除第二半導體層108的一部分。舉例而言，在第二半導體層108由SiGe製成，且第一半導體層106由矽製成的情況下，可以使用包括氨(ammonia)及過氧化氫混合液(hydrogen peroxide mixture，APM)的選擇性濕蝕刻。
接著，如第9A圖及第9B圖所示，形成介電間隔物902在間隙802中。在一些實施例中，介電間隔物902可以由SiON、SiCN、SiOC、SiOCN、SiN或任何合適的介電材料製成。在一些實施例中，介電間隔物902可以藉由先使用諸如ALD的共形沉積製程形成共形介電層，隨後執行非等向性蝕刻，以移除除了(other than)介電間隔物902之外的共形介電層的一部分來形成。在非等向性蝕刻製程期間中，介電間隔物902可以受到第一半導體層106及間隔物704的保護。在一些實施例中，介電間隔物902可以與間隔物704齊平。
接著，如第10A圖及第10B圖所示，形成源極/汲極(source/drain，S/D)磊晶部件1002在鰭片202a、202b、202c、202d的基板部分102a、102b、102c、102d上。S/D磊晶部件1002可以包括用於n型通道FET的Si、SiP、SiC及SiCP或用於p型通道FET的Si、SiGe、Ge的一層或多層。S/D磊晶部件1002藉由使用CVD或MBE的磊晶生長方法形成。S/D磊晶部件1002與第一半導體層106及介電間隔物902接觸。S/D磊晶部件1002可以是S/D區域。在本揭露中，源極與汲極互換使用(interchangeably used)，且其結構實質上相同。此外，取決於上下文，源極/汲極區域可以單獨或共同地指稱源極或汲極。
第11圖是根據一些實施例的第10A圖及第10B圖的半導體裝置結構100的俯視圖。為了清楚起見，在第11圖中省略間隔物704。如第11圖所示，犧牲閘極堆疊物702沿著Y方向設置，S/D磊晶部件1002設置在犧牲閘極堆疊物702的兩側，且犧牲層506設置在相鄰的S/D磊晶部件1002之間。
第12A圖至第17A圖是根據一些實施例的沿著第11圖的線段AA截取的製造半導體裝置結構100的各個階段的剖面側視圖。第12B圖至第17B圖是根據一些實施例的沿著第11圖的線段BB截取的製造半導體裝置結構100的各個階段的剖面側視圖。第12C圖至第17C圖是根據一些實施例的沿著第11圖的線段CC截取的製造半導體裝置結構100的各個階段的剖面側視圖。如第12A圖、第12B圖、第12C圖所示，可以在S/D磊晶部件1002上並與間隔物704相鄰地形成接觸蝕刻停止層(contact etch stop layer，CESL)1202。CESL 1202可以包括含氧材料或含氮材料，諸如氮化矽、碳氮化矽、氮氧化矽、氮化碳、氧化矽、碳氧化矽、其類似物或其組合。CESL 1202可藉由CVD、PECVD、ALD或任何合適的沉積技術形成。在一些實施例中，CESL 1202是由ALD製程形成的共形層。可以形成層間介電(interlayer dielectric，ILD)層1204在CESL 1202上。用於ILD層1204的材料可以包括由四乙氧基矽烷(tetraethylorthosilicate，TEOS)形成的氧化物、未摻雜的矽酸鹽玻璃(un-doped silicate glass)、經摻雜的氧化矽(doped silicon oxide)，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜的矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。ILD層1204可以藉由PECVD製程或其他合適的沉積技術來沉積。在一些實施例中，在形成ILD層1204之後，半導體裝置結構100可以經過熱處理，以使ILD層1204退火。
如第12B圖及第12C圖所示，執行平坦化製程以暴露犧牲閘極電極層604。平坦化製程可以是任何合適的製程，諸如CMP製程。平坦化製程移除設置在犧牲閘極堆疊物702上的ILD層1204及CESL 1202的一部分。平坦化製程還可以移除遮罩結構606(第10B圖)。在一些實施例中，如第12C圖所示，可以藉由平坦化製程移除設置在介電部件502上的犧牲閘極電極層604的一部分，且暴露介電部件502。在一些實施例中，可以使ILD層1204凹入到低於犧牲閘極電極層604的頂部，且可以形成含氮層(未顯示)，諸如SiCN層，在經凹入的ILD層1204上。在隨後的蝕刻製程期間中，含氮層可以保護ILD層1204。
如第13A圖、第13B圖、第13C圖所示，移除犧牲層506。可以藉由任何合適的製程移除犧牲層506，諸如乾式蝕刻、濕式蝕刻或其組合。犧牲層506的移除可以是選擇性製程，所述選擇性製程實質上不影響犧牲閘極電極層604、間隔物704、CESL 1202及ILD層1204(或設置在ILD層1204上的含氮層(未顯示))。
如第14A圖、第14B圖、第14C圖所示，形成遮罩1402在相鄰S/D磊晶部件1002之間的襯層504及間隔物704上。不形成遮罩1402在位於複數個半導體層104及複數個犧牲閘極電極層604之間的襯層504上。換句話說，形成遮罩1402在S/D區域中而不是在通道區域中。
如第15A圖、第15B圖、第15C圖所示，移除犧牲閘極電極層604、犧牲閘極介電層602及位於複數個半導體層104之間的襯層504的垂直部分。在一些實施例中，執行多個選擇性蝕刻製程，以移除犧牲閘極電極層604、犧牲閘極介電層602及位於複數個半導體層104之間的襯層504的垂直部分。舉例而言，執行第一選擇性蝕刻製程，以移除位於複數個半導體層104之間的襯層504的垂直部分，執行第二選擇性蝕刻製程，以移除犧牲閘極電極層604，且執行第三選擇性蝕刻製程，以移除犧牲閘極介電層602。因為在第一選擇性蝕刻製程期間中，沒有多少(not much)蝕刻劑流到開口底部，所以第一選擇性蝕刻製程沒有移除位於開口底部的襯層504的水平部分(設置在絕緣材料302上的襯層504的一部分)。多個選擇性蝕刻製程實質上不影響遮罩1402、間隔物704、CESL 1202及ILD層1204(或設置在ILD層1204上的含氮層(未顯示))。
如第16A圖、第16B圖、第16C圖所示，移除第二半導體層108。移除製程可以是任何合適的製程，諸如乾式蝕刻、濕式蝕刻或其組合。蝕刻製程可以是選擇性蝕刻製程，所述選擇性蝕刻製程移除第二半導體層108，但不移除遮罩1402、間隔物704、CESL 1202及ILD層1204(或設置在ILD層1204上的含氮層(未顯示))。結果是，如第16B圖及第16C圖所示，形成開口1602。未受到介電間隔物902覆蓋的第一半導體層106的一部分可以暴露在開口1602中。每個第一半導體層106可以是奈米片電晶體的奈米片通道。
第17C圖是第16C圖所示的半導體裝置結構100的放大部分1604。如第17A圖、第17B圖、第17C圖所示，可以形成含氧層1702在於開口1602中的第一半導體層106的暴露表面及鰭片202a、202b、202c、202d的基板部分102a、102b、102c、102d周圍(around)，接著形成閘極介電層1704在於開口1602中的含氧層1702上。含氧層1702可為氧化物層，且閘極介電層1704可包括與犧牲閘極介電層602相同的材料(第6A圖及第6B圖)。在一些實施例中，閘極介電層1704包括高k介電材料，諸如HfO x或HfO xCl y。可以藉由任何合適的製程，諸如ALD製程，來形成含氧層1702及閘極介電層1704。在一些實施例中，藉由共形製程形成含氧層1702及閘極介電層1704。在一些實施例中，形成含氧層1702在第一半導體層106及基板部分102a、102b、102c、102d的半導體材料上，但不形成在襯層504、間隔物704、及ILD層1204的介電材料上。
第18A圖至第18H圖是根據一些實施例的製造半導體裝置結構的各個階段的剖面圖。如第18A圖所示，形成遮罩1802，以嵌入鰭片202b的第一半導體層106，同時暴露鰭片202a的第一半導體層106。接著，如第18B圖所示，形成一或多個功函數金屬(work function metal，WFM)層1804在開口1602中，以圍繞經暴露的第一半導體層106。一或多個WFM層1804包括導電材料，諸如Ti、Al、Ta、ZrSi 2、TaN、TaSi x、MoSi 2、NiSi x、W、HfN、TiN、Mo、Ru、Ir、Pt、PtSi、MoN或其他合適的導電材料。在一些實施例中，一或多個WFM層1804包括n型導電材料，諸如Ti、Al、Ta、ZrSi 2、TaN，或p型導電材料，諸如Mo、Ru、Ir、Pt、PtSi、MoN。舉例而言，一或多個WFM層1804包括p型導電材料。
如第18C圖所示，使一或多個WFM層1804凹入。一或多個WFM層1804的凹入可以藉由實質上不影響閘極介電層1704的選擇性蝕刻製程來執行。剩餘的一或多個WFM層1804位於垂直相鄰的(vertically adjacent)第一半導體層106之間，且位於兩個垂直相鄰的第一半導體層106之間的一或多個WFM層1804中的每個部分具有邊緣表面(edge surface)1806。在一些實施例中，邊緣表面1806不與圍繞兩個垂直相鄰的第一半導體層106中的一者的閘極介電層1704的外表面1808齊平。換句話說，閘極介電層1704的外表面1808與一或多個WFM層1804的邊緣表面1806未對準(misaligned)。在一些實施例中，如第18C圖所示，邊緣表面1806從外表面1808凹入。
如第18D圖所示，移除遮罩1802，並形成另一遮罩1810，以覆蓋一或多個WFM層1804及複數個第一半導體層106。在移除遮罩1802並形成遮罩1810之後，形成一或多個WFM層1812在垂直相鄰的第一半導體層106之間。如第18B圖及第18C圖中所描述的，可以藉由與一或多個WFM層1804相同的製程形成一或多個WFM層1812。一或多個WFM層1812包括導電材料，諸如Ti、Al、Ta、ZrSi 2、TaN、TaSi x、MoSi 2、NiSi x、W、HfN、TiN、Mo、Ru、Ir、Pt、PtSi、MoN或其他合適的導電材料。在一些實施例中，一或多個WFM層1812包括n型導電材料，諸如Ti、Al、Ta、ZrSi 2、TaN，或p型導電材料，諸如Mo、Ru、Ir、Pt、PtSi、MoN。舉例而言，一或多個WFM層1812包括n型導電材料。如第18D圖所示，位於兩個垂直相鄰的第一半導體層106之間的一或多個WFM層1812的每個部分具有邊緣表面1814。在一些實施例中，邊緣表面1814不與圍繞相鄰的第一半導體層106的閘極介電層1704的外表面1816齊平。換句話說，閘極介電層1704的外表面1816與一或多個WFM層1812的邊緣表面1814未對準。在一些實施例中，如第18D圖所示，邊緣表面1814從外表面1816凹入。
如第18E圖所示，由一或多個WFM層1804及一或多個WFM層1812選擇性地形成導電層1818。在一些實施例中，導電層1818是含鎢(tungsten containing)層，諸如使用氯化鎢(tungsten chloride，WCl x)前驅物形成的鎢(W)層。在一些實施例中，可以保留一些前驅物在導電層1818中。在一些實施例中，導電層1818是無氟鎢(fluorine-free tungsten，FFW)層。導電層1818可以從金屬或含金屬的表面生長，諸如一或多個WFM層1804及一或多個WFM層1812的邊緣表面1806、1814。導電層1818可以與閘極介電層1704的外表面1808、1816接觸。每個導電層1818具有頂表面1820。在一些實施例中，如第18E圖所示，頂表面1820可以與閘極介電層1704的頂表面1822、1824實質上共面。在一些實施例中，頂表面1820可以實質上高於(at a level substantially higher than)頂表面1822、1824。如第18E圖所示，對於複數個垂直對齊的第一半導體層106中的每一個，兩個導電層1818亦設置在一或多個WFM層1804(或者，一或多個WFM層1812)的兩側上。在一些實施例中，一或多個WFM層1804包括p型導電材料，且一或多個WFM層1812包括n型導電材料。
如第18F圖所示，設置介電材料1826在絕緣材料302上方的閘極介電層1704的一部分上。介電材料1826可以是任何合適的介電材料，諸如SiOCN、SiCN或SiN。可以形成介電材料1826在相鄰的複數個第一半導體層106之間。在一些實施例中，一或多個WFM層1804與第一導電層1818接觸，第一導電層1818與介電材料1826接觸，介電材料1826在與第二導電層1818接觸，且第二導電層1818與一或多個WFM層1812接觸。
在一些實施例中，在形成介電材料1826之前，移除形成在S/D區域中的遮罩1402(第17A圖)，且亦形成介電材料1826在相鄰S/D磊晶部件1002之間的襯層504(第17A圖)上。
可以初始形成介電材料1826在頂表面1820、1822、1824及ILD層1204上(第17A圖)，且可以執行回蝕製程以移除介電材料1826的一部分，以暴露ILD層1204及頂表面1820、1822、1824。
如第18G圖所示，形成導電層1828在導電層1818、介電材料1826及閘極介電層1704上。導電層1828包括與導電層1818相同的材料，且介於導電層1828及導電層1818之間的界面(interfaces)是同質的(homogeneous)。相較於介於兩種不同導電材料之間的異質(heterogeneous)界面，介於導電層1828及導電層1818之間的同質界面可以降低電阻。導電層1828可以藉由任何合適的製程形成，例如PVD或電化學電鍍(electrochemical plating，ECP)。
如第18H圖所示，形成介電材料1830在導電層1828中。在一些實施例中，形成介電材料1830在介電材料1826中。介電材料1830可以包括任何合適的介電材料，諸如SiN。介電材料1830使導電層1828分隔成兩部分1828a、1828b。在一些實施例中，一或多個WFM層1804、位於一或多個WFM層1804的兩側上的導電層1818以及與導電層1818接觸的導電層1828的一部分1828a形成第一閘極電極層。一或多個WFM層1812、位於一或多個WFM層1812的兩側上的導電層1818以及與導電層1818接觸的導電層1828的一部分1828b形成第二閘極電極層。第一閘極電極層及第二閘極電極層藉由介電材料1826及介電材料1830分隔。
可以藉由先在導電層1828中形成開口，來形成介電材料1830。在一些實施例中，開口可以延伸到介電材料1826中。在一些實施例中，開口不延伸到介電材料1826中。然後，形成介電材料1830在開口中且在導電層1828上。之後，形成在導電層1828上的介電材料1830的一部分藉由任何合適的製程移除，諸如平坦化製程或回蝕製程。如第18H圖所示，介電材料1830具有沿著X方向的寬度W1，介電材料1826具有寬度W2，且基板部分102a、102b之間的絕緣材料302具有寬度W3。在一些實施例中，寬度W1小於寬度W2，且寬度W2小於寬度W3。如果寬度W1大於寬度W2，則導電層1818與導電層1828之間的接觸面積減少，導致電阻增加。在一些實施例中，介電材料1826的主頂表面(major top surface)1832位於比最頂部的第一半導體層106的頂表面1834以距離D2更低的水平(level)。距離D2的範圍可以從大約10nm到大約20nm。
第19A圖及第19B圖是根據一些實施例分別沿著第11圖的線段AA、線段BB截取的製造半導體裝置結構100的各個階段中的一階段的剖面側視圖。如第19A圖所示，介電材料1830設置在相鄰S/D磊晶部件1002之間的介電材料1826上。如第19A圖及第19B圖所示，在以介電材料1830填充導電層1828中的開口之後，可以執行平坦化製程，以暴露ILD層1204及導電層1828(部分1828a、1828b)。
隨後，可以穿過(through)ILD層1204及CESL 1202形成導電部件(未顯示)，以經由(via)矽化物層(未顯示)與S/D磊晶部件1002接觸。導電部件可以包括金屬，諸如鈷(cobalt)或鎢(tungsten)。在一些實施例中，導電部件包括膠(glue)層，諸如TiN層，且金屬設置在膠層上。
如第20圖所示，形成介電層2002在導電層1828的部分1828a、1828b及介電材料1830上，且形成導電部件2004a、2004b在介電層2002中。介電層2002可以包括與ILD層1204相同的材料。導電部件2004a、2004b分別電性連接到導電層1828的部分1828a、1828b。導電部件2004a、2004b可以包括金屬，諸如鎢。在一些實施例中，用於形成導電部件2004a、2004b的前驅物是WF 6。在一些實施例中，用於形成導電部件2004a、2004b的前驅物不能(cannot)是WCl 5。如上所述，第一閘極電極層及第二閘極電極層各自包括介於導電層1818及導電層1828的部分1828a、1828b之間的同質界面。結果是，在閘極電極層中的電阻(electrical resistance)降低。舉例而言，在閘極電極層中的最高電阻是在介於導電層1818及一或多個WFM層1804(或者，一或多個WFM層1812)之間的界面處(at)，且因為每個第一半導體層106的至少兩側(at least two sides)受到導電層1818圍繞，顯著降低介於導電層1818與一或多個WFM層1804(或者，一或多個WFM層1812)之間的界面處的高電阻的影響。
本揭露提供了半導體裝置結構100，所述半導體裝置結構100包括具有一或多個WFM層1804的閘極電極層、設置在一或多個WFM層1804的兩側上的兩個導電層1818、以及設置在導電層1818上的導電層1828的一部分1828a。導電層1818及導電層1828包括相同的導電材料，且介於導電層1818及導電層1828之間的界面是同質的(homogeneous)。一些實施例可以實現優點。舉例而言，在閘極電極層中的同質界面降低了在閘極電極層中的電阻。
一實施例之半導體裝置結構包括設置在基板之上的包括複數個垂直排列的第一半導體層的第一組半導體層(亦即，第一複數個垂直排列的半導體層(first plurality of vertically aligned semiconductor layers))、以及圍繞(surrounding)第一組半導體層中的每個第一半導體層的第一閘極電極層。第一閘極電極層包括設置在相鄰之該些第一半導體層(亦即，第一複數個垂直排列的半導體層的相鄰半導體層(adjacent semiconductor layers))之間的一或多個第一功函數金屬層(first one or more work function metal layers)、以及設置於第一功函數金屬層的兩側(opposite sides)上的二個第一導電層。第一導電層包括不同於第一功函數金屬層的材料。第一閘極電極層更包括設置於第一導電層上的第二導電層，且第二導電層與第一導電層包括相同的材料。
在一些實施例中，所述結構更包括設置於基板之上的包括複數個垂直排列的第二半導體層的第二組半導體層(亦即，第二複數個垂直排列的半導體層(second plurality of vertically aligned semiconductor layers))。在一些實施例中，所述結構更包括圍繞第二組半導體層中的每個第二半導體層的第二閘極電極層。第二閘極電極層包括設置在相鄰之該些第二半導體層(亦即，第二複數個垂直排列的半導體層的相鄰半導體層)之間的一或多個第二功函數金屬層(second one or more work function metal layers)，其中第二功函數金屬層包括不同於第一功函數金屬層的材料、設置於第二功函數金屬層的兩側上的二個第三導電層，其中第三導電層包括不同於第二功函數金屬層的材料、以及設置於兩個第三導電層上的第四導電層，其中第四導電層與第三導電層包括相同的材料。在一些實施例中，所述結構更包括設置於第一閘極電極與第二閘極電極層之間的第一介電材料，其中第一介電材料設置於兩個第一導電層的一者(one of)與兩個第三導電層的一者之間。在一些實施例中，所述結構更包括設置於第一介電材料上的第二介電材料，其中第二介電材料設置於第二導電層與第四導電層之間。在一些實施例中，第一導電層與第二導電層包括鎢(tungsten)。
另一實施例之半導體裝置結構包括設置在基板之上的包括複數個第一半導體層的第一組半導體層(亦即，第一複數個半導體層)、以及複數個閘極介電層。複數個閘極介電層中的每一個閘極介電層圍繞第一組半導體層中的對應第一半導體層(corresponding semiconductor layer)，且每一個閘極介電層包括外表面(outer surface)。半導體裝置結構更包括設置在第一組半導體層的相鄰第一半導體層之間的一或多個第一功函數金屬層，且第一功函數金屬層包括從閘極介電層的外表面凹入(recessed)的邊緣表面(edge surface)。半導體裝置結構更包括設置在第一功函數金屬層的兩側上，且與第一功函數金屬層接觸的兩個第一導電層，且第一導電層與複數個閘極介電層中的閘極介電層的外表面接觸。半導體裝置結構更包括設置於第一導電層上，且與第一導電層接觸的第二導電層。
在一些實施例中，所述結構更包括設置在第一組半導體層的每一個第一半導體層與複數個閘極介電層的每一個閘極介電層之間的含氧層(oxygen-containing layer)。在一些實施例中，所述結構更包括設置在基板之上的包括複數個第二半導體層的第二組半導體層(亦即，第二複數個半導體層)、設置在第二組半導體層的相鄰第二半導體層之間的一或多個第二功函數金屬層、設置在第二功函數金屬層的兩側上的兩個第三導電層、以及設置於兩個第三導電層上的第四導電層。在一些實施例中，所述結構更包括設置於兩個第一導電層的一者與兩個第三導電層的一者之間的第一介電材料。在一些實施例中，所述結構更包括設置於第一介電材料上的第二介電材料，其中第二介電材料設置於第二導電層與第四導電層之間。在一些實施例中，所述結構更包括設置於第一介電材料下方(below)的絕緣材料。在一些實施例中，絕緣材料具有第一寬度，第一介電材料具有實質上(substantially)小於第一寬度的第二寬度，且第二介電材料具有實質上小於第二寬度的第三寬度。在一些實施例中，第一功函數金屬層包括Mo、Ru、Ir、Pt、PtSi、MoN，且第二功函數金屬層包括Ti、Al、Ta、ZrSi 2、TaN。在一些實施例中，第一導電層與第二導電層包括無氟鎢(fluorine-free tungsten)。
又一實施例之半導體裝置結構的形成方法包括從基板形成第一鰭片及第二鰭片。第一鰭片包括第一組半導體層(亦即，第一複數個半導體層)，且第一組半導體層包括複數個第一半導體層，且第二鰭片包括第二組半導體層(亦即，第二複數個半導體層)，且第二組半導體層包括複數個第二半導體層。所述方法更包括在第一組半導體層的相鄰第一半導體層之間沉積一或多個第一功函數金屬層；使第一功函數金屬層凹入(recessing)；在第二組半導體層的相鄰第二半導體層之間沉積一或多個第二功函數金屬層；使第二功函數金屬層凹入；選擇性地形成(selectively forming)第一導電層在第一功函數金屬層的兩側上且在第二功函數金屬層的兩側上；以及形成第二導電層在第一導電層上。
在一些實施例中，所述形成方法更包括在形成第二導電層之前，形成第一介電材料在與第一功函數金屬層接觸的第一導電層的一者及與第二功函數金屬層接觸的第一導電層的一者之間。在一些實施例中，所述形成方法更包括形成第二介電材料在第二導電層中，其中第二介電材料與第一介電材料接觸。在一些實施例中，所述形成方法更包括形成襯層在第一鰭片及第二鰭片之間。在一些實施例中，所述形成方法更包括移除襯層的垂直部分，且其中保留襯層的水平部分。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
100:半導體裝置結構 101:基板 102a, 102b, 102c, 102d:基板部分 104:半導體層 106:第一半導體層 108:第二半導體層 110, 506:犧牲層 202a, 202b, 202c, 202d:鰭片 204, 402:溝槽 302:絕緣材料 404, 1820, 1822, 1824, 1834:頂表面 502:介電部件 504:襯層 602:犧牲閘極介電層 604:犧牲閘極電極層 606:遮罩結構 702:犧牲閘極堆疊物 704:間隔物 802:間隙 902:介電間隔物 1002:源極/汲極磊晶部件 1202:蝕刻停止層 1204:層間介電層 1402, 1802, 1810:遮罩 1602:開口 1604:放大部分 1702:含氧層 1704:閘極介電層 1804, 1812:功函數層 1806, 1814:邊緣表面 1808, 1816:外表面 1818, 1828:導電層 1828a, 1828b:部分 1826, 1830:介電材料 1832:主頂表面 2002:介電層 2004a, 2004b:導電部件 D1, D2:距離 W1, W2, W3:寬度
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。須提醒的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖至第4圖是根據一些實施例的製造半導體裝置結構的各個階段的透視圖。 第5A圖及第5B圖是根據一些實施例的沿著第4圖的線段AA截取的製造半導體裝置結構的各個階段的剖面側視圖。 第6A圖至第10A圖是根據一些實施例的沿著第4圖的線段AA截取的製造半導體裝置結構的各個階段的剖面側視圖。 第6B圖至第10B圖是根據一些實施例的沿著第4圖的線段BB截取的製造半導體裝置結構的各個階段的剖面側視圖。 第11圖是根據一些實施例的第10A圖及第10B圖的半導體裝置結構的俯視圖。 第12A圖至第17A圖是根據一些實施例的沿著第11圖的線段AA截取的製造半導體裝置結構的各個階段的剖面側視圖。 第12B圖至第17B圖是根據一些實施例的沿著第11圖的線段BB截取的製造半導體裝置結構的各個階段的剖面側視圖。 第12C圖至第17C圖是根據一些實施例的沿著第11圖的線段CC截取的製造半導體裝置結構的各個階段的剖面側視圖。 第18A圖至第18H圖是根據一些實施例的製造半導體裝置結構的各個階段的剖面圖。 第19A圖及第19B圖是根據一些實施例分別沿著第11圖的線段AA、線段BB截取的製造半導體裝置結構的各個階段中的一階段的剖面側視圖。 第20圖是根據一些實施例的製造半導體裝置結構的各個階段中的一階段的剖面圖。
102a:基板部分
106:第一半導體層
302:絕緣材料
504:襯層
1604:放大部分
1702:含氧層
1704:閘極介電層
1804,1812:功函數層
1806,1814:邊緣表面
1808,1816:外表面
1818:導電層
1820,1822,1834:頂表面
1826,1830:介電材料
1828a,1828b:部分
1832:主頂表面
2002:介電層
2004a,2004b:導電部件

Claims (20)

  1. 一種半導體裝置結構，包括： 一第一組半導體層，設置在一基板之上，包括複數個垂直排列的第一半導體層；以及 一第一閘極電極層，圍繞每個該第一半導體層，其中該第一閘極電極層包括： 一或多個第一功函數金屬層，設置在相鄰之該等第一半導體層之間； 二個第一導電層，設置於該第一功函數金屬層的兩側上，其中該第一導電層包括一不同於該第一功函數金屬層的材料；以及 一第二導電層，設置於該第一導電層上，其中該第二導電層與該第一導電層包括一相同的材料。
  2. 如請求項1所述的半導體裝置結構，更包括設置於該基板之上的一第二組半導體層，該第二組半導體層包括複數個垂直排列的第二半導體層。
  3. 如請求項2所述的半導體裝置結構，更包括： 一第二閘極電極層，圍繞每個該第二半導體層，其中該第二閘極電極層包括： 一或多個第二功函數金屬層，設置在相鄰之該等第二半導體層之間，其中該第二功函數金屬層包括不同於該第一功函數金屬層的材料； 二個第三導電層，設置於該第二功函數金屬層的兩側上，其中該第三導電層包括不同於該第二功函數金屬層的材料；以及 一第四導電層，設置於兩個該第三導電層上，其中該第四導電層與該第三導電層包括相同的材料。
  4. 如請求項3所述的半導體裝置結構，更包括設置於該第一閘極電極與該第二閘極電極層之間的一第一介電材料，其中該第一介電材料設置於兩個該第一導電層的一者與兩個該第三導電層的一者之間。
  5. 如請求項4所述的半導體裝置結構，更包括設置於該第一介電材料上的一第二介電材料，其中該第二介電材料設置於該第二導電層與該第四導電層之間。
  6. 如請求項1所述的半導體裝置結構，其中該第一導電層與該第二導電層包括鎢。
  7. 一種半導體裝置結構，包括： 一第一組半導體層，設置在一基板之上，包括複數個第一半導體層； 複數個閘極介電層，該複數個閘極介電層中的每一個閘極介電層圍繞該第一組半導體層中的對應第一半導體層，其中該複數個閘極介電層中的每一個閘極介電層包括外表面； 一或多個第一功函數金屬層，設置在該第一組半導體層的相鄰半導體層之間，其中該第一功函數金屬層包括從該複數個閘極介電層中的每一個閘極介電層的該外表面凹入的邊緣表面； 兩個第一導電層，設置在該第一功函數金屬層的兩側上，且與該第一功函數金屬層接觸，其中該第一導電層與該複數個閘極介電層中的每一個閘極介電層的該外表面接觸；以及 一第二導電層，設置於該第一導電層上，且與該第一導電層接觸。
  8. 如請求項7所述的半導體裝置結構，更包括設置在該第一組半導體層的每個第一半導體層與該複數個閘極介電層的每一個閘極介電層之間的含氧層。
  9. 如請求項7所述的半導體裝置結構，更包括： 一第二組半導體層，設置在該基板之上，包括複數個第二半導體層； 一或多個第二功函數金屬層，設置在相鄰之該等第二半導體層之間； 兩個第三導電層，設置在該第二功函數金屬層的兩側上；以及 一第四導電層，設置於兩個該第三導電層上。
  10. 如請求項9所述的半導體裝置結構，更包括設置於兩個該第一導電層的一者與兩個該第三導電層的一者之間的一第一介電材料。
  11. 如請求項10所述的半導體裝置結構，更包括設置於該第一介電材料上的一第二介電材料，其中該第二介電材料設置於該第二導電層與該第四導電層之間。
  12. 如請求項11所述的半導體裝置結構，更包括設置於該第一介電材料下方的一絕緣材料。
  13. 如請求項12所述的半導體裝置結構，其中該絕緣材料具有一第一寬度，該第一介電材料具有實質上小於該第一寬度的一第二寬度，且該第二介電材料具有實質上小於該第二寬度的一第三寬度。
  14. 如請求項9所述的半導體裝置結構，其中該第一功函數金屬層包括Mo、Ru、Ir、Pt、PtSi或MoN，且該第二功函數金屬層包括Ti、Al、Ta、ZrSi 2或TaN。
  15. 如請求項7所述的半導體裝置結構，其中該第一導電層與該第二導電層包括無氟鎢。
  16. 一種半導體裝置結構的形成方法，包括： 從一基板形成一第一鰭片及一第二鰭片，其中該第一鰭片包括第一組半導體層且該第二鰭片包括第二組半導體層，該第一組半導體層包括複數個第一半導體層，且該第二組半導體層包括複數個第二半導體層； 在該第一組半導體層的相鄰第一半導體層之間沉積一或多個第一功函數金屬層； 使該第一功函數金屬層凹入； 在該第二組半導體層的相鄰第二半導體層之間沉積一或多個第二功函數金屬層； 使該第二功函數金屬層凹入； 選擇性地形成一第一導電層在該第一功函數金屬層的兩側上且在該第二功函數金屬層的兩側上；以及 形成一第二導電層在該第一導電層上。
  17. 如請求項16所述的形成方法，更包括： 在形成該第二導電層之前，形成一第一介電材料在與該第一功函數金屬層接觸的該第一導電層的一者及與該第二功函數金屬層接觸的該第一導電層的一者之間。
  18. 如請求項17所述的形成方法，更包括形成一第二介電材料在該第二導電層中，其中該第二介電材料與該第一介電材料接觸。
  19. 如請求項18所述的形成方法，更包括形成一襯層在該第一鰭片及該第二鰭片之間。
  20. 如請求項19所述的形成方法，更包括移除該襯層的一垂直部分，且其中保留該襯層的一水平部分。
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