WO2002003458A1

WO2002003458A1 - Dispositif semi-conducteur et son procede de fabrication

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Publication number: WO2002003458A1
Application number: PCT/JP2001/005663
Authority: WO
Inventors: Hirokazu Ejiri
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Priority date: 2000-06-30
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Publication date: 2002-01-10
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Description

明細書

半導体装置及びその製造方法

技術分野

本発明は、半導体装置及びその製造方法に係り、特に半導体基板上に容量素子が搭載されている半導体装置及びその製造方法に関するものである。 ' 背景技術

従来の L S I (大規模集積回路）の製造プロセスにおいて、半導体基板上に容量素子を形成する場合を、図 3 9〜図 4 1の概略工程断面を用いて説明する。

先ず、図 3 9に示されるように、半導体基板 1 0上に、例えば S i- 0₂ 膜等からなる第 1の絶縁膜 1 2及び第 2の絶縁膜 1 6を順に積層して形成する。

^いて、例えばスパッタ（ S p u t t e r i n g ) 法を用いて

、この第 2の絶縁膜 1 6上に、 T i層、 T i ON層、 T i層、 A 1 一 S i層、 T i N層を下から順に堆積して、 T i N/A 1 — S i ZT i /T i ON/T i積層膜を形成する。

続いて、例えば C VD (C h e m i c a l V a o r D e o s i t i o n ;化学的気相成長）法を用いて、この T i N/

A l — S i /T i /T i O N/T i積層膜上に S i 0₂ ， S i N , T a 2 0₅ 等の誘電体膜を堆積し、更に例えばスパッタ法を用いて、この誘電体膜上に T i層、 T i N層等の導電体層を堆積する o

そして、フォトリソグラフィ（P h o t o L i t h 0 g r a

P h y ) 工程及び R I E (R e a c t i v e I o n E t c h i n g ；反応性イオンエッチング）工程'により、これら積層された導電体層及び誘電体膜を選択的にエツチング除去して所定の形状にパターニングし、 T i NZA l — S i /T i /T i ON/T i積層膜上に S i 0₂ ， S i N又は T a ₂ 0₅ 等の誘電体膜 2 0 を介して T i , T i N等による上部電極 2 2を形成する。

続いて、フォトリソグラフイエ程及び R I E工程により、 T i NZ A 1 — S i / T i / T i O'N/T i積層膜 1 8を選択的にェッチング除去して所定の形状にパターニングし、 T i N/A 1 _ S i /T i /T i ON/T i積層膜による下部電極 1 8 dを形成す o '

このようにして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 dとから構成される容量素子を形成する。

続いて、例えば T E O S ( t e t r a e t h ο χ y s i 1 a n e ; S i ( 0 C 2 H ₅ ) ₄ ) を原料とするプラズマ C V D法を用いて、上部電極 2 2及び下部電極 1 8 dを含む基体全面に、 S i 02 膜を堆積し、更にこの S i 02 膜上に S 0 G (S p i n O n G l a s s ) 膜をコ一ティングした後、これらの S O G膜及び S i 02 膜をエッチバックする平滑化処理を行う。即ち、 S i 0₂ 膜及び S 0 G膜からなる平滑化絶縁膜 2 4によって基体表面の凹凸を埋めて平滑化する。

なお、このとき、下部電極 1 8 d上に形成されている上部電極 2 2 'の表面は、下部電極 1 8 dの表面よりも高い位置にあるため

、上部電極 2 2の表面は露出した状態になる場合があった。

次いで、図 4 0に示されるように、例えばプラズマ C V D法を用いて、上部電極 2 2及び平滑化絶縁膜 2 4を含む基体全面に、例えば S i 0₂ 膜からなる絶縁膜 2 6を堆積する。ここで、平滑化絶縁膜 2 4 と絶縁膜 2 6で層間絶縁膜 2 7が形成される。

続いて、フォトリソグラフィ工程及びドライ（D r y) エッチング法を用いて、上部電極 2 2上の層間絶縁膜 2 7を選択的にェッチング除去すると共に、下部電極 1 8 d上の層間絶縁膜 2 7を選択的にエッチング除去して、第 1及び第 2のビア · ホ一ル 2 8 d， 2 8 eをそれぞれ開口する。ここで、コンタクト抵抗を低減するために、下部電極 1 8 dの表面の T i Nを除去する場合もあ o

次いで、図 4 1 に示されるように、例えばスパッタ法を用いて

、基体全面に、 A 1合金層を堆積した後、フォトリソグラフィェ程及びドライエッチング法を用いて、この A 1合金層を加工し、第 1及び第 2 のビア ' ホール 2 8 d， 2 8 eを介して上部電極 2 2及び下部電極 1 8 dにそれぞれ接続する第 1及び第 2の A 1合金上層配線層 3 0 d， 3 O eを形成する。

しかしながら、上記従来の容量素子の形成プロセスにおいては、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 dとから構成される容量素子を形成した後、 S i 0 ₂ 膜及び S O G膜からなる平滑化絶縁膜 2 4によつて基体表面の凹凸を埋めて平滑化する平滑化処理を行う際に、下部電極 1 8 d上に形成されている上部電極 2 2 の表面は下部電極 1 8 dの表面よりも高い位置にあるため、この平滑化処理工程のエッチバックによって上部電極 2 2 や更にはその下の誘電体膜 2 0 までもがエッチングされていた。即ち、平滑化処理工程において、上部電極 2 2や更にはその下の誘電体膜 2 0がダメージを受けていた。

従って、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があつた。

また、容量素子の上部電極 2 2及び下部電極 1 8 dにそれぞれ接続する第 1及び第 2 の A 1合金上層配線層 3 0 d， 3 0 eを形成するために第 1及び第 2 のビア · ホール 2 8 d , 2 8 eをそれぞれ開口する際、第 1 のビア · ホール 2 8 dを開口するためにェッチングする上部電極 2 2上の層間絶縁膜 2 7の膜厚が、第 2のビア · ホール 2 8 eを開口するためにエツチングする下部電極 1 8 d上の層間絶縁膜 2 7膜厚よりも厚くなつているため、これら第 1及び第 2 のビア ' ホール 2 8 d , 2 8 eを共に良好に開口しようとすると、止むなく上部電極 2 2 の表面に対する過大なォーバーエッチングが行われることになる。そして、このオーバ一ェッチングによつて上部電極 2 2やその下の誘電体膜 2 0がダメ一ジを受けることになる。

従って、この点からも、容量素子の容量値等の特性が変動したり、信頼性が劣化したりして、良好な特性と高い信頼性をもつ容量素子が得られないという問題があつた。

更に、次のような問題も生じた。

即ち'、従来の容量素子においては、容量素子として実効的に機能する上部電極 2 2 と下部電極 1 8 d との対向領域から第 1及び第 2 の A 1合金上層配線層 3 0 d， 3 0 e までの距離を比較すると、一般に下部電極側が上部電極側よりも長くなる傾向にあり、結果的にインピーダンスに ^異が生じ、特性に非対称性が発生するという問題があった。

そして、上記従来の容量素子における第 1及び第 2のビア · ホール 2 8 d， 2 8 eを比較すると、下部電極側の第 2のビア . ホ —ル 2 8 eの深さが上部電極側の第 1のビア . ホ一ル 2 8 dの深さより深くなつている。このため、従来からの特性の非対称性を更に増大させることになつた。発明の開示

本発明は、上記の問題点を鑑みてなされたものであり、容量素子の製造プロセスにおいて上部電極や誘電体膜がダメ―ジを受けて、容量値等の特性が変動したり、信頼性が劣化したりすることを防止し、更に特性の非対称性の増大を抑制して、容量素子の良好な特性と高い信頼性を実現することが可能な半導体装置及びその製造方法を提供することを目的とする。

本発明に係る半導体装置は、半導体基板上に第 1 の絶縁膜を介して形成され、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、この下部電極の中央部上に下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、下部電極の凹型断面形状の窪みを埋める第 2 の絶縁膜とを具備して成る。

なお、ここで、「表面が高い位置にある」又は「表面が低い位置にある」とは、半導体基板の表面又は裏面の平坦面を基準として、表面の高さの高低をいう表現である。この定義は、これ以降においても同様に適用する。

本発明は、上記の半導体装置において、さらに下部電極の周辺部、上部電極及び第 2 の絶縁膜上に第 3の絶縁層が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第 1 のビア · ホ— ルを介して上部電極に接続する第 1の配線層、及び層間絶縁膜に開口された第 2のビア · ホールを介して下部電極の周辺部に接続する第 2の配線層がそれぞれ形成される。

本発明に係る半導体装置は、半導体基板上に第 1 の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され

、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上にダミ一電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、ダミー電極に周囲を囲まれた窪みを埋める第 2 の絶縁膜とを具備して成る。

なお、ここで、「誘電体膜の表面よりも高い表面を有するダミ一電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミ —電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面 I とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。

本発明は、上記半導体装置において、ダミー電極、上部電極及び第 2 の絶縁膜上に第 3 の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に'開口された第 1 のビア ' · ホールを介して上部電極に接続する第 1 の配線層、及び層間絶縁膜に開口された第 2 のビア · ホールを介して下部電極に接続する第 2の配線層がそれぞれ形成される。

本発明に係る半導体装置は、半導体基板上に第 1 の絶縁膜を介して形成され、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、この下部電極の中央部上に誘電体膜を介して形成され、下部電極の周辺部の表面よりも表面が低い位置にある上部電極と、下部電極の凹型断面形状の窪みを埋めると共に、上部電極の表面を被覆している第 2の絶縁膜とを具備して成る。

本発明は、上記半導体装置において、下部電極の周辺部及び第 2 の絶縁膜上に第 3 の絶縁層が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第 1のビア · ホールを介して上部電極に接続する第 1の配線層、及び層間絶縁膜に開口された第 2のビァ · ホールを介して下部電極の周辺部に接続する第 2の配線層がそれぞれ形成される。

本発明に係る半導体装置は、半導体基板上に第 1 の絶縁膜を介して形成されている下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミー電極と、下部電極上に誘電体膜を介して形成され、ダミー電極の最上表面よりも表面が低い位置にある上部電極と、ダミ—電極に周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆している第 2 の絶縁膜とを具備して成る。なお、ここで、「下部電極の表面よりも高い表面を有するダミ —電極」とは、半導体基板の表面又は裏面の平坦面を基準として、ダミ—電極の最上表面が下部電極の表面よりも高いことをいい、「ダミー電極の最上表面」とは、ダミー電極の表面のうちで、最も高い位置にある表面をいう。この定義は、これ以降においても同様に適用する。

本発明は、上記半導体装置において、ダミー電極、上部電極及び第 2の絶縁膜上に第 3 の絶縁膜が形成されて層間絶縁膜が形成され、層間絶縁膜に開口された第 1のビア · ホールを介して上部電極に接続する第 1 の配線層、及び層間絶縁膜に開口された第 2 のビア · ホールを介して下部電極に接続する第 2 の配線層がそれぞれ形成される。

上述の半導体装置においては、下部電極の周辺部の下方に段差用のダミー層が設けられ、これによつて下部電極が凹型断面形状に形成される。

また、上記半導体装置においては、ダミ—電極の下方に段差用のダミ—層が設けられ、これによつてダミ一電極が下部電極より高い位置に形成される。

このような段差用のダミ一層は、半導体装置における他の素子の電極又は抵抗層と同じ材料層で形成することができる。段差用のダミー層は、絶縁層で形成することもできる。

本発明に係る半導体装置によれば、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、この下部電極の中央部上に下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極とを有することにより、即ち、凹型断面形状の下部電極の中央部上の誘電体膜の表面は下部電極の周辺部の表面よりも低くなつていることにより、基体全面に平滑化絶縁膜となる第 2 の絶縁膜を形成する際に、たとえ基体全面に堆積した絶縁膜などをエツチバックする平滑化処理を行っても、下部電極の周辺部がエッチングストッパーとなり、誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。

また、本発明によれば、この半導体装置において、下部電極の周辺部、上部電極及び第 2 の絶縁膜上に、第 3 の絶縁膜が形成されて層間絶縁膜が形成され、上部電極上の層間絶縁膜に開口された第 1 のビア · ホールを介して上部電極に接続する第 1の配線層が形成されていると共に、下部電極の周辺部上の層間絶縁膜に開口された第 2のビア · ホールを介して下部電極の周辺部に接続する第 2 の配線層が形成されていることにより、第 1 のビア · ホールの開口のためにエツチングする上部電極上の層間絶縁膜が第 2 のビア · ホールの開口のためにエッチングする下部電極の周辺部上の層間絶縁膜とほぼ等しい膜厚となっているため、第 1及び第 2のビア · ホールを開口する際に、上部電極の表面に対する過大なオーバーエッチングによつて上部電極の下の誘電体膜がダメ一ジを受けることを防止することができる。従って、上記の効果に加えて、更に特性の変動が少なく、信頼性の高い容量素子を得ることができる。また、第 1及び第 2 のビア · ホールを比較すると

、下部電極の周辺部上に開口する第 2のビア · ホールの深さが上部電極上に開口する第 1 のビア · ホールの深さとほぼ等しくなることから、容量素子として実効的に機能する上部電極と下部電極との対向領域から第 1及び第 2 の配線層までの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離が短縮されることになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。本発明に係る半導体装置によれば、下部電極と、この下部電極' の周囲に形成され、下部電極の表面よりも高い表面を有するダミ —電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の誘電体膜の表面が下部電極の周囲のダミ一電極の最上表面よりも低くなつていることにより、基体全面に平滑化絶縁膜となる第 2 の絶縁膜を形成する際に、たとえ基体全面に堆積した絶縁膜をエツチバックする平滑化処理を行っても、ダミ一電極がエツチングス卜ッパーとなり、誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。

本発明に係る半導体装置によれば、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、この下部電極の中央部上に誘電体膜を介して形成され、下部電極の周辺部の表面よりも表面が低い位置にある上部電極とを有することにより、即ち、凹型断面形状の下部電極の中央部上の上部電極の表面が下部電極の周辺部の表面よりも低くなつていることにより、基体全面に平滑化絶縁膜となる第 2 の絶縁膜を形成する際に、この第 2の絶縁膜によって上部電極の表面が常に被覆された状態となつているため、たとえ基体全面に堆積した絶縁膜などをエッチバックする平滑化処理を行っても、下部電極の周辺部がエッチングストッパーとなることと相侯って、上部電極や更にはその下の誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる o

また、本発明によれば、この半導体装置において、下部電極の周辺部、及び上部電極の表面を被覆する第 2の絶縁膜上に、第 3 の絶縁膜が形成されて層間絶縁膜が形成され、上部電極上の層間絶縁膜に開口された第 1 のビア · ホールを介して上部電極に接続する第 1の配線層が形成されていると共に、下部電極の周辺部上の層間絶縁膜に開口された第 2のビア · ホールを介して下部電極の周辺部に接続する第 2の配線層が形成されていることにより、第 1 のビア · ホールの開口のためにエッチングする上部電極上の層間絶縁膜が第 2のビア · ホールの開口のためにエツチングする下部電極の周辺部上の層間絶縁膜よりも厚い膜厚となっているため、第 1及び第 2のビア · ホールを開口する際に、上部電極の表面に対する過大なオーバーエッチングによつて上部電極や更にはその下の誘電体膜がダメ一ジを受けることを防止することができる。従って、上記の効果に加えて、更に特性の変動が少なく、信頼性の高い容量素子を得ることができる。また、第 1及び第 2のビア ♦ ホールを比較すると、下部電極の周辺部上に開口する第 2 のビア * ホールの深さが上部電極上に開口する第 1 のビア · ホールの深さより浅くなることから、容量素子として実効的に機能する上部電極と下部電極との対向領域から第 1及び第 2の配線層までの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離が短縮されることになるため、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。

本発明に係る半導体装置によれば、下部電極と、この下部電極の周囲に形成され、下部電極の表面よりも高い表面を有するダミ —電極と、下部電極上に誘電体膜を介して形成された上部電極とを有し、下部電極上の上部電極の表面が下部電極の周囲のダミ ― 電極の最上表面よりも低くなつていることにより、基体全面に平滑化絶縁膜となる第 2 の絶縁膜を形成する際に、この第 2 の絶縁膜によつて上部電極の表面を被覆することを容易に実現することが可能になるため、たとえ基体全面に堆積した絶縁膜をエツチバックする平滑化処理を行つても、ダミー電極がェッチングストツパーとなることと相侯って、上部電極の表面がェツチングされて上部電極や更にはその下の誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。

上述の本発明の半導体装置において、下部電極の周辺部の下方に設けられた段差用のダミー層が、半導体装置の他の素子の電極又は抵抗層と同じ材料層で形成するときは、製造の簡素化を図ることができる。また、ダミー電極の下方に設けられた段差用のダミー層が、半導体装置の他の素子の配線層と同じ導電体層で形成するときは、製造の簡素化を図ることができる。

本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜を介して、所定の厚さの段差用のダミ一層を形成する工程と、これら第 1 の絶縁膜及びダミ一層上に導電体膜を堆積した後、この導電体膜をバタ一ニングして、中央部の表面よりも周辺部の表面が高 ·い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成する工程と、この下部電極の中央部上に、下部電極の周辺部の'表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して、下部電極の凹型断面形状の窪みを埋める工程とを有する。

本発明は、上記半導体装置の製造方法において、さらに下部電極の周辺部、上部電極及び第 2 の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第 1 のビア · ホールを開口すると共に、下部電極の周辺部上の層間絶縁膜に第 2 のビア · ホールを開口する工程と、第 1 のビア · ホールを介して上部電極に接続する第 1 の配線層を形成すると共に、第 2のビア ' ホールを介して下部電極の周辺部に接続する第 2 の配線層を形成する工程とを有する。本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第 1の絶縁膜を介して、所定の厚さの段差用のダミ一層を形成する工程と、これら第 1の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミ一層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、ダミ一電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋める工程とを有する。

本発明は、上記半導体装置の製造方法において、ダミー電極、上部電極及び第 2 の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第 1 のビア · ホールを開口すると共に、下部電極上の層間絶縁膜に第 2 のビア · ホールを開口する工程と、第 1 のビア · ホールを介して上部電極に接続する第 1の配線層を形成すると共に、第 2 のビア · ホールを介して下部電極に接続する第 2 の配線層を形成する工程とを有する。

本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周辺部に、第 1の絶縁膜を介して、所定の厚さの段差用のダミ一層を形成する工程と、これら第 1の絶縁膜及びダミ一層上に導電体膜を堆積した後、この導電体膜をパターニングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成する工程と、この下部電極の中央部上に、誘電体膜を介して、下部電極の周辺部の表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して、下部電極の凹型断面形状の窪みを埋めると共に、上部電極の表面を被覆する工程とを有する o

本発明は、上記半導体装置の製造方法において、下部電極の周辺部及び第 2の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第 1のビア · ホールを開口す'ると共に、下部電極の周辺部上の層間絶縁膜に第 2 のビア ' ホールを開口する工程と、第 1のビア ' ホールを介して上部電極に接続する第 1の配線層を形成すると共に、第 2 のビア · ホールを介して下部電極の周辺部に接続する第 2の配線層を形成する工程とを有する。

本発明に係る半導体装置の製造方法は、半導体基板上の容量素子形成予定領域の周囲に、第 1の絶縁膜を介して、所定の厚さの段差用のダミ一層を形成する工程と、これら第 1の絶縁膜及びダミー層上に、導電体膜を堆積した後、この導電体膜をバタ一ニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミ一層を被覆し、下部電極の表面よりも高い表面を有するダミー電極を容量素子形成予定領域の周囲に形成する工程と、下部電極上に、誘電体膜を介して、ダミ一電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して、ダミー電極によって周囲を囲まれた窪みを埋めると共に、下部電極及び上部電極の表面を被覆する工程とを有する o

本発明は、上記半導体装置の製造方法において、さらにダミー電極及び第 2 の絶縁膜を含む基体全面に第 3の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成する工程と、上部電極上の層間絶縁膜に第 1のビア · ホールを開口すると共に、下部電極上の層間絶縁膜に第 2 のビア · ホールを開口する工程と、第 1のビア · ホールを介して上部電極に接続する第 1の配線層を形成すると共に、第 2 のビア · ホールを介して下部電極に接続する第 2 の配線層を形成する工程とを有する。

上述の半導体装置の製造方法において、段差用のダミ—層の形成工程は、半導体装置における他の素子の電極又は抵抗層の形成工程を兼ねることができる。段差用のダミー層は絶縁層で形成することもできる。

本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周辺部に、第 1の絶縁膜を介して所定の厚さの段差用のダミ一層を形成し、ダミ一層上に堆積した導電体膜をパターユングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部.電極を容量素子形成予定領域に形成し、更にこの下部電極の中央部上に、下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成することにより、平滑化絶縁膜となる第 2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエッチバックする平滑化処理を行つても、下部電極の周辺部がェッチングストッパ一として働き、誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。

また、本発明によれば、この半導体装置の製造方法において、下部電極の周辺部、上部電極及び第 2の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成した後、上部電極上の層間絶縁膜に開口する第 1 のビア · ホールを介して上部電極に接続する第 1 の配線層を形成すると共に、下部電極の周辺部上の層間絶縁膜に開口する第 2 のビア · ホールを介して下部電極の周辺部に接続する第 2 の配線層を形成することにより、第 1のビア · ホールの開口のためにエッチングする上部電極上の層間絶縁膜が第 2 のビア · ホールの開口のためにエッチングする下部電極の周辺部上の層間絶縁膜とほぼ等しい膜厚となるため、第 1及び第 2 のビア · ホールを開口する際に、上部電極の表面に対する過大なォ一バ―ェッチングによつて上部電極の下の誘電体膜がダメ一ジを受けることを防止することができる。従って、上記の効果に加えて、更に特性の変動が少なく、信頼性の高い容量素子を得ることができる。また、第 1及び第 2のビア，ホールを比較すると、下部電極上に開口する第 2 のビア ♦ ホールの深さが上部電極上に開口する第 1 のビア · ホールの深さとほぼ等しくなることから、容量素子として実効的に機能する上部電極と下部電極との対向領域から第 1及び第 2 の配線層までの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離が短縮されることになるため、ィンピ一ダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。

本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第 1の絶縁膜を介して所定の厚さの段差用のダミ一層を形成した後、これら第 1の絶縁膜及びダミ一層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミ —電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、ダミー電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成することにより、平滑化絶縁膜となる第 2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエツチバックする平滑化処理を行っても、ダミー電極がエッチングストッパーとして働き、誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周辺部に、第 1の絶縁膜を介して'所定の厚さの段差用のダミ一層を形成し、これらの第 1の絶縁膜及びダミ一層上に堆積した導電体膜をパターニングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成し、更にこの下部電極の中央部上に、誘電体膜を介して、下部電極の周辺部の表面よりも表面が低い位置にある上部電極を形成することにより、基体全面に形成する第 2 の絶縁膜によつて上部電極の表面を被覆することを容易に実現することが可能になるため、この平滑化絶縁膜となる第 2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエツチバックする平滑化処理を行っても、下部電極の周辺部がエッチングストツパ一となることと相侯つて、上部電極の表面がェッチングされて上部電極や更にはその下の誘電体膜がダメ一ジを受けることを防止することができる。従って、特性の変動が少なく、信頼. 性の高い容量素子を得ることができる。

また、本発明によれば、この半導体装置の製造方法において、下部電極の周辺部及び上部電極の表面を被覆する第 2の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成した後、上部電極上の層間絶縁膜に開口する第 1のビア ♦ ホールを介して上部電極に接続する第 1 の配線層を形成すると共に、下部電極の周辺部上の層間絶縁膜に開口する第 2のビア · ホールを介して下部電極の周辺部に接続する第 2の配線層を形成することにより、第 1のビア · ホールの開口のためにエッチングする上部電極上の層間絶縁膜が第 2のビア · ホールの開口のためにエツチングする下部電極の周辺部上の層間絶縁膜よりも厚い膜厚となるため、第 1及び第 2のビア · ホールを開口する際に、上部電極の表面に対する過大なオーバーェッチングによつて上部電極や更にはその下の誘電体膜がダメ一ジを受けることを防止することができる。従って、上記の効果に加えて、更に特性の変動が少なく、信頼性の高い容量素子を得ることができる。また、第 1及び第 2のビア • ホールを比較すると、下部電極上に開口する第 2のビア · ホールの深さが上部電極上に開口する第 1 のビア · ホールの深さより浅くなることから、容量素子として実効的に機能する上部電極と下部電極との対向領域から第 1及び第 2の配線層までの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離が短縮されることになるため、ィンピ一ダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。

本発明に係る半導体装置の製造方法によれば、半導体基板上の容量素子形成予定領域の周囲に、第 1の絶縁膜を介して所定の厚さの段差用のダミー層を形成した後、これら第 1の絶縁膜及びダミ一層上に堆積した導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると'共に、ダミー層を被覆し、下部電極の表面よりも高い表面を有するダミ—電極を容量素子形成予定領域の周囲に形成し、更にこの下部電極上に、誘電体膜を介して、ダミ一電極の最上表面よりも表面が低い位置にある上部電極を形成することにより、基体全面に形成する第 2の絶縁膜によつて上部電極の表面を被覆することを容易に実現することが可能になるため、この平滑化絶縁膜となる第 2の絶縁膜の形成の際に、たとえ基体全面に堆積した絶縁膜をエツチバックする平滑化処理を行っても、ダミ一電極がエッチングストッパ一となることと相侯って、上部電極や更にはその下の誘電体膜がダメージを受けることを防止することができる。従って、特性の変動が少なく、信頼性の高い容量素子を得ることができる。

上述の本発明の半導体装置の製造方法において、段差用のダミ —層の形成工程を、半導体装置における他の素子の電極又は抵抗層の形成工程を兼ねることにより、製造工程の簡素化を図ることができる。図面の簡単な説明

図 1 は本発明の.第 1の実施形態に係る容量素子を示す概略断面図である。

図 2 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

図 3は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 4 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 3 ) である。

図 5 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 4 ) である。

図 6 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 5 ) である。

図 7 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 6 ) である。

図 8 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 7 ) である。

図 9 は図 1 に示される容量素子の製造方法を説明するための概略工程断面図（その 8 ) である。

図 1 0 は本発明の第 2の実施形態に係る容量素子を示す概略断面図である。

図 1 1 は図 1 0 に示される容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

図 1 2 は図 1 0 に示される容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 1 3 は本発明の第 3の実施形態に係る容量素子を示す概略断面図である。

図 1 4 は図 1 3に示される,容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

. 図 1 5 は図 1 3に示される容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 1 6 は図 1 3に示される容量素子の製造方法を説明するための概略工程断面図（その 3 ) である。

図 1 7 は図 1 3に示される容量素子の製造方法を説明するための概略工程断面図（その 4 ) である。

図 1 8 は図 1 3に示される容量素子の製造方法を説明するための概略工程断面図（その 5 ) である。

図 1 9 は図 1 3に示される容量素子の製造方法を説明するための概略工程断面図 (その 6 ) である。

図 2 0 は本発明の第 4の実施形態に係る容量素子を示す概略断面図である。

図 2 1 は図 2 0に示される容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

図 2 2 は図 2 0 に示される容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 2 3 は図 2 0に示される容量素子の製造方法を説明するための概略工程断面図（その 3 ) である。

図 2 4 は図 2 0に示される容量素子の製造方法を説明するための概略工程断面図（その 4 ) である。

図 2 5 は図 2 0に示される容量素子の製造方法を説明するための概略工程断面図（その 5 ) である。

図 2 6 は図 2 0に示される容量素子の製造方法を説明するための概略工程断面図（その 6 ) である。

図 2 7 は図 2 0に示される容量素子の製造方法を説明するための概略工程断面図（その 7 ) である。

図 2 8 は図 2 0 に示される容量素子の製造方法を説明するための概略工程断面図（その 8 ) である。

図 2 9 は本発明の第 5の実施形態に係る容量素子を示す概略断面図である。

図 3 0 は図 2 9に示される容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

図 3 1 は図 2 9に示される容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 3 2 は本発明の第 6の実施形態に係る容量素子を示す概略断面図である。

図 3 3 ·は図 3 2 に示される容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

図 3 4 は図 3 2に示される容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 3 5 は図 3 2に示される容量素子の製造方法を説明するための概略工程断面図（その 3 ) である。

図 3 6 は図 3 2 に示される容量素子の製造方法を説明するための概略工程断面図（その 4 ) である。

図 3 7 は図 3 2に示される容量素子の製造方法を説明するための概略工程断面図（その 5 ) である。

図 3 8 は図 3 2に示される容量素子の製造方法を説明するための概略工程断面図（その 6 ) である。

図 3 9 は従来の容量素子の製造方法を説明するための概略工程断面図（その 1 ) である。

図 4 0 は従来の容量素子の製造方法を説明するための概略工程断面図（その 2 ) である。

図 4 1 は従来の容量素子の製造方法を説明するための概略工程断面図（その 3 ) である。発明を実施するための最良の形態

以下、添付図面を参照しながら、本発明の実施の形態を説明す o

(第 1の実施形態）

図 1は本発明の第 1の実施形態に係る容量素子を示す概略断面図であり、図 2〜図 9はそれぞれ図 1に示される容量素子の製造方法を説明するための概略工程断面図である。

図 1に示されるように、本実施形態に係る容量素子においては、半導体基板 1 0上の容量素子形成領域の周辺部に、例えば S i 0₂ 膜からなる第 1の絶縁膜 1 2介して、所要の厚さ、例えば厚さ 1 0 0〜 5 0 0 n m程度のポリシリコン（ P o 1 y S i 1 i c o n ) 層からなる段差用のポリシリコン · ダミ一層 1 4が形成されている。また、第 1の絶縁膜 1 2及びポリシリコン · ダミー層 1 4上には、第 2の絶縁膜 1 6が形成されている。なお、第 2 の絶縁膜 1 6については、省略することも可能である。

また、この第 2の絶縁膜 1 6上には、例えば厚さ 5〜 7 0 n m 程度の T i層、厚さ 1 0〜 2 0 O n m程度の T i 0 N層、厚さ 5 〜 7 0 n m程度の T i層、厚さ 3 0 0〜 1 5 0 0 η m程度の A 1 一 S i層、厚さ 5〜 7 0 n m程度の T i N層が下から順に堆積された T i NZA l - S i /T i /T i ONZT i積層構造膜、あるいは C u, A 1 _ C u等による下部電極 1 8 aが形成されている。本例では T i NZA l — S i /T i /T i ON/T i積層膜の下部電極 1 8 aが形成される。

即ち、この凹型断面形状の下部電極 1 8 aにおいては、その中央部の表面よりも厚さ 1 0 0〜 5 0 0 nm程度の段差用のポリシリコン ♦ ダミー層 1 4上方における周辺部の表面が例えば 1 0 0 〜 5 0 0 nm程度高い位置にある。 .

なお、このような積層構造の T i N/ A 1 - S i ZT i /T i 0 N/T iの下部電極 1 8 aにおいては、最上層の T i Ν層が、製造プロセス中のフォトリソグラフイエ程における反射防止膜及びその下の A 1 — S i層の酸化防止膜として機能し、 A 1 — S i 層が、導電特性を要する電極の主要部として機能し、下層の T i κτ i 0 N/T i積層膜が、バリアメタルとして機能する。

また、下部電極 1 8 aの中央部上には、所要の厚さ、例えば厚さ 1 0〜 3 0 0 n m程度の T a ₂ 0 _ε , S i 0₂ 又は S i N等の誘電体膜 2 0、本例では T a ₂ 0₅ の誘電体膜を介して、厚さ 5 〜 1 0 0 n m程度の T i， T i N又は T i と T i Nの積層膜からなる上部電極 2 2が形成されている。誘電体膜 2 0を T a ₂ 0₅ で形成するときは、上部電極 2 2を酸素と反応しにくい T i N又は T i Nと T iをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜 2 0を S i 0₂ , S i N等で形成するときは、上部電極 2 2を丁 1， T i N又は Τ ί Νと T iの積層膜で形成することができる。

こうして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1

8 aとから容量素子が構成されている。

そして、この容量素子の凹型断面形状の下部電極 1 8 aの中央部上に形成されている上部電極 2 2の表面は、凹型断面形状の下部電極 1 8 aのポリシリコン · ダミ一層 1 4上方における周辺部の表面よりもその高さが低くなっている。

また、上部電極 2 2や下部電極 1 8 aからなる基体表面の凹凸部に対する平滑化処理がなされている。即ち、例えば TE 0 Sを原料とするプラズマ C V D法を用いて基体全面に堆積した S i 0 膜やその上にコーティングした S 0 G膜からなる平滑化絶縁膜 2 4が形成され、この平滑化絶縁膜 2 4によつて下部電極 1 8 a の凹型断面形状の窪みが埋められていると共に、上部電極 2 2の表面が被覆されている。

また、平滑化されている基体全面、即ち下部電極 1 8 aの周辺都及び平滑化絶縁膜 2 4上には、例えば S i 0 膜からなる絶縁膜 2 6が堆積されている。平滑化絶縁膜 2 4 と絶縁膜 2 6 で層間絶縁膜 2 7が形成される。

そして、上部電極 2 2上の層間絶縁膜 2 7 に開口された第 1のビア · ホール 2 8 aを介して、上部電極 2 2 に接続する例えば A

1合金層からなる第 1 の上層配線層 3 0 aが形成されている。また、下部電極 1 8 aの周辺部上の層間絶縁膜 2 7に開口された第 2 のビア · ホール 2 8 bを介して、下部電極 1 8 aの周辺部に接続する例えば A 1合金層からなる第 2 の上層配線層 3 0 bが形成されている。

次に、図 1 に示される容量素子の製造方法、図 2〜図 9の概略工程断面図を用いて説明する。

先ず、図 2 に示されるように、半導体基板 1 0上に、例えば S i 0 膜からなる第 1 の絶縁膜 1 2を形成した後、更にこの第 1 の絶縁膜 1 2上に、例えばポリシリコン層を所要の厚さ、例えば

1 0 0〜 5 0 0 n m程度の厚さに形成する。続いて、フォトリソグラフィ工程及び R I E工程により、このポリシリコン層を選択的にエツチング除去して所定の形状にバタ一ニングする。

こうして、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜 1 2を介して、厚さ 1 0 0 〜 5 0 0 n m程度のポリシリコン層からなる段差用のポリシリコン . ダミー層 1 4を形成する。

なお、このポリシリコン ' ダミ一層 1 4の形成工程は、 L S I の他の素子、例えば MO S T r (M e t a l O x i d e S e m i c o n d u c t o r T r a n s i s t o r) のアート G a t e ) 電極や、抵抗素子の抵抗層や、 B i p T r (B i p o 1 a r T r a n s i s t o r ) の電極として用いるポリシリコン層の形成工程と兼用することが可能である。

次いで、図 3に示されるように、この段差用のポリシリコン . ダミ一層 1 4を含む基体全面に、第 2の絶縁膜 1 6を形成する。なお、第 2の絶縁膜 1 6の形成は省略できる。

次いで、図 4に示されるように、例えばスパッタ法を用いて、この第 2の絶縁膜 1 6上に、所要の厚さの導電体膜、例えば厚さ 5〜 7 0 n m程度の T i層、厚さ 1 0〜 2 0 O n m程度の T i 0 N層、厚さ 5〜 7 O nm程度の T i層、厚さ 3 0 0〜 1 5 0 O n m程度の A 1 - S i層、厚さ 5〜 7 0 nm程度の T i N層を下から順に堆積して、 T i N/A l — S i /T i /T i ONZT i積層膜 1 8を形成する。

なお、このような積層構造においては、最上層の T i N層が、製造プロセス中のフォトリソグラフイエ程における反射防止膜及びその下の A 1 — S i層の酸化防止膜として機能し、 A 1 — S i 層が、導電特性を要する電極の主要部として機能し、下層の T i /T i 0 N/T i積層膜がバリアメタルとして機能する。

また、この T i NZA l — S i /T i ZT i ONZT i積層膜 1 8において、厚さ 1 0 0〜 5 0 0 n m程度の段差用のポリシリコン · ダミー層 1 4上方における表面は、このポリシリコン · ダミ一層 1 4に囲まれた領域における表面よりもその高さが 1 0 0 〜 5 0 0 n m程度高くなつている。

次いで、図 5に示されるように、例えば C V D法を用いて、この T i N / A 1 一 S i /T i /T i 0 N/T i積層膜 1 8上に、 T a 0 , S i 0 , S i N等、本例では T a ₂ 0₅ の誘電体膜を所要の厚さ、例えば 1 0〜 3 0 0 n m程度の厚さに堆積する

。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えば

T i層、 T i N層又は T i と T i Nの積層膜による導電体層を所要の厚さ、例えば 5〜 1 0 0 nm程度の厚さに堆積する。

続いて、フォトリソグラフィ工程及び R I E工程により、これら積層された導電体層及び誘電体膜を選択的にエッチング除去して所定の形状にパター二ングする。

こうして、段差用のポリシリコン · ダミ一層 1 4に囲まれた領域の T i NZA l — S i /T i /T i ON/T i積層膜 1 8上に、厚さ 1 0〜 3 0 0 n m程度の誘電体膜 2 0を介して、厚さ 5〜

1 0 0 n m程度の T i層、 T i N層、又は T i と T i Nの積層膜からなる上部電極 2 2を形成する。

なお、このときの上部電極 2 2の表面は、積層膜 1 8のポリシリコン ♦ ダミー層 1 4上方における表面よりもその高さが低くなつている。

次いで、図 6に示されるように、フォトリソグラフィ工程及び

R I E工程により、 T i N/A l - S i /T i /T i ON/T i 積層膜 1 8を選択的にエッチング除去して所定の形状にパター二ングする。

こうして、上部電極 2 2が形成されている中央部の表面よりも段差用のポリシリコン . ダミ一層 1 4上方の周辺部の表面が高い位置にある凹型断面形状の T i N/A l - S i /T i /T i ON ZT i積層膜による下部電極 1 8 aを形成する。また、この下部電極 1 8 aの形成と同時に、 L S Iの他の素子の T i N/ A 1 - S i /T i /T i ON/T i積層膜による下層配線層（図示せず

) を形成する。

このようにして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 aとから構成される容量素子を形成する。なお、このときの容釁素子の上部電極 2 2の表面は、下部電極 1 8 aのポリシリコン · ダミ一層 1 4上方における周辺部の表面よりもその高さが低くなっている。

次いで、図 7 に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えば T E 0 Sを原料とするプラズマ

C V D法を用いて、上部電極 2 2及び下部電極 1 8 aを含む基体全面に、例えば、 S i 0 ₂ 膜を 3 0 0〜 1 5 0 0 n m程度の厚さに堆積する。更に、この S i 0 2 膜上に、 S O G膜をコ一ティングする。その後、これらの S 0 G膜及び S i 0 2 膜をエッチバックする。

こうして、下部電極 1 8 aの凹型断面形状の窪みを埋めると共に、上部電極 2 2 の表面を被覆して、基体全面を平滑化する平滑化絶縁膜 2 4を形成する。

なお、この基体全面の平滑化工程、即ち平滑化絶縁膜 2 4の形成工程においては、凹型断面形状の下部電極 1 8 aの中央部上に形成されている上部電極 2 2 の表面が、凹型断面形状の下部電極 1 8 aのポリシリコン . ダミー層 1 4上方における周辺部の表面よりもその高さが低くなつている。また、一般的な平滑化工ッチノックでは、 S i 0 ₂ と T i及び T i Nとのエッチングレートは大きく変わらないため、 S 0 G膜及び S i 0 ₂ 膜の形成後のェッチバックの際にも、下部電極 1 8 aの周辺部の表面は露出するものの、上部電極 2 2 の表面は常に平滑化絶縁膜 2 4によって被覆された状態であり、エッチングによって露出することはない。即ち、上部電極 2 2やその下の誘電体膜 2 0がダメージを受けることはない。

次いで、図 8に示されるように、例えばプラズマ C V D法を用いて、下部電極 1 8 aの周辺部及び平滑化絶縁膜 2 4を含む基体全体に、例えば S i 0 2 膜からなる絶縁膜 2 6を堆積する。平滑化絶縁膜 2 4 と絶縁膜 2 6で層間絶縁膜 2 7が形成される。

続いて、フォトリソグラフイエ程及びドライエッチング法を用いて、上部電極 2 2上の層間絶縁膜 2 7を選択的にエッチング除去すると共に、下部電極 1 8 aの周辺部上の層間絶縁膜 2 7を選択的にエツチング除去して、第 1及び第 2 のビア · ホール 2 8 a

， 2 8 bをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極 1 8 a表面の T i N層のみ除去することもあるなお、このとき、第 1のビア · ホール 2 8 aを開口するためにエッチングする上部電極 2 2上の層間絶縁膜 7の合計膜厚が、第 2 のビア ♦ ホール 2 8 bを開口するためにエッチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 7の膜厚よりも厚くなつているため、これら第 1及び第 2 のビア . ホール 2 8 a， 2 8 bの開口の際に、上部電極 2 2の表面に対する過大なオーバーエッチングが行われることはない。

次いで、図 9 に示されるように、例えばスパッ夕法を用いて、例えば A 1合金層を堆積した後、フォトリソグラフィ工程及びドライエツチング法を用いて、この A 1合金層を加工し、第 1及び第 2 のビア . ホール 2 8 a , 2 8 bを介して上部電極 2 2及び下部電極 1 8 aの周辺部にそれぞれ接続する A 1合金層からなる第

1及び第 2 の上層配線層 3 0 a， 3 0 bを形成する。

また、この第 1及び第 2 の上層配線層 3 0 a， 3 0 bの形成と同時に、 L S I の他の素子の上層配線尋（図示せず）を形成する以上のように本実施形態によれば、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜 1 2を介して厚さ 1 0 0〜 5 0 0 n m程度のポリシリコン層からなる段差用のポリシリコン ♦ ダミー層 1 4を形成し、このポリシリコン · ダミー肩 1 4 を含む基体全面に第 2 の絶縁膜 1 6を形成し、この第 2の絶縁膜 1 6上に、中央部の表面よりもポリシリコン · ダミー層 1 4上方の周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 a を形成すると共に、その中央部上に、所要の厚さ、例えば厚さ 1 0〜 3 0 0 n m程度の誘電体膜 2 0を介して、所要の厚さ、例えば厚さ 5〜 1 0 0 n m程度の上部電極 2 2を形成して、上部電極 2 2の表面の高さを下部電極 1 8 aのポリシリコン . ダミー層 1 4上方における周辺部の表面の高さよりも低くすることにより、基体全面に S i 0 ₂ 膜を堆積し更に S O G膜をコーティングした後にェッチバックする平滑化処理を行う際に、下部電極 1 8 aの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜 2 4が上部電極 2 2 の表面を常に被覆しているため、この平滑化処理の際のエッチングによつて上部電極 2 2や更にはその下の誘電体膜 .2 0がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。

また、容量素子の上部電極 2 2及び下部電極 1 8 aにそれぞれ接続する第 1及び第 2の上層配線層 3 0 a， 3 0 bを形成するために第 1及び第 2 のビア · 'ホール 2 8 a , 2 8 bをそれぞれ開口する際に、第 1のビア ' ホール 2 8 aを開口するためにエツチングする上部電極 2 2上の層間絶縁膜 2 7の合計膜厚が、第 2 のビ了 · ホール 2 8 bを開口するためにエッチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 7の膜厚よりも厚くなつているため、上部電極 2 2 の表面に対する過大なオーバーエッチングが行われることはなく、上部電極 2 2やその下の T a ₂ 0 ₅ 誘電体膜 2

0がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。また、第 1及び第 2 のビア ' ホール 2 8 a， 2 8 bを比較すると、下部電極 1 8 a上に開口する第 2 のビア · ホール 2 8 bの深さが上部電極 2 2上に開口する第 1 のビア · ホール 2 8 aの深さより浅くなつていることにより、容量素子として実効的に機能する上部電極 2 2 と下部電極 1 8 a との対向領域から第 1及び第 2 の上層配線層 3 0 a， 3 ' 0 bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、インピ一ダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。

(第 2の実施形態）

図 1 0 は本発明の第 2 の実施形態に係る容量素子を示す概略断面図であり、図 1 1及び図 1 2 はそれぞれ図 1 0 に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第 1 の実施形態の図 1〜図 9 に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。

図 1 0 に示されるように、本実施形態に係る容量素子においては、上記第 1の実施形態の図 1 に示す容量素子における段差用のポリシリコン · ダミー層 1 4の代わりに、所要の厚さの S i N，

S i 0 2 等による絶縁ダミー層、例えば、厚さ 1 0 0〜 5 0 O n m程度の S i N層からなる段差用の S i Nダミー層 3 2が形成されている点に特徴がある。そして、その他の構成要素は上記第 1 の実施形態の場合と同様である。

次に、図 1 0に示される容量素子の製造方法を、図 1 1及び図

1 2 の概略工程断面図を用いて説明する。

先ず、図 1 1に示されるように、半導体基板 1 0上に、例えば S i 0 ₂ 膜からなる第 1の絶縁膜 1 2を形成した後、更にこの第 1の絶縁膜 1 2上に、この第 1の絶縁膜 1 2 とは異なる種類の絶縁膜、例えば S i N膜を 1 0 0〜 5 0 0 n m程度の厚さに形成する。続いて、フォトリソグラフィ工程及びエツチング工程により、この S i N膜を選択的にエッチング除去して、所定の形状にパターニングする。

こうして、半導体基板 1 G上の容量素子形成予定領域の周辺部に、第 1の絶縁膜 1 2を介して、厚さ 1 0 0〜 5 0 O n m程度の S i N膜からなる S i Nダミー層 3 2を形成する。

次いで、図 1 2 に示されるように、上記第 1の実施形態の図 3 〜図 9 に示す工程と同様にして、この S i Nダミ一層 3 2を含む基体全面に、第 2の絶縁膜 1 6を形成し、この第 2の絶縁膜 1 6 上に、 T i N/A l — S i /T i /T i O N/T i積層膜 1 8を形成し、この T i NZ A 1 — S i /T i ZT i 0 NZT i積層膜 1 8上に、誘電体膜 2 0を介して上部電極 2 2を形成し、フォトリソグラフィ工程及び R I E工程により、 T i N/A l — S i /

T i /T i 0 NXT i積層膜 1 8をパターニングして、上部電極 2 2が形成されている中央部の表面よりも S i Nダミー層 3 2上方の周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 aを形成する。

8 a とから構成される容量素子を形成する。

なお、このときの容量素子の上部電極 2 2の表面は、下部電極 1 8 aの S i Nダミー層 3 2上方における周辺部の表面よりもその高さが低くなっている。

続いて、上部電極 2 2及び下部電極 1 8 aを含む基体全面に、

S i 0₂ 膜を堆積し、更に S O G膜をコ一ティングした後、これらの S 0 G膜及び S i 0₂ 膜をエッチバックする平滑化処理を行い、下部電極 1 8 aの凹型断面形状の窪みを埋めると共に、上部電極 2 2 の表面を被覆して、基体全面を平滑化する平滑化絶縁膜 2 4を形成する。

なお、この基体全面の平滑化工程、即ち平滑化絶縁膜 2 4の形成工程においては、凹型断面形状の下部電極 1 8 aの中央部上に形成されている上部電極 2 2の表面が、凹型断面形状の下部電極

1 8 aの S i Nダミー層 3 2上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化工ツチバック条件では S i 0 ₂ と T i， T i Nとのエッチレートの差は大きくないため、 S 0 G膜及び S i 0 膜のエッチバックの際にも、下部電極 1 8 aの周辺部の表面は露出するものの、上部電極 2 2の表面は常に平滑化絶縁膜 2 4によって被覆された状態であり、エッチングによって露出することはない。

続いて、下部電極 1 8 aの周辺部及び平滑化絶縁膜 2 4を含む基体全面に、例えば S i 0 膜からなる絶縁膜 2 6を堆積して平滑化絶縁膜 2 4 と絶縁膜 2 6 とによる層間絶縁膜 2 7を形成する

。そして、上部電極 2 2上の層間絶縁膜 2 7を選択的にエツチング除去すると共に、下部電極 1 8 aの周辺部上の層間絶縁膜 2 7 を選択的にエツチング除去して、第 1及び第 2のビア，ホール 2 8 a , 2 8 bをそれぞれ開口する。下部電極 1 8 a表面の T i N 層が除去されることもある。

なお、このとき、第 1 のビア . ホール 2 8 aを開口するためにエッチングする上部電極 2 2上の層間絶縁膜 2 7の合計膜厚が、第 2のビア · ホール 2 8 bを開口するためにエッチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 6の膜厚よりも厚くなつているため、これら第 1及び第 2のビア ' ホール 2 8 a , 2 8 bの開口の際に、上部電極 2 2の表面に対する過大なオーバーエッチングが行われることはない。

続いて、第 1及び第 2 のビア · ホール 2 8 a， 2 8 bを介して上部電極 2 2及び下部電極 1 8 aの周辺部にそれぞれ接続する第 1及び第 2 の上層配線層 3' 0 a， 3 0 bを形成する。

以上のように本実施形態によれば、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜 1 2を介して所要の厚さ、例えば 1 0 0〜 5 0 0 n m程度の段差用の S i Nダミー層 3

2を形成し、この S i Nダミ一層 3 2を含む基体全面に第 2の絶縁膜 1 6 を形成し、この第 2の絶縁膜 1 6上に、中央部の表面よりも S i Nダミー層 3 2上方の周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 aを形成すると共に、その中央部上に誘電体膜 2 0 を介して上部電極 2 2を形成して、上部電極 2 2の表面の高さを下部電極 1 8 aの S i Nダミー層 3 2上方における周辺部の表面の高さよりも低くすることにより、基体全面に S i 〇 2 膜を堆積し更に S 0 G膜をコーティングした後にエッチバックする平滑化処理を行う際に、下部電極 1 8 aの凹型断面形状の窪みを埋めて基体全面を平滑化する平滑化絶縁膜 2 4が上部電極 2 2の表面を常に被覆しているため、この平滑化処理の際のエツチングによつて上部電極 2 2や更にはその下の誘電体膜 2 0がダメ一ジを受けることはない。従って、上記第 1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。

また、容量素子の上部電極 2 2及び下部電極 1 8 aにそれぞれ接続する第 1及び第 2の上層配線層 3 0 a , 3 0 bを形成するために第 1及び第 2のビア . ホール 2 8 a， 2 8 bをそれぞれ開口する際に、第 1のビア . ホール 2 8 aを開口するためにエツチングする上部電極 2 2上の層間絶縁膜 2 7の合計膜厚が、第 2のビァ · ホール 2 8 bを開口するためにエツチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 7の膜厚よりも厚くなつているため、上部電極 2 2の表面に対する過大なオーバ—エッチングが行われることはなく、上部電極 2 2やその下の誘電体膜 2 0がダメ一ジを受けることはない。従って、上記第 1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。

また、下部電極 1 8 a上に開口する第 2 のビア · ホール 2 8 b の深さが上部電極 2 2上に開口する第 1のビア · ホール 2 8 aの深さより浅くなつていることにより、容量素子として実効的に機能する上部電極 2 2 と下部電極 1 8 a との対向領域から第 1及び第 2の上層配線層 3 0 a， 3 0 bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第 1の実施形態の場合と同様に、インピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。

なお、上記第 2の実施形態においては、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1の絶縁膜 1 2を介して所要の厚さ、例えば厚さ 1 0 0 〜 5 0 0 n m程度の段差用の S i Nダミー層 3 2を形成しているが、このような S i Nダミー層 3 2 を形成する代わりに、フォトリソグラフィ工程及びェッチング工程により、半導体基板 1 0上の容量素子形成予定領域の中央部の第 1 の絶縁膜 1 2を選択的にエツチング除去して、深さ 1 0 0〜 5 0 0 n m程度の窪みを形成してもよい。さらには、第 1の絶縁膜 1 2の選択ェッチングと、ダミー層 3 2 (又はダミ一層 1 4、後述するダミー層 3 4 ) の組み合わせで最終的なダミ一層を形成して深さ 1 0 0〜 5 0 0 n m程度の窪みを形成することもできる。

これらの場合においても、この容量素子形成予定領域の中央部に深さ 1 0 0〜 5 0 0 n m程度の窪みが形成された第 1の絶縁膜 1 2上に、上記第 2の実施形態の場合と同様にして、第 2の絶縁膜 1 6を形成し、この第 2の絶縁膜 1 6上に、 T i N/A l - S i ZT i /T i ON/T i積層膜 1 8を形成し、この T i N/A 1 — S i / T i / T i 0 N / T i積層膜 1 8をパタ一ニングすることにより、第 1の絶縁膜 1 2に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 aを形成することが可能になる。従って、上記第 2の実 •施形態の場合と同様の作用 · 効果を奏することができる。 (第.3の実施形態）

図 1 3は本発明の第 3の実施形態に係る容量素子を示す概略断面図であり、図 1 4〜図 1 9はそれぞれ図 1 3に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第 1の実施形態の図 1〜図 9に示ず容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。 .

図 1 3に示されるように、本実施形態に係る容量素子においては、上記第 1の実施形態の図 1に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン · ダミー層 1 4が形成されている代わりに、同じ厚さ、例えば厚さ 1 0 0〜 5 0 O n m程度の段差用のポリシリコン . ダミー層 3 4が容量素子の周囲に形成されている点に特徵がある。

また、上記第 1の実施形態の図 1に示す凹型断面形状の例えば T i N/A l — S i /T i / T i ΟΝ/Τ iの下部電極 1 8 aの代わりに、表面が平坦な例えば T i N/A l — S i /T i /T i O NZT i の下部電極 1 8 bが形成されていると共に、この下部電極 1 8 bと分離して、容量素子の周囲の段差用のポリシリコン • ダミー層 3 4上方に、上部電極 2 2の表面よりも高い表面を有する例えば T i N/A 1 一 S i / T i /T i ONZT iのダミー電極 1 8 cが形成されている点に特徵がある。

' このため、上記第 1の実施形態においては、下部電極 1 8 aの凹型断面形状の窪みを埋めている平滑化絶縁膜 2 4が上部電極 2 2 の表面を被覆しているのに対して、本実施形態においては、ダミ一電極 1 8 cによつて周囲を囲まれた窪みを埋めている平滑化絶縁膜 2 4が下部電極 1 8 b上に形成されている上部電極 2 2 の表面を被覆している。

そして、その他の構成要素は上記第 1の実施形態の場合と略同様である。

次に、図 1 3に示される容量素子の製造方法を、図 1 4〜図 1

9 の概略工程断面図を用いて説明する。

先ず、図 1 4に示されるように、半導体基板 1 0上に、例えば

S i 0 ₂ 膜からなる第 1 の絶縁膜 1 2を形成した後、更にこの第

1 の絶縁膜 1 2.上に、例えばポリシリコン層を所要の厚さ、例えば 1 0 0〜 5 0 0 n m程度の厚ざに形成する。続いて、フォトリソグラフイエ程及び R I E工程により、このポリシリコン層を選択的にエッチング除去して所定の形状にパターニングする。

こうして、半導体基板 1 0上の容量素子形成予定領域の周囲に

、第 1の絶縁膜 1 2 を介して、厚さ 1 0 0〜5 0 0 11 m程度のポリシリコン層からなる段差用のポリシリコン · ダミー層 3 4を形成する。

なお、このポリシリコン ' ダミー層 3 4の形成工程は、 L S I の他の素子、例えば M O S T rのゲ— ト電極や、抵抗素子の抵抗層や、 B i p T rの電極として用いるポリシリコン層の形成工程と兼用することが可能である。

次いで、図 1 5 に示されるように、上記第 1の実施形態の図 3 〜図 5に示す工程と同様にして、段差用のポリシリコン · ダミ一層 3 4を含む基体全面に、第 2 の絶縁膜 1 6を形成する。絶縁膜 1 6は省略することもできる。そして、この第 2の絶縁膜 1 6上に、 T i N/A l _ S i /T i /T i ON/T i積層構造膜、あるいは C u， A 1 — C u等による積層膜、本例では T i N/ A 1 一 S i /T i /T i ONZT i積層膜 1 8を形成し、この T i N /A l - S i /T i /T i ON/T i積層膜 1 8上に、 T a ₂ 〇

₅ ， S i 02 , S i N等、本例では T a ₂ 0₃ の誘電体膜 1 0を介'して T i， T i N又は T. i と T i Nの積層膜による上部電極 2 2を形成する。

なお、このときの上部電極 2 2の表面は、 T i N/ A 1 - S i Z T i / T i 0 N / T i積層膜 1 8のポリシリコン . ダミー層 3

4上方における最上表面よりもその高さが低くなつている。

次いで、図 1 6に示されるように、フォトリソグラフィ工程及び R I E工程により、 T i N/A l — S i /T i /T i ON/T i積層膜 1 8を選択的にエツチング除去して所定の形状にバタ一ニングする。

こうして、第 2の絶縁膜 1 6上の容量素子形成予定領域に、 T i N/A l — S i /T i /T i ON/T i による下部電極 1 8 b を形成すると共に、この下部電極 1 8 bと分離して、容量素子形成予定領域の周囲のポリシリコン · ダミ—層 3 4上方に、下部電極 1 8 bの表面よりも高い最上表面を有する T i N/ A 1 — S i

Z T i /T i 〇 NZ T i によるダミ一電極 1 8 cを形成する。

また、この下部電極 1 8 bの形成と同時に、 L S Iの他の素子の T i N/A l — S i ZT i ZT i ON/T i積層膜による下層配線層（図示せず）を形成する。

このようにして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 bとから構成される容量素子を形成する。

なお、このときの容量素子の上部電極 2 2の表面は、容量素子形成領域の周囲のダミー電極 1 8 cのポリシリコン ♦ ダミー層 3 4上方における最上表面よりもその高さが低くなっている。

次いで、図 1 7に示されるように、上部電極 2 2及び下部電極 1 8 bを含む基体全面に、 S i 0 ₂ 膜を 3 0 0〜 1 5 0 0 n m程度の厚さに堆積する。更に、この S i 0 ₂ 膜上に、 S 0 G膜をコ一ティングする。その後、これらの S O G膜及び S i 0 2 膜をェッチバックする平滑化処理を行う。

こうして、ダミ一電極 1 8 c によって周囲を囲まれた窪みを埋めると共に、上部電極 2 2及び下部電極 1 8 bの表面を被覆して、基体全面を平滑化する平滑化絶縁膜 2 4を形成する。

なおこの基体全面の平滑化工程、即ち平滑化絶縁膜 2 4の形成工程においては、下部電極 1 8 b上に形成されている上部電極 2 2 の表面が、容量素子形成領域の周囲のダミ—電極 1 8 cのポリシリコン · ダミー層 3 4上方における最上表面よりもその高さが低くなつているため、 S 0 G膜及び S i 0 ₂ 膜のエッチバックの際にも、下部電極 1 8 bの表面と共に上部電極 2 2 の表面は常に平滑化絶縁膜 2 4 によって被覆された状態であり、エッチングによって露出することはない。

次いで、図 1 8に示されるように、例えばプラズマ C V D法を用いて、ダミ —電極 1 8 c及び平滑化絶縁膜 2 4を含む基体全面に、絶縁膜 2 6を堆積する。この平滑化絶縁膜 2 4 と絶縁膜 2 6 で層間絶縁膜 2 7が形成される。

続いて、フォトリソグラフィ工程及びドライエッチング法を用いて、上部電極 2 2及び下部電極 1 8 b上の層間絶縁膜 2 7を選択的にエッチング除去して、第 1及び第 2のビア · ホール 2 8 a ， 2 8 cをそれぞれ開口する。

次いで、図 1 9 に示されるように、例えばスパッタ法を用いて、例えば A 1合金層を堆積した後、フォトリソグラフィ工程及びドライエツチング法を用いて、この A 1合金層を加工し、第 1及び第 2 のビア · ホール 2 8 a， 2 8 cを介して上部電極 2 2及び下部電極 1 8 bの周辺部にそれぞれ接続する A 1合金層からなる第 1及び第 2 の上層配線層 3 0 a， 3 0 cを形成する。

また、この第 1及び第 2の上層配線層 3 0 a， 3 0 cの形成と同時に、 L S I の他の素子の上層配線層（図示せず）を形成する o ,

以上のように本実施形態によれば、半導体基板 1 0上の容量素子形成予定領域の周囲に、第 1の絶縁膜 1 2を介して厚さ 1 0 0 〜 5 0 0 n m程度の段差用のポリシリコン · ダミ一層 3 4を形成し、このポリシリコン . ダミ一層 3 4を含む基体全面に、第 2の絶縁膜 1 6 を介して例えば T i N/ A 1 — S i ZT i /T i O N /Ύ i積層膜 1 8を形成して所定の形状にバタ一ニングし、容量素子形成予定領域に T i N/A l - S i /T i /T i O N/T i の下部電極 1 8 bを形成し、その周囲のポリシリコン . ダミー層 3 4上方に下部電極 1 8 bの表面よりも高い表面を有する T i N

Z A 1 — S i /T i ZT i O N/T i のダミ—電極 1 8 cを形成すると共に、下部電極 1 8 b上に誘電体膜 2 0を介して上部電極 2 2を形成して、上部電極 2 の表面の高さをダミ—電極 1 8 c のポリシリコン · ダミー層 3 4上方における最上表面の高さよりも低くすることにより、基体全面に S i 0₂ 膜を堆積し更に S 0 G膜をコ一ティングした後にエッチバックする平滑化処理を行う際に、ダミ一電極 1 8 cによって周囲を囲まれた窪みを埋めて基体全面を平滑化する平滑化絶縁膜 2 4が上部電極 2 2の表面を常に被覆しているため、この平滑化処理の際のエッチングによって上部電極 2 2や更にはその下の誘電体膜 2 0がダメ一ジを受けることはない。従って、上記第 1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。なお、上記第 1〜第 3の実施形態におい Tは、容量素子の下部電極 1 8 a， 1 8 bは、第 2のビア . ホール 2 8 b， 2 8 cを介して第 2 の上層配線層 3 0 b， 3 0 cに接続されている場合について説明しているが、下部電極 1 8 a， 1 8 bがそのまま配線層を兼ねて、 L S I の他の素子に接続する場合もある。

そして、この場合には、下部電極 1 8 a , 1 8 b上の層間絶縁膜 2 7 を選択的にエツチング除去して、第 2のビア · ホール 2 8 b , 2 8 cを開口する必要はなくなる。

ま'た、第 1及び第 2の上層配線層 3 0 a , 3 0 b , 3 0 cの形成は、 A 1合金層を堆積し加工する代わりに、 C V D法を用いて

、 W (タングステン）層を堆積した後、エッチバックして、第 1 及び第 2 のビア ' ホール 2 8 a， 2 8 b , 2 8 cをそれぞれ埋め込む Wプラグを形成し、更にスパッタ法を用いて、 A 1合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、この A 1合金層を加工して、第 1及び第 2のビア · ホール 2 8 a， 2 8 b , 2 8 c内の Wプラグにそれぞれ接続する第 1 及び第 2 の上層配線層を形成する方法を用いてもよい。

(第 4の実施形態）

図 2 0 は本発明の第 4の実施形態に係る容量素子を示す概略断面図であり、図 2 1〜図 2 8 はそれぞれ図 2 0 に示される容量素子の製造方法を説明するための概略工程断面図である。

図 2 0 に示されるように、本実施形態に係る容量素子においては、半導体基板 1 0上の容量素子形成領域の周辺部に、例えば S i 0₂ 膜からなる第 1の絶縁膜 1 2介して、所要の厚さ、例えば厚さ 1 0 0〜 5 0 0 n m程度のポリシリコン（P o l y S i 1 i c o n ) 層からなる段差用のポリシリコン ' ダミー層 1 4が形成されている。また、第 1の絶縁膜 1 2及びポリシリコン · ダミ —層 1 4上には、第 2の絶縁膜 1 6が形成されている。なお、第 2の絶縁膜 1 6については、省略することも可能である。

また、この第 2の絶縁膜 1 6上には、例えば厚さ 5〜 7 0 n m 程度の T i層、厚さ 1 0 ~ 2 0 O n m程度の T i 0 N層、厚さ 5 〜 7 0 n m程度の T i層、厚さ 3 0 0〜 1 5 0 0 n m程度の A 1 一 S i層、厚さ 5〜 7 0 n m程度の T i N層が下から順に堆積された T i N/A l — S i /T i /T i ON/T i積層構造膜、あるいは C u， A 1 - C u等による下部電極 1 8 aが形成されている。本例では T i NZA l - S i ZT i /T i ON/T i積層膜の下部電極 1 8 aが形成される。

即ち、この凹型断面形状の下部電極 1 8 aにおいては、その中央部の表面よりも厚さ 1 0 0〜 5 0 0 n m程度の段差用のポリシリコン · ダミー層 1 4上方における周辺部の表面が例えば 1 0 0 〜 5 0 0 n m程度高い位置にある。

なお、このような積層構造の T i N/A 1 — S i /T i ZT i

0 N/T i の下部電極 1 8 aにおいては、最上層の T i N層が、製造プロセス中のフォトリソグラフイエ程における反射防止膜及びその下の A 1 — S i層の酸化防止膜として機能し、 A 1 — S i 層が、導電特性を要する電極の主要部として機能し、下層の T i /T i 0 N/T i積層膜が、ノくリァメタルとして機能する。

また、下部電極 1 8 aの中央部上には、所要の厚さ、例えば厚さ 1 0〜 3 0 O nm程度の T a ₂ 0₅ ， S i 0₂ 又は S i N等の誘電体膜 2 0、本例では T a ₂ 0₅ の誘電体膜を介して、厚さ 5 〜 1 0 0 n m程度の T i， T i N又は T i と T i Nの積層膜からなる上部電極 2 2が形成されている.。誘電体膜 2 0を T a ₂ 0₅ で形成するときは、上部電極 2 2を酸素と反応しにくい T i N又は T i Nと T iをこの順で堆積させた積層膜で形成するのが好ましい。誘電体膜 2 0を S i 0₂ ， S i N等で形成するときは、上部電極 2 2を T i， T i N又は T i Nと T i の積層膜で形成することができる。

こうして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 a とから容量素子が構成されている。 · そして、この容量素子の凹型断面形状の下部電極 1 8 aの中央部上に形成されている誘電体膜 2 0の表面は、凹型断面形状の下部電極 1 8 aのポリシリコン ' ダミ一層 1 4上方における周辺部の。表面よりもその高さが低くなっている。。

また、上部電極 2 2や下部電極 1 8 aからなる S体表面の凹凸部に対する平滑化処理がなされている。即ち、例えば T E 0 Sを原料とするプラズマ C V D法を用いて基体全面に堆積した S i 0 2 膜やその上にコ一ティングした S 0 G膜からなる平滑化絶縁膜 2 4が形成され、この平滑化絶縁膜 2 4によつて下部電極 1 8 a の凹型断面形状の窪みが埋められている。.

また、平滑化されている基体全面、即ち下部電極 1 8 aの周辺部及び平滑化絶縁膜 2 4上には、例えば S i 0 ₂ 膜からなる絶縁膜 2 6が堆積されている。平滑化絶縁膜 2 4 と絶縁膜 2 6で層間絶縁膜 2 7が形成される。

そして、上部電極 2 2上の層間絶縁膜 2 7に開口された第 1のビア ' ホール 2 8 aを介して、上部電極 2 2に接続する例えば A

1合金層からなる第 1 ·の上層配線層 3 0 aが形成されている。また、下部電極 1 8 aの周辺部上の層間絶縁膜 2 7に開口された第 2 のビア · ホール 2 8 bを介して、下部電極 1 8 aの周辺部に接続する例えば A 1合金層からなる第 2の上層配線層 3 0 bが形成されている。

次に、図 2 0 に示される容量素子の製造方法、図 2 1〜図 2 8 の概略工程断面図を用いて説明する。

先ず、図 2. 1 に示されるように、半導体基板 1 0上に、例えば S i 02 膜からなる第 1 の絶縁膜 1 2を形成した後、更にこの第 1 の絶縁膜 1 2上に、例えばポリシリコン層を所要の厚さ、例えば 1 0 0〜 5 0 0 n m程度の厚さに形成する。続いて、フォトリソグラフイエ程及び R I E工程により、このポリシリコン層を選択的にエツチング除去して所定の形状にパターニングする。

こうして、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜 1 2 を介して、厚さ 1 0 0〜 5 0 0 n m程度のポリシリコン層からなる段差用のポリシリコン · ダミー層 1 4を形成する。

なお、このポリシリコン ' ダミー層 1 4の形成工程は、 L S I の他の素子、例えば M 0 S T r (M e t a l O i d e S e m i c o n d u c t o r T r a n s i s t o r ) のゲート (G a t e ) 電極や、抵抗素子の抵抗層や、 B i p T r ( B i p o 1 a r T r a n s i s t o r ) の電極として用いるポリシリコン層の形成工程と兼用することが可能である。

次いで、図 2 2 に示されるように、この段差用のポリシリコン • ダミー層 1 4を含む基体全面に、第 2の絶縁膜 1 6を形成する。なお、第 2の絶縁膜 1 6 の形成は省略できる。

次いで、図 2 3に示されるように、例えばスパッタ法を用いて、この第 2 の絶縁膜 1 6上に、所要の厚さの導電体膜、例えば厚さ 5〜 7 0 n m程度の T i層、厚さ 1 0〜 2 0 0 n m程度の T i O N層、厚さ 5〜 7 O n m程度の T i層、厚さ 3 0 0〜 1 5 0 0 n m程度の A 1 — S i層、厚さ 5〜 7 O n m程度の T i N層を下から順に堆積して、 T i N/A l — S i /T i /T i O N/T i 積層膜 1 8を形成する。

なお、このような積層構造においては、最上層の T i N層が、製造プロセス中のフォトリソグラフイエ程における反射防止膜及びその下の A 1 - S i層の酸化防止膜として機能し、 A 1 — S i 層が、導電特性を要する電極の主要部として機能し、下層の T i

ZT i 0 N/T i積層膜がバリアメタルとして機能する。

また、この T i N/A l — S i /T i /T i O N/T i積層膜

1 8において、厚さ 1 0 0〜 5 0 0 n m程度の段差用のポリシリコン ' ダミー層 1 4上方における表面は、このポリシリコン ' ダミ一層 1 4に囲まれた領域における表面よりもその高さが 1 0 0

〜 5 0 0 n m程度高くなつている。

次いで、図 2 4に示されるように、例えば C V D法を用いて、この T i N/A l — S i ZT i /T i ON/T i積層膜 1 8上に、 T a ₂ 0₅ ， S i 0₂ ， S i N等、本例では T a ₂ 0₅ の誘電体膜を所要の厚さ、例えば 1 0〜 3 0 0 nm程度の厚さに堆積する。更に、例えばスパッタ法を用いて、この誘電体膜上に、例えば T i層、 T i N層又は T i と T i Nの積層膜による導電体層を所要の厚さ、例えば 2 0〜 5 0 0 n m程度の厚さに堆積する。

続いて、フォトリソグラフィ工程及び R I E工程により、これら積層ざれた導電体層及び誘電体膜を選択的にエツチング除去して所定の形状にパターニングする。

こうして、段差用のポリシリコン · ダミー層 1 4に囲まれた領域の T i NZA l - S i ZT i /T i ONZT i積層膜 1 8上に、厚さ 1 0〜 3 0 0 n m程度の誘電体膜 2 0を介して、厚さ 2 0

〜 5 0 0 n m程度の T i層、 T i N層又は T i と T i Nの積層膜からなる上部電極 2 2を形成する。上部電極 2 2の表面は、積層膜 1 8のダミ一層 1 4上方における表面と同一面、あるいはそれより高い位置にする。

なお、このときの誘電体膜 2 0の表面は、積層膜 1 8のポリシリコン · ダミー層 1 4上方における表面よりもその高さが低くなつている。

次いで、図 2 5に示されるように、フォトリソグラフィ工程及び R I E工程により、 T i Ν/ A 1 - S i /T i /T i ON/T i積層膜 1 8を選択的にエッチング除去して所定の形状にパターニングする。

こうして、上部電極 2 2が形成されている中央部の誘電体膜 2 0の表面よりも段差用のポリシリコン . ダミ一層 1 4上方の周辺部の表面が高い位置にある凹型断面形状の T i N/ A 1 - S i / T i /T i 0 N/T i積層膜による下部電極 1 8 aを形成する。また、この下部電極 1 8 aの形成と同時に、 L S I の他の素子の T i NZA l — S i ZT i /T i ON/T i積層膜による下層配線層（図示せず）を形成する。

このようにして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 aとから構成される容量素子を形成する。

なお、このときの容量素子の誘電体膜 2 0の表面は、下部電極 1 8 aのポリシリコン ' ダミー層 1 4上方における周辺部の表面よりもその高さが低くなっている。

次いで、図 2 6に示されるように、基体全面の凹凸を平滑化する平滑化処理を行う。即ち、例えば TE 0 Sを原料とするプラズマ C VD法を用いて、上部電極 2 2及び下部電極 1 8 aを含む基体全面に、例えば、 S i 0₂ 膜を 3 0 0〜 1 5 0 0 n m程度の厚さに堆積する。更に、この S i 0₂ 膜上に、 S O G膜をコ一ティングする。その後、これらの S 0 G膜及び S i 0₂ 膜をエツチバックする。

こうして、下部電極 1 8 aの凹型断面形状の窪みを埋めると共に、基体全面を平滑化する平滑化絶縁膜 2 4を形成する。

なお、この基体全面の平滑化工程、即ち平滑化絶縁膜 2 4の形成工程においては、凹型断面形状の下部電極 1 8 aの中央部上に形成されている誘電体膜 2 0の表面が、凹型断面形状の下部電極 1 8 aのボリシリコン · ダミー層 1 4上方における周辺部の表面よりもその高さが低くなっている。また、一般的な平滑化工ツチノックでは、 S i 0 ₂ と T i及び T i Nとのエッチングレートは大きく変わらないため、 S O G膜及び S i 0 ₂ 膜の形成後のェッチバックの際にも、下部電極 1 8 aの周辺部の表面は露出するものの、誘電体膜 2 0の表面は、エッチングによって露出することはない。即ち、下部電極 1 8 aの周辺部がエッチングストッパーとなり、上部電極 2 2下の誘電体膜 2 0がダメージを受けることはない。

次いで、図 2 7 に示されるように、例えばプラズマ C V D法を用いて、下部電極 1 8 aの周辺部及び平滑化絶縁膜 2 4を含む基体全体に、例えば S i 0 2 膜からなる絶縁膜 2 6を堆積する。平滑化絶縁膜 2 4 と絶縁膜 2 6で層間絶縁膜 2 7が形成される。

続いて、フォトリソグラフィ工程及びドライエツチング法を用いて、上部電極 2 2上の層間絶縁膜 2 7を選択的にエッチング除去すると共に、下部電極 1 8 aの周辺部上の層間絶縁膜 2 7を選択的にエッチング除去して、第 1及び第 2のビア · ホール 2 8 a , 2 8 bをそれぞれ開口する。このとき、コンタクト抵抗低減のために、下部電極 1 8 a表面の T i N層のみ除去することもある o

なお、このとき、第 1 のビア . ホ一ル 2 8 aを開口するためにエッチングする上部電極 2 2上の層間絶縁膜 2 7膜厚が、第 2のビア · ホール 2 8 bを開口するためにエツチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 7の膜厚とほぼ等しくなつているため、これら第 1及び第 2のビア · ホール 2 8 a , 2 8 bの開口の際に、上部電極 2 2の表面に対する過大なオーバーエッチングが行われることはない。

次いで、図 2 8 に示されるように、例えばスパッタ法を用いて、例えば A 1合金層を堆積した後、フォトリソグラフイエ程及びドライエッチング法を用いて、この A 1合金層を加工し、第 1及び第 2のビア · ホール 2 8 a， 2 8 bを介して上部電極 2 2及び下部電極 1 8 aの周辺部にそれぞれ接続する A 1合金層からなる第 1及び第 2 の上層配線層 3 0 a， 3 0 bを形成する。

また、この第 1及び第 2 の上層配線層 3 0 a， 3 0 bの形成と同時に、 L S I の他の素子の上層配線層（図示せず）を形成する o ·

以上のように本実施形態によれば、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜 1 2を介して厚さ 1 0 0〜 5 0 0 n m程度のポリシリコン層からなる段差用のポリシリコン · ダミー層 1 4を形成し、このポリシリコン · ダミー層 1 4 を含む基体全面に第 2 の絶縁膜 1 6を形成し、この第 2 の絶縁膜 1 6上に、中央部の表面よりもポリシリコン · ダミー層 1 4上方の周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 a を形成すると共に、その中央部上に、所要の厚さ、例えば厚さ 1 0〜 3 0 0 n m程度の誘電体膜（即ち、ダミー層 1 4より薄い誘電体膜） 2 0を介して、所要の厚さ、例えば厚さ 5〜 1 0 0 n m 程度の上部電極 2 2を形成し、誘電体膜 2 0の表面の高さを下部電極 1 8 aのポリシリコン . ダミー層 1 4上方における周辺部の表面の高さよりも低くすることにより、基体全面に S i 0 ₂ 膜を堆積し更に S 0 G膜をコ一ティングした後にエツチバックする平滑化処理を行う際に、下部電極 1 8 aの周辺部がェッチンダストッパ一として働き、エツチングによつて誘電体膜 2 0がダメ一ジを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。

また、容量素子の上部電極 2 2及び下部電極 1 8 aにそれぞれ接続する第 1及び第 2 の上層配線層 3 0 a， 3 0 bを形成するために第 1及び第 2のビア ' ホール 2 8 a , 2 8 bをそれぞれ開口する際に、第 1のビア · ホール 2 8 aを開口するためにエツチングする上部電極 2 2上の層間絶縁膜 2 7の膜厚が、第 2のビア · ホール 2 8 bを開口するためにエッチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 7の膜厚とほぼ等しくなつているため、上部電極 2 2 の表面に対する過大なオーバ一エツチングが行われることはなく、上部電極 2 2やその下の T a 2 0 ₅ 誘電体膜 2 0 がダメージを受けることはない。従って、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。

また、第 1及び第 2 のビア ' ホール 2 8 a， 2 8 bを比較すると、下部電極 1 8 a上に開口する第 2 のビア · ホール 2 8 bの深さが上部電極 2 2上に開口する第 1のビア · ホル 2 8 aの深さより浅くなつていることにより、容量素子として実効的に機能する上部電極 2 2 と下部電極 1 8 a との対向領域から第 1及び第 2 の上層配線層 3 0 a , 3 0 bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、ィンピーダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制することができる。即ち、容量素子の特性の対称性を向上することができる。 (第 5 の実施形態）

図 2 9 は本発明の第 5の実施形態に係る容量素子を示す概略断面図であり、図 3 0及び図 3 1 はそれぞれ囱 2 9 に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第 4 の実施形態の図 2 1〜図 2 8 に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。

図 2 9に示されるように、本実施形態に係る容量素子においては、上記第 4の実施形態の図 2 0に示す容量素子における段差用のポリシリコ：ノ · ダミー層 1 4の代わりに、所要の厚さの S i N ， S i 0 等による絶縁ダミー層、例えば、厚さ 1 0 0〜 5 0 0 n m程度の S i 0 層からなる段差用の S i 0₂ ダミー層 3 2が形成されている点に特徴がある。そして、その他の構成要素は上記第 4の実施形態の場合と同様である。

.次に、図 2 9に示される容量素子の製造方法を、図 3 0及び図 3 1の概略工程断面図を用いて説明する。

先ず、図 3 0に示されるように、半導体基板 1 0上に、例えば S i 0₂ 膜からなる第 1の絶縁膜 1 2を形成した後、更にこの第

1の絶縁膜 1 2上に、絶縁膜、例えば S i 0 膜を 1 0 0〜 5 0 0 n m程度の厚さに形成する。続いて、フォトリソダラフィ工程及びェッチング工程により、この S i 0₂ 膜を選択的にエツチング除去して、所定の形状にパターニングする'。

こうして、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1の絶縁膜 1 2を介して、厚さ 1 0 0〜 5 0 0 11 m程度の S i 0 膜からなる S i 0₂ ダミー層 3 2を形成する。

次いで、図 3 1に示されるように、上記第 4の実施形態の図 2 2〜図 2 8に示す工程と同様にして、この S i 0 ダミー層 3 2 を含む基体全面に、第 2の絶縁膜 1 6を形成し、この第 2の絶縁膜 1 6上に、 T i N/A l - S i /T i /T i ONZT i積層膜 1 8を形成し、この T i N/A l — S i /T i /T i ON/T i 積層膜 1 8上に、誘電体膜 2 0を介して上部電極 2 2を形成し、フォトリソグラフイエ程及び R I E工程により、 T i N/A 1 ― S i ZT i /T i ON/T i積層膜 1 8をパターニングして、上部電極 2 2が形成されている中央部の表面よりも S i 0₂ ダミー層 3 上方の周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 aを形成する。こうして、誘電体膜 2 0を間に挟む上部電極 2 2 と下部電極 1 8 a とから構成される容量素子を形成する。

なお、このときの容量素子の誘電体膜 2 0の表面は、下部電極 1 8 aの S i 0₂ ダミー層 3 2上方における周辺部の表面よりもその高さが低くなっている。

続いて、上部電極 2 2及び下部電極 1 8 aを含む基体全面に、 S i 0 膜を堆積し、更に S O G膜をコーティングした後、これらの S 0 G膜及び S i 0₂ 膜をエッチバックする平滑化処理を行い、下部電極 1 8 aの凹型断面形状の窪みを埋めると共に、上部電極 2 2の表面を被覆して、基体全面を平滑化する平滑化絶縁膜 2 4を形成する。

なお、この基体全面の平滑化工程、即ち平滑化絶縁膜 2 4の形成工程においては、凹型断面形状の下部電極 1 8 aの中央部上に形成されている誘電体膜 2 0 の表面が、凹型断面形状の下部電極 1 8 aの S i 0₂ ダミー層 3 2上方における周辺部の表面よりもその高さが低くなっている。一般的な平滑化工ツチバック条件では S i 〇 ₂ と T i， T i Nとのエッチレー卜の差は大きくないため、 S 0 G膜及び S i 0 膜のエッチバックの際にも、下部電極 1 8 aの周辺部がェツチングストッパーとして働き、下部電極 1 8 aの周辺部の表面は露出する塲合があっても、誘電体膜 2 0の表面はエッチングによって露出することはない。

続いて、下部電極 1 8 aの周辺部及び平滑化絶縁膜 2 4を含む基体全面に、例えば S i 02 膜からなる絶縁膜 2 6を堆積して平滑化絶縁膜 2 4 と絶縁膜 2 6 とによる層間絶縁膜 2 7を形成する。そして、上部電極 2 2上の層間絶縁膜 2 7を選択的にエツチング賒去すると共に、下部電極 1 8 aの周辺部上の層間絶縁膜 2 7 を選択的にエツチング除去して、第 1及び第 2のビア ' ホール 2 8 a , 2 8 bをそれぞれ開口する。下部電極 1 8 a表面の T i N 層が除去されることもある。

なお、このとき、第 1のビア · ホール 2 8 aを開口するためにエッチングする上部電極 2 2上の層間絶縁膜 2 7の膜厚が、第 2 のビア · ホール 2 8 bを開口するためにエツチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 6の膜厚とほぼ等しくなつているため、これら第 1及び第 2 のビア ' ホール 2 8 a， 2 8 bの開口の際に、上部電極 2 2 の表面に対する過大なオーバーエツチングが行われることはない。

続いて、第 1及び第 2 のビア ' ホール 2 8 a， 2 8 bを介して ' 上部電極 2 2及び下部電極 1 8 aの周辺部にそれぞれ接続する第 1及び第 2 の上層配線層 3 0 a， 3 0 bを形成する。

以上のように本実施形態によれば、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1 の絶縁膜 1 2を介して所要の厚さ、例えば 1 0 0〜 5 0 O n m程度の段差用の S i 0 ₂ ダミー層 3 2を形成し、この S i 0 ₂ ダミー層 3 2を含む基体全面に第 2 の絶縁膜 1 6を形成し、この第 2 の絶縁膜 1 6上に、中央部の表面よりも S i 0 ₂ ダミー層 3 2上方の周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 aを形成すると共に、その中央部上に誘電体膜 2 0を介して上部電極 2 2を形成して、誘電体膜 2 0の表面の高さを下部電極 1 8 aの S i 0 ₂ ダミ一層 3 2上方における周辺部の表面の高さよりも低くすることにより、基体全面に S i 0 ₂ 膜を堆積し更に S 0 G膜をコ一ティングした後にェッチバックする平滑化処理を行う際に、下部電極 1 8 aの周辺部がェツチングストッパーとして働き、エツチングによつて誘電体膜 2 0がダメ一ジを受けることはない。従って、上記第 1 の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。また、容量素子の上部電極 2 2及び下部電極 1 8 aにそれぞれ接続する第 1及び第 2の上層配線層 3 0 a， 3 O bを形成するために第 1及び第 2のビア · ホール 2 8 a , 2 8 bをそれぞれ開口する際に、第 1のビア ♦ ホール 2 8 aを開口するためにエツチングする上部電極 2 2上の層間絶縁膜 2 7の膜厚が、第 2のビア · ホール 2 8 bを開口するためにエッチングする下部電極 1 8 aの周辺部上の層間絶縁膜 2 7の膜厚とほぼ等しくなつているため、上部電極 2 2の表面に対する過大なオーバ一エツチングが行われることはなく、上部電極 2 2やその下の誘電体膜 2 0がダメ一ジを受けることはない。従て、上記第 1の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を更に抑制して、より良好な特性とより高い信頼性をもつ容量素子を得ることができる。

また.、下部電極 1 8 a上に開口する第 2のビア · ホール 2 8 b の深さが上部電極 2 2上に開口する第 1のビア · ホール 2 8 aの深さとほぼ等しくなつていることにより、容量素子として実効的に機能する上部電極 2 2 と下部電極 1 8 a との対向領域から第 1 及び第 2の上層配線層 3 0 a， 3 0 bまでの距離において一般に上部電極側よりも長くなる傾向にある下部電極側の距離を短縮することになるため、上記第 1の実施形態の場合と同様に、インピ

—ダンスの差異を減少させて容量素子の特性の非対称性の増大を抑制し、容量素子の特性の対称性を向上することができる。

なお、上記第 5の実施形態においては、半導体基板 1 0上の容量素子形成予定領域の周辺部に、第 1の絶縁膜 1 2を介して所要の厚さ、例えば厚さ 1 0 0〜 5 0 0 n m程度の段差用の S i 0 ₂ ダミー層 3 2を形成しているが、このような S i 0 ₂ ダミ一層 3 2を形成する代わりに、フォトリソグラフィ工程及びェッチング工程により、半導体基板 1 0上の容量素子形成予定領域の中央部の第 1の絶縁膜 1 2を選択的にエツチング除去して、深さ 1 0 0 〜 5 0 0 n m程度の窪みを形成してもよい。さらには、第 1の絶縁膜 1 2の選択ェッチングと、ダミー層 3 2 (又はダミ一層 1 4 、'後述するダミー層 3 4 ) の組み合わせで最終的なダミー層を形成して深さ 1 0 0〜 5 0 0 n m程度の窪みを形成することもでき o

これらの場合においても、この容量素子形成予定領域の中央部に深さ 1 0 0〜 5 0 0 n m程度の窪みが形成された第 1の絶縁膜 1 2上に、上記第 2の実施形態の場合と同様にして、第 2の絶縁膜 1 6を形成し、この第 2の絶縁膜 1 6上に、 T i N/A l — S i /T i /T i ON/T i積層膜 1 8を形成し、この T i N/ A 1 一 S i ZT i /T i ON/T i積層膜 1 8をパターニングすることにより、第 1の絶縁膜 1 2に形成された窪みの上方の中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極 1 8 aを形成することが可能になる。従って、上記第 5の実施形態の場合と同様の作用 ·効果を奏することができる。

(第 6の実施形態）

図 3 2は本発明の第 6の実施形態に係る容量素子を示す概略断面図であり、図 3 3〜図 3 8はそれぞれ図 3 2に示される容量素子の製造方法を説明するための概略工程断面図である。なお、ここで、上記第 4の実施形態の図 2 0〜図 2 8に示す容量素子の構成要素と同一の要素には同一の符号を付して説明を省略する。

図 3 2に示されるように、本実施形態に係る容量素子においては、上記第 4の実施形態の図 2 0に示す容量素子と比較すると、その容量素子の周辺部に段差用のポリシリコン · ダミ—層 1 4が形成されている代わりに、同じ厚さ、例えば厚さ 1 0 0〜 5 0 0 n m程度の段差用のポリシリコン · ダミ一層 3 4が容量素子の周囲に形成されている点に特徵がある。

また、上記第 4の実施形態の図 2 0に示す凹型断面形状の例えば T i N/A 1 一 S i ZT i /T i ONZT iの下部電極 1 8 a の代わりに、表面が平坦な例えば T i N/A 1 一 S i / T i / Τ i 0 Ν/Τ i の下部電極 1 8 bが形成されていると共に、この下部電極 1 8 bと分離して、容量素子の周囲の段差用のポリシリコン · ダミー層 3 4上方に、上部電極 2 2の表面よりも高い表面を有する例えば T i N/A 1 一 S i /T i /T i 0 N/T iのダミ —電極 1 8 cが形成されている点に特徴がある。

そして、その他の構成要素は上記第 4の実施形態の場合と略同様る。

次に、図 3 に示される容量素子の製造方法を、図 3 2〜図 3 8の概略工程断面図を用いて説明する。

先ず、図 3 3に示されるように、半導体基板 1 0上に、例えば S i 0₂ 膜からなる第 1の絶縁膜 1 2を形成した後、更にこの第

1 ,の絶縁膜 1 2上に、例えばポリシリコン層を所要の厚さ、例えば 1 0 0〜 5 0 0 n m程度の厚さに形成する。続いて、フォトリソグラフィ工程及び R I E工程により、このポリシリコン層を選択的にェッチング除去して所定の形状にパターニングする。

、第 1の絶縁膜 1 2を介して、厚さ 1 0 0〜 5 0 0 nm程度のポリシリコン層からなる段差用のポリシリコン · ダミー層 3 4を形成する。

なお、このポリシリコン ' ダミー層 3 4の形成工程は、 L S I の他の素子、例えば M 0 S T rのゲ一ト電極や、抵抗素子の抵抗層や、 B i p T rの電極として用いるポリシリコン層の形成工程と兼用することが可能である。

次いで、図 3 4に示されるように、上記第 4の実施形態の図 2 2〜図 2 4 に示す工程と同様にして、段差用のポリシリコン · ダミー層 3 4を含む基体全面に、第 2の絶縁膜 1 6を形成する。絶縁膜 1 6 は省略することもできる。そして、この第 2の絶縁膜 1 6上に、 T i N/A l — S i /T i ZT i O N/T i積層構造膜、あるいは C u， A l — C u等による積層膜、本例では T i N/

A l - S i XT i /T i O N/T i積層膜 1 8を形成し、この T i N/A l - S i /T i /T i O N/T i積層膜 1 8上に、 T a 0₅ , S 1 0 , S i N等、本例では T a ₂ 0₃ の誘電体膜 1 0 を介して T i， T i N又は T i と T i Nの積層膜による上部電極 2 2を形成する。

なお、このときの誘電体膜 2 0 の表面は、 T i N/ A 1 - S i /T i /T i O N/T i積層膜 1 8のポリシリコン · ダミー層 3. 4上方における最上表面よりもその高さが低くなつている。

次いで、図 3 5に示されるように、フォトリソグラフィ工程及び R I E工程により、 T i N/A l - S i /T i /T i O N/T i積層膜 1 8を選択的にエツチング除去して所定の形状にバタ一ニングする。

こうして、第 2の絶縁膜 1 6上の容量素子形成予定領域に、 T i N/A 1 一 S i /T i /T i 〇 N/T i による下部電極 1 8 b を形成すると共に、この下部電極 1 8 b と分離して、容量素子形成予定領域の周囲のポリシリコン · ダミ一層 3 4上方に、下部電極 1 8 bの表面よりも高い最上表面を有する T i N/ A 1 — S i /Ί i /T i 0 N/T i によるダミ一電極 1 8 cを形成する。

また、この下部電極 1 8 bの形成と同時に、 L S I の他の素子の T i NZA l — S i /T i /T i O NZT i積層膜による下層配線層（図示せず）を形成する。

このようにして、誘電体膜 2 0 を間に挟む上部電極 2 2 と下部 L 8 b とから構成される容量素子を形成する。なお、このときの容量素子の誘電体膜 2 0の表面は、容量素子形成領域の周囲のダミ一電極 1 8 cのポリシリコン ' ダミー層 3 4上方における最上表面よりもその高さが低くなつている。

次いで、図 3 6に示されるように、上部電極 2 2及び下部電極 1 8 bを含む基体全面に、 S i 0 ₂ 膜を 3 0 0〜； 1 5 0 0 n m程度の厚さに堆積する。更に、この S i 0 ₂ 膜上に、 S O G膜をコ一ティングする。その後、これらの S O G膜及び S i 0 ₂ 膜をェッチバックする平滑化処理を行う。.

こうして、ダミー電極 1 8 cによって周囲を囲まれた窪みを埋める平滑化する平滑化絶縁膜 2 4を形成する。

なおこの基体全面の平滑化工程、即ち平滑化絶縁膜 2 4の形成工程においては、下部電極 1 8 b上に形成されている誘電体膜 2 0 の表面が、容量素子形成領域の周囲のダミ一電極 1 8 cのポリシリコン · ダミー層 3 4上方における最上表面よりもその高さが低くなつている。通常のエッチバック条件では T i，丁 1 と 3 i 0 ₂ のエッチングレート差は大きくないので、 S O G膜及び S i 0 ₂ 膜のエッチバックの際にも、誘電体膜 2 0の表面はエツチングによって露出することはない。

次いで、図 3 7に示されるように、例えばプラズマ C V D法を用いて、ダミ一電極 1 8 c及び平滑化絶縁膜 2 4を含む基体全面に、絶縁膜 2 6 を堆積する。この平滑化絶縁膜 2 4 と絶縁膜 2 6 で層間絶縁膜 2 7が形成される。

続いて、フォトリソグラフィ工程及びドライエツチング法を用いて、上部電極 2 2及び下部電極 1 8 b上の層間絶縁膜 2 7を選択的にェッチング除去して、第 1及び第 2 のビア · ホ一ル 2 8 a

， 2 8 cをそれぞれ開口する。

次いで、図 3 8に示されるように、例えばスパッタ法を用いて、例えば A 1合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、この A 1合金層を加工し、第 1及び第 2のビア · ホール 2 8 a， 2 8 cを介して上部電極 2 2及び下部電極 1 8 bの周辺部にそれぞれ接続する A 1合金層からなる第 1及び第 2の上層配線層 3 0 a， 3 0 cを形成する。

また、この第 1及び第 2の上層配線層 3 0 a， 3 0 cの形成と同時に、 L S Iの他の素子の上層配線層（図示せず）を形成する以上のように本実施形態によれば、半導体基板 1 G上の容量素子形成予定領域の周囲に、第 1の絶縁膜 1 2を介して厚さ 1 0 0 〜 5 0 0 n m程度の段差用のポリシリコン ' ダミ一層 3 4を形成し、このポリシリコン · ダミー層 3 4を含む基体全面に、第 2の絶縁膜 1 6を介して例えば T i N/A l — S i ZT i /T i O N κτ i積層膜 i 8を形成して所定の形状にバタ一ニングし、容量素子形成予定領域に T i NZA l — S i /T i /T i ON/T i の下部電極 1 8 bを形成し、その周囲のポリシリコン · ダミー層

3 4上方に下部電極 1 8 bの表面よりも高い表面を有する T i N ZA 1 - S i ZT i /T i ONZT iのダミ一電極 1 8 cを形成すると共に、下部電極 1 8 b上に誘電体膜 2 0を介して上部電極 2 2を形成して、誘電体膜 2 0の表面の高さをダミ—電極 1 8 c のポリシリコン · ダミー層 3 4上方における最上表面の高さよりも低くすることにより、基体全面に S i 0₂ 膜を堆積し更に S 0 G膜をコ一ティングした後にエッチバックする平滑化処理を行う際に、ダミ一電極 1 8 cがエツングストッパーとして働き、ェッチングによつて上部電極 2 2の下の誘電体膜 2 0がダメ―ジを受けることはない。従って、上記第 4の実施形態の場合と同様に、容量素子の容量値等の特性の変動及び信頼性の劣化を抑制して、良好な特性と高い信頼性をもつ容量素子を得ることができる。

なお、上記第 4〜第 6の実施形態においては、容量素子の下部電極 1 8 a， 1 8 bは、第 2 のビア ' ホール 2 8 b , 2 8 cを介して第 2 の上層配線層 3 0 b， 3 0 cに接続されている場合について説明しているが、下部電極 1 8 a， 1 8 bがそのまま配線層を兼ねて、 L S I の他の素子に接続する場合もある。

そして、この場合には、下部電極 1 8 a， 1 8 b上の層間絶縁膜 2 7を選択的にェッチング除去して、第 2のビア · ホール 2 8 b , 2 8 cを開口する必要はなくなる。

また、第 1及び第 2 の上層配線層 3 0 a， 3 0 b , 3 0 cの形成は、 A 1合金層を堆積し加工する代わりに、 C V D法を用いて、 W (タングステン）層を堆積した後、エッチバックして、第 1 及び第 2 のビア . ホール 2 8 a， 2 8 b , 2 8 cをそれぞれ埋め込む Wブラグを形成し、更にスパッタ法を用いて、 A 1合金層を堆積した後、フォトリソグラフィ工程及びドライエッチング法を用いて、この A 1合金層を加工して、第 1及び第 2 のビア · ホ一ル 2 8 a， 2 8 b , 2 8 c内の Wプラグにそれぞれ接続する第 1 及び第 2の上層配線層を形成する方法を用いてもよい。

Claims

請求の範囲

1 . 半導体基板上に第 1の絶縁膜を介して形成され、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、前記下部電極の中央部上に、前記下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と前記下部電極の凹型断面形状の窪みを埋める第 2の絶縁膜とを具備することを特徴とする半導体装置。

2 . 請求の範囲第 1項記載の半導体装置において、前記下部電極の周辺部、上部電極及び前記第 2 の絶縁膜上に第 3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第 1のビア ♦ ホールを介して前記上部電極に接続する第 1の配線層、及び前記層間絶縁膜に開口された第 2 のビア · ホールを介して前記下部電極の周辺部に接続する第 2の配線層がそれぞれ形成されていることを特徵とする半導体装置。

3 . 請求の範囲第 1項記載の半導体装置において、前記下部電極の周辺部の下方に設けられた段差用のダミ—層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徴とする半導体装置。

4 . 請求の範囲第 2項記載の半導体装置において、前記下部電極の周辺部の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徵とする半導体装置。

5 . 半導体基板上に第 1の絶縁膜を介して形成されている下部電極と、前記下部電極の周囲に形成され、前記下部電極の表面よりも高い表面を有するダミ一電極と、前記下部電極上に前記ダミ一電極の最上表面よりも表面が低い位置にある誘電体膜を介して形成された上部電極と、前記ダミ一電極に周囲を囲まれた窪みを埋める第 2 の絶縁膜とを具備することを特徼とする半導体装置。

. 請求の範囲第 5項記載の半導体装置において、前記ダミー電極、前記上部電極及び前記第 2 の絶縁膜上に第 3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第 1 のビア ♦ ホールを介して前記上部電極に接続する第 1 の配線層、及び前記眉間絶縁膜に開口された第 2のビア · ホールを介して前記下部電極に接続する第 2の配線層がそれぞれ形成されていることを特徵とする半導体装置。

. 請求の範囲第 5項記載の半導体装置において、前記ダミー電極の下方に設けられた段差用のダミ—層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徵とする半導 . 請求の範囲第 6項記載の半導体装置において、前記ダミー電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徵とする半導 . 半導体基板上に第 1 の絶縁膜を介して形成され、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極と、前記下部電極の中央部上に誘電体膜を介して形成され、前記下部電極の周辺部の表面よりも表面が低い位置にある上部電極と、前記下部電極の凹型断面形状の窪みを埋めると共に、前記上部電極の表面を被覆している第 2の絶縁膜と、を具備することを特徴とする半導体装置。

0 . .請求の範囲第 9項記載の半導体装置において、前記下部電極の周辺部及び前記第 2の絶縁膜上に第 3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第 1のビア · ホ一ルを介して前記上部電極に接続する第 1の配線層、及び前記層間絶縁膜に開口された第 2のビア · ホールを介して前記下部電極の周辺部に接続する第 2の配線層がそれぞれ形成されていることを特徵とする半導体装置。 .

1 1 . 請求の範囲第 9項記載の半導体装置において、前記下部電極の周辺部の下方に設けられた段差用のダミ一層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徴とする半導体装置。

1 2 . 請求の範囲第 1 0項記載の半導体装置において、前記下部電極の周辺部の下方に設けられた段差用のダミ一層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徵とする半導体装置。

1 3 . 半導体基板上に第 1 の絶縁膜を介して形成されている下部電極と、前記下部電極の周囲に形成され、前記下部電極の表面よりも高い表面を有するダミー電極と、前記下部電極上に誘電体膜を介して形成され、前記ダミ一電極の最上表面よりも表面が低い位置にある上部電極と、前記ダミー電極に周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆している第 2の絶縁膜と、を具備することを特徴とする半導体装置。

1 4 . 請求の範囲第 1 3項記載の半導体装置において、前記ダミ —電極、前記上部電極及び前記第 2 の絶縁膜上に第 3の絶縁膜が形成されて層間絶縁膜が形成され、前記層間絶縁膜に開口された第 1 のビア · ホールを介して前記上部電極に接続する第 1 の配線層、及び前記層間絶縁膜に開口された第 2のビア · ホ— ルを介して前記下部電極に接続する第 2 の配線層がそれぞれ形成されていることを特徵とする半導体装置。

1 5 . 請求の範囲第 1 3項記載の半導体装置において、前記ダミ —電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徴とする半導体装置。

6 . 請求の範囲第 1 4項記載の半導体装置において、前記ダミ —電極の下方に設けられた段差用のダミー層が、他の素子の電極又は抵抗層と同じ材料層で形成されていることを特徵とする半導体装置。

7 . 半導体基板上の容量素子形成予定領域の周辺部に、第 1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成するェ程と、前記第 1 の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をバタ一ニングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成する工程と、前記下部電極の中央部上に、前記下部電極の周辺部の表面よりも表面が低い位置にある誘電体膜を介して上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して、前記下部電極の凹型断面形状の窪みを埋める工程とを有することを特徽とする半導体装置の製造方法。

8 . 請求の範囲第 1 7項記載の半導体装置の製造方法において、前記下部電極の周辺部、上部電極及び前記第 2の絶縁膜を含む基体全面に第 3の絶縁膜を形成して層間絶縁膜を形成するェ程と、前記上部電極上の前記層間絶縁膜に第 1のビア · ホールを開口すると共に、前記下部電極の周辺部上の前記層間絶縁膜に第 2のビア . ホールを開口する工程と、前記第 1のビア · ホールを介して前記上部電極に接続する第 1の配線層を形成すると共に、前記第 2 のビア · ホールを介して前記下部電極の周辺部に接続する第 2 の配線層を形成する工程とを有することを特徵とする半導体装置の製造方法。

9 . 請求の範囲第 1 7項記載の半導体装置の製造方法において、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徼とする半導体装置の製造方法。

0 . 請求の範囲第 1 8項記載の半導体装置の製造方法において、前記段差用のダミ—層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徵とする半導体装置の製造方法。

1 . 半導体基板上の容量素子形成予定領域の周囲に、第 1の絶縁膜を介して所定の厚さの段差用のダミ一層を形成する工程と、前記第 1の絶縁膜及び前記ダミ一層上に、導電体膜を堆積した後、前記導電体膜をパターニングして、下部電極を容量素子形成予定領域に形成すると共に、前記ダミー層を被覆し、前記下部電極の表面よりも高い表面を有するダミ一電極を容量素子形成予定領域の周囲に形成する工程と、前記下部電極上に、前記ダミ一電極の最上表面よりも表面が低い位置にある誘電体膜を介して、上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して前記ダミ一電極によつて周囲を囲まれた窪みを埋める工程とを有することを特徵とする半導体装置の製造方法。 2 . 請求の範囲第 2 1項記載の半導体装置の製造方法において、前記ダミー電極、上部電極及び第 2の絶縁膜を含む基体全面に第 3 の絶縁膜を形成して層間絶縁膜を形成する工程と、前記上部電極上の前記層間絶縁膜に第 1のビァ · ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第 2のビア ♦ ホールを開口する工程と、前記第 1のビア · ホールを介して前記上部電極に接続する第 1の配線層を形成すると共に、前記第 2のビア · ホールを介して前記下部電極に接続する第 2の配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。

3 . 請求の範囲第 2 1項記載の半導体装置の製造方法において、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徴とする半導体装置の製造方法。

4 . 請求の範囲第 2 2項記載の半導体装置の製造方法において、前記段差用のダミ一層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徵とする半導体装置の製造方法。

5 . 半導体基板上の容量素子形成予定領域の周辺部に、第 1の絶縁膜を介して、所定の厚さの段差用のダミー層を形成するェ程と、前記第 1 の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をバタ一ニングして、中央部の表面よりも周辺部の表面が高い位置にある凹型断面形状の下部電極を容量素子形成予定領域に形成する工程と、前記下部電極の中央部上に、誘電体膜を介して、前記下部電極の周辺部の表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第 2の絶縁膜を形成して、前記下部電極の凹型断面形状の窪みを埋めると共に、前記上部電極の表面を被覆する工程とを有することを特徵とする半導体装置の製造方法。

6 . 請求の範囲第 2 5項記載の半導体装置の製造方法において、前記下部電極の周辺部及び前記第 2の絶縁膜を含む基体全面に第 3 の絶縁膜を形成して層間絶縁膜を形成する工程と、前記上部電極上の前記層間絶縁膜に第 1のビア · ホールを開口すると共に、前記下部電極の周辺部上の前記層間絶縁膜に第 2のビァ · ホ一ルを開口する工程と、前記第 1 のビア · ホールを介して前記上部電極に接続する第 1の配線層を形成すると共に、前記第 2のビア，ホールを介して前記下部電極の周辺部に接続する第 2 の配線層を形成する工程とを有することを特徵とする半導体装置の製造方法。

7 . 請求の範囲第 2 5項記載の半導体装置の製造方法において、前記段差用のダミ一層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徴とする半導体装置の製造方法。

8 . 請求の範囲第 2 6項記載の半導体装置の製造方法において

、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徵とする半導体装置の製造方法。

9 . 半導体基板上の容量素子形成予定領域の周囲に、第 1の絶縁膜を介して所定の厚さの段差用のダミ一層を形成する工程と

、前記第 1 の絶縁膜及び前記ダミー層上に、導電体膜を堆積した後、前記導電体膜をパターユングして、下部電極を容量素子形成予定領域に形成すると共に、前記ダミ一層を被覆し、前記下部電極の表面よりも高い表面を有するダミ一電極を容量素子形成予定領域の周囲に形成する工程と、前記下部電極上に、誘電体膜を介して、前記ダミ —電極の最上表面よりも表面が低い位置にある上部電極を形成する工程と、基体全面に第 2 の絶縁膜を形成して前記ダミー電極によ όて周囲を囲まれた窪みを埋めると共に、前記下部電極及び前記上部電極の表面を被覆する工程とを有することを特徼とする半導体装置の製造方法。

0 . 請求の範囲第 2 9項記載の半導体装置の製造方法において、前記ダミ —電極及び前記第 2 の絶縁膜を含む基体全面に第 3 の絶縁膜を形成して層間絶縁膜を形成する工程と、前記上部電極上の前記層間絶縁膜に第 1のビア · ホールを開口すると共に、前記下部電極上の前記層間絶縁膜に第 2のビア，ホールを開口する工程と、前記第 1 のビア · ホールを介して前記上部電極に接続する第 1 の配線層を形成すると共に、前記第 2のビア · ホールを介して前記下部電極に接続する第 2 の配線層を形成する工程とを有することを特徵とする半導体装置の製造方法。 1 . 請求の範囲第 2 9項記載の半導体装置の製造方法において、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徵とする半導体装置の製造方法。

2 . 請求の範囲第 3 0項記載の半導体装置の製造方法において、前記段差用のダミー層の形成工程を、他の素子の電極又は抵抗層の形成工程と兼ねることを特徴とする半導体装置の製造方法。