JP4405865B2 - 多層配線構造の製造方法及びｆｉｂ装置 - Google Patents

多層配線構造の製造方法及びｆｉｂ装置 Download PDF

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Description

本発明は、半導体装置の多層配線のうち異なる配線層間を所定の箇所で接続した多層配線構造の製造方法及びFIB装置に関する。特に、半導体装置の多層配線のうち異なる配線層に属する所定の２点間を、短縮した距離で、接続する接続配線を含むことを特徴とする多層配線構造の製造方法及びFIB装置に関する。
従来のＬＳＩの多層配線においては、決められた格子の上を配線するアルゴリズム用いて配線がされていた。また、決められた格子上に、下層の配線に達する、半導体表面に垂直な方向へ伸びる、層間絶縁膜中の貫通孔を形成し、貫通孔内に形成された導電配線により、多層配線のうち異なる配線層間の接続を図っていた。
しかしながら、上記の多層配線においては、格子上に配線するという制約があるため、所定の点と、当該所定の点に対して、対角方向にある点を接続する場合には、余分な配線を必要とし、上記２点が同一平面上の配線層にあるときには、２点間の直線距離に比較し、√２倍以上の長さの配線を必要とし、上記２点が異なる配線層にあるときには、√３倍以上の長さの配線を必要とした。そのため、配線抵抗、配線容量が増加することとなり、信号遅延の原因となっていた。
そこで、図16に示す、従来例１では、同一平面上の配線間隔λを有し、下層配線である、第1層の配線格子158又は第２層の配線格子157に属する配線と、同一平面内の対角配線となる、配線間隔√２λを有し、上層配線である、第３層の配線格子155又は第４層の配線格子156を使用して、配線抵抗、配線容量の増加を抑える多層配線技術が提案されている。（特許文献１、及び、特許文献２）すなわち、第１層の配線格子又は第２層の配線格子に属する、異なる配線を接続するには、第３層の配線格子又は第４層の配線格子を利用する。また、第１層（又は第２層）の配線格子に属する配線と、第３層（又は第４層）の配線格子に属する配線との交点となる格子上に、第１層（又は第２層）の配線格子に属する配線に達する、半導体表面に垂直な方向へ伸びる、層間絶縁膜中の貫通孔を形成し、貫通孔内に形成された導電配線を使用して、第１層（又は第２層）の配線格子に属する配線と、第３層（又は第４層）の配線格子に属する配線とを接続する。従来例１のような構成においては、第１層の配線格子に属する配線同士を接続するのに、第２層の配線格子に属する配線を使用するより、第３の配線格子に属する配線を使用するほうが、同一平面内の配線長が１／√２となる。
ところで、下層の配線に達する、層間絶縁膜中の貫通孔を形成する技術としては、従来例２では、FIB(focused ion beam)装置を利用することにより、半導体装置の形成後において、下層配線がある平面とは、異なる平面上にある点から、下層配線上の所定の点を、対角斜め方向から観察するための貫通孔を形成する技術が提案されている。(特許文献３、及び、特許文献４)
また、従来例３では、FIB装置を利用することにより、少なくとも、２箇所に、垂直に下層配線に達する貫通孔を形成し、レーザーCVD法により、上記２箇所を接続する配線を形成する技術が提案されている。（特許文献５）すなわち、上記の同一平面内にある２箇所をつなぐ配線には、配線格子にこだわらない接続配線が使用されている。
ここで、FIB装置とはイオンビームを静電レンズで集束させ、イオンビームを対象物にあてることにより、サブミクロン領域の加工を行う装置である。また、レーザーCVD法とは対象物を金属有機化合物ガス中に置き、FIB等(レーザー光を含む）を対象物の所定の部分に照射することにより、金属有機化合物ガスから、FIB等が照射された対象物の部分のみに、金属材料を析出させるCVD法をいう。
特開平５−１０２３０５号公報 特開２０００−８２７４３号公報 特開昭６２−１１２１９４号公報 特開平２−２２６０７９号公報 特開昭６２−２２９９５６号公報
従来の多層配線構造においては、上層配線と下層配線を接続するには、まず、接続配線と上層配線との接続点からの垂線と下層配線層との交点までを接続する、下層配線と接続配線との接続点からの延在線が必要である。次に、接続配線と上層配線との接続点から垂直に、下層配線に達する、貫通孔と貫通孔内の導電配線が必要となる。
そうすると、延在線が必要なため、下層配線の配置に自由度がなく、また、配線密度をあげられなかった。さらに、延在線と貫通孔内の配線とからなる接続配線はかならずしも、上層配線の接続点と、下層配線の接続点を結ぶ上で、最短経路ではなかった。
そこで、本発明は、半導体装置の多層配線のうち、異なる配線層に属する所定の２点間を、短縮した距離で接続する接続配線を含む多層配線構造の製造方法及びFIB装置を提供する。
上記の課題を解決するため、第１の発明は、
半導体基板上に形成され、第１の配線と、第２の配線と、前記第１の配線が属する配線層と前記第２の配線が属する配線層との間の層間絶縁層と、異なる配線層に属し、平面的に異なる位置にある２点間を結ぶ立体対角線に沿って形成された配線を含む、第１の配線と第２の配線を接続する第３の配線から構成されている多層配線構造を製造する方法に含まれる第３の配線を形成する配線形成工程は、
前記２つの特定箇所を決定し、前記立体対角線を認識する立体対角線認識工程と、
前記立体対角線と、水平面からの角度を認識する角度認識工程と、
前記立体対角線が垂直となるように、前記半導体基板を傾けるアングル調整工程と、
第１のFIBの照射により、前記立体対角線に沿って前記層間絶縁層中に貫通孔を形成する工程と、
第２のFIBの照射により、前記貫通孔に金属材料を埋め込む工程とを含むことを特徴とする多層配線構造の製造方法を提供する。
FIBの放射方向と立体対角線の方向を合わせるのに、FIBの照射機構を移動させるのではなく、半導体基板側を傾けるため、容易、かつ、小型の装置により、本発明に係る多層配線構造を製造することができる。
次に、上記の問題を解決するため、第２の発明は、
半導体基板上に形成された異なる配線層に属し、平面的に異なる位置にある２つの特定箇所の間を結ぶ立体対角線に沿った配線を形成するFIB装置であって、
コントロール部と、
加工処理部を備え、
加工処理部は、ビーム照射機構と、半導体基板のアングル調整を行うアングル調整機構とを含み、
コントロール部からの指令により、
前記加工処理部の前記アングル調整機構が、前記立体対角線が垂直となるように、前記半導体基板を傾け、
前記加工処理部の前記ビーム照射機構が、第１のFIB照射により、前記半導体基板上の立体対角線に沿って、貫通孔を形成し、
第２のFIB照射により、前記貫通孔内に金属材料を埋め込むことにより、
前記立体対角線に沿った配線を形成することを特徴とするFIB装置を提供する。
上記のFIB装置によれば、第１の発明を容易に実施することができ、すなわち、本発明に係る多層配線構造を容易に製造できる効果がある。
本発明に係る、半導体装置の多層配線のうち異なる配線層に属する所定の２点間を、立体対角線にそった配線を含むことにより、短縮した距離で接続する接続配線を有する、多層配線構造によれば、当該接続配線の長さが短くなるため、当該接続配線の配線抵抗、及び、配線容量の低減が図れる。また、本発明に係る、該多層配線構造中の該接続配線の形成方法によれば、上記接続配線を容易に形成することができる。
本実施例に係る多層配線構造の平面的構成は、下層配線と、下層配線とは配線層が異なる配線層に属する上層配線と、下層配線層と上層配線層間の絶縁層と、上記下層配線と上記上層配線を接続する接続配線とから構成されている。
そして、前記接続配線は、以下のように形成される。まず、下層配線を形成し、下層配線上に絶縁層を成膜し、上層配線を形成する。次に、下層配線の所定の箇所と、上層配線層が存在する絶縁層上の所定の箇所にある中継点であって、平面的に、下層配線の所定の箇所と同一位置にない中継点とを結ぶ立体対角線にそった貫通孔を、絶縁層中に形成する。その後、当該貫通孔内に導電材料を埋め込み、中継点までの配線を形成する。その後、中継点と上層配線の所定の箇所の間を、絶縁層上に導電材料を配設することにより形成される。
なお、前記下層配線を形成後、前記絶縁層を成膜し、前記下層配線と前記中継点との間の配線を形成するため、前記絶縁層中に立体対角線にそって貫通孔を形成し、前記の貫通孔内に導電材料を埋め込んだ後、前記中継点と上層配線を接続する配線及び上層配線を同時に、前記絶縁層上に形成することで、下層配線と上層配線の前記接続配線を形成することもできる。
上記の多層配線構造によれば、垂直な貫通孔や同一配線層内の配線のみにこだわらない、立体対角線を含むことにより、上層配線と下層配線を接続する接続配線の配置の自由度が増す効果がある。また、多層配線構造において、配線密度の向上が図れる。さらに、上記接続配線は、立体対角線を使用した部分につき、配線長を短縮化することができる。
（立体対角線に沿った配線を含む接続配線により、下層配線と上層配線が接続されている多層配線構造）
図１に示すように、従来の多層配線構造は、下層配線２と、上層配線１と、接続配線３と、層間絶縁層４と、層間絶縁層５と、絶縁層６とから構成されている。そして、従来の多層配線構造においては、上層配線１と下層配線２を接続するには、以下のような構造となる。まず、上層配線１から垂直方向に伸びる接続配線３が必要である。次に、上層配線1から垂直方向に伸びる接続配線３と下層配線２層を接続するため、下層配線２は、接続配線３との接続点までの延在線を必要とする。
そうすると、下層配線２に延在線が必要なため、下層配線２の配置に自由度がなくなる。また、下層配線２に延在線が付属するため、隣接して最小間隔で下層配線２を配置できないため、配線密度をあげることができない。さらに、延在線と接続配線３とからなる配線は、かならずしも、上層配線１の接続点と、従来の多層配線構造に課せられている制約がないとしたなら、下層配線２の接続点となったと予想される点とをほぼ直線で結んだ配線と比較すると、最短配線ではない。
そこで、上層配線１と下層配線２の接続線を短縮することを目的とした、実施例１に係る多層配線構造を、図２及び図３により、説明する。
まず、図２は、実施例１に係る多層配線構造の平面構成を示したものである。ここで、実線で輪郭が示され、かつ、斑点模様が施されているパターンは上層配線11を、点線で示したパターンは下層配線12を示す。また、長点線で示したパターンは上層配線11と下層配線12とを接続する接続配線13を示す。
次に、図３は、実施例１に係る多層配線構造の断面構成を示したものであり、図２のＡ−Ｂ間の断面を示したものである。ここで、実線で輪郭が示され、かつ、斜め縞模様が施されているパターンは、上記の上層配線11、上記の下層配線12、上記の接続配線13を示す。
そして、接続配線13と上層配線11との接続点と、接続配線13と下層配線12との接続点とは、同一水平面上にはないが、平面的には同一軸上にあり、上記の接続配線13は、接続配線13と上層配線11との接続点と、接続配線13と下層配線12との接続点とを対角点とする直方形の立体対角線にそって配線されている。
ここで、実施例１に係る多層配線は、次のような製造工程で作成される。
まず、半導体基板上に絶縁層16を成膜する。
次に下層配線12を形成するため、金属材料からなる下層配線層を成膜し、フォトレジストにより配線パターンを形成し、金属材料をエッチングし、フォトレジストを除去する。
次に、層間絶縁層15を成膜する。
次に、後述する、実施例２、実施例３に示す詳細工程により、接続配線13を形成する。
次に、上層配線11を層間絶縁層15上に形成するため、金属材料からなる上層配線層を成膜し、フォトレジストにより配線パターンを形成し、金属膜をエッチングし、フォトレジストを除去する。
次に、さらに上層の配線を形成するため、層間絶縁層14を成膜する。
実施例１の多層配線構造においては、図２、図３に示すような立体対角線に沿った接続配線13を上層配線11と下層配線12との接続に利用する。従って、実施例１の多層配線構造によれば、上層配線11の接続点と、下層配線12の接続点とは、従来の多層配線構造と比較して、短い配線で接続される。
また、図１で説明した延在線が、下層配線12において、不要なため、隣接する下層配線12との距離を短縮することができ、配線密度が増す。さらに、下層配線12と、上層配線11を接続するにあたり、余分な前記延在線が不要なため、自由度が増すこととなる。
次に、実施例１の多層配線構造の変形例を、図４及び図５に示す。
まず、図４は、実施例１の多層配線構造の変形例についての平面構成を示すものであり、実線で輪郭が示され、かつ、斑点模様が施されているパターンは上層配線11を、点線で示したパターンは下層配線12を示す。また、長点線で示したパターンは上層配線11と下層配線12とを接続する接続配線13を示す。
次に、図５は、実施例１の多層配線構造の変形例についての断面構成を示すものであり、図４のＣ−Ｄ間の断面図を示すものである。ここで、実線で輪郭が示され、かつ、縞模様が施されているパターンは、上記の上層配線11、上記の下層配線12、上記の接続配線13を示し、その他、絶縁層等も含め、図３と同様な構成である。
ここで、上記の変形例においては、図４に示すように、接続配線13と上層配線11との接続点と、接続配線13と下層配線12との接続点とは、同一水平面上にはなく、かつ、平面的にいって同一軸上にもないため、接続配線13が、接続配線13と上層配線11との接続点と、接続配線13と下層配線12との接続点とを対角点とする直方体の立体対角線にそって配線されている。
従って、実施例１の多層配線構造の変形例に対する多層配線構造によっても、実施例１の多層配線構造と同様な効果及び作用を奏するが、よりいっそう、接続配線13により、接続配線の短縮化が図れる効果がある。なぜなら、接続配線13と上層配線11との接続点と、接続配線13と下層配線12との接続点とを対角点とする直方体の辺にそって配線された場合と比較し、すなわち、上記直方体の辺の長さを1とすると、接続配線13は直方体の辺に沿って配線した場合には３となるのに対し、立体対角線にそって配線された配線の長さは、最大で１／√３の長さ、すなわち、３／√３＝√３になるからである。
なお、同一水平面内において、対角線が使用された場合には、接続線３の長さは、例えば、直方体の辺の長さが１であったときには、１＋√２となる。一方、立体対角線の長さは、直方体の辺の長さが１であった場合に、√３となるため、上記場合と比較しても、実施例1の変形例の接続配線13には、短縮化の効果がある。
また、下層配線12の配置の自由度や、配線密度の向上についても、同様な効果を奏することはいうまでもない。
（実施例１の多層配線構造を形成する方法１：下層配線形成後に、立体対角線に沿った配線を含む接続配線を形成）
図６(a)〜図６(f)により、実施例２として、実施例１の多層配線構造を形成する第１の方法を説明する。
図６(a)に示すように、いわゆる、ダマシン法により、下層配線20を形成するため、以下の工程を行う。まず、半導体基板上に、酸化シリコン(SiO2)絶縁層21を成膜する。次に、フォトレジストを塗布し、下層配線20用の溝を形成するためのパターンニングをする。次に、反応性イオンエッチングにより、酸化シリコン(SiO2)絶縁層21をエッチングして下層配線20用の溝を形成し、フォトレジストを剥離する。次に、タンタル(Ta)層を成膜し、銅(Cu)等の金属シード層を成膜し、メッキ法により、銅(Cu)等の金属材料を下層配線10用の溝に埋め込む。次に、酸化シリコン(SiO2)絶縁層21上のタンタル(Ta)層及び金属材料をCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により除去する。
次に、図６(b)に示すように、層間絶縁層を形成するため、以下の工程を行う。まず、第1の窒化シリコン(SiN)層22を成膜する。第1の窒化シリコン(SiN)層22は下層配線20を構成する金属材料が拡散するのを防止する機能も果たす。次に、第１の酸化シリコン(SiO2)層23を成膜する。
次に、図６(c)に示すように、上記の層間絶縁層中に立体対角線にそって、貫通孔24を形成するため、FIB(focused ion beam)を、立体対角線に沿う方向から、層間絶縁層に対して照射し、いわゆる、FIB加工により貫通孔24を形成する。なお、FIBには、例えば、ガリウム(Ga)イオンビームが使用される。
次に、図６(d)に示すように、貫通孔24内に金属材料を埋め込み、接続配線25を形成するため、いわゆる、レーザーCVD(chemical vapor deposition)法により、すなわち、金属有機化合物ガス中 (例えば、タングステンヘキサカルボニル(W(CO)6)中)において、FIB等（レーザー光を含む）を貫通孔24に照射することにより、タングステン(W)等の金属材料を、貫通孔24に埋め込む。
次に、図６(e)に示すように、上層配線29をダマシン法により形成するため、以下の工程を行う。まず、第２の窒化シリコン（SiN）層26を成膜する。次に、第２の酸化シリコン(SiO2)層27を成膜する。次に、フォトレジストを塗布し、上層配線29用の溝パターンを形成する。次に、第２の酸化シリコン(SiO2)層27を反応性イオンエッチングによりエッチングし、上層配線29用の溝を形成する。次にフォトレジストを除去し、第２の窒化シリコン（SiN）層26をエッチングする。
次に、図６(f)に示すように、上層配線29を形成するため、図６(a)と同様な工程を行う。
実施例２の多層配線構造によれば、接続配線25と上層配線29との接続点と、接続配線25と下層配線20との接続点とは短い配線で接続される。また、下層配線20と上層配線29を接続するにあたり、下層配線20からの延在線が不要なため、隣接する下層配線20との距離を短縮することができ、配線密度が増す。さらに、下層配線20と、上層配線29を接続するにあたり、余分な上記の前記延在線が不要なため、自由度が増すこととなる。
また、実施例２の多層配線構造を形成する工程によれば、貫通孔の形成にフォトレジストによるパターニングを必要としないため、工程を削減できる効果がある。また、ダマシン法において、垂直な貫通孔を作成し、その貫通孔に導電材料を埋め込むことにより、上層配線と下層配線を接続する垂直配線を実現している点と、実施例２において、ほぼ同様な工程を行っている点とを考慮すると、実施例２の多層配線構造を形成する工程は、ダマシン法と整合性があり、容易に実施可能な効果がある。
（実施例１の多層配線構造を形成する方法２：下層配線及び上層配線形成後に、立体対角線にそった配線含む接続配線を形成）
図７(a)〜図７(ｈ)により、実施例３として、実施例１の多層配線構造を形成する第２の方法を説明する。
まず、図７(a)に示すように、いわゆる、ダマシン法により、下層配線35を形成するために、半導体基板上に、絶縁層36を成膜する。その後、図６(a)に示す工程と同様な工程により、下層配線35を形成する。
次に、図７(b)に示すように、層間絶縁層を形成するため、第1の窒化シリコン(SiN)層38を成膜し、第１の酸化シリコン(SiO2)層37を成膜する。
次に、図７(c)に示すように、第1の酸化シリコン(SiO2)絶縁層37に、斜面を形成するため、以下の工程を行う。まず、フォトレジストを塗布し、下層配線35と接続配線41の接続点に開口パターンを形成する。次に、等方性エッチング(例えば、フッ化水素の希釈液によるウエットエッチング)により、開口部を中心とした斜面を形成する。そして、フォトレジストを除去する。
次に、図７(d)に示すように、下層配線35上の第1の窒化シリコン(SiN)層38をエッチングし、接続配線41と下層配線35との接続点を形成するため、以下の工程を行う。まず、フォトレジストを塗布し、上記の接続点部分に相当する開口パターンを形成する。反応性イオンエッチングにより、第1の窒化シリコン(SiN)層38を除去する。次に、フォトレジストを除去する。
次に、図７(e)に示すように、接続配線41を形成するため、以下の工程を行う。まず、金属配線層を成膜する。次に、フォトレジストを塗布し、接続配線41に相当するパターンを形成する。次に、反応性イオンエッチングで、金属配線層をエッチングする。次に、フォトレジストを除去する。
次に、図７(f)に示すように、層間絶縁層中の斜面を、平坦化するため、以下の工程を行う。まず、絶縁層を成膜し、絶縁層を斜面部分に埋め込む。次に、CMP法により平坦化を行う。次に、第２の窒化シリコン(SiN)層42を成膜する。
次に、図７(g)及び図７(h)に示すように、ダマシン法により、上層配線44を形成するため、第２の酸化シリコン(SiO2)層43を成膜する。次に、下層配線35を形成した、同様の工程により、上層配線44を形成する。
実施例３の多層配線構造によれば、接続配線41と上層配線44との接続点と、接続配線41と下層配線35との接続点とは短い配線で接続される。また、下層配線35と上層配線44を接続するにあたり、下層配線35からの延在線が不要なため、隣接する下層配線35との距離を短縮することができ、配線密度が増す。さらに、下層配線35と、上層配線44を接続するにあたり、余分な上記の前記延在線が不要なため、自由度が増すこととなる。
また、実施例３の多層配線構造を形成する工程によれば、フォトレジストを使用し、接続配線を形成するため、特別な装置を必要としないという効果がある。
（実施例１の多層配線構造を形成する方法３：下層配線及び上層配線形成後に、立体対角線にそった配線含む接続配線を形成）
図８(a)〜図８(f)により、実施例４として、実施例１の多層配線構造を形成する第３の方法を説明する。
まず、図８(a)に示すように、下層配線50を形成するため、半導体基板上に第１の絶縁層51を成膜する。次に、金属配線層をスパッタ法、或いは、CVD法により成膜する。次に、フォトレジストを塗布し、下層配線50用の配線パターンを形成する。次に、反応性イオンエッチングにより、金属配線層をエッチングし、下層配線50を形成する。
次に、図８(b)に示すように、上層配線53を形成するため、第２の絶縁層52を成膜する。次に、図８(a)と同様な工程により、上層配線53を形成する。
次に、図８(c)に示すように、第３の絶縁層54を成膜し、第２の絶縁層52及び第３の絶縁層54を貫通する、立体対角線に沿った、貫通孔55を形成するため、FIBの照射にて、図６(c)と同様な工程を行う。
次に、図８(d)に示すように、貫通孔55内に金属材料を埋め込み、立体対角配線にそった接続配線56を形成するため、図６(d)に示すのと同様な工程を行う。
次に、図８(e)に示すように、上層配線53の接続点に達し、かつ、第３の絶縁層54を貫通する貫通孔を、FIBの照射にて形成する。次に、上記の貫通孔内に垂直配線57を形成するため、レーザーCVD法により金属材料を埋め込む。
次に、図８(f)に示すように、立体対角配線にそった接続配線56と、垂直配線57を接続する水平配線58を形成するため、レーザーCVD法により金属材料を配設する。
実施例４の多層配線構造によれば、実施例２及び実施例３の多層配線構造と同様な効果を奏するが、上層配線53及び下層配線50を形成後に、立体対角配線にそった接続配線56と、垂直配線57と、水平配線58とからなる、接続配線を形成することができ、よりいっそう、配線接続の自由度が増したものとなる効果がある。
また、実施例４の多層配線構造を形成する工程によれば、多層配線構造を形成した後、接続配線を追加することができるため、接続箇所の修正のために使用できる効果がある。
（前記立体対角線に沿った接続配線をFIB装置により形成する方法）
実施例５は立体対角線にそった接続配線をFIB装置により形成する方法の実施例であり、図９、図10、図11(a)から図11(d)をもちいて説明する。
図９は、本実施例に係わる立体配線に沿った接続配線を形成するために用いられるFIB装置を示しており、コントロール部80と、加工処理部81とから構成されている。そして、コントロール部80は、コントローラ64と、ビームコントローラ65と、レンズコントローラ66と、ビームブランクコントローラ67と、ディフレクションコントローラ68と、MCP(micro channel plate)コントローラ69と、アングルコントローラ70と、ステージコントローラ71と、CAD(computer aided design)データ格納装置60と、制御プログラム格納装置61と、設定値格納装置63とから構成されている。また、加工処理部81は、ビーム照射部72と、レンズ部73と、ビームブランク部74と、ディフレクション部75と、MCP部76と、アングル調整部78と、ステージ部79と、ステージ土台部82とから構成されている。
そして、コントローラ64は、CPU(central processing unit)等を内蔵する。また、コントローラ64は制御プログラム格納装置61から供給される制御プログラムにしたがって、CADデータ格納装置60からCADデータを取得し、設定値格納装置63から設定値を取得し、演算及び判断を行う。さらに、コントローラ64は指令信号を発生する。
コントローラ64からの指令信号により、ビームコントローラ65はビーム照射部72を駆動し、レンズコントローラ66はレンズ部73を駆動し、ビームブランクコントローラ67はビームブランク部74を駆動し、ディフレクションコントローラ68はディフレクション部75を駆動し、MCPコントローラ69はMCP部76を駆動し、アングルコントローラ70はアングル調整部78を駆動し、加工対象77の角度付けを行い、ステージコントローラ71は、ステージ土台部82上のステージ部79を駆動する。
ビーム照射部72は、例えば、ビームソース(例えば、ガリウム(Ga)を使用)と、ビームソースを液体化するフィラメントを支持し、フィラメントの位置決めを行うモーションプレートと、ビーム電流を調整するサプレッサーと、ビームを引き出すエクストラクターと、ビーム径を調整するアパーチャーとからなり、ガリウム(Ga)等のイオンビームを照射する機能を持つ。
レンズ部73は、例えば、ビーム照射部からのイオンビームを、発生する電磁界により、集束させる第１のレンズ部と、同様な機能をもつ第２のレンズ部と、同様な機能をもつ第３のレンズ部とからなり、いわゆる静電レンズの機能を持つ。
ビームブランク部74は、例えば、イオンビームを静電界により偏向させるブランキングプレートと、一定の方向のイオンビームのみを通過させるブランキングアパーチャーからなり、イオンビームを効率よく、加工作業から切り離す機能を持つ。
ディフレクション部75は、例えば、８電極ディフレクターからなり、８電極ディフレクターが発生する静電界により、イオンビームの微小偏向及びビーム成形の機能を持つ。
MCP部76は、例えば、2次電子又は2次イオンを検出するMCPからなり、加工を施している対象の画像を得る目的で2次電子又は2次イオンを検出する機能を持つ。
アングル調整部78は、例えば、加工対象を搭載する板状の台座と、板状の台座を支持し、回転可能な支持軸と、支持軸の回転角度を調整するサーボモータ等とからなり、台座の搭載された加工対象の垂直方向の回転、すなわち、傾斜、及び、水平面内の回転につき調整する機能を持つ。ここで、「回転」といった場合には、水平面内で、支持軸の中点を中心に加工対象を搭載する板状台座のみ回転する場合と、支持軸の軸を中心に板状台座とともに回転する場合とを含む。
なお、加工対象を水平面内で回転させたり、加工対象を垂直方向に回転させたりすることにより、加工対象に対して、イオンビームの位置がずれたり、又は、イオンビームの焦点がずれたりすると予想される場合には、その都度、コントローラ64の指令信号により、レンズ部73、ディフレクション部75がイオンビームの微調整を行ない、位置づれ、焦点づれを防止する。
ステージ部79は、例えば、アングル調整部78をのせたステージを、縦軸又は横軸にそって移動させるためのサーボモータと、ステージを水平移動可能とする可動部分等からなり、ステージ位置をイオンビームに合わせて調整する機能を持つ。
ステージ台座部82は、ステージ部79を搭載する台としての機能を有し、ステージ部79とステージ台座部82との接触面は、ステージ部79の移動をスムースに行う機能を有する。
図10は、本実施例におけるFIB装置による、立体対角線に沿った接続配線の形成方法に関するフローチャートである。以下、図10に従って、FIB装置による立体対角線にそった接続配線の形成方法を説明する。
まず、フローチャートの開始85時点で、通常の半導体製造プロセスにより、加工対象77は形成されている。すなわち、通常の半導体装置の製造装置（例えば、CVD装置等の絶縁層の成膜装置、フォトレジスト塗布装置、露光装置、金属配線層の成膜装置等）により、加工対象77は形成される。例えば、加工対象77の形成は、概略以下のようである。まず、半導体基板上に、絶縁層を成膜し、下層配線層を絶縁層上に形成し、さらにその上に、層間絶縁層を成膜し、その上に中間配線層を形成し、さらに、層間絶縁層を成膜する。
次に、フローチャートの加工情報・厚膜情報86では、加工対象をFIB装置に搭載し、加工対象77の加工情報・膜厚情報を設定値格納装置から取得する。ここで、加工情報・厚膜情報には、例えば、加工対象77の上層配線と下層配線間の絶縁層の厚さ、立体対角線を規定する２点間の位置等が含まれる。
次に、フローチャートの最適加工角度の算出87では、上記の絶縁層内に立体対角線にそった貫通孔を形成するため、立体対角線とFIBが照射される方向とがなす立体角を上記の２点の位置から算出する。
次に、フローチャートの角度付け88においては、上記で算出された立体角に基づいて、加工対象77に角度をつける。この点を、図11(a)及び図11(b)を用いてさらに、説明する。図11(a)の上段の図は、アングル調整部の台座を支持する回転軸96と加工対象95全体のみを、加工対象95の角度付け工程の説明のために、概略図で示したものである。また、小さい実線の矢印で示した部分が、加工対象95の加工部分である。そして、加工対象95の加工部分の断面図をさらに示したのが、図11(a)の下段の図である。下段の図は、加工対象が水平であって、半導体基板上の絶縁層100の上に下層配線102が配置され、下層配線102の上に配線層間絶縁層99が配置され、第１の配線層間絶縁層99上に中間層配線101が配置されており、中間層配線101上に第２の配線層間絶縁層98が配置されている状況を示す。また、大きい点線の矢印で示したFIBが放射される方向からみた場合、中間層配線101と下層配線102とが重なっている状態を示す。さらに、下段の図中の点線で示した長方形は、配置される予定である上層配線97を示す。
次に、図11(b)の上段の図は、図11(a)と同様な概略図であるが、加工対象95に角度付けを施した図である。そうすると、小さい実線の矢印で示した、加工部分は、図11(b)の下段に示すように、角度付けが行われた結果、立体対角線の方向と、FIBの照射方向が一致する。
ここで、立体対角線は、下層配線の所定の場所と、上層配線の所定の場所とにより、決定されるものである。
次に、図10のフローチャートに戻り、フローチャートの説明を続ける。すなわち、角度付け88が終了した後、下層配線への貫通孔形成89においては、FIBを放射し、立体対角線にそって下層配線に達する貫通孔を形成する。
次に、フローチャートの貫通孔内への導電体埋め込み90においては、貫通孔内へ、金属材料等の導電体を埋め込むため、加工対象を金属有機化合物ガス中 (例えば、タングステンヘキサカルボニル(W(CO)6)中)において、FIB等（レーザー光を含む）を貫通孔に照射することにより、タングステン(W)等の金属材料を、貫通孔に埋め込む。
上記の下層配線への貫通孔形成89及び上記貫通孔内へ導電体を埋め込み90につき、図11(c)、図11(d)により詳細を示す。ここで、図11(c)の上段の図及び下段の図は、図11(ｂ)と同様なものを示している。ただし、図11(c)の下段の図は、図11(b)の状態に比較し、以下の工程を行った後の状態を示している。まず、加工対象95の加工部分において、角度付け工程により、FIBの方向と、立体対角線の方向を一致させた後、FIBを照射し、配線層間の絶縁層を、選択的に削って、貫通孔の形成したものである。また、貫通孔の形成後、貫通孔に、金属材料等の導電体を埋め込み、下層配線と上層配線を接続する接続配線103を形成したものである。次に、図11(d)のように、加工対象95を水平に戻す。
次に、図10のフローチャートに戻り、フローチャートの説明を続ける。すなわち、貫通孔内への導電体の埋め込み90工程が終了した後、配線形成91のため、加工対象95を通常の半導体製造装置へ移送し、層間絶縁層上の所定の位置に、上層配線を形成する。そうすると、下層配線と上層配線が、立体対角線にそった接続配線により、接続されている多層配線構造が完成する。そして、工程は終了92する。
実施例５の前記立体対角線に沿った接続配線をFIB装置により形成する方法によれば、立体対角線にそった接続配線を形成するために、加工対象をFIB装置内の小型の機構であるアングル調整部により、FIBの照射方向と、立体対角線の方向へ向かわせることができる効果がある。ここで、アングル調整部が小型であるとするのは、加工対象をそのままにして、FIBの照射機構のほうを立体対角線の方向に合わせることも考えられるが、そのような構成であると、FIBの照射機構を駆動する機構が必要となり、FIB装置が大がかりなものとなってしまうからである。
また、アングル調整部は、FIB装置のコントローラと連動させることにより、加工対象の回転や角度付けが容易に行えるため、任意の立体対角線に沿った貫通孔の形成及び導電体の埋め込みが容易にできる効果がある。
（他の配線を損傷せずに、前記立体対角線に沿った配線を形成するのに適したFIB装置）
上層配線と下層配線とを、立体対角線にそった、接続配線により接続するため、実施例５におけるFIB装置を利用することができるが、単に、上層配線の所定の箇所と、下層配線の所定の箇所のみを考えて、立体対角線にそった接続配線を設定するのでは、接続対象となった配線以外の配線を加工中に損傷する場合があり、他の配線の損傷を抑止するFIB装置が必要とされる。
そこで、まず、他の配線の損傷の可能性について説明し、それに対する対策として、本実施例を説明する。
図12に示すような、下層配線107a〜107cと、中間層配線106a〜106bと、上層配線105a〜105bと、層間絶縁層104a〜104cとからなる多層配線において、下層配線107aの接続目的点と、上層配線105bの接続目的点があり、点線108にそって接続配線を形成したい場合、当該２点間に、他の配線106bが存在する場合がある。この場合、下層配線107aの接続目的点を基準として、半径ＳのFIBを角度45度から照射すると、他の配線106bを損傷してしまう。従って、下層配線107aの接続目的点と、上層配線105bの接続目的点とを結ぶ点線108にそった貫通孔を形成することはできず、接続配線を形成することはできない。
そこで、図13に示すように、図12に示すのと同様な多層配線において、下層配線107aの接続目的点に対して、FIBを放射する方向又は角度を変更し、上層配線105bが形成されている層間絶縁層104c上に設けられ、かつ、下層配線107aの接続箇所とを結ぶ立体対角線108にそってFIBを照射することとすれば、他の配線を避けることができる中継地点109を決定する。次に、当該中継地点109と、下層配線107aの接続箇所とを接続する貫通孔をFIBの照射により形成する。その後、上記の中継地点109と、下層配線107aの接続箇所とを結ぶ貫通孔中に導電材料を埋め込み、配線を形成する。さらに、中継地点109と上層配線105bの接続箇所とを結ぶ配線を形成することにより、下層配線107aと、上層配線105bとを接続する接続配線を形成する。その結果、他の配線106bを損傷せずに、下層配線107aの接続目的点と、上層配線105bの接続目的点とを接続配線にて接続することができる。
実施例６は、上記のように、他の配線を損傷せずに、立体対角線にそった接続配線を形成するのに適したFIB装置に関するものであり、図14により説明をする。
図14は、実施例６に係わる立体配線に沿った接続配線を形成するために用いられるFIB装置を示しており、コントロール部131と、加工処理部132とから構成されていることは、実施例５に係わるFIB装置と同様である。また、加工処理部132の構成についても、実施例６に係わるFIB装置の構成と同様であり、ビーム照射部123と、レンズ部124と、ビームブランク部125と、ディフレクション部126と、MCP部127と、アングル調整部129と、ステージ部130と、ステージ台座部133とから構成されている。
しかし、コントローラ部131に関しては、実施例５に記載した構成要素(コントローラ115、ビームコントローラ116、レンズコントローラ117、ビームブランクコントローラ118、ディフレクションコントローラ119、MCPコントローラ120、アングルコントローラ121、ステージコントローラ122、CADデータ格納装置110、制御プログラム格納装置111、設定値格納装置112)に加え、制御プログラムと、CAD(computer aided design)データと、設定値とから作成する、３次元配線経路情報のデータファイル114とその一時格納装置113を含むことを特徴とする。また、３次元配線経路情報に基づいて、上層配線の所定の位置と、下層配線の所定の位置とを接続する場合に、接続配線の配線経路を設定するときに、他の配線を破損する可能についてチェックを行うことを特徴とする。さらに、チェックを行った結果、破損する可能がある場合には、下層配線の接続目的点を基準とする、FIBの照射角度又は方向を変位させることを特徴とする。
図15は、図14に示すFIB装置が、損傷する可能性がある他の配線の検出、及び、当該他の配線を避けるため、FIB装置が行う工程のフローチャートを示す。
まず、開始140時点では、多層配線構造が形成されている加工対象128がFIB装置にセットされている。
次に、他の配線とFIBの最小間隔を入力141工程では、他の配線が損傷しないと保証できる、他の配線とFIBとの最小間隔を入力する。そうすると、FIB装置は、設定値格納装置に、設定値の一つとして格納する。
次に、加工対象の配線情報の取得142工程では、CADライブラリーより、LSIの配線情報を取得し、さらに、３次元配線情報の取得143工程では、３次元配線経路情報を取得する。
次に、接続目標箇所の認識144工程では、上記のLSI配線情報及び、３次元配線経路情報をもとに、下層配線の接続目標箇所及び上層配線の接続目標箇所を認識し、上記の２点間の立体対角線を決定する。
次に、他の配線を損傷するかの判断145工程では、上記のLSI配線情報及び、3次元配線経路情報からの他の配線の位置情報と、上記の立体対角線と、FIBのビーム径情報と、他の配線とFIBとの最小間隔とから、FIB照射による他の配線が損傷するか否かを判断する。
次に、他の配線が損傷すると判断した場合には、接続目標点からの距離Ｒの入力146工程へ進み、上層配線の接続目標箇所から、上記中継点までの距離の入力値Ｒを受ける。一方、他の配線が損傷しないと判断するときは、角度付け149工程へ進み、貫通孔形成を形成するため、加工対象の角度付けを行う。
次に、中継地点候補の表示147工程では、上層配線の接続目標点から、半径Ｒ内であって、かつ、FIBの照射により他の配線が損傷しない中継点の候補を表示する。
次に、中継地点の入力148工程では、上記の中継地点の選択の入力を受ける。
次に、下層配線への貫通孔形成150工程では、貫通孔形成するため、加工対象の角度付け工程を行う。ここで、角度付け工程は、図10の角度付け工程と同様に行う。
次に、貫通孔内への導電体埋め込み151工程では、下層配線への貫通孔形成工程、貫通孔内への導電体埋め込み工程を行うが、図10で説明した工程と同様である。
次に、配線形成152工程では、上層配線の接続目標箇所と、上記の中継地点を接続するための配線を、加工対象が存在するチャンバー内に、金属有機化合物ガスを導入し、レーザーCVD法により、形成する。その後、すべての工程を終了153する。
実施例６に係るFIB装置によれば、下層配線の接続目標箇所からのFIBの照射方向又は角度を、他の配線が損傷しない方向又は角度にずらすことにより、他の配線を損傷することなく、下層配線の接続目標箇所と、上層配線の接続目標箇所とを接続する接続配線に含まれる、立体対角線にそった配線を形成することができる効果がある。
以下、本明細書に記載した発明の特徴を付記する。
(付記１)
複数の配線層を有する多層配線構造において、
第１の配線と、
前記第１の配線が属する配線層とは異なる配線層に属する第２の配線と、
前記第１の配線と前記第２の配線を接続する第３の配線を備え、
前記第３の配線は、異なる配線層に属し、かつ、平面的に異なる位置にある２点を結ぶ立体対角線に沿った配線を含むことを特徴とする多層配線構造。
(付記２)
付記１に係る多層配線構造を製造する方法であって
前記第１の配線を形成する第１配線形成工程と、
前記第１配線形成工程の後に、前記第３の配線を形成する第３配線形成工程と、
前記第３配線形成工程の後に、前記第２の配線を形成する第２配線形成工程と
を含むことを特徴とする多層配線構造を製造する方法。
(付記３)
付記１に係る多層配線構造を製造する方法であって
前記第１の配線を形成する第１配線形成工程と、
前記第１配線形成工程の後に、前記第２の配線を形成する第２配線形成工程と、
前記第２配線形成工程の後に、前記第３の配線を形成する第３配線形成工程と
を含むことを特徴とする多層配線構造を製造する方法。
(付記４)
付記２、又は、付記３に係る多層配線構造の製造する方法に含まれる、
前記第３配線形成工程が、
前記立体対角線に沿った貫通孔を形成する工程と、
前記貫通孔に導電材料を充填する工程と
を含むことを特徴とする多層配線構造を製造する方法。
(付記５)
付記２、又は、付記３に記載した多層配線構造を製造する方法において、
前記第１配線形成工程又は前記第２配線形成工程は、
絶縁層を形成する工程と、
絶縁層に溝を形成する工程と、
金属材料層を形成し、前記絶縁層中の前記溝に金属材料を埋め込む工程と、
前記溝以外の絶縁層上の金属材料を化学的研磨法により除去する工程とを有することを特徴とする多層配線構造を製造する方法。
（付記６）
半導体基板上に形成され、第１の配線と、第２の配線と、前記第１の配線が属する配線層と前記第２の配線が属する配線層との間の層間絶縁層と、異なる配線層に属し、平面的に異なる位置にある２つの特定箇所の間を結ぶ立体対角線に沿って形成された配線を含む、第１の配線と第２の配線を接続する第３の配線から構成されている多層配線構造を製造する方法であって、第３の配線を形成する配線形成工程を含み、
前記第３の配線を形成する配線形成工程は、
前記２つの特定箇所を決定し、前記立体対角線を認識する立体対角線認識工程と、
前記立体対角線と、水平面からの角度を認識する角度認識工程と、
前記立体対角線が垂直となるように、前記半導体基板を傾けるアングル調整工程と、
第１のFIBの照射により、前記立体対角線に沿って前記層間絶縁層中に貫通孔を形成する工程と、
第２のFIBの照射により、前記貫通孔に金属材料を埋め込む工程と
を含むことを特徴とする多層配線構造の製造方法。
（付記７）
付記６に記載する多層配線構造の製造方法に含まれる、
前記配線形成工程は、さらに、
前記立体対角線認識工程を行った結果、前記立体対角線に沿ってFIBの照射を行ったとしたならば、前記第１の配線及び前記第２の配線以外の配線を損傷することになるかを判断する損傷可能性判断工程と、
前記第１の配線及び前記第２の配線以外の配線を損傷すると判断する場合には、前記特定箇所の内の一方の点を中継地点に置換えたとしたならば、前記第１の配線及び前記第２の配線以外の配線を損傷する可能性のない前記中継地点を決定する中継地点決定工程と、
前記特定箇所のうちの一方を前記中継地点に置き換えて、前記立体対角線を認識する再認識工程と
を含むことを特徴とする多層配線構造の製造方法。
（付記８）
付記６に記載する多層配線構造の製造方法に含まれる、
前記配線形成工程中の前記中継地点決定工程で、前記中継地点を決定するにあたっては、
前記特定箇所の内、置換えを行うべき前記特定箇所との特定距離を指定し、
前記特定箇所を中心とし、前記特定距離を半径とする円領域内において、前記中継地点を決定することを特徴とする多層配線構造の製造方法。
（付記９）
半導体基板上に形成された異なる配線層に属し、平面的に異なる位置にある２つの特定箇所の間を結ぶ立体対角線に沿った配線を形成するFIB装置であって、
コントロール部と、
加工処理部を備え、
加工処理部は、ビーム照射機構と、半導体基板のアングル調整を行うアングル調整機構とを含み、
コントロール部からの指令により、
前記加工処理部の前記アングル調整機構が、前記立体対角線が垂直となるように、前記半導体基板を傾け、
前記加工処理部の前記ビーム照射機構からの第１のFIB照射により、前記半導体基板上の立体対角線に沿って、貫通孔を形成し、
第２のFIB照射により、前記貫通孔内に金属材料を埋め込むことにより、
前記立体対角線にそった配線を形成することを特徴とするFIB装置。
（付記10）
付記９に記載したFIB装置であって、
前記加工処理部の前記アングル調整機構が
半導体基板を固定する板状台と、
前記板状台の背面に、密着して配設され、板状台を回転させるための軸となる回転軸と、
前記板状台及び前記回転軸を支えるアングル調整台と、
前記アングル調整台の下部に配設された、前記アングル調整台を支える台座とを備え、
前記アングル調整台が、前記台座上で移動可能であることを特徴とするFIB装置。
（付記11）
付記９に記載したFIB装置であって、
前記コントロール部が、
コントローラと、
CADデータを格納するCADデータ格納部と、
設定値を格納する設定値格納部と、
前記コントローラの指令により、前記CADデータと、前記設定値とから前記3次元配線情報を作成する3次元配線情報作成部と、
前記半導体装置上に形成される配線の3次元空間における位置及び立体的な形状に関するデータから構成されている、前記3次元配線経路情報を格納する3次元配線経路情報格納部とを備え、
前記コントロール部は、前記3次元配線情報に基づき、
前記立体対角線に沿ってFIBの照射を行ったとしたならば、前記半導体基板上の配線を損傷することになるかを判断する損傷可能性を判断し、
前記半導体基板上の配線を損傷すると判断する場合には、前記特定箇所の内の一方の点を中継地点に置換えたとしたならば、前記半導体基板上の配線を損傷する可能性のない前記中継地点を決定し、
3次元配線情報作成部は、前記特定箇所のうちの一方を中継地点に置き換えて、形成される前記立体対角線の3次元空間における位置及び立体的な形状に関するデータを再作成し、
前記コントロール部は、前記立体対角線の3次元空間における位置及び立体的な形状に関するデータに基づき、加工処理部に対して、加工対象のアングル調整を行うために、指令を出すことを特徴とするFIB装置。
（付記12）
付記11に記載したFIB装置であって、
前記中継点を決定するにあたっては、
前記特定箇所の内、置換えを行うべき前記特定箇所との特定距離を指定し、
前記特定箇所を中心とし、前記特定距離を半径とする円領域内において、前記中継地点を決定することを特徴とするFIB装置。
（付記13）
付記９、付記10、又は、付記11に記載したFIB装置であって、
前記加工処理部の前記アングル調整機構により、半導体基板のアングル調整が行われる際に、半導体基板の加工位置にあわせて、ビーム照射機構が、ビームの照射位置及び焦点を調整することを特徴とするFIB装置。
（付記14)
第１の配線と、
第２の配線と、
前記第１の配線が属する配線層と前記第２の配線が属する配線層との間の層間絶縁層と、異なる配線層に属し、平面的に異なる位置にある２つの特定箇所の間を結ぶ立体対角線に沿って形成された配線を含む、第１の配線と第２の配線を接続する第３の配線と
から構成されている多層配線構造を有する半導体装置。
（付記15）
付記14に記載した半導体装置であって、
２つの前記特定箇所の内、一方の前記特定箇所は前記第１の配線上にあり、
他方の前記特定箇所は、前記第２の配線上に存在することを特徴とした半導体装置。
（付記16）
付記14に記載した半導体装置であって、
２つの前記特定箇所の内、一方の前記特定箇所は前記第１の配線上にあり、
他方の前記特定箇所は、前記第２の配線と前記第３の配線の接続点を中心として指定された距離内であって、前記層間絶縁層上に存在することを特徴とした半導体装置。
本発明に係る、半導体装置の多層配線のうち異なる配線層に属する所定の２点間を、立体対角線にそった配線を含むことにより、短縮した距離で接続する接続配線を有する、多層配線構造が提供され、当該接続配線の長さが短くなるため、当該接続配線の配線抵抗、及び、配線容量の低減が図れる。また、本発明に係る、該多層配線構造中の該接続配線の形成方法が提供され、上記接続配線を容易に形成することができる。さらに、本発明に係る、FIB装置が提供され、上記接続配線を容易に形成することができる。
従来の多層配線構造 実施例１に係る多層配線構造の平面図 実施例１に係る多層配線構造の断面図 実施例１に係る多層配線構造の変形例の平面図 実施例１に係る多層配線構造の変形例の断面図 実施例２に係る多層配線構造の断面図 実施例３に係る多層配線構造の断面図 実施例４に係る多層配線構造の断面図 実施例５に係るFIB装置の構成図 実施例５に係る接続配線の形成方法に関するフローチャート 実施例５に係る接続配線の形成方法の主要部の図示 実施例６に係る不具合例の図示 実施例６に係る接続配線の形成例 実施例６に係るFIB装置の構成図 実施例６に係る接続配線の形成方法に関するフローチャート 従来例に係る多層配線の平面図
符号の説明
１、11 上層配線
２、12 下層配線
３、13 接続配線
４、５、14、15 層間絶縁層
６、16 絶縁層
20 下層配線
21 酸化シリコン(SiO2)絶縁層
22 第１の窒化シリコン(SiN)層
23 第１の酸化シリコン(SiO2)層
24 貫通孔
25 接続配線
26 第２の窒化シリコン(SiN)層
27 第２の酸化シリコン(SiO2)層
29 上層配線
35 下層配線
36 酸化シリコン(SiO2)絶縁層
37 第１の酸化シリコン(SiO2)層
38 第１の窒化シリコン(SiN)層
39、40 フォトレジスト39
41 接続配線
42 第２の窒化シリコン(SiN)層
43 第２の酸化シリコン(SiO2)層
44 上層配線
50 下層配線
51 第１の絶縁層
52 第２の絶縁層
53 上層配線
54 第３の絶縁層
55 貫通孔
56 接続配線
57 垂直配線
58 水平配線
60 CADデータ格納装置
61 制御プログラム格納装置
63 設定値格納装置
64 コントローラ
65 ビームコントローラ
66 レンズコントローラ
67 ビームブランクコントローラ
68 ディフレクションコントローラ
69 MCPコントローラ
70 アングルコントローラ
71 ステージコントローラ
72 ビーム照射部
73 レンズ部
74 ビームブランク部
75 ディフレクション部
76 MCP部
77 加工対象
78 アングル調整部
79 ステージ部
80 コントロール部
81 加工処理部
82 ステージ台座部
85 開始
86 加工情報・膜厚情報
87 最適加工角度の算出
88 角度付け
89 下層配線への貫通孔形成
90 貫通孔内への導電体埋め込み
91 配線形成
92 終了
95 加工対象
96 回転軸
97 上層配線
98 第２の配線層間絶縁層
99 第１の配線層間絶縁層
100 絶縁層
101 中間層配線
102 下層配線
103 接続配線
104a 、104b、104c 層間絶縁膜
105a、105b 上層配線
106a、106b 中間層配線
107a、107b、107c 下層配線
108 点線
109 中継地点
110 CADデータ格納装置
111 制御プログラム格納装置
112 設定値格納装置
113 一時格納装置
114 ３次元配線経路情報のデータファイル
115 コントローラ
116 ビームコントローラ
117 レンズコントローラ
118 ビームブランクコントローラ
119 ディフレクションコントローラ
120 MCPコントローラ
121 アングルコントローラ
122 ステージコントローラ
123 ビーム照射部
124 レンズ部
125 ビームブランク部
126 ディフレクション部
127 MCP部
128 加工対象
129 アングル調整部
130 ステージ部
131 コントローラ部
132 加工処理部
133 ステージ台座部
140 開始
141 他の配線とFIBの最小間隔の入力
142 加工対象の配線情報の取得
143 ３次元経路情報の取得
144 接続目標箇所の認識
145 他の配線を損傷するかの判断
146 接続目標点からの距離Rの入力
147 中継地点候補の表示
148 中継地点の入力
149 角度付け
150 下層配線への貫通孔形成
151 貫通孔内への導電体埋め込み
152 配線形成
153 終了
155 第３層の配線格子
156 第４層の配線格子
157 第２層の配線格子
158 第１層の配線格子

Claims (6)

  1. 半導体基板上に形成され、第１の配線と、第２の配線と、前記第１の配線が属する配線層と前記第２の配線が属する配線層との間の層間絶縁層と、異なる配線層に属し、平面的に異なる位置にある２つの特定箇所の間を結ぶ立体対角線に沿って形成された配線を含む、第１の配線と第２の配線を接続する第３の配線から構成されている多層配線構造を製造する方法は少なくとも第３の配線を形成する配線形成工程を含み、
    前記第３の配線を形成する配線形成工程は、
    前記２つの特定箇所を決定し、前記立体対角線を認識する立体対角線認識工程と、
    前記立体対角線と、水平面からの角度を認識する角度認識工程と、
    前記立体対角線が垂直となるように、前記半導体基板を傾けるアングル調整工程と、
    第１のFIBの照射により、前記立体対角線に沿って前記層間絶縁層中に貫通孔を形成する工程と、
    第２のFIBの照射により、前記貫通孔に金属材料を埋め込む工程と
    を含むことを特徴とする多層配線構造の製造方法。
  2. 請求項１に記載する多層配線構造の製造方法に含まれる、
    前記配線形成工程は、さらに、
    前記立体対角線認識工程を行った結果、前記立体対角線に沿ってFIBの照射を行ったとしたならば、前記第１の配線及び前記第２の配線以外の配線を損傷することになるかを判断する損傷可能性判断工程と、
    前記第１の配線及び前記第２の配線以外の配線を損傷すると判断する場合には、前記特定箇所の内の一方の点を中継地点に置換えたとしたならば、前記第１の配線及び前記第２の配線以外の配線を損傷する可能性のない前記中継地点を決定する中継地点決定工程と、
    前記特定箇所のうちの一方を前記中継地点に置き換えて、前記立体対角線を認識する再認識工程と
    を含むことを特徴とする多層配線構造の製造方法。
  3. 請求項２に記載する多層配線構造の製造方法に含まれる、
    前記配線形成工程中の前記中継地点決定工程で、前記中継地点を決定するにあたっては、
    前記特定箇所の内、置換えを行うべき前記特定箇所との特定距離を指定し、
    前記特定箇所を中心とし、前記特定距離を半径とする円領域内において、前記中継地点を決定することを特徴とする多層配線構造の製造方法。
  4. 半導体基板上に形成された異なる配線層に属し、平面的に異なる位置にある２つの特定箇所の間を結ぶ立体対角線に沿った配線を形成するFIB装置であって、
    コントロール部と、
    加工処理部を備え、
    加工処理部は、ビーム照射機構と、半導体基板のアングル調整を行うアングル調整機構とを含み、
    コントロール部からの指令により、
    前記加工処理部の前記アングル調整機構が、前記立体対角線が垂直となるように、前記半導体基板を傾け、
    前記加工処理部の前記ビーム照射機構が、第１のFIB照射により、前記半導体基板上の立体対角線に沿って、貫通孔を形成し、
    第２のFIB照射により、前記貫通孔内に金属材料を埋め込むことにより、
    前記立体対角線にそった配線を形成することを特徴とするFIB装置。
  5. 請求項４に記載したFIB装置であって、
    前記加工処理部の前記アングル調整機構が
    半導体基板を固定する板状台と、
    前記板状台の背面に、密着して配設され、板状台を回転させるための軸となる回転軸と、
    前記板状台及び前記回転軸を支えるアングル調整台と、
    前記アングル調整台の下部に配設された、前記アングル調整台を支える台座とを備え、
    前記アングル調整台が、前記台座上で移動可能であることを特徴とするFIB装置。
  6. 請求項４に記載したFIB装置であって、
    前記コントロール部が、
    コントローラと、
    CADデータを格納するCADデータ格納部と、
    設定値を格納する設定値格納部と、
    前記コントローラの指令により、前記CADデータと、前記設定値とから前記3次元配線情報を作成する3次元配線情報作成部と、
    前記半導体装置上に形成される配線の3次元空間における位置及び立体的な形状に関するデータから構成されている、前記3次元配線経路情報を格納する3次元配線経路情報格納部とを備え、
    前記コントロール部は、前記3次元配線情報に基づき、
    前記立体対角線に沿ってFIBの照射を行ったとしたならば、前記半導体基板上の配線を損傷することになるかを判断する損傷可能性を判断し、
    前記半導体基板上の配線を損傷すると判断する場合には、前記特定箇所の内の一方の点を中継地点に置換えたとしたならば、前記半導体基板上の配線を損傷する可能性のない前記中継地点を決定し、
    3次元配線情報作成部は、前記特定箇所のうちの一方を中継地点に置き換えて、形成される前記立体対角線の3次元空間における位置及び立体的な形状に関するデータを再作成し、
    前記コントロール部は、前記立体対角線の3次元空間における位置及び立体的な形状に関するデータに基づき、加工処理部に指令を出すことを特徴とするFIB装置。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5296963B2 (ja) * 2005-12-21 2013-09-25 エルピーダメモリ株式会社 多層配線半導体集積回路、半導体装置
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP2008311504A (ja) * 2007-06-15 2008-12-25 Toshiba Corp 半導体集積回路
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
JP5411436B2 (ja) * 2008-03-04 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 集積回路及びその製造方法
US7939443B2 (en) * 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
MY152456A (en) 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8677293B2 (en) * 2008-12-22 2014-03-18 Texas Instruments Incorporated Feasibility of IC edits
JP5460141B2 (ja) * 2009-06-26 2014-04-02 ラピスセミコンダクタ株式会社 半導体装置
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
EP2939261B1 (en) * 2012-12-31 2016-08-24 FEI Company Depositing material into high aspect ratio structures
JP6257261B2 (ja) 2013-10-21 2018-01-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229656A (ja) 1986-03-28 1987-10-08 Honda Motor Co Ltd 蓄電池
JPH0763064B2 (ja) * 1986-03-31 1995-07-05 株式会社日立製作所 Ｉｃ素子における配線接続方法
US5139963A (en) * 1988-07-02 1992-08-18 Hitachi, Ltd. Method and a system for assisting mending of a semiconductor integrated circuit, and a wiring structure and a wiring method suited for mending a semiconductor integrated circuit
JPH02226079A (ja) 1989-02-27 1990-09-07 Nec Corp 半導体装置の故障解析方法
JPH05102305A (ja) 1991-10-08 1993-04-23 Nec Ic Microcomput Syst Ltd 半導体集積回路の自動レイアウト方法
JP3075638B2 (ja) 1992-09-25 2000-08-14 株式会社日立製作所 半導体集積回路配線補修方法
US7215025B1 (en) * 1998-03-20 2007-05-08 Mcsp, Llc Wafer scale semiconductor structure
US6262487B1 (en) 1998-06-23 2001-07-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method
US6046097A (en) * 1999-03-23 2000-04-04 United Microelectronics Corp. Deposition method with improved step coverage
US6300631B1 (en) * 1999-10-07 2001-10-09 Lucent Technologies Inc. Method of thinning an electron transparent thin film membrane on a TEM grid using a focused ion beam
US6492261B2 (en) * 2000-12-30 2002-12-10 Intel Corporation Focused ion beam metal deposition
JP2004087174A (ja) * 2002-08-23 2004-03-18 Seiko Instruments Inc イオンビーム装置およびイオンビーム加工方法
US7150811B2 (en) * 2002-11-26 2006-12-19 Pei Company Ion beam for target recovery
JP2006108286A (ja) * 2004-10-04 2006-04-20 Matsushita Electric Ind Co Ltd 半導体加工方法および半導体加工装置
US20060076511A1 (en) * 2004-10-08 2006-04-13 Applied Materials, Inc. Shallow angle cut along a longitudinal direction of a feature in a semiconductor wafer

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