KR100470854B1 - 반도체 장치 - Google Patents

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Abstract

퓨즈 배선을 전기적으로 단선시키는 퓨즈 블로우를 행하기 쉬우며, 또한, 퓨즈 배선이나 그 주변부의 품질이 열화하기 어려운 퓨즈 배선 구조의 반도체 장치를 제공한다. Cu 퓨즈 배선(1)을, 퓨즈용 인출선(5) 및 이 인출선(5)보다도 상측에 형성하며 인출선(5)에 전기적으로 접속되는 퓨즈 본체부(2)로 구성하여 Si 기판(3) 상에 형성한다. Cu 퓨즈 배선(1)을 덮도록, 절연막으로서의 층간 절연막(4) 및 Cu 확산 방지막(7)을 적층하여 형성함과 함께, 퓨즈 본체부(2)의 상측에, 퓨즈 블로우를 행하기 쉽게 하기 위한 오목부(9)를 형성한다. 퓨즈 본체부(2)를, 오목부(9)의 저부(10)의 폭 및 길이보다도 짧고, 또한, 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성하여, 저부(10)와 대향하는 영역의 내측에 위치하여 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 내의 배선 구조에 관한 것으로, 특히 LSI의 퓨즈 배선의 구조 및 배선 패턴의 개량을 도모한 반도체 장치에 관한 것이다.
종래의 반도체 장치에서, 불량 구제를 위한 용장 회로(리던던시 회로)가 형성된 것이 일반적으로 알려져 있다. 이 리던던시 회로에는, 정상적으로 기능하는 회로로부터 불량 부분을 분리하기 위한 퓨즈 배선이 형성되어 있는 것이 일반적이다. 퓨즈 배선에 레이저 광선(레이저 빔)을 조사함으로써, 퓨즈 배선을 절단(퓨즈 블로우)하여, 정상적으로 기능하는 회로로부터 불량 부분을 분리한다(예를 들면 특허 문헌 1∼4 참조).
여기서는, 예를 들면 LSI의 퓨즈 배선 부근의 일반적인 구조를, 도 15의 (a) ∼(c)를 참조하면서 간단히 설명한다. 도 15의 (a)는 LSI를 퓨즈 배선의 폭 방향을 따라서 취한 단면도이다. 도 15의 (b)는 도 15의 (a) 중 X-X선을 따라서 취한 단면도이고, 구체적으로는 LSI를 퓨즈 배선의 길이 방향을 따라서 취한 단면도이다. 도 15의 (c)는 LSI의 퓨즈 배선 부근을 그 상측에서 보아 도시한 평면도이다.
실리콘 기판(101) 상에는, 다층 배선 구조가 형성되어 있으며, 도 15의 (a)는 최상층과 그 하층의 2층의 각종 배선(102)을 대표적으로 도시하고 있다. 각 배선(102)은, Cu나 Al을 이용하여 형성되는 것이 일반적이며, 이 경우에는 Cu를 이용하여 형성되어 있는 것으로 한다. 또한, 패드부(103a)는, AlCu, Cu, 또는 이들의 혼합 메탈 등을 이용하여 형성되는 것이 일반적이다. 이 경우, 패드부(103a)는 Cu를 이용하여 형성되어 있는 것으로 한다.
또한, 기판(101) 상에는 층간 절연막(104)이 적층되어 형성되어 있다. 각 층간 절연막(104)의 사이에는 확산 방지막(105)이 형성되어 있다. Cu 배선(102)에 대해서는, 층간 절연막(104)을, 예를 들면 플라즈마-SiO2막, Low-k막(저 비유전률 절연막) 및 실리콘질화막의 각막(各膜), 또는 이들 각막을 적층한 적층막을 이용하여 형성하는 것이 일반적이다. 이 경우, 각 층간 절연막(104)은 플라즈마-SiO2막으로 한다. 마찬가지로, Cu 배선(102)에 대해서는, Cu의 확산을 방지하기 위해서, 확산 방지막(105)을, 예를 들면 실리콘질화막, 실리콘탄화막(SiC), 실리콘탄화 질화막(SiCN), 또는 이들과 대략 동등한 특성을 갖는 막을 이용하여, Cu 확산 방지막으로서 형성하는 것이 일반적이다. 이 경우, 각 Cu 확산 방지막(105)은 실리콘질화막으로 한다. 또한, 최상층의 층간 절연막(104) 및 그 아래의 Cu 확산 방지막(105)은, 소위 패시베이션막(106)으로서 형성되어 있다.
각 Cu 배선(102)과 SiO2막(104) 사이에는, 배리어 메탈막(107)이 형성되어 있다. 각 배리어 메탈막(107)은, 예를 들면 Ta, Nb, W 또는 Ti 등의 고융점 금속으로 이루어지는 막, 혹은 이들 고융점 금속의 질화물로 이루어지는 막, 혹은 이들 고융점 금속과 고융점 금속의 질화물과의 적층막을 이용하여 형성되어 있다.
다층 배선 구조의 LSI인 경우, 제2층째 이상의 Cu 배선(102)은, 소위 듀얼 다마신 공정, 싱글 다마신 공정, 혹은 RIE 공정 등에 의해 형성되는 것이 일반적이다. 여기서는, 최상층의 Cu 배선(102a) 및 패드부(103a)는 듀얼 다마신 공정에 의해 비어 플러그(108)와 일체로 형성되어 있다. 즉, Cu 배선(102a) 및 패드부(103a)는 소위 듀얼 다마신 구조로 되어 있다.
또한, 다층 배선 구조의 LSI인 경우, 퓨즈 배선은 일반적으로 최상층보다도 아래의 배선층에 형성된다. 예를 들면, 도 15의 (a)에 도시한 바와 같이, 최상층보다 1층 아래층인 Cu 배선(102) 중의 수개가 퓨즈 배선(103)으로서 이용된다. Cu 퓨즈 배선(103)의 상측에는, 소정의 퓨즈 배선을 전기적으로 단선시키는 퓨즈 블로우를 행하기 쉽게 하기 위해서, 소위 퓨즈창(109)이 형성되어 있다. 이 퓨즈창(109)은 LSI의 제조에 드는, 소위 프로세스 비용의 저감 등의 관점에서 볼 때, 최상층의 층간 절연막(104)을 에칭하여 최상층 배선의 패드부(103a)를 노출시킬 때, 병행하여 개방될 수 있는 것이 일반적이다.
[특허 문헌 1]
United States Patent No.: 6,376,894
[특허 문헌 2]
일본 특개2000-269342호 공보
[특허 문헌 3]
특개평11-163147호 공보
[특허 문헌 4]
United States Patent No.: 6,054,339
Cu 퓨즈 배선(103)은 산화되기 쉽게 때문에, 퓨즈창(109)의 저부(110)를 완전하게 개방하여 Cu 퓨즈 배선(103)의 표면을 노출시키는 것은 바람직하지 못하다. 그런데, 퓨즈 블로우를 용이하게 하기 위해서는, Cu 퓨즈 배선(103) 상에 남는 SiO2막(104) 및 Cu 확산 방지막(105)의 막 두께를 두껍게 하는 것은 바람직하지 못하다. 따라서, 퓨즈창(109)은 그 저부(110)와 Cu 퓨즈 배선(103)의 표면 사이의 잔존막(104)의 막 두께가, 가능한 한 얇게 되도록 형성된다.
이 때, 에칭의 특성에 의해, 퓨즈창(109)의 저부(110)는 도 15의 (a), (b)에 도시한 바와 같이, 그 상면이 대략 아치 형상으로 만곡된 형상으로 되기 쉽다. 그러면, 도 15의 (a), (b)에 도시한 바와 같이, 퓨즈창(109)의 저부(11O)의 주연부에서, 소위 트렌칭(Trenching) 현상이 발생하고, Cu 퓨즈 배선(103)의 표면의 일부가 노출될 우려가 있다. Cu 퓨즈 배선(103)의 표면이 노출되면, 그 노출된 부분으로부터 Cu 퓨즈 배선(103)이 산화된다. 그 결과, Cu 퓨즈 배선(103)의 배선 저항이 상승하고, Cu 퓨즈 배선(103)의 품질이 열화하는 문제가 발생된다. 나아가서는, LSI 전체의 품질이 손상될 우려가 있다. 한편, Cu 퓨즈 배선(103)의 산화를 방지하기 위해서, Cu 퓨즈 배선(103) 상의 잔존막(104)의 막 두께를 얇게 형성하면서, Cu 퓨즈 배선(103)의 표면이 노출되지 않도록 퓨즈창(109)의 저부(110)의 형상 개선을 도모하는 것은, 에칭의 특성상 매우 곤란하다.
또한, Cu 퓨즈 배선(103)의 표면이 노출되지 않도록 에칭을 행하면, Cu 퓨즈 배선(103) 상의 잔존막(104)이 두껍게 된다. 잔존막(104)이 두껍게 되면, 퓨즈 블로우에 필요한 레이저 빔의 에너지를 증대시킬 필요가 생긴다. 이 결과, 에너지가 증대된 레이저 빔이, 절단하여야 할 Cu 퓨즈 배선(103)에 인접하는 Cu 퓨즈 배선(103)에까지 손상을 줄 우려가 있다. 이에 따라, 퓨즈 배선(103) 전체의 신뢰성을 저하시킨다는 우려가 생긴다. 이것을 방지하기 위해서는, 인접하는 퓨즈 배선(103)끼리의 간격인, 소위 퓨즈 피치를, 소정의 크기 이상으로 규정할 필요가 있다. 구체적으로는, 퓨즈 피치를, 레이저 빔의 에너지, 즉 레이저 빔의 가공 정밀도로 규정되는 한계의 크기 이상으로 설정해야 한다. 이에 따라, 절단을 필요로 하는 퓨즈 배선(103)에만 레이저 빔을 조사할 수 있다.
이와 같이, 잔존막(104)이 두껍게 되면, 퓨즈 배선(103)의 협피치화에 한계가 생기기 쉬워지는 등, Cu 퓨즈 배선(103)의 배열에 제한이 생긴다. 퓨즈 배선(103)의 협피치 한계의 저하는, LSI에 탑재되는 Cu 퓨즈 배선(103)의 개수의 감소를 초래한다. 이에 따라, 퓨즈 블로우에 의한, 소위 칩 구제율이 저하되고, 나아가서는 LSI의 생산 수율이 저하된다. 또한, 잔존막(104)이 두껍게 되면, 레이저 빔의 출력을 높이거나, 혹은 그 미세 가공의 정밀도의 한계를 향상시킬 필요 등이 생긴다. 나아가서는, LSI의 프로세스 비용의 상승으로 이어질 우려가 있다.
또한, 최근, 반도체 장치의 미세화 및 고밀도화에 수반하여, 반도체 장치 내의 각종 전자 회로의 미세화 및 고밀도화가 진행되고 있다. 그것에 따라, 퓨즈 배선의 개수도 증대되고 있다. 도 15의 (c)에 도시한 바와 같은 퓨즈 배선 구조에서는, 퓨즈 배선(103)의 개수를 늘리기 위해서는, 퓨즈 배선 영역의 사이즈를 크게 해야 한다. 그렇게 하면, 반도체 장치 내에서의 퓨즈 배선 영역의 점유 면적이 증대하여, 반도체 장치에 탑재할 수 있는 구제 회로의 규모의 축소를 야기한다. 이 때문에, 칩 구제율이 저하될 우려가 있다.
또한, 퓨즈 배선(103)의 개수를 늘리기 위해서, 퓨즈 배선 영역을 크게 하는 것이 아니라, 각 퓨즈 배선(103)의 폭을 좁게 한다. 그렇게 하면, 퓨즈창(109)의 저부(110)의 주연부가 개방될 때에 퓨즈 배선(103)의 노출된 부분이 산화되기 쉬어져서, LSI의 품질이 손상되기 쉽다. 또한, 퓨즈 배선 영역을 크게 하지 않고 퓨즈 배선(103)의 개수를 늘리면, 퓨즈 피치가 레이저 빔의 가공 정밀도로 규정되는 한계를 넘어, 불필요하게 좁아질 우려가 생긴다. 그렇게 하면, 상술한 바와 같이, 퓨즈 배선(103)이 퓨즈 블로우에 의한 손상을 받기 쉬워져서, 퓨즈 배선(103) 전체의 신뢰성이 저하될 우려가 있다.
본 발명은, 이상 설명한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는, 퓨즈 블로우를 행하기 쉬우며, 또한, 퓨즈 배선이나 그 주변부의 품질이 열화하기 어려운 퓨즈 배선 구조를 구비한 반도체 장치를 제공하는 것에 있다. 또한, 본 발명의 다른 목적은, 퓨즈 블로우에 의한 손상을 받을 우려를 억제할 수 있을 뿐만 아니라, 퓨즈 배선 영역을 확대하지 않고, 퓨즈 배선의 개수를 늘릴 수 있는 반도체 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명의 일 실시 형태에 따른 반도체 장치는 기판과, 이 기판 상에 형성된 퓨즈 배선과, 이 퓨즈 배선을 덮도록 형성된 절연막을 구비하여 이루어지고, 상기 퓨즈 배선 중, 상기 퓨즈 배선을 전기적으로 단선시키는 퓨즈 블로우의 타깃이 되는 퓨즈 본체부가, 상기 퓨즈 배선 상의 상기 절연막에 형성된 퓨즈 블로우용 오목부의 저부보다도 작으며, 또한, 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 상기 저부와 대향하는 영역의 내측에 위치하여 형성되어 있는 것을 특징으로 하는 것이다.
이 반도체 장치에서는, 퓨즈 블로우의 타깃이 되는 퓨즈 본체부가, 퓨즈 블로우용 오목부의 저부보다도 작고, 또한, 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 퓨즈 블로우용 오목부의 저부와 대향하는 영역의 내측에 위치하여 형성되어 있다. 이에 따라, 퓨즈 블로우를 행하기 쉽도록, 퓨즈 블로우용 오목부의 저부와 퓨즈 배선의 표면 사이의 잔존막의 막 두께를 얇게 형성했을 때 저부의 주연부가 개방되더라도, 퓨즈 본체부가 노출될 우려가 거의 없다. 또한, 레이저 빔이 퓨즈 본체부에 닿기 쉽고, 또한, 레이저 빔의 에너지가 퓨즈 본체부의 하측 등으로 빠져나가기 어렵다. 이에 따라, 퓨즈 블로우를 행할 때, 단선되는 퓨즈 배선의 주위의 절연막 등에 손상을 줄 우려가 거의 없다.
또한, 상기 과제를 해결하기 위해서, 본 발명의 다른 실시 형태에 따른 반도체 장치는, 기판 상에 형성된 퓨즈용 인출선 및 이 인출선보다도 상측에 형성되며 상기 인출선에 전기적으로 접속되는 퓨즈 본체부로 구성된 퓨즈 배선과, 상기 기판 상에 상기 퓨즈 배선을 덮도록 형성되고, 상기 퓨즈 본체부의 상측에 퓨즈 블로우용 오목부가 형성된 절연막을 구비하여 이루어지며, 상기 퓨즈 본체부는, 그 길이가 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 또한, 그 길이 방향의 양단부가 상기 오목부의 저부의 내측 영역에 위치하여 형성되어 있는 것을 특징으로 하는 것이다.
이 반도체 장치에서는, 기판 상에 형성된 퓨즈 배선의 일부를 구성하는 퓨즈 본체부가, 이 퓨즈 본체부에 전기적으로 접속되며 동일하게 퓨즈 배선의 일부를 구성하는 퓨즈용 인출선보다도 상측에 형성되어 있다. 또한, 퓨즈 본체부의 상측에서는, 퓨즈 배선을 덮도록 형성되어 있는 절연막 내에 퓨즈 블로우용 오목부가 형성되어 있다. 퓨즈 본체부는, 그 길이가 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 또한, 그 길이 방향의 양단부가 퓨즈 블로우용 오목부의 저부의 내측 영역에 위치하여 형성되어 있다. 이에 따라, 퓨즈 블로우를 행하기 쉽도록, 퓨즈 블로우용 오목부의 저부와 퓨즈 배선의 표면 사이의 잔존막의 막 두께를 얇게 형성했을 때 저부의 주연부가 개방되더라도, 퓨즈 본체부 및 퓨즈용 인출선은 노출될 우려가 거의 없다. 또한, 레이저 빔이 퓨즈 본체부에 닿기 쉽고, 또한, 레이저 빔의 에너지가 퓨즈 본체부의 하측 등으로 빠져나가기 어렵다. 이에 따라, 퓨즈 블로우를 행할 때, 단선되는 퓨즈 배선의 주위의 절연막 등에 손상을 줄 우려가 거의 없다.
이와 함께, 퓨즈용 인출선이, 퓨즈 본체부보다도 하층에 형성되어 있다. 이에 따라, 퓨즈 블로우를 행할 때, 단선되는 퓨즈 배선에 인접하는 퓨즈 배선에 손상을 줄 우려가 거의 없다. 또한, 퓨즈 본체부의 위치에 관계없이, 퓨즈용 인출선의 배선 패턴을 반도체 장치 내의 각종 전자 회로의 설계에 따른 적정한 패턴으로 형성할 수 있다.
또한, 상기 과제를 해결하기 위해, 본 발명의 또 다른 실시 형태에 따른 반도체 장치는, 기판 상에 형성된 퓨즈용 인출선 및 이 인출선과 동일한 층에 형성되며 상기 인출선에 전기적으로 접속되는 퓨즈 본체부로 구성된 퓨즈 배선과, 상기 기판 상에 상기 퓨즈 배선을 덮도록 형성되고, 상기 퓨즈 본체부의 상측에 퓨즈 블로우용 오목부가 형성된 절연막을 구비하여 이루어지며, 상기 퓨즈 본체부는, 그 길이가 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 또한, 그 길이 방향의 양단부가 상기 오목부의 저부의 내측 영역에 위치하여 형성되어 있음과 함께, 상기 인출선은, 그 폭이 상기 퓨즈 본체부의 폭과 동등 이하로 좁게 형성되어 있는 것을 특징으로 하는 것이다.
이 반도체 장치에서는, 기판 상에 형성된 퓨즈 배선의 일부를 구성하는 퓨즈용 인출선이, 이 퓨즈용 인출선에 전기적으로 접속되며 동일하게 퓨즈 배선의 일부를 구성하는 퓨즈 본체부와 동일한 층에 형성되어 있다. 또한, 퓨즈 본체부의 상측에서는, 퓨즈 배선을 덮도록 형성되어 있는 절연막 내에 퓨즈 블로우용 오목부가 형성되어 있다. 퓨즈 본체부는, 그 길이가 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 또한, 그 길이 방향의 양단부가 퓨즈 블로우용 오목부의 저부의 내측 영역에 위치하여 형성되어 있다. 이에 따라, 레이저 빔이 퓨즈 본체부에 닿기 쉽고, 또한, 레이저 빔의 에너지가 퓨즈 본체부의 하측 등으로 빠져나가기 어렵다. 이에 따라, 퓨즈 블로우를 행할 때, 단선되는 퓨즈 배선의 주위의 절연막 등에 손상을 줄 우려가 거의 없다.
이와 함께, 퓨즈용 인출선이, 그 폭이 퓨즈 본체부의 폭과 동등 이하로 좁게 형성되어 있다. 이에 따라, 퓨즈 블로우를 행할 때에, 단선되는 퓨즈 배선에 인접하는 퓨즈 배선이 손상을 받을 우려가 거의 없도록, 퓨즈용 인출선의 배선 패턴을 적정한 형상으로 형성할 수 있다. 또한, 퓨즈 본체부의 위치에 관계없이, 퓨즈용 인출선의 배선 패턴을 반도체 장치 내의 각종 전자 회로의 설계에 따른 적정한 형상으로 형성할 수 있다.
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.
[제1 실시 형태]
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치로서의 LSI의 제조 공정을 도시한 공정 단면도이다. 본 실시 형태의 퓨즈 배선(1)은 Cu에 의해 형성되어 있다. 또한, 퓨즈 배선(1)의 퓨즈 본체부(2)에는, 이 퓨즈 본체부(2)와 퓨즈용 인출선(5)을 전기적으로 접속하는 컨택트 플러그부(비어 플러그부)(12)가 일체로 형성되어 있다. 즉, 퓨즈 본체부(2)는, 소위 듀얼 다마신 구조로 형성되어 있다.
먼저, 도 1의 (a)에 도시한 바와 같이, 각종 전자 회로를 구성하는 도시하지않은 능동 소자나 다층 배선 구조 등이 형성된 Si 기판(3) 상에, 제n 층째(n은 양의 정수)의 층간 절연막(ILD: Inter-level Dielectrics)(4)을 형성한다. 후술하는 퓨즈 배선(1)은 기판(3) 상에 소정의 배선 패턴으로 형성되고, 각종 전자 회로 등에 전기적으로 접속되는 것으로 되어 있다. 제n 층째의 층간 절연막(4)을 포함하여, 기판(3) 상에 형성되는 각층의 층간 절연막(4)은 SiO2막(TEOS 막)이나 저 비유전률 절연막(Low-k막), 또는 이들 각막을 적층한 적층막에 의해 형성되는 것이 일반적이다. SiO2막은, 예를 들면 플라즈마 CVD법에 의해 성막된다. 본 실시 형태에서는, 각 층간 절연막(4)은 SiO2막으로 한다.
다음에, 제n 층째의 층간 절연막(4) 내에, Cu 퓨즈 배선(1)의 일부를 구성하는 Cu 퓨즈용 인출선(5)을 형성한다. 먼저, 미리 설정되어 있는 소정의 배선 패턴을 따라서 층간 절연막(4)을 에칭하여, 하층 배선으로서의 Cu 인출선(5)을 형성하기 위한 오목부(홈)(도시 생략)를 형성한다. 계속하여, 그 홈 내에, Cu 인출선(5)의 형성 재료인 Cu가 층간 절연막(4) 내에 확산되는 것을 억제하기 위한 배리어막(배리어 메탈막)(6)을 형성한다. 본 실시 형태에서는, 이 배리어막(6)을 Ta층(6a) 및 TaN층(6b)으로 이루어지는 2층 구조로 형성한다. 이 때, 배리어막(6)과 Cu 인출선(5)과의 재료끼리의 화학적인 상성을 고려하여, Cu 인출선(5)에 직접 접촉하는 내측의 층을 Ta층(6a)으로 하고, 이 Ta층(6a)의 외측의 층을 TaN층(6b)으로 하였다.
계속해서, 배리어막(6)의 내측에 Cu 인출선(5)의 시드가 되는 Cu를 주성분으로 하는 막을 성막한 후, 전해 도금법에 의해 Cu 인출선(5)을 형성한다. 이 후, 홈의 외측에 부착한 여분의 Cu 인출선(5) 및 배리어막(6)을 CMP법에 의해 연마하여 제거한다. 이에 따라, 제n 층째의 층간 절연막(4) 내에, 원하는 Cu 인출선(5)을 얻는다.
다음에, 제n 층째의 층간 절연막(4) 상에, 절연막의 일종으로, Cu 인출선(5)의 Cu가 확산되는 것을 억제하기 위한 제m 층째(m은 양의 정수)의 Cu 확산 방지막(7)을 형성한다. 이 제m 층째의 확산 방지막(7)을 비롯하여, 기판(3) 상에 형성되는 각층의 Cu 확산 방지막(7)은, 예를 들면 실리콘질화막, 실리콘탄화막(SiC), 실리콘탄화질화막(SiCN), 또는 이들과 대략 동등한 특성을 갖는 막에 의해 형성되는 것이 일반적이다. 본 실시 형태에서는, 각 Cu 확산 방지막(7)은 실리콘질화막으로 한다.
다음에, 제m 층째의 Cu 확산 방지막(7) 상에 제n+1 층째의 층간 절연막(4)을 형성한 후, 그 내부에 Cu 퓨즈 본체부(2)를 형성하기 위한 오목부(홈)(8a) 및 Cu 비어 플러그부(12)를 형성하기 위한 오목부(홈)(8b)를 형성한다. 본 실시 형태에서는, Cu 퓨즈 본체부(2)를, Cu 비어 플러그부(12)가 일체로 형성된 듀얼 다마신 구조로 형성한다. 따라서, 퓨즈 본체부용 오목부(홈)(8a)를, 비어 플러그부용 오목부(홈)(8b)와 일체로 형성한다. 구체적으로는, 상술한 인출선용 홈을 형성하는 경우와 마찬가지로, 미리 설정되어 있는 소정의 배선 패턴 및 컨택트 패턴에 따라서 층간 절연막(4) 및 제m 층째의 Cu 확산 방지막(7)을 에칭한다. 이에 따라, Cu 인출선(5)의 표면(상면)을 일시적으로 노출시켜서, 비어 플러그부용 홈(8b)과 일체의 원하는 퓨즈 본체부용 홈(8a)을 얻는다.
계속하여, 도 1의 (b)에 도시한 바와 같이, 퓨즈 본체부용 홈(8a) 내에, Cu 퓨즈 배선(1)을 전기적으로 단선시키는 퓨즈 블로우의 타깃이 되는 Cu 퓨즈 본체부(2)를 형성한다. 이와 함께, 비어 플러그부용 홈(8b) 내에, Cu 퓨즈 본체부(2)와 Cu 인출선(5)을 전기적으로 접속하는 Cu 비어 플러그부(12)를 형성한다. Cu 퓨즈 본체부(2) 및 Cu 비어 플러그부(12)는, 상술한 Cu 인출선(5)을 형성하는 경우와 마찬가지의 방법에 의해 형성된다.
구체적으로는, 먼저 퓨즈 본체부용 홈(8a) 및 비어 플러그부용 홈(8b) 내에, Ta층(6a) 및 TaN층(6b)의 2층 구조로 이루어지는 배리어막(6)을 형성한다. 이 후, 배리어막(6)의 내측에, Cu 퓨즈 본체부(2) 및 Cu 비어 플러그부(12)의 시드층으로되는, Cu(도시 생략)를 주성분으로 하는 막을 성막한다. 계속해서, 그 Cu를 주성분으로 하는 막 상에, 전해 도금법에 의해 Cu 퓨즈 본체부(2) 및 Cu 비어 플러그부(12)를 형성한다. 이 후, 양 홈(8a, 8b)의 외측에 부착한 여분의 Cu 및 배리어막(6)을 CMP법에 의해 연마하여 제거한다. 이에 따라, 제n+1 층째의 층간 절연막(4) 및 제m 층째의 Cu 확산 방지막(7) 내에, 원하는 듀얼 다마신 구조로 이루어지는 Cu 퓨즈 본체부(2)를 얻는다.
이상에 의해 Cu 퓨즈 배선(1)의 주요부가 형성된다. 본 실시 형태에서는, Cu 퓨즈 본체부(2)는, 후술하는 퓨즈 블로우용 오목부(9)의 저부(10)보다도 작게 형성된다. 구체적으로는, Cu 퓨즈 본체부(2)는, 그 길이 및 폭이 퓨즈 블로우용 오목부(9)의 저부(10)의 길이 및 폭보다도 작게 형성된다. 즉, Cu 퓨즈 본체부(2)는, 그 평면에서 보았을 때의 면적이, 퓨즈 블로우용 오목부(9)의 저부(10)의 면적보다도 충분히 작게 형성된다. 이와 함께, Cu 퓨즈 본체부(2)는, 그 길이가 퓨즈 블로우용 레이저 광선(레이저 빔)의 직경 이상의 크기로 형성된다. 또한, Cu 퓨즈 본체부(2)는, 퓨즈 블로우용 오목부(9)의 저부(10)와 대향하는 영역의 내측에 위치하도록 형성된다. 특히, Cu 퓨즈 본체부(2)는, 그 길이 방향의 양단부가 퓨즈 블로우용 오목부(9)의 저부(10)의 내측 영역에 위치하여 형성되어 있다.
통상적으로, 퓨즈 배선을 절단하기 위한 얼라이먼트는, 퓨즈 블로우용 레이저 빔의 조사 광학계와는 별개로 배치된 얼라이먼트 스코프를 이용하여, 기판 상에 형성된 얼라이먼트 마크를 판독함으로써 행해진다. 얼라이먼트 마크의 판독에 의해 기판의 평면 위치 및 수직 위치의 정보를 얻어, 절단하는 퓨즈 배선의 좌표와 퓨즈 배선을 향하여 조사하는 레이저 빔의 초점 위치를 교정한다. 그러나, 얼라이먼트 마크의 형상이나, 마크 상의 절연막 두께 등의 변동에 의해, 교정된 초점 위치와 실제의 퓨즈 배선 위치 사이에 오차가 생기는 경우가 있다. 이 때문에, 조사 광학계에는, 적어도 상기 오차를 허용할 수 있는 만큼의 초점 심도가 필요하게 된다.
얼라이먼트 마크의 판독 오산에 의한 레이저 빔의 초점 위치의 오차가 조사 광학계의 초점 심도보다 커지면, 조사된 레이저 빔의 형상이 열화하여 퓨즈 배선의 절단 불량이 생길 우려가 있다. 또한, 퓨즈 배선 상의 절연막의 막 두께의 변동이나, 기판의 평탄성의 변동에 의해서도, 레이저 빔의 조사 광학계의 광학 거리가 변동한다. 이것에 의해서도, 퓨즈 배선의 절단부에서 레이저 빔의 형상이 열화하는 문제가 생긴다.
일반적으로, 상술한 레이저 빔의 초점 위치의 오차가 퓨즈 블로우에 미치는 영향을, 허용 범위 내로 하기 위해서는, 조사 광학계의 초점 심도를 약 0.7㎛ 이상으로 설정할 필요가 있다는 것을 경험적으로 알고 있다. 또한, 확보하는 초점 심도가 커지는 만큼, 레이저 빔의 교축 한계(최소 직경)에 대한 제한도 커지는 것을 알 수 있다. 따라서, 퓨즈 블로우를 적정하게 행하기 위해서는, 본 실시 형태에 따른 Cu 퓨즈 배선(1)(Cu 퓨즈 본체부(2))도, 그 크기(길이)의 최소값에 대하여 제한을 받는다.
만일, Cu 퓨즈 본체부(2)의 길이가 레이저 빔의 최소 직경 미만이면, 퓨즈 블로우에 필요한 열이 Cu 퓨즈 본체부(2)의 하층으로 빠져나가게 된다. 또한, Cu 퓨즈 본체부(2)의 길이가 레이저 빔의 최소 직경 미만이면, Cu 퓨즈 본체부(2)의 하층의 Cu 인출선(5)까지도 블로우될 우려가 있다. 하층의 Cu 인출선(5)이 블로우되면, 후술하는 퓨즈창(9)의 저부(10)와 하층의 Cu 인출선(5) 사이에 존재하는 제 n+1 층째의 층간 절연막(4)에 크랙 등이 생기는 경우도 있다. 이들에 의해, Cu 퓨즈 배선(1)을 적정하게 블로우할 수 없게 될 우려가 있다.
도 2는 퓨즈 블로우용 레이저 빔의 조사 광학계의 초점 심도를 약 0.7㎛ 이상으로 설정하는 경우의, 레이저 빔의 파장과 레이저 빔의 최소 직경과의 관계를 그래프로 도시한 도면이다. Cu 퓨즈 본체부(2)의 기초층에 과도한 손상을 주지 않고 Cu 퓨즈 배선(1)을 적정하게 절단하기 위해서는, 레이저 빔의 파장에 따라서, 도 2에 그래프로 도시된 레이저 빔의 최소 직경 이상의 길이를 갖는 Cu 퓨즈 본체부(2)를 형성한다.
또한, Cu 비어 플러그부(12)는, Cu 퓨즈 본체부(2)보다도 작게 형성되어 있다. 구체적으로는, 도 1의 (b)에 도시한 바와 같이, Cu 비어 플러그부(12)는, 그 직경이 Cu 퓨즈 본체부(2)의 폭 이하로 형성되어 있다. 이와 함께, Cu 비어 플러그부(12)는, Cu 퓨즈 본체부(2)의 내측에 형성되어 있다. 이에 따라, Cu 퓨즈 배선(1)의 퓨즈 블로우에 필요한 열이, Cu 퓨즈 본체부(2)의 하층으로 빠져나가기 어렵게 되어 있다.
다음에, 도 1의 (c)에 도시한 바와 같이, Cu 퓨즈 본체부(2) 및 제n+1 층째의 층간 절연막(4) 상에, 제m+1 층째의 Cu 확산 방지막(7) 및 제n+2 층째의 층간 절연막(4)을 형성한다. 또, 본 실시 형태에서는 도시하지 않지만, 제n 층째의 층간 절연막(4)으로부터 제n+2 층째의 층간 절연막(4)에 걸쳐서는, 그 내부에 도 15 (a)에 도시한 바와 같은 각종 배선 및 패드부가 형성된다. 이들 각종 배선 및 패드부는, Cu 퓨즈 본체부(2) 및 Cu 인출선(5)을 형성하는 경우와 마찬가지의 방법에 의해 형성된다. 계속하여, 도 1의 (d)에 도시한 바와 같이, 제n+2 층째의 층간 절연막(4) 상에, 또한 제m+2 층째의 Cu 확산 방지막(7) 및 제n+3 층째의 층간 절연막(4)을 형성한다. 이들 양 막(7, 4)은 소위 패시베이션막(11)으로서 기능한다.
다음에, Cu 퓨즈 본체부(2)의 상측에, 퓨즈 블로우를 행하기 쉽게 하기 위한 퓨즈 블로우용 오목부, 소위 퓨즈창(9)을 형성한다. 이 퓨즈창(9)의 개공 작업은, 도 15의 (a)에서 도시한 바와 같이, LSI의 제조 공정에 드는 비용, 소위 프로세스 비용 저감 등의 관점에서 볼 때, 패드부(도시 생략)의 개공과 맞춰서 행해지는 것이 일반적이다. 구체적으로는, 도 1의 (e)에 도시한 바와 같이, 퓨즈창(9)의 저부(10)가, Cu 퓨즈 본체부(2)가 형성되어 있는 영역을 대략 완전하게 내포하는 크기가 되도록, 제n+3 층째의 층간 절연막(4), 제m+2 층째의 Cu 확산 방지막(7), 제n+2 층째의 층간 절연막(4)을 에칭한다. 이 때, Cu 퓨즈 본체부(2) 상에 남겨지며 퓨즈창(9)의 저부(10)를 형성하는 제n+2 층째의 층간 절연막(4)은, 그 에칭 후의 잔존막의 막 두께가 될 수 있는 한 얇게 되도록 형성된다. 이에 따라, 퓨즈 블로우용의 레이저 빔을 Cu 퓨즈 본체부(2)를 향하여 조사했을 때, Cu 퓨즈 본체부(2)를 블로우하기 쉽게 할 수 있다.
이 때, 에칭의 특성에 의해, 퓨즈창(9)의 저부(10)는, 도 1의 (e)에 도시한 바와 같이, 그 상면이 대략 아치 형상으로 만곡(Bending)된 형상으로 되기 쉽다. 그러면, 퓨즈창(9)의 저부(10)의 주연부에서 제m+1 층째의 Cu 확산 방지막(7)까지 에칭되어, 제n+1 층째의 층간 절연막(4)이 노출할 우려가 있다. 즉, 퓨즈창(9)의 저부(10)의 주연부에서, 소위 트렌칭(Trenching) 현상이 발생하고, Cu 퓨즈 본체부(2)의 표면(상면)이 노출될 우려가 있다. 그런데, 상술한 바와 같이, Cu 퓨즈 본체부(2)는, 퓨즈창(9)의 저부(10)의 폭(길이)보다도 충분히 짧게 형성되고, 저부(10)와 대향하는 영역의 내측에 위치하고 있다. 이에 따라, 저부(10)의 상면이 대략 아치 형상으로 만곡하여도, Cu 퓨즈 본체부(2)가 노출될 우려는 거의 없다. 또한, Cu 인출선(5)은 Cu 퓨즈 본체부(2)의 하나 아래의 층에 형성되어 있다. 이에 따라, 퓨즈창(9)의 저부(10)의 주연부에서 Cu 인출선(5)이 노출될 우려는 전혀 없다. 따라서, 본 실시 형태에 따르면, Cu 퓨즈 배선(1)의 퓨즈 블로우를 행하기 쉽게 할 수 있을 뿐만 아니라, 산화하기 쉬운 Cu 퓨즈 배선(1)의 열화를 대폭 억제할 수 있다.
또한, Cu 퓨즈 배선(1)에는 전류가 흐르는 경우가 있다. 이러한 사태에 대비하여, Cu 퓨즈 배선(1)의 길이를, 도 3에 도시한 임계 길이 이하로 설정한다. 구체적으로는, Cu 퓨즈 배선(1)을, 그 길이와, 이 Cu 퓨즈 배선(1)에 흐르는 전류 밀도의 크기와의 곱이, 80.0㎛·MA/㎠ 이하가 되도록 형성한다. 예를 들면, Cu 퓨즈 배선(1)의 길이를, 약 40㎛로 형성한다. 그렇게 하면, Cu 퓨즈 배선(1)에 전류 밀도의 크기가 약 2.0MA/㎠의 전류가 흐르더라도, 치명적인 전기적인 불량이 생긴다는 우려를 거의 없앨 수 있다. 특히, 소위 일렉트로마이그레이션(EM) 불량 등이 생길 우려를 거의 없앨 수 있다. 따라서, 고신뢰성의 Cu 퓨즈 배선(1)을 형성할 수 있다. 나아가서는, LSI 전체의 신뢰성의 향상을 도모할 수 있다.
이상 설명한 바와 같이, 제1 실시 형태에 따른 반도체 장치는, 퓨즈 블로우를 행하기 쉬울 뿐만 아니라, Cu 퓨즈 배선(1)의 품질이 열화되기 어려워 신뢰성이 높다.
[제2 실시 형태]
도 4는 본 발명의 제2 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 단면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙이고 그 상세한 설명은 생략한다.
본 실시 형태의 퓨즈 배선(21)은 Cu로 형성되어 있다. 또한, 퓨즈 배선(21)의 퓨즈 본체부(22)는 도 4에 도시한 바와 같이, 컨택트 플러그부(비어 플러그부)(23)와 별개로 형성되어 있다. 즉, Cu 퓨즈 본체부(22)는 소위 싱글 다마신 구조로 형성되어 있다.
제m 층째의 Cu 확산 방지막(7)까지는, 상술한 제1 실시 형태와 마찬가지의 방법에 의해 형성한다.
다음에, 제m 층째의 Cu 확산 방지막(7) 상에 형성한 제n+1 층째의 층간 절연막(4)의 내부에, 싱글 다마신 구조로 이루어지는 Cu 퓨즈 본체부(22)를 형성한다. 따라서, Cu 퓨즈 본체부(22)를, Cu 비어 플러그부(23)와 별개로 형성한다.
구체적으로는, 먼저, 제n+1 층째의 층간 절연막(4)의 일부분이 되는 하부 절연막을 형성한다. 계속해서, 미리 설정되어 있는 소정의 컨택트 패턴에 따라서 이 하부 절연막 및 제m 층째의 Cu 확산 방지막(7)을 에칭한다. 이에 따라, Cu 인출선(5)의 표면을 일시적으로 노출시킨다. 이 때, 형성되는 하부 절연막의 두께, 및 에칭에 의해 형성되는 오목부(홈)의 크기는, Cu 비어 플러그부(23)의 크기에 상당하는 정도로 한다. 이 Cu 비어 플러그부(23)용의 홈 내에, 먼저 Ta층(6a) 및 TaN층(6b)의 2층 구조로 이루어지는 배리어막(6)을 형성한다. 이 후, 배리어막(6)의 내측에 Cu 비어 플러그부(23)의 시드층이 되는 Cu를 주성분으로 하는 막을 성막한다. 계속해서, 전해 도금법에 의해 Cu 비어 플러그부(23)를 형성한다. 계속해서, 홈의 외측에 부착한 여분의 Cu 및 배리어막(6)을 CMP법에 의해 연마하여 제거한다.
계속해서, 제n+1 층째의 층간 절연막(4)의 일부분이 되는 상부 절연막을 마찬가지로 형성한다. 이 후, 미리 설정되어 있는 소정의 배선 패턴을 따라서 이 상부 절연막을 에칭한다. 이 때, 에칭에 의해 형성되는 오목부(홈)의 크기는, Cu 퓨즈 본체부(22)의 크기에 상당하는 정도로 한다. 이 Cu 퓨즈 본체부(22)용의 홈 내에, 먼저 Ta층(6a) 및 TaN층(6b)의 2층 구조로 이루어지는 배리어막(6)을 형성한다. 이 후, 배리어막(6)의 내측에 Cu 퓨즈 본체부(22)의 시드층이 되는 Cu를 주성분으로 하는 막을 성막한다. 이 후, 전해 도금 법에 의해 Cu 퓨즈 본체부(22)를 형성한다. 계속해서, 홈의 외측에 부착한 여분의 Cu 및 배리어막(6)을 CMP법에 의해 연마하여 제거한다. 이에 따라, 도 4에 도시한 바와 같이, 제n+1 층째의 층간 절연막(4) 및 제m 층째의 Cu 확산 방지막(7) 내에, 원하는 싱글 다마신 구조로 이루어지는 Cu 퓨즈 본체부(22)를 얻는다.
이상에 의해 Cu 퓨즈 배선(21)의 주요부가 형성된다. 이 후의 퓨즈창(9)을 형성하기까지의 공정은, 상술한 제1 실시 형태와 마찬가지이다. 이상 설명한 바와 같이, 제2 실시 형태에 따른 반도체 장치는, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
[제3 실시 형태]
도 5는 본 발명의 제3 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 단면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙여 그 자세한 설명은 생략한다.
본 실시 형태의 퓨즈 배선(31)은 Cu로 형성되어 있다. 또한, 퓨즈 배선(31)의 퓨즈 본체부(32)의 상부에는, 산화 및 Cu의 확산을 억제하기 위한 배리어막, 소위 톱 배리어막(33)이 형성되어 있다.
Cu 퓨즈 본체부(32)까지는, 상술한 제1 실시 형태와 마찬가지의 방법에 의해 형성한다. 따라서, 본 실시 형태의 Cu 퓨즈 본체부(32)는, 듀얼 다마신 구조로 형성되어 있다.
Cu 퓨즈 본체부(32)를 형성한 후, 그 상면을 웨트 에칭 혹은 드라이 에칭에 의해 선택적으로 리세스시킨다(후퇴시킨다). 이 후, 리세스된 부분에, Cu 퓨즈 본체부(32)의 주위에 형성되어 있는 배리어막(6)과 동일하게, Ta층(33a) 및 TaN층(33b)의 2층 구조로 이루어지는 톱 배리어막(톱 배리어 메탈막)(33)을 형성한다. 이들 Ta층(33a) 및 TaN층(33b)은, 예를 들면 스퍼터링 공정에 의해 형성한다. 이 때, Cu 퓨즈 본체부(32)의 상면에 직접 접하는 하측의 층을 TaN층(33b), 이 TaN층(33b)의 상측을 Ta층(33a)으로 한다. 이 후, 홈의 외측에 부착한 여분의 톱 배리어막(33)을 CMP법에 의해 연마하여 제거한다. 이에 따라, 도 5에 도시한 바와 같이, 제n+1 층째의 층간 절연막(4) 및 제m 층째의 Cu 확산 방지막(7) 내에, 톱 배리어막(33)을 갖는 원하는 듀얼 다마신 구조로 이루어지는 Cu 퓨즈 본체부(32)를 얻는다.
이상에 의해 퓨즈 배선(31)의 주요부가 형성된다. 이 후의 퓨즈창(9)을 형성하기까지의 공정은, 상술한 제1 실시 형태와 마찬가지이다. 이와 같이, 제3 실시 형태에 따른 반도체 장치는, Cu 퓨즈 본체부(32)의 상면에 톱 배리어막(33)이 형성되어 있으므로, 제1 실시 형태보다도 Cu 퓨즈 배선(31)이 열화하기 어렵다.
특히, 톱 배리어막(33)을, 배리어막(6)과 마찬가지로 Ta층(33a) 및 TaN층(33b)에 의해 형성함으로써, 톱 배리어막(33) 본래의 기능인 Cu의 층간 절연막(ILD막)(4) 내로의 확산을 억제하는 효과를 얻을 수 있다. 또한, 성막 장치를 겸용할 수 있음과 함께, 성막 프로세스를 통일하여 간략화할 수 있으므로, 설비 투자를 삭감하여 반도체 장치의 생산 비용을 저감할 수 있다. 또한, 예를 들어 배선용 배리어막(6)과 톱 배리어막(33)이 접촉하여도, 이들 양 배리어막(6, 33)은 동일한 재료로 형성되어 있으므로, Cu 퓨즈 본체부(32)에서의 저항값의 상승이나, 배리어성의 열화 등을 야기하는 반응이 생길 우려가 거의 없다. 따라서, 반도체 장치의 성능을 열화시키는 반응이 Cu 퓨즈 본체부(32)에서 생길 우려가 거의 없다.
또한, Ta층(33a) 및 TaN층(33b)을 적층하여 형성함으로써, 톱 배리어막(33)의 성막 프로세스에서 발생하는 더스트의 주된 원인인 TaN층(33b)의 박막화를 촉진할 수 있다. 이 외에, Ta층(33a)의 페이스팅 효과에 의해, 더스트를 대폭 저감할 수 있는 것을 알 수 있다. 일반적으로, 확산 배리어성으로서는 TaN층(33b)이 크게 기여하지만, TaN은 세라믹스층이기 때문에 기계적 강도, 즉 파괴 인성값이 낮아 매우 깨지기 쉽다. 이것에 대하여, Ta층(33a)은 금속 단체로 형성되어 있으므로 연성(전성)이 있다. 따라서, 톱 배리어막(33)을, 각각 박막 형상으로 형성된 Ta층(33a) 및 TaN층(33b)으로 이루어지는 적층 구조로 함으로써, 성막 공정에서의 더스트를 대폭 저감할 수 있다.
이상 설명한 바와 같이, 제3 실시 형태에 따른 반도체 장치는, 각각 박막형의 금속층 및 세라믹층의 적층 구조로 형성되어 있는 톱 배리어막(33)에 의해서, Cu 퓨즈 본체부(32)에서의 확산 배리어성이 향상되어 있다. 즉, 반도체 장치 전체의 신뢰성이 매우 향상되어 있다.
[제4 실시 형태]
도 6은 본 발명의 제4 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 단면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙이고 그 상세한 설명은 생략한다.
본 실시 형태의 퓨즈 배선(41)은, 그 인출선(5)이 상술한 제1 실시 형태의 인출선(5)과 같이 Cu에 의해 형성되어 있다. 그런데, 퓨즈 배선(41)의 퓨즈 본체부(42)는, Al에 의해 형성되어 있다. 또한, 퓨즈 본체부(42)는, 상술한 제1 실시 형태의 Cu 퓨즈 본체부(2)와 마찬가지로, 듀얼 다마신 구조로 형성되어 있다.
Al 퓨즈 본체부(42)용의 오목부(홈)까지는, 상술한 제1 실시 형태와 마찬가지의 방법에 의해 형성한다. Al은 Cu에 비하여 확산되기 어렵기 때문에, 제1 실시 형태와 동일한 배리어막(6)을 필요로 하지 않는다. 따라서, 먼저 퓨즈 본체부용 홈 내에, 예를 들면 Ta, Nb, Ti, W, 또는 Zr 등의 고융점 금속, 혹은 이들의 질화막, 혹은 이들을 적층한 것 및 AlCu을 배리어막(배리어 메탈막)(43)으로서 형성한다. 본 실시 형태에서는, 배리어막(43)을, Ta층(43a) 및 AlCu층(43b)으로 이루어지는 2층 구조로 형성한다. 배리어막(43)을 성막한 후, 그 내측에 Al에 의해 퓨즈 본체부(42)를 형성한다. 이 후, 홈의 외측에 부착한 여분의 Al 및 배리어막(43)을 CMP법에 의해 연마하여 제거한다. 이에 따라, 도 6에 도시한 바와 같이, 제n+1층째의 층간 절연막(4) 및 제m 층째의 Cu 확산 방지막(7) 내에, 원하는 듀얼 다마신 구조로 이루어지는 Al 퓨즈 본체부(42)를 얻는다.
이상에 의해 퓨즈 배선(41)의 주요부가 형성된다. Al은 Cu에 비하여 산화하기 어렵기 때문에, Al 퓨즈 본체부(42) 상에 확산 방지막을 형성할 필요는 없다. 따라서, Al 퓨즈 본체부(42) 상에 직접, 제n+2 층째의 층간 절연막(4)을 형성한다. 이 후의 퓨즈창(9)을 형성하기까지의 공정은, 상술한 제1 실시 형태와 마찬가지이다.
이상 설명한 바와 같이, 제4 실시 형태에 따른 반도체 장치는 퓨즈 본체부(42)가 Al으로 형성되어 있으므로, 제1 실시 형태보다도 퓨즈 배선(41)이 열화하기 어렵다.
[제5 실시 형태]
도 7은 본 발명의 제5 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 단면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙이고 그 상세한 설명은 생략한다.
본 실시 형태의 퓨즈 배선(51)은, 그 인출선(5)이 상술한 제1 실시 형태의 인출선(5)과 마찬가지로 Cu에 의해 형성되어 있다. 그런데, 퓨즈 배선(51)의 퓨즈 본체부(52)는, 상술한 제4 실시 형태의 Al 퓨즈 본체부(42)와 마찬가지로 Al에 의해 형성되어 있다. 또한, 퓨즈 배선(51)의 Al 퓨즈 본체부(52)는, 도 7에 도시한 바와 같이, 상술한 제2 실시 형태의 Cu 퓨즈 본체부(22)와 마찬가지로, Al 컨택트 플러그부(비어 플러그부)(53)와 별개로 형성되어 있다. 즉, Al 퓨즈 본체부(52)는 싱글 다마신 구조로 형성되어 있다.
따라서, 제5 실시 형태의 반도체 장치는, 퓨즈 본체부(52)까지는 제2 실시 형태와 마찬가지의 방법에 의해 형성하면 된다. 단, 퓨즈 본체부(52) 및 비어 플러그부(53)를 Al으로 형성함과 함께, 이들의 주위에 제4 실시 형태에서 이용한 배리어막(43)을 성막한다. 이 후의 퓨즈창(9)을 형성하기까지의 공정은, 제4 실시 형태와 마찬가지이다.
이상 설명한 바와 같이, 제5 실시 형태에 따른 반도체 장치는, 퓨즈 본체부(52)가 Al에 의해 형성되어 있으므로, 제1 실시 형태보다도 퓨즈 배선(51)이 열화하기 어렵다.
[제6 실시 형태]
도 8은 본 발명의 제6 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 단면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙이고 그 상세한 설명은 생략한다.
본 실시 형태의 퓨즈 배선(61)은, 그 인출선(5)이 상술한 제1 실시 형태의 인출선(5)과 마찬가지로 Cu로 형성되어 있다. 그런데, 퓨즈 배선(61)의 퓨즈 본체부(62)는, 상술한 제4 실시 형태의 Al 퓨즈 본체부(42)와 마찬가지로, Al에 의해 형성되어 있다. 또한, 퓨즈 배선(61)의 Al 퓨즈 본체부(62)에는, 도 8에 도시한 바와 같이, Al 컨택트 플러그부(비어 플러그부)(68)가 일체로 형성되어 있다. 또한, 제6 실시 형태의 Al 퓨즈 본체부(62)는 다마신 공정이 아니라, RIE 공정에 의해 가공 형성된다.
제m 층째의 Cu 확산 방지막(7)까지는, 상술한 제1 실시 형태와 마찬가지의 방법에 의해 형성한다.
다음에, 제m 층째의 Cu 확산 방지막(7) 상에, Al 비어 플러그부(68)의 높이와 동일한 정도의 막 두께로, 패드부 제1 절연막(SiO2막)(63)을 형성한다. 계속하여, 미리 설정되어 있는 소정의 컨택트 패턴을 따라서 패드부 제1 절연막(63) 및 제m 층째의 Cu 확산 방지막(7)을 에칭하고, Cu 인출선(5)의 표면을 일시적으로 노출시킨다. 이 때, 에칭에 의해 형성되는 Al 비어 플러그부(68)용의 오목부(홈)의 크기는, Al 비어 플러그부(68)의 크기에 상당하는 정도로 한다.
다음에, 이 Al 비어 플러그부(68)용의 홈 내 및 패드부 제1 절연막(63) 상에, 제4 실시 형태에서 이용한 Ta층(43a) 및 AlCu층(43b)의 2층 구조로 이루어지는 배리어막(43)을 성막한다. 계속하여, 이 배리어막(43)의 내측 및 상측에, Al 퓨즈 본체부(62) 및 Al 비어 플러그부(68)를 형성하는 Al을 퇴적시킨다. 이 후, 미리 설정되어 있는 소정의 배선 패턴을 따라서, 웨트 에칭 혹은 드라이 에칭에 의해 여분의 Al 및 배리어막(43)을 선택적으로 제거한다. 이에 따라, 원하는 형상으로 이루어지는 Al 퓨즈 본체부(62) 및 Al 비어 플러그부(68) 및 배리어막(43)을 얻는다.
다음에, Al 퓨즈 본체부(62)를 덮도록, 패드부 제1 절연막(63) 상에 패드부 제2 절연막(SiO2막)(64)을 형성한다. 이 후, 이 패드부 제2 절연막(64)을 관통하는 도시하지 않은 최상층의 각종 배선 및 패드부를 형성한다. 이들 각종 배선 및 패드부는, Al 퓨즈 본체부(62) 및 Al 비어 플러그부(68)를 형성하는 경우와 마찬가지의 방법에 의해 형성된다. Al은 Cu에 비하여 산화되기 어렵기 때문에, Al 퓨즈 본체부(62) 상에 확산 방지막을 형성할 필요는 없다. 따라서, 패드부 제1 절연막(63) 상에, 패드부 제2 절연막(64)을 연속하여 형성한다. 마찬가지로, 패드부 제2 절연막(64) 상에, 패드부 제3 절연막(SiO2막)(65) 및 패드부 제4 절연막(실리콘질화막)(66)을 연속하여 형성한다. 이 때, 패드부 제3 절연막(65) 및 패드부 제4 절연막(66)은, 각각 소정의 두께로 퇴적되고, 패시베이션막(67)으로서 성막된다.
이상에 의해 퓨즈 배선(61)의 주요부가 형성된다. 이 후, 패드부 개공과 아울러 퓨즈창(9)을 형성하기까지의 공정은, 상술한 제1 실시 형태와 마찬가지이다.
이상 설명한 바와 같이, 제6 실시 형태에 따른 반도체 장치는, 퓨즈 본체부(62)가 Al으로 형성되어 있으므로, 제1 실시 형태보다도 퓨즈 배선(61)이 열화하기 어렵다.
[제7 실시 형태]
도 9는 본 발명의 제7 실시 형태에 따른 반도체 장치의 퓨즈 배선의 퓨즈 본체부 부근의 구성을 도시한 평면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙이고 그 상세한 설명은 생략한다.
본 실시 형태의 반도체 장치는, 그 퓨즈 배선(71)의 퓨즈 본체부(72)의 형성에 특징을 갖는 것이다.
상술한 제1 내지 제6 실시 형태에서의 퓨즈 배선 구조와 같이, 퓨즈 배선(71)을 다층 구조화함과 함께, 그 퓨즈 본체부(72)를 퓨즈창(9)의 저부(10)보다도 짧게 형성한다. 이 때, 도 9의 (a)에 도시한 바와 같이, 인접하는 퓨즈 배선(71)의 퓨즈 본체부(72)끼리가 퓨즈 배선(71)의 길이 방향과 직교하는 방향을 따라서 인접하지 않도록, 상호 어긋나게 하여 형성한다. 이에 따라, 퓨즈 배선(71)의 폭을 좁게 하지 않고, 퓨즈 배선(71)에 필요한 면적을, 예를 들면 도 9의 (a)에서 사선으로 도시한 크기만큼 작게 할 수 있다. 즉, 퓨즈 배선 영역의 컴팩트화를 도모할 수 있다. 또, 도 9의 (a)∼(c)에서 퓨즈창(9)의 내측의 일점쇄선으로 나타내고 있는 영역에는, 퓨즈창(9)의 저부(10)를 형성하는 층간 절연막 등의 잔존막(73)이 존재하는 것으로 한다.
여기서, 도 9의 (a)에서, 예를 들면 퓨즈 배선(71)(퓨즈 본체부(72))의 폭(width) W를 약 0.6㎛로 형성한다. 또한, 퓨즈 배선(71)의 길이 방향과 직교하는 방향을 따라서 인접하는 퓨즈 본체부(72)끼리의 간격, 즉 피치(pitch) P를 약 2.0㎛로 형성한다. 이와 함께, 퓨즈창(9)의 내측의 단위 면적(블록 사이즈)당의 퓨즈 배선(71)의 개수를 1000개로 한다.
이러한 설정에서는, 예를 들면 도 15의 (c)에 도시한 종래 기술에 따른 퓨즈배선 구조에 있어서는, 블록 사이즈당, 대략 2.0㎛×1000=2000㎛ 정도의 폭이 필요하다. 이것에 대하여, 퓨즈 본체부(72)가 도 9 (a)에 도시한 바와 같이 형성되어 있는 본 실시 형태의 퓨즈 배선 구조에서는, 블록 사이즈의 폭은, 대략 2.0×500=1000㎛ 정도의 크기가 있으면 충분하다. 이것은, 종래 기술의 블록 사이즈와 비교하여, 그 면적에서 약 50%의 삭감을 할 수 있게 된다. 이에 따라, LSI에 탑재할 수 있는 구제 회로의 탑재 영역(도시 생략)을 증대시켜서, LSI의 구제율을 향상할 수 있다.
또한, 본 실시 형태의 퓨즈 배선 구조에서는, 퓨즈 배선(71)에 필요한 블록 사이즈의 면적을 바꾸지 않으면, 도 9의 (b)에서 D1, D2로 나타내는 인접하는 퓨즈 본체부(72)끼리의 간격을 넓힐 수 있다. 나아가서는, 퓨즈 배선(71)끼리의 간격을 넓힐 수 있다. 이에 따라, 퓨즈 블로우를 행할 때, 근접하는 원하지 않는 퓨즈 배선(71)에 손상을 줄 우려를 거의 없애어, 퓨즈 배선(71)의 신뢰성을 향상시킬 수 있다. 나아가서는 LSI 전체의 신뢰성 및 생산 수율의 향상을 도모할 수 있다.
또한, 본 실시 형태의 퓨즈 배선 구조에서는, 퓨즈 배선(71)에 필요한 블록 사이즈의 면적 및 인접하는 퓨즈 본체부(72)끼리의 간격을 함께 바꾸지 않으면, 도 9의 (c)에 도시한 바와 같이, 단위 면적 내에서의 퓨즈 배선(71)의 총수를 늘려, 고밀도 배선을 실현할 수 있다. 나아가서는, 구제 회로에 전기적으로 접속되는 퓨즈 배선(71)의 개수를 늘리고, LSI의 구제율을 향상할 수 있다.
이상 설명한 바와 같이, 제7 실시 형태에 따른 반도체 장치에 의하면, 퓨즈 배선 간격, 즉 퓨즈 피치의 협피치화를 도모할 수 있다. 나아가서는, 반도체 장치 내의 각종 전자 회로 등의 미세화 및 고밀도화 및 반도체 장치의 컴팩트화를 도모할 수 있다. 이에 따라, 퓨즈 배선 영역의 크기, 퓨즈 피치, 그리고 퓨즈 배선의 개수나 밀도 등을, 반도체 장치 내의 각종 전자 회로의 설계에 따른 적정한 상태로 설정할 수 있다.
또한, 근접하는 퓨즈 배선(71)에의 퓨즈 블로우에 의한 손상의 저감을 도모하면서, 퓨즈 배선 영역을 확대하지 않고 퓨즈 배선(71)의 개수를 늘려, 퓨즈 배선(71)의 고밀도화를 도모할 수 있다. 이에 따라, 반도체 장치의 신뢰성 및 그 생산 효율의 수율의 향상을 도모할 수 있다.
[제8 실시 형태]
도 10 내지 도 14는 본 발명의 제8 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 평면도이다. 또, 도 1과 동일 부분은 동일 부호를 붙이고 그 상세한 설명은 생략한다. 또한, 도 16 내지 도 18은 본 실시 형태의 반도체 장치의 비교예가 되는, 종래의 기술에 따른 반도체 장치의 퓨즈 배선 부근의 구성을 도시한 평면도 및 단면도이다.
본 실시 형태의 반도체 장치는, 그 퓨즈 배선(81)의 퓨즈 본체부(82) 및 인출선(83)의 배선 패턴에 특징을 갖는 것이다.
먼저, 종래 기술에 따른 반도체 장치의 퓨즈 배선 부근의 구성에 대하여 간단하게 설명한다. 종래 이용되고 있는 퓨즈 배선(201)의 구조의 개요를 도 16에 도시한다. 도 16의 (a)는 종래 기술에 따른 반도체 장치로서의 LSI의 퓨즈 배선 부근을, 그 상측에서 본 평면도이다. 또한, 도 16의 (b)는 도 16의 (a)에서 Y-Y선을 따라 취한 단면도이다.
복수개의 퓨즈 배선(201)은, 이들의 일단이 반도체 장치 내의 각종 전자 회로, 예를 들면 제어 회로부(202)에 전기적으로 접속되어 있다. 또한, 각 퓨즈 배선(201)의 타단은, 예를 들면 공통 전위 배선(203)에 전기적으로 접속되어 있다.
최근, 반도체 디바이스의 미세화에 수반하여, 제어 회로부 등의 반도체 장치 내의 각종 전자 회로의 미세화가 진행되고 있다. 그것에 따라 퓨즈 피치의 미세화도 진행하고 있다. 반도체 제조 기술 중에서, 리던던시 기술에 의한 불량 셀 엘리먼트로부터 예비 셀 엘리먼트로의 치환은, 레이저 빔 등에 의한 퓨즈 절단 방식이 많이 이용되고 있다.
일반적으로, 퓨즈 블로우를 행할 때에는, 파장이 1047㎚나 1321㎚ 등의 근 적외 영역의 레이저 광선이 이용되고 있다. 이들의 레이저 광선의 교축 한계는, 각 광선의 파장에 의해 결정된다. 이 때문에, 퓨즈 피치가 좁게 되어, 레이저 광선의 교축 크기에 근접하면, 원하는 퓨즈 배선(201)을 절단할 때에, 인접하는 퓨즈 배선(201)에 손상을 줄 우려가 있다. 이것을 방지하기 위해서는, 예를 들면 제어 회로부(202)를, 레이저 가공 한계에 의해 결정되는 퓨즈 피치의 한계의 크기에 따라서 형성할 필요가 있다. 이 결과, 퓨즈 배선(201) 및 제어 회로부(202)의 점유 영역이 필요 이상으로 커진다는 문제가 생긴다. 또한, 퓨즈 배선(201) 및 제어 회로부(202)의 점유 면적이 증대하면, 반도체 칩에 탑재할 수 있는 구제 회로의 규모의 축소를 야기하여, 칩 구제율이 저하한다. 그런데, 도 16의 (a)에 도시한 바와 같은 배선 패턴에서는, 제어 회로부(202)의 피치의 축소에 따라서 퓨즈 배선(201)의 협피치화를 도모하는 것은 곤란하다. 이하, 일례를 들어 구체적으로 설명한다.
도 16의 (a), (b)는 각각 종래의 반도체 장치에 형성되어 있는 퓨즈 배선 영역의 평면도 및 단면도를 도시하고 있다. 도 16의 (b)는 도 16의 (a)에서 Y-Y선을 따라 취한 부분의 단면 구조를 도시한 것이다. Si 기판(207) 상에 형성되어 있는 퓨즈 배선(201)은, 일반적으로는 Cu나 Al을 주성분으로 하는 금속으로 형성되어 있다. 통상적으로, 퓨즈 배선(201)은, 퓨즈 배선(201)과 동층에 형성되어 있는 다른 배선과 동종의 재료를 이용하여, 마찬가지의 구조로 형성된다. 또한, 퓨즈 배선(201)의 주위에는, 실리콘산화막, 유기실리콘산화막, 혹은 실리콘질화막 등의, 반도체 장치에 일반적으로 이용되는 각종 절연막(204)이, 각각 단층 혹은 다층으로 형성되어 있다.
도 16의 (a), (b)에 도시한 반도체 장치에서는, 각 절연막(204) 중, 층간 절연막(205)을 실리콘산화막으로 형성하고 있다. 이와 함께, 확산 방지막(206)을 실리콘질화막으로 형성하고 있다. 그리고, 이들 층간 절연막(205) 및 확산 방지막(206)이, Si 기판(207) 상에 각각 5층으로 적층된 구조로 되어 있다. 또한, 퓨즈 배선(201)을 Cu로 형성하고 있다. 그리고, 퓨즈 배선(201)의 주위에는, Ta층(208a) 및 TaN층(208b)의 2층 구조로 이루어지는 배리어막(208)을 형성하고 있다.
이 반도체 장치에서는, 도 16의 (a)에 도시한 바와 같이, 퓨즈 피치의 크기 P1은 2.5㎛로 형성되어 있다. 이와 함께, 퓨즈 배선(201)이 실질적인 폭인 퓨즈 배선(201)의 본체부(201a)의 폭 W1의 크기는 1.0㎛로 형성되어 있다. 또한, 이 반도체 장치에서는, 퓨즈 배선(201)의 본체부(201a)는 제4층째에 형성되어 있다. 그리고, 공통 전위 배선(203)은, 예를 들면 제2층째에 형성되어 있다. 또한, 퓨즈 배선(201)과 제어 회로부(202)를 전기적으로 접속하는 퓨즈 배선(201)의 인출선(201b)은, 예를 들면 제1층째에 형성되어 있다. 퓨즈 본체부(201a)와 공통 전위 배선(203)은, 컨택트 플러그(비어 플러그)(210)를 개재하여 전기적으로 접속되어 있다. 마찬가지로, 퓨즈 본체부(201a)와 인출선(201b)도, 컨택트 플러그(210)를 개재하여 전기적으로 접속되어 있다.
퓨즈창(208)의 저부(209)를 형성하고 있는, 퓨즈 배선(201) 상의 잔존막인 절연막(205)은, 퓨즈 블로우의 절단 특성을 향상시키기 위해서 가능한 한 얇게 형성된다. 그런데, 종래 기술에서 설명한 바와 같이, 잔존막(205)은 퓨즈창(208)의 저부(209)에서 상 방향으로 볼록 형상으로 형성되기 쉽다. 이 때문에, 잔존막(205)은, 그 외주부 부근의 막 두께가 퓨즈 배선(201)이 노출하지 않을 정도의 두께가 되도록 형성된다.
도 17의 (a), (b)는, 도 16의 (a), (b)에 도시되어 있는 구조로 이루어지는 퓨즈 배선(201) 중, 좌표 지정된 퓨즈 배선(201)을 퓨즈 블로우에 의해 절단한 후의 상태를 나타내고 있다. 도 17의 (a)는, 퓨즈 블로우된 퓨즈 배선 부근을, 그 상측에서 보아 도시한 평면도이다. 또한, 도 17의 (b)는, 도 17의 (a)에서 Z-Z선을 따라서 도시한 단면도이다.
도 17의 (a)에서 퓨즈 배선(201)의 타점 부분이, 퓨즈 블로우가 행해진 부분이다. 이 퓨즈 블로우 시에 이용한 레이저 광선의 파장은 1321㎚, 빔 직경은 직경 3.0㎛, 정합 정밀도는 ±0.35㎛였다. 이러한 설정에서는, 절단한 퓨즈 배선(201)에 인접하는 퓨즈 배선(201)이나, 그 밖의 영역에 손상을 거의 주지 않고, 원하는 퓨즈 배선(201)을 절단 가능한 것을 알 수 있다.
그런데, 도 18에 도시한 바와 같이, 퓨즈 배선(201)의 본체부(201a)의 폭 W2의 크기를 1.0㎛로 유지한 상태에서, 퓨즈 피치 P2의 크기를 2.0㎛까지 작게 한다. 이러한 설정에서, 도 18의 타점 부분으로 나타낸 바와 같이 원하는 퓨즈 배선(201)을 절단한다. 그렇게 하면, 절단하여야 할 퓨즈 배선(201)에 인접하는 퓨즈 배선(201) 상에 검게 표시한 부분으로 나타낸 바와 같이, 주위의 퓨즈 배선(201)에 손상을 주게 된다. 이것을 방지하기 위해서, 인접하는 퓨즈 배선(201)에 손상을 주지 않도록 레이저 광선의 조사 에너지를 내리면, 원하는 퓨즈 배선(201)을 절단할 수 없게 된다. 이와 같이, 종래의 배선 패턴에서는, 레이저 광선의 파장을 1321㎚, 빔의 직경을 3.0㎛, 정합 정밀도를 ±0.35㎛로 설정하면, 제어 회로부(202)의 배열 피치를 2.0㎛까지 컴팩트화하는 것은 실질적으로 불가능하다.
제8 실시 형태에 따른 반도체 장치는, 이상 설명한 바와 같은 문제점을 극복하기 위해 이루어진 것이다. 그 목적은, 레이저 광선에 의한 미세 가공의 정밀도 한계에 관계없이, 반도체 장치 내의 각종 전자 회로의 미세화에 따라서, 퓨즈 배선을 적정한 배선 패턴에 설정하는 것이 가능한 퓨즈 배선 구조를 제공하는 것이다. 또한, 퓨즈 블로우의 처리 속도를 향상할 수 있는 퓨즈 배선 구조를 제공하는 것이다.
본 실시 형태의 반도체 장치의 퓨즈 배선(81) 부근의 구조를, 퓨즈창(9)의 상측에서 본 평면도로서, 도 10 내지 도 12에 도시한다.
도 10 내지 도 12에 도시한 바와 같이, 본 실시 형태에서는, 복수개의 퓨즈 배선(81)의 퓨즈 본체부(82)는, 각 퓨즈 배선(81)의 길이 방향을 따라서, 전자 회로로서의 제어 회로부(84) 측으로부터 공통 전위 배선(85) 측을 향하여, 제1 열, 제2 열, 제3 열이 되도록 형성되어 있다. 제2 열의 퓨즈 본체부(82)는, 이들에 접속되어 있는 각 인출선(83)이, 제1 열의 각 퓨즈 본체부(82)의 사이를 통해서 제어 회로부(84)에 전기적으로 접속되어 있다. 또한, 제3 열의 퓨즈 본체부(82)는, 이들에 접속되어 있는 각 인출선(83)이, 제2 열 및 제1 열의 각 퓨즈 본체부(82)의 사이를 통해서 제어 회로부(84)에 전기적으로 접속되어 있다.
마찬가지로, 제2 열의 퓨즈 본체부(82)는, 이들에 접속되어 있는 각 인출선(83)이, 제3 열의 각 퓨즈 본체부(82)의 사이를 통해서 공통 전위 배선(85)에 전기적으로 접속되어 있다. 또한, 제1 열의 퓨즈 본체부(82)는, 이들에 접속되어 있는 각 인출선(83)이, 제2 열 및 제3 열의 각 퓨즈 본체부(82)의 사이를 통해서 공통 전위 배선(85)에 전기적으로 접속되어 있다. 본 실시 형태에서는, 도 10에서 A로 나타내는, 각 퓨즈 본체부(82)와 이들에 인접하는 각 인출선(83)과의 각각의 중심 사이 거리를, 예를 들면 약 2.5㎛로 설정한다.
또한, 각 퓨즈 본체부(82)는, 이들의 폭이 각 인출선(83)의 폭과 동등 이상으로 넓게 형성된다. 즉, 각 인출선(83)은, 이들의 폭이 각 퓨즈 본체부(82)의 폭과 동등 이하로 좁게 형성된다. 이에 따라, 퓨즈 블로우를 행하여 쉽게 하면서, 각 인출선(83), 나아가서는 각 퓨즈 배선(81)의 우회의 자유도를 향상할 수 있다. 따라서, LSI 내에 배치되는 각종 전자 회로끼리의 다종다양한 접속 상태에 따라서, 보다 적정한 배선 패턴의 퓨즈 배선(81)을 배치할 수 있다.
일반적으로, 퓨즈 본체부의 폭을 1.0㎛ 정도까지 넓게 하면, 기초층의 Si막이나, 층간 절연막에의 퓨즈 블로우에 의한 손상이 억제된다. 그러나, 퓨즈 블로우는 행하기 어렵게 된다. 이것에 대하여, 퓨즈 본체부의 폭을 0.5㎛ 정도까지 좁게 하면, 퓨즈 블로우는 행하기 쉽게 된다. 그러나, 기초층 등에의 퓨즈 블로우에의한 손상이 발생하기 쉽게 된다. 따라서, 퓨즈 본체부의 폭은, 레이저 빔의 파장, 정합 정밀도, 혹은 기초층의 막 두께 등에 따라서 적절하게, 블로우 특성과 손상 억제를 양립 가능한 적정한 크기로 설정된다. 예를 들면, 퓨즈 블로우용 레이저 빔의 파장이 1321㎚라 한다. 이 경우, 퓨즈 본체부의 폭은, 통상 약 0.4㎛∼약 1.0㎛가 적정한 크기로 되어 있다.
또, 예를 들면 퓨즈 본체부의 폭을 약 0.5㎛까지 좁게 하여도, 기초 Si에의 손상이 거의 생기지 않는 경우가 있다. 그리고, 인출선과 퓨즈 본체부를 대략 동일한 폭으로 형성하여도, 인출선의 우회의 자유도를 확보할 수 있는 경우가 있다. 이들 2개의 경우를 양립할 수 있는 경우에는, 퓨즈 본체부와 인출선을 대략 동일한 폭에 형성하여도 된다. 단, 인출선의 폭을 퓨즈 본체부의 폭보다도 크게 하면, 절단 특성(블로우 특성)의 열화 및 우회의 자유도의 저하가 생길 우려가 커지기 때문에 바람직하지 못하다.
또한, 도 10의 D로 나타낸, 제1 열의 2개의 퓨즈 본체부(82) 사이를 지나는 2개의 인출선(83)끼리의 간격을, 예를 들면 약 1.0㎛로 설정한다. 그렇게 하면, 도 10에서 B로 나타낸, 제1 열에서 인접하는 퓨즈 본체부(82)끼리의 간격이 약 6㎛로 된다. 이 결과, 도 10에 도시한 바와 같이, 제1 열에서, 약 6㎛의 폭에 3개의 퓨즈 배선(81)을 형성하는 것이 가능해진다. 이것은, 제2 열 및 제3 열에서도 마찬가지이다. 이와 같이, 본 실시 형태의 배선 패턴에 따르면, 도 10에서 C로 나타낸 인접하는 퓨즈 배선(81)이 실질적인 피치를 약 2.0㎛까지 좁게 할 수 있다.
도 10에 도시되어 있는 각 퓨즈 배선(81) 중, 원하는 퓨즈 배선(81)의 퓨즈 본체부(82)를 퓨즈 블로우한 결과를 도 11에 도시한다. 이 때, 퓨즈 절단 장치(도시 생략)를 이용하여, 퓨즈 블로우용의 레이저광선(레이저 빔)의 파장이 약 1321 ㎚, 빔의 직경이 약 3.0㎛, 정합 정밀도가 ±약 0.35㎛가 되도록 설정하였다. 도 11에서 퓨즈 본체부(82)의 타점 부분이, 퓨즈 블로우가 행해진 부분을 나타낸 것이다. 도 11에 도시한 바와 같이, 본 실시 형태의 배선 패턴에서는, 원하는 퓨즈 배선(81)만을 절단하는 것이 가능하다는 것을 알 수 있다. 따라서, 본 실시 형태의 퓨즈 배선 구조에 따르면, 퓨즈 배선(81) 상의 잔존막(73)을 얇게 형성하거나, 혹은 퓨즈 배선(81)의 협피치화의 한계를 향상시키지 않고, 실질적인 퓨즈 피치를 좁게 할 수 있다.
또한, 본 실시 형태의 퓨즈 배선(81)의 배선 패턴을 적용할 때에, 각 퓨즈 본체부(82)와 각 인출선(83)을 동일한 층에 형성하여도 된다. 이 때, 상호 인접하는 인출선(83)의 간격을, 레이저 빔의 직경과 동등 이하의 크기로 형성한다. 즉, 도 12에서 인출선(83) 상에 파선의 원으로 둘러싸 나타낸 바와 같이, 인접하는 2개의 인출선(83)을, 이들의 일부끼리가 모두 레이저 빔의 조사 영역 내에 있도록 형성한다. 이러한 설정에서, 파선의 원으로 둘러싼 부분에 레이저 빔을 조사한다. 그렇게 하면, 도 12에서 인접하는 2개의 인출선(83) 상에 타점 부분으로 나타낸 바와 같이, 2개의 인출선(83)을 통합하여 퓨즈 블로우할 수 있다. 즉, 1회의 퓨즈 블로우에 의해서, 실질적으로 2개의 퓨즈 배선(81)을 통합하여 절단할 수 있다. 이에 따라, 퓨즈 절단의 처리량을 향상시키는 것이 가능하다.
또한, 퓨즈 배선(81)을, 도 13 및 도 14에 도시한 바와 같은 패턴으로 형성하여도 상관없다. 레이저 빔의 조사 영역의 크기를, 도 13 및 도 14에서 파선의 원으로 둘러싸 나타낸 크기로 한다. 그리고, 각 인출선(83) 상의 소정의 개소에 표적으로서 설정된, 파선의 원으로 둘러싼 부분을 퓨즈 블로우한다. 이에 따라, 1회의 퓨즈 블로우에 의해서, 2개 또는 3개의 퓨즈 배선(81)을 통합하여 절단할 수 있다.
이와 같이, 제1 열, 제2 열, 및 제3 열의 각 퓨즈 본체부(82)를, 퓨즈 배선(81)의 길이 방향을 따라서 대략 일직선 형상으로 위치하도록 형성한다. 그리고, 각 퓨즈 본체부(82)의 폭과 동등 이하가 좁은 폭으로 형성된 인출선(83)을, 각 퓨즈 본체부(82)의 사이를 지나도록 각 퓨즈 배선(81)을 패턴 형성한다. 이에 따라, 각 퓨즈 본체부(82)와 각 인출선(83)을 동일한 층에 형성하여도, 인접하는 퓨즈 배선(81)의 퓨즈 블로우에 의한 손상을 억제하면서, 표적이 되는 퓨즈 배선(81)의 퓨즈 블로우를 적정한 상태에서 효율적으로 행할 수 있는 퓨즈 배선 구조를 얻을 수 있다. 즉, 반도체 장치 내의 회로 설계에 따라서 배선 패턴의 자유도의 향상을 도모할 수 있는 퓨즈 배선 구조를 구비하고 있으므로, 신뢰성 및 수율을 향상시킬 수 있다.
또한, 도 13 및 도 14에 도시한 바와 같이, 각 퓨즈 본체부(82)를, 퓨즈 배선(81)의 길이 방향뿐만 아니라, 길이 방향과 직교하는 방향을 따라서도 각 열이 대략 일직선 형상으로 위치하도록 형성하여도 된다. 즉, 각 퓨즈 본체부(82)를, 퓨즈 배선(81)의 길이 방향 및 길이 방향과 직교하는 방향의 양방향을 따라서 각각 대략 일직선 형상으로 위치하도록, 행렬(matrix) 형상으로 형성한다. 이에 따라, 퓨즈 블로우를 보다 적정한 상태에서 보다 효율적으로 행할 수 있는 퓨즈 배선(81)을 얻을 수 있다.
또, 도 14에 도시한 퓨즈 배선 구조에서는, 제1 열 내지 제3 열의 각 퓨즈 본체부(82)는, 이들 각 열에 대응하여 배치되어 있는 제1 열 내지 제3 열의 각 공통 전위 배선(85)에 각 열마다 전기적으로 접속되어 있다. 각 열의 공통 전위 배선(85)은, 퓨즈창(9)의 저부(10)와 대향하는 영역 내에서, 각 퓨즈 본체부(82)보다도 하층에서 1개씩 형성되어 있다. 그리고, 각 공통 전위 배선(85)은, 각각의 단부에서 전기적으로 접속되어 있다. 각 퓨즈 본체부(82)와 각 공통 전위 배선(85)은, 도 14에서 각 퓨즈 본체부(82)의 ×표시로 나타낸 부분과 각 공통 전위 배선(85) 사이에서 적층 방향을 따라서 형성되어 있는, 컨택트 플러그(도시 생략)에 의해 전기적으로 접속되어 있다.
또한, 본 실시 형태에서, 퓨즈 배선(81)의 배선 패턴은, 도 10 내지 도 14에 도시한 형상으로 한정되는 것은 아니다. 1회의 퓨즈 블로우에 의해서, 더 많은 개수의 퓨즈 배선(81)을 통합하여 절단할 수 있도록 적절하게, 적정한 형상, 크기, 및 배선 패턴으로 형성할 수 있다. 또, 퓨즈 본체부(82)와 인출선(83)과의 거리는, 퓨즈 블로우용의 레이저 빔의 파장, 빔의 직경, 정합 정밀도 등에 따라서 적절하게, 적정한 크기로 설정하여도 상관없다.
또, 본 실시 형태에서는, 퓨즈창(9)의 저부(10)를 형성하고 있는 퓨즈 배선(81) 상의 잔존막(73)은, 도 10 내지 도 14에 도시한 바와 같이, 퓨즈창(9)의 저부(10)의 주연부가 개방될 수 없는 형상 및 막 두께로 형성되어 있다. 또한, 각 퓨즈 배선(81)을 Cu를 이용하여 형성함과 함께, 각 퓨즈 본체부(82)와 각 인출선(83)을 동일한 층에 형성하는 경우, 퓨즈창(9)의 저부(10)의 주연부 부근에서는, 각 인출선(83)을 적어도 1개 아래 층으로 내려 형성한다. 이에 따라, 예를 들어 퓨즈창(9)의 저부(10)에서 트렌칭(Trenching) 현상이 발생하여도 퓨즈 배선(81)이 열화될 우려를 대폭 저감시킬 수 있다.
이상 설명한 바와 같이, 제8 실시 형태에 따른 반도체 장치에 의하면, 상술한 제7 실시 형태와 마찬가지의 효과를 얻을 수 있다. 구체적으로는, 리던던시용 제어 회로부(84)의 협피치화에 대응하는 것이 가능하다. 또한, 퓨즈 본체부(82)와 인출선(83)을 동층에 형성함으로써, 인접하는 복수개의 퓨즈 배선(81)을 1회의 퓨즈 블로우로 절단하는 것이 가능해진다. 이에 따라, 퓨즈 절단의 처리량을 향상시킬 수 있다.
또, 본 발명에 따른 반도체 장치는, 상술한 제1 내지 제8 각 실시 형태에는 제약받지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 이들의 구성이나, 혹은 공정 등의 일부를 여러가지로 다양한 설정으로 변경하거나, 혹은 각종 설정을 적절하게, 적당하게 조합하여 이용하여 실시할 수 있다.
예를 들면, 퓨즈 배선을 형성하는 높이는, 최상층보다 1층 아래층의 배선층에는 한정되지 않는다. 다층 배선 구조로 이루어지는 반도체 장치인 경우, 퓨즈 블로우를 행하기 쉽고, 또한, 퓨즈 배선의 품질의 열화를 억제할 수 있는 높이이면, 반도체 장치 내의 어떤 층에 형성하여도 상관없다. 또한, 인출선을 형성하는 높이는, 모든 퓨즈 배선에 대하여 퓨즈 본체부와 동일한 층에 설정할 필요는 없다. 혹은, 인출선을 형성하는 높이를, 모든 퓨즈 배선에 대하여 퓨즈 본체부의 1개 아래의 층에 설정할 필요는 없다. 각 인출선을, 각각 다른 높이의 층에 형성하여도 상관없다. 1개의 퓨즈 본체부로부터 복수개의 인출선을 인출하는 경우에 대해서도 마찬가지이다. 이들의 경우, 각 인출선이 퓨즈 본체부로부터 멀어짐에 따라서, 서서히 아래로 내리도록 계단 형상으로 인출하여도 상관없다. 또한, 공통 전위 배선을 형성하는 높이에 대해서도 마찬가지이다.
또한, 퓨즈 본체부와 인출선을 복수층 이격시켜 접속하는 경우, 이들 사이의 층에는, 단순한 비어 플러그부(컨택트 플러그부)를 형성하면 충분하다. 인출선과 공통 전위 배선을 복수층 이격시켜 전기적으로 접속하는 경우도 마찬가지이다.
또한, 1개의 퓨즈 본체부로부터 인출되는 인출선의 개수는, 1개 내지 2개로는 한정되지 않는다. 반도체 장치 내의 소정의 회로끼리를 복수개의 패턴으로 단선할 수 있도록 , 예를 들면 복수개의 퓨즈 본체부에서 인출선을 각각 4개씩 인출하여도 상관없다. 이들 각 인출선 중, 소정의 인출선끼리가, 퓨즈 블로우용 레이저 빔의 직경의 크기보다도 작은 범위에서 인접하도록 형성하면 된다. 이에 따라, 퓨즈 블로우의 작업 효율을 저하시키지 않고, 단선 패턴을 늘릴 수 있다. 또한, 퓨즈 블로우의 원하지 않는 영역에의 영향이 보다 낮은 개소를 선택하여 퓨즈 블로우를 행할 수 있다. 즉, 퓨즈 블로우의 작업 효율을 저하시키지 않고, 반도체 장치의 품질을 향상할 수 있다.
또한, 퓨즈 본체부의 형상은, 상술한 듀얼 다마신 구조, 싱글 다마신 구조, 혹은 RIE 구조로는 한정되지 않는다. 또한, 퓨즈 본체부와 비어 플러그부가 대략 동일한 크기 및 형상으로 형성되어도 상관없다.
또한, 퓨즈 배선의 형성 재료는, 퓨즈 배선의 구조나, 퓨즈창의 저부의 형상에 따라서 적절하게, 퓨즈 배선이 열화하여 어려운 적정한 재료를 선택할 수 있다. 예를 들면, 퓨즈창의 저부에 남는 잔존막이 얇게 형성되고, 저부의 주연부가 개방될 가능성이 있는 경우에는, 퓨즈 배선의 퓨즈 본체부를 Al에 의해 형성하면 된다. 특히, 퓨즈 본체부와, 퓨즈 본체부의 폭과 동등 이하가 좁은 폭으로 형성된 퓨즈용 인출선을 동층에 형성하는 경우에는, 이들을 Al를 이용하여 형성함으로써, 퓨즈 배선의 열화를 매우 양호하게 억제할 수 있다. 한편, 퓨즈창의 저부에 남는 잔존막이 두껍게 형성되고, 저부의 주연부가 개방될 가능성이 거의 없는 경우에는, 퓨즈 배선의 퓨즈 본체부를 Cu로 형성하면 된다. 이에 따라, 퓨즈 배선에서의 전기적 특성을 향상시킬 수 있다. 또한, 퓨즈 배선으로 Cu 또는 Al 이외에, 이들과 대략 동일한 특성을 갖는 금속을 이용하여도, 상기 각 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 퓨즈 본체부를 싱글 다마신 구조로 형성하는 경우, 퓨즈 본체부와 비어 플러그부를 다른 재료를 이용하여 형성하여도 상관없다. 이 경우, 비어 플러그부의 형성 재료로서 퓨즈 본체부의 형성 재료보다도 융점이 높은 금속을 이용한다. 예를 들면, 비어 플러그부를, 소위 고융점 금속을 이용하여 형성한다.
또한, 퓨즈 배선의 퓨즈 본체부와 인출선을 전기적으로 접속하는 비어 플러그부의 직경을 작게 할수록, 퓨즈 배선의 인출선 폭을 작게 할 수 있다. 퓨즈용 인출선의 폭을, 퓨즈 본체부의 폭과 동등 이하로 좁게 형성함으로써, 퓨즈 블로우를 행할 때의 단선하여야 할 퓨즈 배선의 주위에의 영향을 작게 할 수 있다.
또한, 배리어막은 Ta 및 TaN의 쌍으로는 한정되지 않는다. 예를 들면, Ti 및 TiN, Nb 및 NbN, W 및 WN, 혹은 Zr 및 ZrN의 각 조합 등을 이용하여 배리어막을 구성하여도 상관없다. 또한, 화합물로 이루어지는 층은, 질화물에 한하지 않고, 예를 들면 상기 각 금속 원소를 주성분으로 한 탄화물이나, 혹은 붕화물 등이어도 상관없다. 즉, 퓨즈 배선의 각각의 형성 재료에 따라서, IVa족, Va족, 또는 VIa족의 금속과 그 화합물 등 중에서 선택하여 이용하면 된다. 또한, 톱 배리어막은, Al 퓨즈 본체부 상에 형성하여도 상관없다. 이에 따라, 퓨즈 본체부에서의 품질 열화를 대폭 저감시킬 수 있다.
또한, 퓨즈 블로우에 이용하는 광선은, 상술한 설정으로 이루어지는 레이저 빔으로 한정되지 않는다. 예를 들면, 다음에 설명하는 다양한 종류의 광선을 이용할 수 있다.
Q-switchNd YAG 레이저의 기본파(파장: 1064㎚), Q-switch Nd YAG 레이저의 제2 고조파(파장: 532㎚), 동일하게 제3 고조파(파장: 355㎚), 동일하게 제4 고조파(파장: 266㎚). 혹은, KrF 엑시머 레이저(파장: 248㎚), 또는 ArF 엑시머 레이저(파장: 190㎚)등이다. 즉, 블로우용 광선의 빔 직경을 교축시킴으로써 광선을 국소적으로 조사 가능하고, 원하는 퓨즈 배선을 선택적으로 절단할 수 있는 광선이면 된다.
본 발명에 따른 반도체 장치에서는, 퓨즈 본체부가 퓨즈 블로우용 오목부의 저부보다도 작으며, 또한, 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 퓨즈 블로우용 오목부의 저부와 대향하는 영역의 내측에 위치하여 형성되어 있다. 이에 따라, 퓨즈 블로우를 행하기 쉽도록 퓨즈 배선 상의 잔존막의 막 두께를 얇게 형성하여도, 퓨즈 본체부가 노출될 우려가 거의 없다. 또한, 레이저 빔이 퓨즈 본체부에 닿기 쉽고, 또한, 레이저 빔의 에너지가 퓨즈 본체부의 하측 등으로 빠져나가기 어렵기 때문에, 퓨즈 배선의 주위의 절연막 등에 손상을 줄 우려가 거의 없다. 따라서, 퓨즈 배선이나 그 주변부의 품질이 열화하기 어렵고 양질이다. 나아가서는, 반도체 장치 전체로서 양질이다.
또한, 본 발명에 따른 반도체 장치에서는, 퓨즈용 인출선이, 퓨즈 본체부보다도 하층에 형성되어 있다. 혹은, 퓨즈용 인출선이, 그 폭이 퓨즈 본체부의 폭과 동등 이하로 좁게 형성되어, 퓨즈 본체부와 동일한 층에 형성되어 있다. 이에 따라, 퓨즈 블로우를 행할 때, 단선되는 퓨즈 배선에 인접하는 퓨즈 배선에 손상을 줄 우려가 거의 없다. 이와 함께, 퓨즈 배선 영역의 크기, 퓨즈 피치, 그리고 퓨즈 배선의 개수나 밀도 등을, 반도체 장치 내의 각종 전자 회로의 설계에 따른 적정한 상태로 설정할 수 있도록, 배선 패턴의 자유도를 향상할 수 있는 퓨즈 배선 구조를 구비하고 있다. 따라서, 퓨즈 블로우에 의한 손상을 받을 우려를 억제할 수 있을 뿐만 아니라, 퓨즈 배선 영역을 확대하지 않고, 퓨즈 배선의 개수를 늘릴 수 있다. 따라서, 반도체 장치 전체로서의 신뢰성 및 그 생산 수율이 향상된다.
도 1은 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 공정 단면도.
도 2는 퓨즈 블로우용의 레이저 빔의 파장과 최소 빔 직경과의 관계를 그래프로 도시한 도면.
도 3은 퓨즈 배선에 흐르는 전류의 밀도와 퓨즈 배선의 임계 길이와의 상관 관계를 도시한 도면.
도 4는 제2 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 단면도.
도 5는 제3 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 단면도.
도 6은 제4 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 단면도.
도 7은 제5 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 단면도.
도 8은 제6 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 단면도.
도 9는 제7 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 평면도.
도 10은 제8 실시 형태에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 평면도.
도 11은 도 10의 퓨즈 배선의 퓨즈 본체부에 퓨즈 블로우를 행한 상태를 도시한 평면도.
도 12는 도 10의 퓨즈 배선의 퓨즈 본체부 및 인출선에 퓨즈 블로우를 행한 상태를 도시한 평면도.
도 13은 제8 실시 형태에 따른 반도체 장치의 다른 배선 패턴으로 이루어지는 퓨즈 배선 부근의 구조를 도시한 평면도.
도 14는 제8 실시 형태에 따른 반도체 장치의 또 다른 배선 패턴으로 이루어지는 퓨즈 배선 부근의 구조를 도시한 평면도.
도 15는 종래의 기술에 따른 반도체 장치의 퓨즈 배선 부근의 구조를 도시한 단면도 및 평면도.
도 16은 종래의 기술에 따른 반도체 장치의 다른 구성으로 이루어지는 퓨즈 배선 부근의 구조를 도시한 평면도 및 단면도.
도 17은 도 16의 퓨즈 배선에 퓨즈 블로우를 행한 상태를 도시한 평면도 및 단면도.
도 18은 도 16의 퓨즈 배선의 피치를 좁게 하여 퓨즈 블로우를 행한 상태를 도시한 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 21, 31 : Cu 퓨즈 배선
2, 22, 32 : Cu 퓨즈 본체부
3 : Si 기판(기판)
4 : 층간 절연막(잔존막, TEOS-SiO2막, ILD막)
5 : Cu 인출선(퓨즈용 인출선)
6 : 배리어 메탈막(배리어막)
6a : Ta층(배리어막)
6b : TaN층(배리어막)
7 : Cu 확산 방지막(실리콘질화막, 절연막)
9 : 퓨즈창(퓨즈 블로우용 오목부, 오목부)
10 : 퓨즈창 저부(퓨즈 블로우용 오목부의 저부)
11, 67 : 패시베이션막(절연막)
12, 23 : Cu 비어 플러그부(컨택트 플러그부, 플러그부)
33 : 톱 배리어 메탈막(배리어막)
33a : Ta층(배리어막)
33b : TaN층(배리어막)
41, 51, 61, 71, 81 : 퓨즈 배선
42, 52, 62 : Al 퓨즈 본체부
43 : 배리어막(배리어 메탈막)
43a : Ta층(배리어 메탈막)
43b : AlCu층(배리어 메탈막)
53, 68 : Al 비어 플러그부(컨택트 플러그부, 플러그부)
63 : 패드부 제1 절연막
64 : 패드부 제2 절연막(잔존막, TEOS-SiO2막)
65 : 패드부 제3 절연막(TEOS-SiO2막)
66 : 패드부 제4 절연막(실리콘질화막)
72, 82 : 퓨즈 본체부
73 : 잔존막(절연막)
83 : 퓨즈용 인출선
84 : 제어 회로부(전자 회로)
85 : 공통 전위 배선

Claims (22)

  1. 기판과, 이 기판 상에 형성된 퓨즈 배선과, 이 퓨즈 배선을 덮도록 형성된 절연막을 구비하며,
    상기 퓨즈 배선 중, 상기 퓨즈 배선을 전기적으로 단선시키는 퓨즈 블로우의 타깃이 되는 퓨즈 본체부가, 상기 퓨즈 배선 상의 상기 절연막에 형성된 퓨즈 블로우용 오목부의 저부보다도 작으며, 또한, 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 상기 저부와 대향하는 영역의 내측에 위치하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 퓨즈 본체부에 전기적으로 접속되고, 상기 퓨즈 본체부와 함께 상기 퓨즈 배선을 구성하는 퓨즈용 인출선이, 상기 퓨즈 본체부보다도 하층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 퓨즈 본체부에 전기적으로 접속되고, 상기 퓨즈 본체부와 함께 상기 퓨즈 배선을 구성하는 퓨즈용 인출선이, 그 폭이 상기 퓨즈 본체부의 폭과 동등 이하로 좁게 형성되며 상기 퓨즈 본체부와 동일한 층에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 기판 상에 형성된 퓨즈용 인출선 및 이 인출선보다도 상측에 형성되며 상기 인출선에 전기적으로 접속되는 퓨즈 본체부로 구성된 퓨즈 배선과, 상기 기판 상에 상기 퓨즈 배선을 덮도록 형성되고, 상기 퓨즈 본체부의 상측에 퓨즈 블로우용 오목부가 형성된 절연막을 구비하며,
    상기 퓨즈 본체부는, 그 길이가 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 또한, 그 길이 방향의 양단부가 상기 오목부의 저부의 내측 영역에 위치하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 기판 상에 형성된 퓨즈용 인출선, 및 이 인출선과 동일한 층에 형성되고 상기 인출선에 전기적으로 접속되는 퓨즈 본체부로 구성된 퓨즈 배선과, 상기 기판 상에 상기 퓨즈 배선을 덮도록 형성되고, 상기 퓨즈 본체부의 상측에 퓨즈 블로우용 오목부가 형성된 절연막을 구비하며,
    상기 퓨즈 본체부는, 그 길이가 퓨즈 블로우용 레이저 빔의 직경 이상의 길이로 형성되고, 또한, 그 길이 방향의 양단부가 상기 오목부의 저부의 내측 영역에 위치하여 형성되어 있음과 함께, 상기 인출선은, 그 폭이 상기 퓨즈 본체부의 폭과 동등 이하로 좁게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 인출선은, 상기 퓨즈 본체부로부터 상기 오목부의 저부와 대향하는 영역의 외측을 향하여 연장되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은 복수개가 병행하여 형성되어 있으며, 인접하는 퓨즈 배선의 퓨즈 본체부는, 상기 퓨즈 배선의 길이 방향과 직교하는 방향을 따라서 상호 어긋나게 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 퓨즈 배선의 퓨즈 본체부 중 적어도 2개의 상기 퓨즈 본체부는, 상기 퓨즈 배선의 길이 방향과 직교하는 방향을 따라서 대략 직선 형상으로 위치하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은 복수개가 병행하여 형성되고 있으며, 상기 퓨즈 배선의 퓨즈 본체부 중 적어도 2개의 상기 퓨즈 본체부는, 상기 퓨즈 배선의 길이 방향을 따라서 대략 직선 형상으로 위치하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은 복수개가 병행하여 형성되어 있으며, 상기 퓨즈 배선의 퓨즈 본체부가, 상기 퓨즈 배선의 길이 방향 및 상기 퓨즈 배선의 길이 방향과 직교하는 방향의 양방향을 따라서 행렬 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제5항 또는 제6항에 있어서,
    상기 퓨즈 배선은 복수개가 병행하여 형성되어 있으며, 상기 퓨즈 배선 중 적어도 2개의 퓨즈 배선은, 이들의 각 인출선 중 적어도 일부끼리가 퓨즈 블로우용의 레이저 빔의 조사 영역과 동등 이하의 범위 내에 있도록 근접하여 형성되고, 상기 퓨즈 블로우용 오목부의 저부의 내측 영역에 위치하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 퓨즈 본체부는, 그 일단부가 대응하는 상기 각 인출선을 개재하여, 상기 퓨즈 블로우용 오목부의 저부와 대향하는 영역의 외측에 배치되어 있는 전자 회로에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은, 그 길이와 상기 퓨즈 배선에 흐르는 전류 밀도의 크기와의 곱이, 80.0㎛·MA/㎠ 이하로 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제2항 또는 제4항에 있어서,
    상기 퓨즈 본체부는, 상기 인출선이 형성되어 있는 층의 상층 내에, 상기 퓨즈 본체부와 상기 인출선을 전기적으로 접속하는 플러그부와 일체로 매립되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제2항 또는 제4항에 있어서,
    상기 퓨즈 본체부는, 상기 인출선이 형성되어 있는 층의 상층 내에, 상기 퓨즈 본체부와 상기 인출선을 전기적으로 접속하는 플러그부와 별개로 매립되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제2항 또는 제4항에 있어서,
    상기 퓨즈 본체부는, 상기 인출선이 형성되어 있는 층의 상층에서, 상기 퓨즈 본체부와 상기 인출선을 전기적으로 접속하는 플러그부와 일체로 에칭 가공에 의해 형성되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서,
    상기 플러그부의 직경은 상기 퓨즈 본체부의 폭 이하의 크기로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제15항에 있어서,
    상기 플러그부의 직경은 상기 퓨즈 본체부의 폭 이하의 크기로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 플러그부의 직경은 상기 퓨즈 본체부의 폭 이하의 크기로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은 Cu로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서,
    상기 퓨즈 본체부는 그 위에 배리어막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 퓨즈 배선은 Al 또는 Al 합금으로 형성되어 있는 것을 특징으로 하는 기재된 반도체 장치.
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