CN1248309C - 半导体装置 - Google Patents

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Abstract

本发明提供了一种容易进行使熔丝配线断线的熔丝熔断，并且熔丝配线和其周边部的品质难以劣化的熔丝配线结构的半导体装置。Cu熔丝配线1，由熔丝用引出线5，以及设置在该引出线5更上方并与引出电气连接的熔丝主体部2构成，并被设置在Si基板3上。在如覆盖Cu熔丝配线1那样，层积设置作为绝缘膜的层间绝缘膜4以及Cu扩散防止膜7的同时，在熔丝主体部2的上方，形成为了容易进行熔丝熔断的凹部9。熔丝主体部2，被形成为比凹部的底部10的宽度以及长度还短，且长度在熔丝熔断用激光束的直径以上，并且被设置位于和底部10相对的区域的内侧。

Description

半导体装置
技术领域
本发明涉及半导体装置内的配线结构，特别涉及实现LSI的熔丝(ヒユ-ズ)配线结构以及配线图案的改进的半导体装置。
背景技术
在以往的半导体装置中，已知设置有用于不良拯救的冗余电路。在该冗余电路中，一般是设置有用于从正常功能的电路切离不良部分的熔丝配线。通过在熔丝配线上照射激光光线(激光束)，切断熔丝配线(熔丝熔断)，从正常功能的电路中切离不良部分(例如参照专利文献1～4)。
在此，例如参照图15(a)～(c)简单地说明LSI的熔丝配线附近的一般的结构。图15(a)，是沿着熔丝配线的宽度方向展示LSI的剖面图。图15(b)，是沿着图15(a)中的X-X线展示的剖面图，具体地是沿熔丝配线的纵长方向展示LSI的剖面图。图15(c)，是从其上方俯瞰展示LSI的熔丝配线附近的平面图。
在硅基板101上，形成有多层配线结构，图15(a)有代表性地展示最上层和其下层的这2层的各种配线102。各配线102，一般是用Cu或者Al形成的，在此假设用Cu形成。另外，焊盘(パッド)部103a，一般是用AlCu、Cu，或者它们的混合金属等形成的。在此，假设焊盘部103a用Cu形成。
另外，在基板101上层积设置有层间绝缘膜104。在各层间绝缘膜104之间，设置有扩散防止膜105。对于Cu配线102，一般是用例如等离子-SiO2膜、Low-k膜(低介电常数绝缘膜)，以及硅氮化膜的各膜，或者层积这些各膜的层积膜形成的。在此，假设各层间绝缘膜104是等离子-SiO2膜。同样，对于Cu配线102，为了防止Cu的扩散，一般是使用例如硅氮化膜、硅碳化膜(SiC)、硅碳氮化膜(SiCN)，或者具有和它们大致同等特性的膜，作为Cu扩散防止膜形成扩散防止膜105。在此，各Cu扩散防止膜105，假设为硅氮化膜。另外，最上层的层间绝缘膜104以及其下的Cu扩散防止膜105，被形成作为所谓的钝化膜106。
在各Cu配线102和SiO2膜104之间，设置有阻挡金属膜107。用例如Ta、Nb、W，或者Ti等的高熔点金属构成的膜，或者由这些高熔点金属的氮化物构成的膜，或者这些高熔点金属和高熔点金属的氮化物的层积膜，形成各阻挡金属膜107。
在多层配线结构的LSI的情况下，第2层以上的Cu配线102，一般是通过所谓的双镶嵌(デュアルダマシン)工序、单镶嵌(シングルダマシン)工序，或者RIE工序等形成的。在此，最上层的Cu配线102a以及焊盘部103a，通过双镶嵌工序和接插头(ヴイアプラグ)108形成一体。即，Cu配线102a以及焊盘部103a，成为所谓的双镶嵌结构。
另外，在多层配线结构的LSI的情况下，熔丝配线，一般被设置在比最上层更下面的配线层上。例如，如图15a所示，在比最上层下1层的Cu配线102中的数条作为熔丝配线103使用。在Cu熔丝配线103的上方，为了容易进行使规定的熔丝配线电气断线的熔丝烧断，设置有所谓的熔丝窗109。该熔丝窗109，从LSI制造中所花费的，所谓的加工成本降低等的观点出发，一般是在蚀刻最上层的层间绝缘膜104使最上层配线的焊盘部103a露出时，一并打开。
[专利文献1]
美国专利No.6,376,894
[专利文献2]
特开2000-269342号公报
[专利文献3]
特开平11-163147号公报
[专利文献4]
美国专利No.6,054,339
因为Cu熔丝配线103容易被氧化，所以把熔丝窗109的底部110完全开放使Cu熔丝配线103的表面露出是不理想的。可是，为了容易使熔丝熔断，加厚在Cu熔丝配线103上残留的SiO2膜104以及Cu扩散防止膜105的膜厚度是不理想的。因而，熔丝窗109，被形成使得其底部110和Cu熔丝配线103的表面之间的残留膜104的厚度尽可能薄。
这时，由于蚀刻的特性，熔丝窗109的底部110，如图15(a)、(b)所示，其上面容易成为弯曲成大致拱形的形状。于是，如图15(a)、(b)所示，在熔丝窗109的底部110的周边部分上，发生所谓的沟道(Trenching)现象，Cu熔丝配线103的表面的一部分有可能露出。如果Cu熔丝配线103的表面露出，则从该露出的部分Cu熔丝配线103被氧化。其结果，Cu熔丝配线103的配线电阻上升，产生Cu熔丝配线103的品质劣化的问题。接着，有可能损害LSI整体的品质。另一方面，为了防止Cu熔丝配线103的氧化，在形成薄的Cu熔丝配线103上的残留膜104的膜厚度的同时，使Cu熔丝配线103的表面不露出那样实现熔丝窗109的底部110的形状改善，由于蚀刻的特性是极其困难的。
另外，如果进行蚀刻使得Cu熔丝配线103的表面不露出，则Cu熔丝配线103上的残留膜104变厚。如果残留膜104变厚，则需要增加熔丝熔断所需要的激光束的能量。其结果，能量增大的激光束，有可能损伤到与应切断的Cu熔丝配线103相邻的Cu熔丝配线103。由此，有可能降低熔丝配线103整体的可靠性。为了防止这种情况，需要把作为相邻的熔丝配线103之间的间隔的，所谓的熔丝间距规定为所规定的大小以上。具体地说，必须把熔丝间距，设定在激光束的能量，即激光束加工精度界限的大小以上。由此，可以只在想要切断的熔丝配线103上照射激光束。
这样，如果残留膜104厚膜化，则容易在熔丝配线103的窄间距化中产生界限等，在Cu熔丝配线103的排列上产生限制。熔丝配线103窄间距界限的下降，引起装在LSI上的Cu熔丝配线103的条数的减少。由此，由熔丝熔断产生的所谓芯片拯救率降低，将引起LSI的生产成品率降低。另外，如果残留膜104厚膜化，则需要提高激光束的输出，或者使其微细加工的精度的界限提高。从而，有可能招致LSI的加工成本的上升。
进而，近年，伴随半导体装置的微细化以及高密度化，半导体装置内的各种电子路的微细化以及高密度化不断发展。随之，熔丝配线的条数也不断增加。在如图15(c)所示的熔丝配线结构中，为了增加熔丝配线103的条数，必须增大熔丝配线区域的尺寸。于是，在半导体装置内的熔丝配线区域的占有面积增大，引起装在半导体装置中的拯救电路的规模缩小。因此，有可能降低芯片拯救率。
另外，为了增加熔丝配线103的条数，不增大熔丝配线区域，而使各熔丝配线103的宽度变细。于是，在熔丝窗109的底部110周边部被分打开时，熔丝配线103露出的部分容易被氧化，容易损害LSI的品质。进而，如果不增大熔丝配线区域而增加熔丝配线103的条数，则熔丝间距超过由激光束的加工精度规定的界限，产生一想不到的变窄的危险。于是，如上所述，熔丝配线103容易受到由于熔丝熔断导致的损害，有降低熔丝配线103的整体的可靠性的危险。
发明内容
本发明，就是为了解决上述那样的问题而提出的，其目的在于提供一种半导体装置，具备容易进行熔丝熔断，并且，熔丝配线和其周边部的品质难以劣化的熔丝配线结构。另外，本发明的另一目的在于提供一种半导体装置，在可以抑制熔丝熔断引起的损害的同时，可以不扩大熔丝配线区域，增加熔丝配线条数。
为了解决上述问题，本发明的一实施方式的半导体装置，其特征在于：具备：基板、被设置在该基板上的熔丝配线、覆盖该熔丝配线那样设置的绝缘膜；在上述熔丝配线中，成为使上述熔丝配线电气断线的熔丝熔断的目标的熔丝主体部，被形成为比在上述熔丝配线上的上述绝缘膜上形成的熔丝熔断用凹部的底部还小，且，长度在熔丝熔断用激光束的直径以上，并且被设置在位于和上述底部相对的区域的内侧。
在该半导体装置中，成为熔丝熔断的目标的熔丝主体部，被形成为比熔丝熔断用凹部的底部还小，且，长度在熔丝熔断用激光束的直径以上，被设置在位于和熔丝熔断用凹部的底部相对的区域的内侧。由此，即使在薄地形成熔丝熔断用凹部的底部和熔丝配线的表面之间的残留膜的膜厚度时底部的周边部被开放从而容易进行熔丝熔断，也几乎没有熔丝主体部露出的危险。另外，激光束容易照射到熔丝主体部上，并且，激光束的能量难以跑到熔丝主体部的下方等。由此，在进行熔丝熔断时，几乎不会对被断线的熔丝配线的周围的绝缘膜等有损害。
另外，为了解决上述问题，本发明的另一实施方式的半导体装置，其特征在于：具备：由被设置在基板上的熔丝用引出线，以及被设置在该引出线更上方与上述引出线电气连接的熔丝主体部构成的熔丝配线；以及，设置用于在上述基板上覆盖上述熔丝配线、在上述熔丝主体部的上方形成有熔丝熔断用凹部的绝缘膜；上述熔丝主体部，形成为其长度在熔丝熔断用激光束的直径以上，并且其纵长方向的两端部被设置在位于上述凹部的底部内侧区域。
在该半导体装置中，构成被设置在基板上的熔丝配线的一部分的熔丝主体部，被设置在与该熔丝主体部电气连接、共同构成熔丝配线的一部分的熔丝用引出线更上方。另外，在熔丝主体部的上方，在被设置用于覆盖熔丝配线的绝缘膜内形成有熔丝熔断用凹部。熔丝主体部，其长度被形成为在熔丝熔断用激光束的直径以上，并且，其纵长方向的两端部被设置在位于熔丝熔断用凹部的底部的内侧区域。由此，即使在薄地形成熔丝熔断用凹部的底部和熔丝配线的表面之间的残留膜的膜厚度时底部的周边部分被开放从而容易进行熔丝熔断，也几乎没有熔丝主体部以及熔丝用引出线露出的危险。另外，激光束容易照射到熔丝主体部上，并且，激光束的能量难以跑到熔丝主体部的下方等。由此，在进行熔丝熔断时，几乎不会对被断线的熔丝配线的周围的绝缘膜等有损害。
与此同时，熔丝用引出线，被形成在比熔丝主体部更下层。由此，在进行熔丝熔断时，几乎不会对与被熔断的熔丝配线相邻的熔丝配线有损伤。另外，不管熔丝主体部的位置如何，都可以把熔丝用引出线的配线图案形成为与半导体装置内的各种电子电路的设计适应的适宜图案。
另外，为了解决上述问题，本发明的再另一个实施方式的半导体装置，其特征在于：具备：由被设置在基板上的熔丝用引出线，以及和该引出线设置在同一层上与上述引出线电气连接的熔丝主体构成的熔丝配线；以及设置用于在上述基板上覆盖上述熔丝配线、在上述熔丝主体部的上方形成有熔丝熔断用凹部的绝缘膜；上述熔丝主体部，被形成为其长度在熔丝熔断用激光束的直径以上，并且，其纵长方向的两端部被设置在位于上述凹部的底部的内侧区域，与此同时，上述引出线，其宽度被狭窄地形成为在和上述熔丝主体部的宽度同等宽度之下。
在该半导体装置中，构成被设置在基板上的熔丝配线的一部分的熔丝用引出线，被设置在和与该熔丝用引出线电气连接、同样地构成熔丝配线的一部分的熔丝主体部相同的层上。另外，在上述熔丝主体部的上方，在被设置用于覆盖熔丝配线的绝缘膜内形成有熔丝熔断用凹部。熔丝主体部，被形成为其长度在熔丝熔断用激光束的直径以上，并且，其纵长方向的两端被设置在位于熔丝熔断用凹部的底部的内侧区域。由此，激光束容易照射到熔丝主体部，并且，激光束的能量难以跑到熔丝主体部的下方等。由此，在进行熔丝熔断时，几乎不会对被断线的熔丝配线的周围的绝缘膜等有损害。
与此同时，熔丝用引出线，被狭窄地形成为其宽度在熔丝主体部的宽度的同等宽度之下。由此，可以以适宜的形状形成熔丝用引出线的配线图案，使得在进行熔丝熔断时，与被断线的熔丝配线相邻的熔丝配线几乎不会受到损害。另外，不管熔丝主体部的位置如何，都可以把熔丝用引出线的配线图案形成为与半导体装置内的各种电子电路的设计适应的适宜形状。
附图说明
图1是展示实施方式1的半导体装置的制造工序的工序剖面图。
图2以曲线图表示熔丝熔断用激光束的波长和最小光束直径的关系的图示。
图3是展示流过熔丝配线的电流密度和熔丝配线的临界长度的相关关系的图示。
图4是展示实施方式2的半导体装置的熔丝配线附近的结构的剖面图。
图5是展示实施方式3的半导体装置的熔丝配线附近的结构的剖面图。
图6是展示实施方式4的半导体装置的熔丝配线附近的结构的剖面图。
图7是展示实施方式5的半导体装置的熔丝配线附近的结构的剖面图。
图8是展示实施方式6的半导体装置的熔丝配线附近的结构的剖面图。
图9是展示实施方式7的半导体装置的熔丝配线附近的结构的平面图。
图10是展示实施方式8的半导体装置的熔丝配线附近的结构的平面图。
图11是展示在图10的熔丝配线的熔丝主体部上进行了熔丝熔断的状态的平面图。
图12是展示在图10的熔丝配线的熔丝主体部以及引出线上进行了熔丝熔断的状态的平面图。
图13是展示由实施方式8的半导体装置的另一配线图案构成的熔丝配线附近的结构的平面图。
图14是展示由实施方式8的半导体装置的再另一配线图案构成的熔丝配线附近的结构的平面图。
图15是展示以往技术的半导体装置的熔丝配线附近的结构的剖面图以及平面图。
图16是展示由以往技术的半导体装置的另一构成形成的熔丝配线附近的结构的平面图以及剖面图。
图17是展示在图16的熔丝配线上进行了熔丝熔断的状态的平面图以及剖面图。
图18是展示设置窄的图16的熔丝配线的间距并进行了熔丝熔断的状态的平面图。
具体实施方式
以下，参照附图说明本发明的实施方式。
(实施方式1)
图1是展示作为本发明的实施方式1的半导体装置的LSI的制造工序的工序剖面图。本实施方式的熔丝配线1，由Cu形成。另外，在熔丝配线1的熔丝主体部2上，一体地形成有电气连接该熔丝主体部2和熔丝用引出线5的连接插头部(接插头)12。即，熔丝主体部2，被形成为所谓的双镶嵌结构。
首先，如图1(a)所示，在形成有构成各种电子电路的未图示的有源元件和多层配线结构等的Si基板3上，设置第n层(n是正整数)的层间绝缘膜(ILD：Inter-level Dielectrics)4。后述的Cu熔丝配线1，在基板3上以规定的配线图案设置，假设与各种电子电路等电气连接。包含第n层的层间绝缘膜4，并被设置在基板3上的各层的层间绝缘膜4，一般由SiO2膜(TEOS膜)和低介电常数绝缘膜(Low-k膜)，或者层积这些各膜的层积膜形成。SiO2膜例如由等离子CVD法成膜。在本实施方式中，各层间绝缘膜4假设是SiO2膜。
接着，在第n层的层间绝缘膜4内，形成构成Cu熔丝配线1的一部分的Cu熔丝用引出线5。首先，沿着预先设定的规定的配线图案蚀刻层间绝缘膜4，形成用于形成作为下层配线的Cu引出线5的未图示的凹部(沟)。接着，在该沟内，设置用于抑制作为Cu引出线5的形成材料的Cu扩散到层间绝缘膜4内的阻挡膜(阻挡金属膜)6。在本实施方式中，把该阻挡膜6形成在由Ta层6a以及TaN层6b构成的2层结构。这时，考虑阻挡膜6和Cu引出线5的材料之间的化学的性质，把与Cu引出线5直接接触的内侧的层设置为Ta层6a，把该Ta层6a的外层设置为TaN层6b。
继而，在阻挡膜6的内侧形成以Cu引出线5的种子(シ-ド)的Cu为主要成分的膜之后，用电解电镀法形成Cu引出线5。此后，通过CMP法研磨除去附着在沟的外侧的多余的Cu引出线5以及阻挡膜6。由此，在第n层的层间绝缘膜4内，得到所希望的Cu引出线。
接着，在第n层的层间绝缘膜4上，设置作为一种绝缘膜的，用于抑制Cu引出线5的Cu扩散的第m层(m是正整数)的Cu扩散防止膜7。包括该第m层的扩散防止膜7在内，以及被设置在基板3上的各层的Cu扩散防止膜7，例如一般是由硅氮化膜、硅碳化膜(SiC)、硅碳氮化膜(SiCN)，或者具有和它们大致相同的特性的膜形成。在本实施方式中，各Cu扩散防止膜7假设为硅氮化膜。
接着，在第m层的Cu扩散防止膜7上设置第n+1层的层间绝缘膜4后，在其内部形成用于形成Cu熔丝主体部2的凹部(沟)8a，以及用于形成Cu接插头部12的凹部(沟)8b。在本实施方式中，把Cu熔丝主体部2，形成为在把Cu接插头部12一体地形成的双镶嵌结构。因而，把熔丝主体部用凹部(沟)8a，和接插头部用凹部(沟)8b形成一体。具体地说，和形成上述引出线用沟的情况一样，根据预先设定的规定的配线图案，以及连接图案蚀刻层间绝缘膜4以及第m层的Cu扩散防止层7。由此，使Cu引出线5的表面(上面)暂时露出，得到和接插头部用沟8b一体的所希望的熔丝主体部用沟8a。
继而，如图1(b)所示，在熔丝主体部用沟8a内，形成作为使Cu熔丝配线1电气断线的熔丝熔断的目标的Cu熔丝主体部2。与此同时，在接插头部用沟8b内，形成电气连接Cu熔丝主体部2和Cu引出线5的Cu接插头部12。Cu熔丝主体部2以及Cu接插头部12，通过和形成上述Cu引出线5的情况一样的方法形成。
具体地说，首先在熔丝主体部用沟8a以及接插头部用沟8b内形成由Ta层6a以及TaN层6b的2层结构构成的阻挡膜6。此后，在阻挡膜6的内侧，形成作为Cu熔丝主体部2以及Cu接插头部12的种子层的、未图示的以Cu为主要成分的膜。继而，在以该Cu为主要成分的膜上，由电解电镀法形成Cu熔丝主体部2以及Cu接插头部12。此后，利用CMP法研磨除去附着在两沟8a、8b的外侧的多余的Cu以及阻挡膜6。由此，在第n+1层的层间绝缘膜4以及第m层的Cu扩散防止膜7内，得到由所希望的双镶嵌结构构成的Cu熔丝主体部2。
以上形成Cu熔丝配线1的主要部分。在本实施方式中，Cu熔丝主体部2，形成得比后述的熔丝熔断用凹部9的底部10还小。具体地说，Cu熔丝主体部2，其长度以及宽度被形成得比熔丝熔断用凹部9的底部10的长度以及宽度还小。即，Cu熔丝主体部2，其平面看的面积，被形成得比熔丝熔断用凹部9的底部10的面积还小很多。与此同时，Cu熔丝主体部2，其长度被形成为在熔丝熔断用激光光线(激光束)的直径以上的大小。另外，Cu熔丝主体部2，被形成位于和熔丝熔断用凹部9的底部10相对的区域的内侧。特别是，Cu熔丝主体部2，被设置为其纵长方向的两端部位于熔丝熔断用凹部9的底部10的内侧区域上。
通常，用于切断熔丝配线的校准，被使用和熔丝熔断用激光束的照射光学系统分开设置的校准观测设备(ァライメントスコ-プ)，通过读取被形成在基板上的校准标志进行。通过校准标志的读取得到基板的平面位置以及垂直位置的信息，校正切断的熔丝配线的坐标和向熔丝配线照射的激光束的焦点位置。但是，由于校准标志的形状，和标志上的绝缘膜厚度等的偏差，有可能在被校正的焦点位置和实际的熔丝配线位置之间产生误差。因此，在照射光学系统，至少需要尽可能允许上述误差的焦点深度。
如果因校准标志的读取误算引起的激光束的焦点位置的误差比照射光学系统的焦点深度还大，则被照射的激光束的形状劣化，有可能产生熔丝配线的切断不良。另外，由于是熔丝配线上的绝缘膜的膜厚度的偏差，或者基板的平坦性的偏差，激光束的照射光学系统的光学距离也会变动。由此，在熔丝配线的切断部中也产生激光束形状劣化的问题。
一般，为了把上述的激光束的焦点位置的误差对熔丝熔断的影响收纳在容许范围内，从经验可知需要把照射光学系统的焦点深度设定在约0.7μm以上。另外，可知确保的焦点深度越大，对激光束的光圈界限(最小直径)的限制越大。因而，为了适宜地进行熔丝熔断，本实施方式的Cu熔丝配线1(Cu熔丝主体部2)，其大小(长度)的最小值受到限制。
如果Cu熔丝主体部2的长度不足激光束的最小直径，则熔丝熔断所需要的热跑到Cu熔丝主体部2的下层。另外，如果Cu熔丝主体部2的长度不足激光束的最小直径，则也有可能熔断至Cu熔丝主体部2的下层的Cu引出线5。如果下层的Cu引出线5被熔断，则也有在后述的熔丝窗9的底部10和下层的Cu引出线5之间存在的第n+1层的层间绝缘膜4上产生裂纹等的情况。由于这些因素，有不能适宜地熔断Cu熔丝配线1的危险。
图2是以曲线图展示在把熔丝熔断用激光束的照射光学系统的焦点深度设定在约0.7μm以上的情况下的、激光束的波长和激光束的最小直径的关系的图示。为了不过度损坏Cu熔丝主体部2的基础，适宜地切断Cu熔丝配线1，形成具有对应激光束的波长、如图2的曲线图所示的激光束的最小直径以上的长度的Cu熔丝主体部2。
另外，Cu接插头部12，被形成得比Cu熔丝主体部2还小。具体地说，如图1(b)所示，Cu接插头部12，其直径被形成为在Cu熔丝主体部2的宽度以下。与此同时，Cu接插头部12，被形成在Cu熔丝主体部2的内侧。由此，Cu熔丝配线1的熔丝熔断需要的热，难以跑到Cu熔丝主体部2的下层。
接着，如图1(c)所示，在Cu熔丝主体部2以及第n+1层的层间绝缘膜4上，设置第m+1层的Cu扩散防止膜7以及第n+2层的层间绝缘膜4。进而，在本实施方式中虽然未图示，但在从第n层的层间绝缘膜4到第n+2层的层间绝缘膜4，在其内部形成如图15(a)所示那样的各种配线以及焊盘部。这些各种配线以及焊盘部，由和形成Cu熔丝主体部2以及Cu引出线5时同样的方法形成。继而，如图1(d)所示，在第n+2层的层间绝缘膜4上，进一步设置第m+2层的Cu扩散防止膜7以及第n+3层的层间绝缘膜4。这两层膜7、4，具有作为所谓的钝化膜11的功能。
接着，在Cu熔丝主体部2的上方，设置为了容易进行熔丝熔断的熔丝熔断用凹部的，所谓的熔丝窗9。该熔丝窗9的开孔操作，如图15(a)中所示，从在LSI制造工序中花费的成本的，所谓加工成本降低等的观点出发，一般是与未图示的焊盘部的开孔一同进行。具体地说，如图1(e)所示，蚀刻第n+3层的层间绝缘膜4、第m+2层的Cu扩散防止膜7、第n+2层的层间绝缘膜4，使得熔丝窗9的底部10，成为大致完全内涵配置有Cu熔丝主体部2的区域的大小。这时，残留在Cu熔丝主体部2上形成熔丝窗9的底部10的第n+2层的层间绝缘膜4，被形成得使该蚀刻后的残留膜的膜厚度尽可能薄。由此，在向Cu熔丝主体部2照射熔丝熔断用的激光束时，可以容易地熔断Cu熔丝主体部2。
这时，根据蚀刻的特性，熔丝窗9的底部10，如图1(e)所示，容易式为其上面弯曲(Bending)成大致拱形的形状。于是，在熔丝窗9的底部10的周边部上被蚀刻至第m+1层的Cu扩散防止膜7，有第n+1层的层间绝缘膜4露出的危险。即，在熔丝窗9的底部10的周边部，发生所谓的沟道(Trenching)现象，有Cu熔丝主体部2的表面(上面)露出的危险。可是，如上所述，Cu熔丝主体部2，被形成为比熔丝窗9的底部10的宽度(长度)短很多，位于和底部10相对的区域的内侧。由此，即使底部10的上面弯曲成大致拱形状，也几乎没有Cu熔丝主体部2露出的危险。进而，Cu引出线5被形成在Cu熔丝主体部2的下一层。由此，在熔丝窗9的底部10的周边部，Cu引出线5完全不会露出。因而，如果采用本实施方式，则在可以容易地进行Cu熔丝配线1的熔丝熔断的同时，可以大幅度地抑制容易氧化的Cu熔丝配线1的劣化。
另外，有电流流过Cu熔丝配线1的情况。具有这种情况，把Cu熔丝配线1的长度，设定在图3所示的临界长度以下。具体地说，把Cu熔丝配线1，形成为其长度，和流过该Cu熔丝配线1的电流密度的大小的积，在80.0μm·MA/cm2以下。例如，把Cu熔丝配线1的长度，形成为约40μm。于是，即使在Cu熔丝配线1中流过电流密度的大小约为2.0MA/cm2的电流，也可以几乎不产生致命的电气性的不良。特别是，可以几乎不产生所谓的电子迁移(EM)不良等。因而，可以形成高可靠性的Cu熔丝配线1。由此，可以实现LSI整体的可靠性的提高。
如上所述，本实施方式1的半导体装置，在容易进行熔丝熔断的同时，Cu熔丝配线1的品质难以劣化，可靠性高。
(实施方式2)
图4是展示本发明的实施方式2的半导体装置的熔丝配线附近的构成的剖面图。进而，和图1相同的部分标注相同的符号并省略其详细说明。
本实施方式的熔丝配线21，由Cu形成。另外，熔丝配线21的熔丝主体部22，如图4所示，和连接插头部(接插头部)23分开形成。即，Cu熔丝主体部22，被形成为所谓的单镶嵌结构。
直到第m层的Cu扩散防止膜7，利用和上述实施方式1同样的方法形成。
接着，在设置于第m层的Cu扩散防止膜7上的第n+1层的层间绝缘膜4的内部，形成由单镶嵌结构构成的Cu熔丝主体部22。因而，把Cu熔丝主体部22，和Cu接插头部23个别地形成。
具体地说，首先，形成成为第n+1层的层间绝缘膜4的一部分的下部绝缘膜。继而，沿着预先设定的规定的连接图案，蚀刻该下部绝缘膜以及第m层的Cu扩散防止膜7。由此，使Cu引出线5的表面暂时露出。这时，所形成的下部绝缘膜的厚度，以及由蚀刻形成的凹部(沟)的大小，假设相当于Cu接插头部23的大小。在该Cu接插头部23用的沟内，首先形成由Ta层6a以及TaN层6b的2层结构构成的阻挡膜6。其后，在阻挡膜6的内侧形成以作为Cu接插头部23的种子层的Cu为主要成分的膜。继而，利用电解电镀法形成Cu接插头部23。继而，利用CMP法研磨除去附着在沟的外侧的多余的Cu以及阻挡膜6。
继而，同样地形成作为第n+1层的层间绝缘膜4的一部分的上部绝缘膜。其后，沿着预先设定的规定的配线图案蚀刻该上部绝缘膜，这时，通过蚀刻形成的凹部(沟)的大小，假设相当于Cu熔丝主体部22的大小。在该Cu熔丝主体部22用的沟内，首先形成由Ta层6a以及TaN层6b的2层结构构成的阻挡膜6。其后，在阻挡膜6的内侧上形成以作为Cu熔丝主体部22的种子层的Cu为主要成分的膜。其后，利用电解电镀法形成Cu熔丝主体部22。继而，利用CMP法研磨除去附着在沟的外侧的多余的Cu以及阻挡膜6。由此，如图4所示，在第n+1层的层间绝缘膜4以及第m层的Cu扩散防止膜7内，得到由所希望的单镶嵌结构构成的Cu熔丝主体部22。
以上形成Cu熔丝配线21的主要部分。至形成其后的熔丝窗9的工序，是和上述实施方式1一样的。如上所述，实施方式2的半导体装置，可以得到和实施方式1一样的效果。
(实施方式3)
图5是展示本发明的实施方式3的半导体装置的熔丝配线附近的构成的剖面图。进而，在和图1相同的部分上标注相同的符号并省略其说明。
本实施方式的熔丝配线31，由Cu形成。另外，在熔丝配线31的熔丝配线主体部32的上部，形成有用于抑制氧化以及Cu扩散的阻挡膜，所谓的顶部阻挡膜33。
直到Cu熔丝主体部32，利用和上述实施方式1一样的方法形成。因而，本实施方式的Cu熔丝主体部32，被形成为双镶嵌结构。
在形成Cu熔丝主体部32后，通过湿式蚀刻或者干式蚀刻有选择地使其上面凹陷(后退)。其后，在凹陷后的部分上，和被设置在Cu熔丝主体部32的周围的阻挡膜6一样，形成由Ta层33a以及TaN层33b的2层结构构成的顶部阻挡膜(顶部阻挡金属膜)33。这些Ta层33a以及TaN层33b，例如由溅镀(スパッタリング)工序形成。在此，把与Cu熔丝主体部32的上面直接接触的下侧的层设置为TaN层33b，把该TaN层33b的上侧设置为Ta层33a。其后，利用CMP法研磨除去附着在沟的外侧的多余的顶部阻挡层33。由此，如图5所示，在第n+1层的层间绝缘膜4以及第m层的Cu扩散防止膜7内，得到由具有顶部阻挡膜33的所希望的双镶嵌结构构成的Cu熔丝主体部32。
以上形成了Cu熔丝配线31的主要部分。直到形成其后的熔丝窗9的工序，和上述实施方式1一样。如上所述，实施方式3的半导体装置，因为在Cu熔丝主体部32的上面设置有顶部阻挡膜33，所以与实施方式1相比Cu熔丝配线31更难以劣化。
特别是通过和阻挡膜6一样由Ta层33a以及TaN层33b形成顶部阻挡膜33，可以得到抑制作为顶部阻挡膜33本来的功能的Cu向层间绝缘膜(ILD膜)4中的扩散的效果。另外，在兼用成膜装置的同时，因为可以统一地简化成膜处理，所以可以削减设备投资降低半导体装置的生产成本。另外，例如即使配线用阻挡膜6和顶部阻挡膜33接触，因为这两层阻挡膜6、33由相同材料形成，所以几乎没有产生引起在Cu熔丝主体部32中的电阻值上升，和阻挡性劣化等的反应的危险。因而，使半导体装置的性能劣化的反应在Cu熔丝主体部32中几乎不会发生。
进而，通过层积形成Ta层33a以及TaN层33b，可以促进在顶部阻挡膜33的成膜处理中产生的作为粉尘(ダスト)的主要原因的TaN层33b的薄膜化。除此以外，通过Ta层33a的糊粘合(ペ-ステイング)效果，可知可以大幅度降低粉尘。一般，作为扩散阻挡性TaN层33b起很大作用，但因为TaN是陶瓷层，机械强度，即破坏韧性值低，非常容易破裂。与此相对，Ta层33a因为由金属单体形成所以具有沿展性。因而，通过把顶部阻挡膜33，设置成由分别被形成为薄膜状的Ta层33a以及TaN层33b构成的层积结构，可以大幅度降低在成膜工序中的粉尘。
如上所述，实施方式3的半导体装置，通过分别被形成为薄膜状的金属层以及陶瓷层的层积结构的顶部阻挡膜33，提高在Cu熔丝主体部32中的扩散阻挡性。即，极大提高半导体装置的可靠性。
(实施方式4)
图6是展示本发明的实施方式4的半导体装置的熔丝配线附近的构成的剖面图。进而，和图1相同的部分标注相同的符号并省略其详细说明。
本实施方式的熔丝配线41，其引出线5和上述的实施方式1的引出线5一样由Cu形成。可是，熔丝配线41的熔丝主体部42，由Al形成。另外，熔丝主体部42，和上述的实施方式1的Cu熔丝主体部2一样，被形成为双镶嵌结构。
直到Al熔丝主体部42用的凹部(沟)之前，利用和上述的实施方式1一样的方法形成。因为Al与Cu相比难以扩散，所以不需要和实施方式1一样的阻挡膜6。因而，首先在熔丝主体部用沟内，设置例如Ta、Nb、Ti、W，或者Zr等高熔点金属，或者它们的氮化膜，或者层积它们的膜，以及AlCu，作为阻挡膜(阻挡金属膜)43。在本实施方式中，把阻挡膜43，形成为由Ta层43a以及AlCu层43b构成的2层结构。形成阻挡膜43后，在其内侧由Al形成熔丝主体部42。此后，利用CMP法研磨除去附着在沟的外侧的多余的Al以及阻挡膜43。由此，如图6所示，在第n+1层的层间绝缘膜4以及第m层的Cu扩散防止膜7内，得到由所希望的双镶嵌结构构成的Al熔丝主体部42。
以上形成了熔丝配线41的主要部分。因为Al比Cu难以氧化，所以不需要在Al熔丝主体部42上设置扩散防止膜。因而，在Al熔丝主体部42上直接设置第n+2层的层间绝缘膜4。直到形成此后的熔丝窗9的工序，和上述的实施方式1一样。
如上所述，实施方式4的半导体装置，因为熔丝主体部42由Al形成，所以与实施方式1相比熔丝配线41难以劣化。
(实施方式5)
图7是展示本发明的实施方式5的半导体装置的熔丝配线附近的构成的剖面图。进而，和图1相同的部分标注同一符号，并省略其详细说明。
本实施方式的熔丝配线51，其引出线5和上述的实施方式1的引出线5一样由Cu形成。可是，熔丝配线51的熔丝主体部52，和上述的实施方式4的Al熔丝主体部42一样由Al形成。另外，熔丝配线51的Al熔丝主体部52，如图7所示，和上述的实施方式2的Cu熔丝主体部22一样，与Al连接插头部(接插头部)53分开形成。即，Al熔丝主体部52，被形成为单镶嵌结构。
因而，该实施方式5的半导体装置，直到熔丝主体部52只要利用和实施方式2相同的方法形成即可。但是，在由Al形成熔丝主体部52以及接插头部53的同时，在它们的周围形成在实施方式4中使用的阻挡膜43。其后至形成熔丝窗9的工序前，和实施方式4一样。
如上所述，实施方式5的半导体装置，因为熔丝主体部52由Al形成，所以与实施方式1相比熔丝配线51更难以劣化。
(实施方式6)
图8是展示本发明的实施方式6的半导体装置的熔丝配线附近的构成的剖面图。进而，和图1相同的部分标注同一符号，并省略其详细说明。
本实施方式的熔丝配线61，其引出线5和上述的实施方式1的引出线5一样由Cu形成。可是，熔丝配线61的熔丝主体部62，和上述的实施方式4的Al熔丝主体部42一样，由Al形成。另外，在熔丝配线61的Al熔丝主体部62，如图8所示，把Al连接插头部(接插头部)68形成为一体。进而，本实施方式6的Al熔丝主体部62，不用镶嵌工序，而利用RIE工序加工形成。
直到第m层的Cu扩散防止膜7，利用和上述的实施方式1同样的方法形成。
接着，在第m层的Cu扩散防止膜7上，以和Al接插头部68的高度同样的膜厚度，设置焊盘部第1绝缘膜(SiO2膜)63。继而，沿着预先设定的规定的连接图案蚀刻焊盘部第1绝缘膜63以及第m层的Cu扩散防止膜7，使Cu引出线5的表面暂时露出。这时，利用蚀刻形成的Al接插头部68用的凹部(沟)的大小，被设置成相当于Al接插头部68的大小。
接着，在该Al接插头部68用的沟内以及焊盘部第1绝缘膜63上，形成由在实施方式4中使用的Ta层43a以及AlCu层43b的2层结构构成的阻挡膜43。继而，在该阻挡膜43内侧以及上侧，堆积形成Al熔丝主体部62以及Al接插头部68的Al。此后，沿着预先设定的规定的配线图案，通过湿式蚀刻或者干式蚀刻有选择地除去多余的Al以及阻挡膜43。由此，得到由所希望的形状组成的Al熔丝主体部62以及Al接插头部68，以及阻挡膜43。
接着，在焊盘部第1绝缘膜63上设置焊盘部第2绝缘膜(SiO2膜)64，以覆盖Al熔丝主体部62。此后，形成贯通该焊盘部第2绝缘膜64的未图示的最上层的各种配线，以及焊盘部。这些各种配线以及焊盘部，利用和形成Al熔丝主体部62以及Al接插头部68时同样的方法形成。因为Al比Cu难以氧化，所以不需要在Al熔丝主体部62上设置扩散防止膜。因而，在焊盘部第1绝缘膜63上，连续地设置焊盘部第2绝缘膜64。同样，在焊盘部第2绝缘膜64上，连续地设置焊盘部第3绝缘膜(SiO2膜)65以及焊盘部第4绝缘膜(硅氮化膜)66。这时，焊盘部第3绝缘膜65以及焊盘部第4绝缘膜66，分别被堆积为规定的厚度，形成钝化膜67。
以上形成了熔丝配线61的主要部分。其后，直到和焊盘部开孔一致地形成熔丝窗9的工序，和上述的实施方式1相同。
如上所述，实施方式6的半导体装置，因为由Al形成熔丝主体部62，所以与实施方式1相比熔丝配线61更难以劣化。
(实施方式7)
图9是展示本发明的实施方式7的半导体装置的熔丝配线的熔丝主体部附近的构成的平面图。进而，和图1相同的部分标注相同的符号并省略其详细说明。
本实施方式的半导体装置，是在该熔丝配线71的熔丝主体部72的配置具有特征的半导体装置。
和上述的实施方式1～6中的熔丝配线结构一样，在把熔丝配线71设置成多层结构的同时，比熔丝窗9的底部10还短地形成该熔丝主体部72。此时，如图9(a)所示，相互错开配置使得相邻的熔丝配线71的熔丝主体部72之间沿着和熔丝配线71的纵长方向正交的方向不邻接。由此，不使熔丝配线71的宽度变细，就可以使熔丝配线71所需要的面积，小到例如在图9(a)中斜线所示的大小。即，可以实现熔丝配线区域的紧凑化。进而，在图9(a)～(c)中，假设在熔丝窗9的内侧的点划线所示的区域上，存在形成熔丝窗9的底部10的层间绝缘膜等的残留膜73。
在此，在图9(a)中，例如把熔丝配线71(熔丝主体部72)的宽度(Width)W形成为约0.6μm。另外，把沿着和熔丝配线71的纵长方向正交的方向的邻接的熔丝主体部72之间的间隔，即间距(pitch)P形成为约2.0μm。与此同时，把熔丝窗9的内侧的每单位面积(块尺寸，ブロックサイズ)的熔丝配线71的条数设置为1000条。
以这样的设定，例如在图15(c)所示的以往技术的熔丝配线结构中，每块尺寸，大致需要2.0μm×1000＝2000μm的宽度。与此相对，以如图9(a)所示配置熔丝主体部72的本实施方式的熔丝配线结构，块尺寸的宽度，如果有大致2.0×500＝1000μm的大小则是足够的。这与以往技术的块尺寸相比，在其面积上可以削减约50％。由此，可以增大可以装在LSI上的未图示的拯救电路的装载区域，提高LSI的拯救率。
另外，在本实施方式的熔丝配线结构中，如果不改变熔丝配线71所需要的块尺寸的面积，则可以扩大在图9(b)中用D1、D2所示的相邻的熔丝主体部72之间的间隔。进而，可以扩大熔丝配线71之间的间隔。由此，在进行熔丝熔断时，几乎不对接近的所希望以外的熔丝配线71以损害，可以提高熔丝配线71的可靠性。进而可以实现LSI整体的可靠性，以及生产成品率的提高。
进而，在本实施方式的熔丝配线结构中，如果不同时改变熔丝配线71所需要的块尺寸的面积，以及相邻的熔丝主体部72之间的间隔，则如图9(c)所示，可以增加在单位面积内的熔丝配线71的总数，实现高密度配线。进而，可以增加与拯救电路电气连接的熔丝配线71的条数，可以提高LSI拯救率。
如上所述，如果采用实施方式7的半导体装置，则可以实现熔丝配线间隔，即熔丝间距的窄间距化。进而，可以实现半导体装置内的各种电子电路等的微细化以及高密度化，以及半导体装置的紧凑化。由此，可以把熔丝配线区域的大小、熔丝间距，还有熔丝配线的条数和密度等，设定为适应半导体装置内的各种电子电路的设计的适宜的状态。
另外，在实现降低熔丝熔断对接近的熔丝配线71的损坏的同时，可以在不扩大熔丝配线区域的情况下增加熔丝配线71的条数，可以实现熔丝配线71的高密度化。由此，可以实现提高半导体装置的可靠性，及其生产效率的成品率。
(实施方式8)
图10～图14，是展示本发明的实施方式8的半导体装置的熔丝配线附近的构成的平面图。进而，和图1相同的部分标注同一符号并省略其详细说明。另外，图16～图18是展示作为本实施方式的半导体装置的比较例的，以往技术的半导体装置的熔丝配线附近的构成的平面图以及剖面图。
本实施方式的半导体装置的特征在于，其熔丝配线81的熔丝主体部82以及引出线83的配线图案。
首先，简单说明以往技术的半导体装置的熔丝配线附近的构成。图16展示了以往使用的熔丝配线201的结构的概要。图16(a)是展示从其上方俯瞰作为以往技术的半导体装置的LSI的熔丝配线附近的平面图。另外，图16(b)，是沿着图16(a)中的Y-Y线展示的剖面图。
多条熔丝配线201，它们的一端与半导体装置内的各种电子电路，例如控制电路部202电气连接。另外，各熔丝配线201的另一端，例如与共同电位配线203电气连接。
近年，伴随半导体器件的微细化，控制电路部等的半导体装置内的各种电子电路的微细化不断进步。随之熔丝间距的微细化也不断发展。在半导体制造技术中，利用冗余技术的从不良单元元件(セルエレメント)向预备单元元件的替换，多使用利用激光束等的熔丝切断方式。
一般地，在进行熔丝熔断时，使用波长为1047nm和1321nm等的近红外区域的激光光线。这些激光光线的光圈界限，由各光线的波长决定。因此，熔丝间距变窄，如果接近激光光线的光圈的大小，则在切断所希望的熔丝配线201时，有损害到对相邻的熔丝配线201的危险。为了防止这种情况，例如需要适应由激光加工界限决定的熔丝间距界限的大小配置控制电路部202。其结果，产生熔丝配线201以及控制电路部202的占有区域大小成为在需要以上的问题。另外，如果熔丝配线201以及控制电路部202的占有面积增加，则引起可以装在半导体芯片上的拯救电路的规模的缩小，芯片拯救率下降。可是，在图16(a)所示那样的配线图案中，对应控制电路202的间距的缩小实现熔丝配线201的窄间距化是困难的。以下，举一例具体地说明。
图16(a)、(b)是分别展示被形成在以往的半导体装置上的熔丝配线区域的平面图以及剖面图。图16(b)是展示在图16(a)中用Y-Y线表示的部分的剖面结构的图示。被设置在Si基板207上的熔丝配线201，一般地由以Cu和Al为主要成分的金属形成。通常，熔丝配线201，使用被形成在和熔丝配线201同一层上的其他配线同种的材料，形成为同样的结构。另外，在熔丝配线201的周围，分别以单层或者多层形成硅氧化膜、有机硅氧化膜，或者硅氮化膜等的，一般用于半导体装置的各种绝缘膜204。
在图16(a)、(b)所示的半导体装置中，在各绝缘膜204中，由硅氧化膜形成层间绝缘膜205。与此同时，由硅氮化膜形成扩散防止膜206。而后，这些层间绝缘膜205以及扩散防止膜206，成为在Si基板207上分别层积5层的结构。另外，由Cu形成熔丝配线201。而后，在熔丝配线201周围，形成由Ta层208以及TaN层208b的2层结构构成的阻挡膜208。
在该半导体装置中，如图16(a)所示，熔丝间距的大小P1被形成为2.5μm。与此同时，作为熔丝配线201的实际宽度的熔丝配线201的主体部201a的宽度W1的大小被形成为1.0μm。另外，在该半导体装置中，熔丝配线201的主体部201a被形成在第4层。而后，共同电位配线203，例如被形成在第2层上。进而，电气连接熔丝配线201和控制电路部202的熔丝配线201的引出线201b，例如被形成在第1层。熔丝主体部201a和共同电位配线203，经由连接插头(接插头)210电气连接。同样，熔丝主体部201a和引出线201b，也经由连接插头210电气连接。
形成熔丝窗208的底部209的，作为熔丝配线201上残留膜的绝缘膜205，为了提高熔丝熔断的切断特性被形成得尽可能的薄。可是，如以往技术所述，残留膜205在熔丝窗208的底部209容易向上形成凸起形状。因此，残留膜205被形成为其外围部分附近的膜厚度成为使熔丝配线201不露出的厚度。
图17(a)、(b)展示，在由图16(a)、(b)所示的结构构成的熔丝配线201中，通过熔丝熔断切断被指定坐标的熔丝配线201后的状态。图17(a)是展示从上方俯瞰被熔丝熔断后的熔丝配线附近的平面图。另外，图17(b)是沿着图17(a)中Z-Z线展示的剖面图。
图17(a)中熔丝配线201的打点部分，是进行了熔丝熔断的部分。在该熔丝熔断时使用的激光光线的波长是1321nm，光束直径是3.0μm，对准精度是±0.35μm。在这样的设定中，可知几乎不会对与切断的熔丝配线201相邻的熔丝配线201，和其他的区域有损害，可以切断所希望的熔丝配线201。
可是，如图18所示，在把熔丝配线201的主体部201a的宽度W2的大小保持在1.0μm的状态下，把熔丝间距P2的大小减小到2.0μm。在这样的设定中，如在图18中打点部分所示那样切断所希望的熔丝配线201。于是，如在与应切断的熔丝配线201相邻的熔丝配线201上用涂黑部分表示的那样，对周围的熔丝配线201有损害。为了防止此损害，如果降低激光光线的照射能量使得不对相邻的熔丝配线201产生损害，则不能切断所希望的熔丝配线201。这样，在以往的配线图案中，如果把激光光线的波长设定为1321nm，把光束的直径设定为3.0μm，对准精度设定为±0.35μm，则把控制电路部202的排列间距紧凑化到2.0μm实际上是不可能的。
本实施方式8的半导体装置，就是为了克服以上说明的问题点而提出的。其目的在于提供一种不管采用激光光线的细微加工的精度界限如何，都可以对应半导体装置内的各种电子电路的微细化，把熔丝配线设定为适宜的配线图案的熔丝配线结构。另外，还提供了可以提高熔丝熔断的处理速度的熔丝配线结构。
图10～图12所示为从熔丝窗9的上方俯瞰本实施方式的半导体装置的熔丝配线81附近的结构的平面图。
如图10～图12所示，在本实施方式中，多条熔丝配线81的熔丝主体部82，沿着各熔丝配线81的纵长方向，从作为电子电路的控制电路84一侧向共同电位配线85一侧，形成为第1列、第2列、第3列。第2列的熔丝主体部82，与它们连接的各引出线83，通过第1列的各熔丝主体部82之间与控制电路部84电气连接。另外，第3列的熔丝主体部82，与它们连接的各引出线83，通过第2列以及第1列的各熔丝主体部82之间与控制电路部84电气连接。
同样，第2列的熔丝主体部82，与它们连接的各引出线83，通过第3列的各熔丝主体部82之间与共同电位配线85电气连接。另外，第1列的熔丝主体部82，与它们连接的各引出线83，通过第2列以及第3列的各熔丝主体部82之间与共同电位配线85电气连接。在本实施方式中，把在图10A中所示的，各熔丝主体部82和与它们相邻的各引出线83的各自的中心之间的距离，设定为例如约2.5μm。
另外，各熔丝主体部82，它们的宽度被形成得比各引出线83的宽度还宽。即，各引出线83，它们的宽度被形成得比各熔丝主体部82的宽度窄。由此，在容易进行熔丝熔断的同时，可以提高各引出线83，进而各熔丝配线81的引导的自由度。因而，可以根据被设置在LSI内的各种电子电路之间的多种多样的连接状态，设置更适宜的配线图案的熔丝配线81。
一般，如果熔丝主体部的宽度被扩大到1.0μm，则熔丝熔断对基础层的Si膜、层间绝缘膜的损伤被抑制。但是，熔丝熔断变得难以进行。与此相对，如果把熔丝主体部的宽度设置窄至0.5μm，则熔丝熔断容易进行。但是，熔丝熔断对基础层等的损伤容易发生。因而，熔丝主体部的宽度，根据激光束的波长、对准精度，或者基础层的膜厚度等，被适宜地设定为成可以使熔断特性和损伤抑制两全的适宜的大小。例如，假设熔丝熔断用激光束的波长是1321nm。这种情况下，熔丝主体部的宽度，通常被设置成适宜的大小约0.4μm～约1.0μm。
另外，例如即使使熔丝主体部的宽度窄至约0.5μm，也几乎不会对基础Si产生损伤。而后，即使把引出线和熔丝主体部形成为大致相同的宽度，也存在可以确保引出线的引导的自由度的情况。在这2种情况都成立的情况下，也可以把熔丝主体部和引出线形成为大致相同的宽度。但是，如果把引出线的宽度设置得比熔丝主体部的宽度还大，则因为产生切断特性(熔断特性)的劣化以及引导的自由度下降的危险增大所以不理想。
进而，把图10中D所示的，通过第1列的2个熔丝主体部82之间的2条引出线83之间的间隔，设定为例如约1.0μm。于是，图10中B所示的，在第1列中相邻的熔丝主体部28之间的间隔成为约6μm。其结果，如图10所示，在第1列中，可以在约6μm的宽度上配置3条熔丝配线81。这在第2列以及第3列中也一样。这样，如果采用本实施方式的配线图案，则可以把图10中C所示的相邻的熔丝配线81的实际的间距设置成窄至约2.0μm。
图11展示了在图10所示的各熔丝配线81中，熔丝熔断所希望的熔丝配线81的熔丝主体部82的结果。这时，使用未图示的熔丝切断装置，设定为熔丝熔断用的激光光线(激光束)的波长是约1321nm，光束直径为约3.0μm，对准精度为±约0.35μm。图11中熔丝主体部82的打点部分，是展示进行了熔丝熔断的部分。如图11所示，在本实施方式的配线图案中，可知是可以只切断所希望的熔丝配线81的。因而，如果采用本实施方式的熔丝配线结构，则不把熔丝配线81上的残留膜73薄地形成，或者也不提高熔丝配线81的窄间距化的界限，可以把实际的熔丝间距设置得窄。
另外，在适用本实施方式的熔丝配线81的配线图案时，可以把各熔丝主体部82和各引出线83形成在同一层上。这时，把相互相邻的引出线83的间隔，形成为小于激光束的直径以下。即，如图12中用虚线圆包围引出线83上所示那样，形成相邻的2条引出线83，使得它们的一部分之间一同进入激光束的照射区域内。在这样的设定中，激光束照射在用虚线圆包围的部分上。于是，如在图12中相邻的2条引出线83上用打点部分表示的那样，可以集中熔丝熔断2条引出线83。即，利用1次的熔丝熔断，实际上可以集中切断2条熔丝配线81。由此，可以提高熔丝切断的生产率。
进而，即使把熔丝配线81，形成为图13以及图14所示那样的图案也没关系。把激光束的照射区域的大小，设置成图13以及图14中用虚线包围示出的大小。而后，熔丝熔断在各引出线83上的规定的位置上作为目标设定的，用虚线圆包围的部分。由此，可以利用1次的熔丝熔断，集中切断2条或者3条熔丝配线81。
这样，把第1列、第2列，以及第3列的各熔丝主体部82，配置成沿着熔丝配线81的纵长方向位于大致一直线形状上。而后，图案形成各熔丝配线81，使得被形成为比各熔丝主体部82的宽度窄的宽度的引出线83，通过各熔丝主体部82之间。由此，即使把各熔丝主体部82和各引出线83形成在同一层上，也可以得到在抑制由相邻的熔丝配线81的熔丝熔断引起的损害的状态下，可以在适宜的状态下高效率地进行成为目标的熔丝配线81的熔丝熔断的熔丝配线结构。即，因为具备根据半导体装置内的电路设计可以实现提高配线图案的自由度的熔丝配线结构，所以可以提高可靠性以及成品率。
另外，如图13以及图14所示，不仅在熔丝配线81的纵长方向上，即使沿着和长手方向正交的方向，也可以把各熔丝主体部82配置成各列大致位于一直线形状。即，将各熔丝主体部82配置成行列(matrix)状，使得沿着熔丝配线81的长手方向以及和长手方向正交的方向这两方向分别为大致定位为一直线形状。由此，可以得到可以以更适宜的状态并且更高效率地进行熔丝熔断的熔丝配线81。
进而，在图14所示的熔丝配线结构中，第1列～第3列的各熔丝主体部82，每一列与对应各列设置的第1列～第3列的各共同电位配线85电气连接。各列的共同电位配线85，在和熔丝窗9的底部10相对的区域内，在各熔丝主体部82的更下1层上各形成1个。而后，各共同电位配线85，在各自的端部电气连接。各熔丝主体部82和各共同电位配线85，通过在用图14中各熔丝主体部82的×标记所示的部分和各共同电位配线85之间沿着层积方向形成的，未图示的连接插头电气连接。
另外，在本实施方式中，熔丝配线81的配线图案，并不限于图10～图14所示的形状。可以适宜地以适当的形状、大小，以及配线图案形成，使得可以利用1次熔丝熔断，进而集中切断多条熔丝配线81。另外，熔丝主体部82和引出线83之间的距离，也可以根据熔丝熔断用的激光束的波长、光束的直径、对准精度等，适宜地设定在适当的大小。
进而，在本实施方式中，形成有熔丝窗9的底部10的熔丝配线81上的残留膜73，如图10～图14所示，被形成为熔丝窗9的底部10的周边部分不能开放的形状以及膜厚度。另外，在用Cu形成各熔丝配线81的同时，在把各熔丝主体部82和各引出线83形成在同一层上的情况下，在熔丝窗9的底部10的周边部附近，至少下降一层形成各引出线层83。由此，例如在熔丝窗9的底部10上即使发生沟道(Trenching)现象，也可以大幅度降低熔丝配线81劣化的危险。
如上所述，如果采用实施方式8的半导体装置，可以得到和上述的实施方式7一样的效果。具体地说，可以与冗余用控制电路部84的窄间距化对应。另外，通过把熔丝主体部82和引出线83形成在同一层上，可以用1次熔丝熔断切断相邻的多条的熔丝配线81。由此，可以提高熔丝熔断的生产率。
进而，本发明的半导体装置，并不限制于上述的第1～第8的各实施方式。在不脱离本发明的主旨的范围中，可以通过把这些构成，或者工序等的一部分变更为各种设定，或者适宜地组合各种设定来实施。
例如，设定熔丝配线的高度，并不限于从最上层向下1层的配线层。在由多层配线结构构成的半导体装置的情况下，如果是容易进行熔丝熔断，并且可以抑制熔丝配线的品质的劣化的高度，则形成在半导体装置内的哪一层上都可以。另外，设置引出线的高度，不需要全部的熔丝配线都设定在和熔丝主体部同一层上。或者不需要把设置引出线的高度，对于全部熔丝配线设定在熔丝主体部的下1层上。也可以把各引出线设置在分别不同的高度的层上。从1个熔丝主体部引出多条引出线的情况也一样。在这些情况下，也可以阶梯状地引出，即，随着各引出线从熔丝主体部离开，徐徐下降。另外，对于设置共同电位配线的高度也一样。
另外，在使熔丝主体部和引出线隔开多层连接的情况下，在这些层之间的层上只要形成单独的接插头部(连接插头部)即可。使引出线和共同电位配线隔开多层电气连接的情况也一样。
另外，从1个熔丝主体部引出的引出线的条数，并不限于1条至2条。例如也可以从多个熔丝主体部别各引出4条引出线，使得可以用多个通过的图案切断半导体装置内规定的电路之间。在这些各引出线中，规定的引出线之间，只要形成使得在比熔丝熔断用激光束的直径的大小还小的范围内相邻即可。由此，不降低熔丝熔断操作效率，就可以增加断线图案。另外，可以选择对熔丝熔断所希望以外的区域的影响更低的位置进行熔丝熔断。即，不降低熔丝熔断的操作效率，可以提高半导体装置的品质。
另外，熔丝主体部的形状，并不限于上述的双镶嵌结构、单镶嵌结构，或者RIE结构。另外，熔丝主体部和接插头部也可以形成为大致同样的大小以及形状。
另外，熔丝配线的形成材料，可以根据熔丝配线的结构、熔丝窗底部的形状，适宜地选择熔丝配线难以劣化的适当的材料。例如，当熔丝窗的底部残留的残留膜被形成得薄，底部的周边有可能开放的情况下，最好用Al形成熔丝配线的熔丝主体部。特别是在把熔丝主体部、和被形成为在熔丝主体部宽度以下的窄宽度的熔丝用引出线形成在同一层上的情况下，通过用Al形成它们，可以非常好地抑制熔丝配线的劣化。另一方面，在熔丝窗的底部残留的残留膜被形成得厚，底部的周边部几乎不可能开放的情况下，最好用Cu形成熔丝配线的熔丝主体部。由此，可以提高在熔丝配线中的电气特性。另外，在熔丝配线上，除了Cu或者Al以外，即使使用具有和它们大致相同特性的金属，也可以得到和上述各实施方式同样的效果。
另外，当将熔丝主体形成为单镶嵌结构时，也可以使用不同的材料形成熔丝主体部和接插头部。在这种情况下，将比熔丝主体部的形成材料熔点还高的金属用作接插头部的形成材料。例如，用所谓的高熔点金属形成接插头部。
另外，越减小电气连接熔丝配线的熔丝主体部和引出线的接插头部的直径，越可以减小熔丝配线的引出线宽度。通过把熔丝用引出线的宽度，形成为熔丝主体部的宽度下，可以减小对在进行熔丝熔断时应该断线的熔丝配线周围的影响。
另外，阻挡膜不限于Ta以及TaN这一对。例如，也可以使用Ti以及TiN、Nb以及NbN、W以及WN，或者Zr以及ZrN的各组合等构成阻挡膜。另外，由化合物构成的层，不限于氮化物，例如也可以用以上述各金属元素为主要成分的碳化物，或者硼化物等构成。即，根据熔丝配线的各自的形成材料，也可以从Iva族、Va族，或者VIa族金属和其化合物等中选择使用。进而，顶部阻挡膜，也可以设置在Al熔丝主体部之上。由此，可以大幅度降低在熔丝主体部中的品质劣化。
另外，在熔丝熔断中使用的光线，并不限于由上述的设定构成的激光束。例如，可以使用以下所示的各种光线。
Q-switch Nd YAG激光的基波(波长：1064nm)，Q-switch Nd YAG激光的第2高次谐波(波长：532nm)，同样的第3高次谐波(波长：355nm)，同样的第4高次谐波(波长：266nm)。或者，是KrF激态复合物激光(波长：248nm)，或者ArF激态复合物激光(波长：190nm)等。总之，是通过缩小熔断用光线的光束直径可以局部也照射光线，可以选择性地切断所希望的熔丝配线的光线就可以。
在本发明的半导体装置中，熔丝主体部比熔丝熔断容凹部的底部还小，并且长度被形成为超过熔丝熔断用激光束的直径，并被设置在位于和熔丝熔断用凹部的底部相对的区域的内侧。由此，即使如容易进行熔丝熔断那样形成膜厚度薄的熔丝配线上的残留膜，也几乎没有熔丝主体部露出的危险。另外，因为激光束容易照射到熔丝主体部上，并且激光束的能量难以跑到熔丝主体部的下方等，所以几乎不会对熔丝配线周围的绝缘膜等有损害。因而，是熔丝配线和其周边部的品质难以劣化的良好品质。进而，作为半导体装置整体品质良好。
另外，在本发明的半导体装置中，熔丝用引出线，被形成在熔丝主体部的更下层。或者熔丝用引出线，被形成为其宽度在熔丝主体部的宽度以下，并和熔丝主体部设置在同一层。由此，在进行熔丝熔断时，几乎没有损害与被断线的熔丝配线相邻的熔丝配线的危险。与此同时，具备可以提高配线图案的自由度的熔丝配线结构，使得可以把熔丝配线区域的大小、熔丝间距、还有熔丝配线的条数和密度等设定在与半导体装置内的各种电子电路的设计相适应的状态。因而，在可以抑制熔丝熔断带来的损害的危险的同时，可以不扩大熔丝配线区域，而增加熔丝配线的条数。因而，可以提高作为半导体装置整体的可靠性，及其生产成品率。

Claims (22)

1.一种半导体装置，其特征在于：
具备：基板、被设置在该基板上的熔丝配线、被设置覆盖该熔丝配线的绝缘膜；
上述熔丝配线中，作为电气切断上述熔丝配线的熔丝熔断的目标的熔丝主体部，其长度和宽度被形成为分别比在上述熔丝配线上层的上述绝缘膜上形成的熔丝熔断用凹部的底部的长度和宽度还小，且，其长度大于等于熔丝熔断用激光束的直径，并且该主体部设置在位于和上述熔丝熔断用凹部的底部内侧相对应的区域。
2.权利要求1所述的半导体装置，其特征在于：与上述熔丝主体部电气连接、和上述熔丝主体部一同构成上述熔丝配线的熔丝用引出线，被设置在上述熔丝主体部更下层。
3.权利要求1所述的半导体装置，其特征在于：与上述熔丝主体部电气连接、和上述熔丝主体部一同构成上述熔丝配线的熔丝用引出线，其宽度被形成得比上述熔丝主体部的宽度窄，并且被设置在和上述熔丝主体部相同的层上。
4.一种半导体装置，其特征在于：
具备：由设置在基板上的熔丝用引出线，以及设置在该引出线更上方、与上述引出线电气连接的熔丝主体部构成的熔丝配线；设置在上述基板上来覆盖上述熔丝配线、在上述熔丝主体部的上方形成有熔丝熔断用凹部的绝缘膜；
上述熔丝主体部，其长度被形成为大于等于熔丝熔断用激光束的直径，并且其纵长方向的两端部设置在位于上述凹部的底部的内侧区域。
5.一种半导体装置，其特征在于：
具备：由设置在基板上的熔丝用引出线，以及设置在与该引出线相同层上、与上述引出线电气连接的熔丝主体部构成的熔丝配线；设置在上述基板上来覆盖上述熔丝配线、在上述熔丝主体部的上方形成有熔丝熔断用凹部的绝缘膜；
上述熔丝主体部，其长度被形成为大于等于熔丝熔断用激光束的直径，并且，其纵长方向的两端部设置在位于上述凹部的底部的内侧区域的同时，上述引出线，其宽度被形成为小于等于上述熔丝主体部的宽度。
6.权利要求5所述的半导体装置，其特征在于：上述引出线，从上述熔丝主体部向和上述凹部的底部相对的区域的外侧延伸设置。
7.权利要求1～6中的任意一项所述的半导体装置，其特征在于：上述熔丝配线并行设置多条，相邻的熔丝配线的熔丝主体部，沿着和上述熔丝配线的纵长方向正交的方向相互错开配置。
8.权利要求7所述的半导体装置，其特征在于：上述熔丝配线的熔丝主体部中的至少2个上述熔丝主体部，沿着和上述熔丝配线的纵长方向正交的方向配置为大致直线形状。
9.权利要求1～6中的任意一项所述的半导体装置，其特征在于：上述熔丝配线多条并行设置，上述熔丝配线的熔丝主体部中至少2个上述熔丝主体部，沿着和上述熔丝配线的纵长方向配置为大致直线形状。
10.权利要求1～6中的任意一项所述的半导体装置，其特征在于：上述熔丝配线多条并行设置，上述熔丝配线的熔丝主体部，沿着上述熔丝配线的纵长方向以及和上述熔丝配线的纵长方向正交的方向这两个方向配置成行列状。
11.权利要求5或者6所述的半导体装置，其特征在于：上述熔丝配线多条并行设置，上述熔丝配线中至少2条上述熔丝配线接近形成，使得这些各引出线的至少一部分同时进入与熔丝熔断用的激光束的照射区域大小相同或比其小的范围，并且被设置位于上述熔丝熔断用凹部的底部的内侧区域。
12.权利要求11所述的半导体装置，其特征在于：上述熔丝主体部，经由和其一端部对应的上述各引出线，与被设置在和上述熔丝熔断用凹部的底部相对的区域外侧的电子电路电气连接。
13.权利要求1～6中的任意一项所述的半导体装置，其特征在于：上述熔丝配线，其长度和流过上述熔丝配线的电流密度的大小的积，被形成为在80.0μm·MA/cm2以下。
14.权利要求2或者4所述的半导体装置，其特征在于：上述熔丝主体部，在设置有上述引出线的层的上层内，和电气连接上述熔丝主体部和上述引出线的插头部一体地埋入设置。
15.权利要求2或者4所述的半导体装置，其特征在于：上述熔丝主体部，在设置有上述引出线的层的上层内，和电气连接上述熔丝主体部和上述引出线的插头部分开埋入设置。
16.权利要求2或者4所述的半导体装置，其特征在于：上述熔丝主体部，在设置有上述引出线的层的上层上，和电气连接上述熔丝主体部和上述引出线的插头部通过蚀刻加工一体地形成设置。
17.权利要求14所述的半导体装置，其特征在于：上述插头部的直径，被形成为小于等于上述熔丝主体部的宽度。
18.权利要求15所述的半导体装置，其特征在于：上述插头部的直径，被形成为小于等于上述熔丝主体部的宽度。
19.权利要求16所述的半导体装置，其特征在于：上述插头部的直径，被形成为小于等于上述熔丝主体部的宽度。
20.权利要求1～6中任意一项所述的半导体装置，其特征在于：上述熔丝配线，由Cu形成。
21.权利要求20所述的半导体装置，其特征在于：上述熔丝主体部，在其上设置有阻挡膜。
22.权利要求1～6中任意一项所述的半导体装置，其特征在于：上述熔丝配线，由Al或者Al合金形成。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050205965A1 (en) * 2004-03-18 2005-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a fuse including an aluminum layer
KR100586548B1 (ko) * 2004-06-22 2006-06-08 주식회사 하이닉스반도체 반도체 메모리소자의 퓨즈 및 리페어 방법
JP4284242B2 (ja) * 2004-06-29 2009-06-24 パナソニック株式会社 半導体装置およびその製造方法
US9117860B2 (en) * 2006-08-30 2015-08-25 Lam Research Corporation Controlled ambient system for interface engineering
JP2006351663A (ja) * 2005-06-14 2006-12-28 Oki Electric Ind Co Ltd 半導体記憶装置
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
SG174750A1 (en) * 2006-08-30 2011-10-28 Lam Res Corp Controlled ambient system for interface engineering
JP2009141266A (ja) 2007-12-10 2009-06-25 Nec Electronics Corp 半導体装置
US8921975B2 (en) 2012-06-05 2014-12-30 International Business Machines Corporation System and method for forming aluminum fuse for compatibility with copper BEOL interconnect scheme
JP6103593B2 (ja) * 2013-06-17 2017-03-29 ラピスセミコンダクタ株式会社 半導体装置及びテスト方法
CN104282659B (zh) * 2013-07-03 2018-05-01 中芯国际集成电路制造(上海)有限公司 测试结构及测试方法、对应的晶圆、熔丝的激光切割方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775442A (en) 1980-10-29 1982-05-12 Toshiba Corp Semiconductor device
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
US5025300A (en) * 1989-06-30 1991-06-18 At&T Bell Laboratories Integrated circuits having improved fusible links
EP0762498A3 (en) * 1995-08-28 1998-06-24 International Business Machines Corporation Fuse window with controlled fuse oxide thickness
US5760674A (en) * 1995-11-28 1998-06-02 International Business Machines Corporation Fusible links with improved interconnect structure
US5652175A (en) * 1996-07-19 1997-07-29 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a fuse structure
JP3415387B2 (ja) 1997-02-18 2003-06-09 株式会社東芝 半導体装置およびその製造方法
JP3667507B2 (ja) * 1997-10-27 2005-07-06 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US6061264A (en) * 1998-07-17 2000-05-09 Lsi Logic Corporation Self-aligned fuse structure and method with anti-reflective coating
US6242789B1 (en) 1999-02-23 2001-06-05 Infineon Technologies North America Corp. Vertical fuse and method of fabrication
JP2000269342A (ja) 1999-03-12 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路および半導体集積回路の製造方法
JP3648399B2 (ja) * 1999-03-18 2005-05-18 株式会社東芝 半導体装置
US6294474B1 (en) * 1999-10-25 2001-09-25 Vanguard International Semiconductor Corporation Process for controlling oxide thickness over a fusible link using transient etch stops
JP2002269342A (ja) 2001-03-07 2002-09-20 Financial Engineering Group Inc 株式取引コストの推定方法

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