DE102017127530A1 - Verbindungsstruktur und Verfahren - Google Patents

Verbindungsstruktur und Verfahren Download PDF

Info

Publication number
DE102017127530A1
DE102017127530A1 DE102017127530.4A DE102017127530A DE102017127530A1 DE 102017127530 A1 DE102017127530 A1 DE 102017127530A1 DE 102017127530 A DE102017127530 A DE 102017127530A DE 102017127530 A1 DE102017127530 A1 DE 102017127530A1
Authority
DE
Germany
Prior art keywords
dielectric layer
layer
over
dielectric
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017127530.4A
Other languages
English (en)
Inventor
Chun-Te HO
Ming-Chung Liang
Chien-Chih Chiu
Chien-Han Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017127530A1 publication Critical patent/DE102017127530A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Ausführungsform umfasst ein Verfahren mit den folgenden Schritten: Herstellen einer ersten leitfähigen Leitung über einem Substrat; Abscheiden einer ersten dielektrischen Schicht über der ersten leitfähigen Leitung; Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht ein anderes dielektrisches Material als die erste dielektrische Schicht aufweist; Strukturieren einer Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht, wobei die erste dielektrische Schicht unter Verwendung von ersten Ätzprozessparametern strukturiert wird und die zweite dielektrische Schicht unter Verwendung der ersten Ätzprozessparameter strukturiert wird; Strukturieren einer Grabenöffnung in der zweiten dielektrischen Schicht; Abscheiden einer Diffusionssperrschicht über einer Unterseite und entlang Seitenwänden der Durchkontaktierungsöffnung sowie über einer Unterseite und entlang Seitenwänden der Grabenöffnung; und Füllen der Durchkontaktierungsöffnung und der Grabenöffnung mit einem leitfähigen Material.

Description

  • Hintergrund
  • Bei dem derzeitigen Prozess der Verkleinerung von Halbleiter-Bauelementen werden dielektrische Low-k-Materialien als Zwischenmetall- und/oder Zwischenschicht-Dielektrikum zwischen leitfähigen Verbindungen gewünscht, um die resistiv-kapazitive (RC) Verzögerung bei der Signalausbreitung auf Grund von kapazitiven Effekten zu verringern. Je niedriger die Dielektrizitätskonstante des Dielektrikums ist, umso niedriger sind die parasitäre Kapazität von benachbarten leitfähigen Leitungen und die RC-Verzögerung des integrierten Schaltkreises (IC).
  • Die Materialien, die zurzeit als dielektrische Low-k-Materialien in Betracht gezogen oder verwendet werden, sind jedoch nicht ideal. Insbesondere können beim Auswählen eines Materials auf Grund seiner Dielektrizitätskonstante (k-Wert) und insbesondere auf Grund seines niedrigen k-Werts andere Eigenschaften, wie etwa die Härte des Materials oder seine Festigkeit, für die Verwendung in einem Halbleiter-Herstellungsprozess nicht ideal sein. Daher werden Verbesserungen bei Prozessen gewünscht, in denen dielektrische Low-k-Materialien zum Einsatz kommen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 14 zeigen Schnittansichten von Zwischenstufen bei der Herstellung von Verbindungsstrukturen für integrierte Schaltkreise, gemäß einigen Ausführungsformen.
    • Die 15 bis 27 zeigen Schnittansichten von Zwischenstufen bei der Herstellung von Verbindungsstrukturen für integrierte Schaltkreise, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden eine Verbindungsstruktur und ein Verfahren gemäß einigen Ausführungsformen zur Verfügung gestellt. Insbesondere wird eine Verbindungsstruktur hergestellt, die eine Zwischenschicht zwischen einem Zwischenmetalldielektrikum (IMD) und einer Ätzstoppschicht unter dem IMD hat. Die Zwischenschicht hat einen anderen k-Wert als das IMD und hat für das gleiche Ätzverfahren eine andere Ätzrate als das IMD. Auf Grund der unterschiedlichen Ätzraten hat eine Durchkontaktierung, die hergestellt wird, mehr vertikale Seitenwände in der Zwischenschicht als in dem IMD. Das vertikale Gesamtprofil der Durchkontaktierung wird verbessert, wodurch der Abstand zwischen der Durchkontaktierung und benachbarten leitfähigen Leitungen vergrößert wird. Durch Vergrößern des Abstands zwischen der Durchkontaktierung und benachbarten leitfähigen Leitungen können Leckströme in der Verbindungsstruktur verringert werden und Durchbruchspannungen der Verbindungsstruktur können erhöht werden.
  • Die 1 bis 14 zeigen Schnittansichten von Zwischenstufen bei der Herstellung von Verbindungsstrukturen für integrierte Schaltkreise, gemäß einigen Ausführungsformen. Die 1 bis 14 zeigen die Herstellung von Verbindungsstrukturen mit einem Dual-Damascene-Prozess. Die 1 bis 14 zeigen Ausführungsformen, bei denen eine Durchkontaktierungsöffnung vor einer Grabenöffnung hergestellt wird, was als ein Durchkontaktierung-zuerst-Prozess bezeichnet werden kann. Die 1 bis 14 zeigen zwar die Herstellung nur einer Durchkontaktierung und nur eines leitfähigen Grabens, aber es dürfte klar sein, dass zahlreiche Durchkontaktierungen und leitfähige Gräben in den dargestellten Schritten gleichzeitig hergestellt werden können.
  • 1 zeigt einen Wafer 100, der ein Substrat 102 und Strukturelemente aufweist, die über dem Substrat 102 hergestellt sind. Das Substrat 102 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI)-Substrat oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht kann auf einem Substrat vorgesehen sein, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Bei einigen Ausführungsformen wird der Wafer 100 zum Herstellen eines Bauelement-Dies verwendet. Bei diesen Ausführungsformen werden integrierte Schaltkreiselemente auf der Oberseite des Substrats 102 hergestellt. Beispielhafte Schaltkreiselemente sind CMOS-Transistoren (CMOS: komplementärer Metall-Oxid-Halbleiter), Widerstände, Kondensatoren, Dioden oder dergleichen. Die Einzelheiten der integrierten Schaltkreiselemente werden hier nicht erläutert. Bei einigen Ausführungsformen wird der Wafer 100 zum Herstellen von Interposern verwendet. Bei diesen Ausführungsformen werden keine aktiven Bauelemente, wie etwa Transistoren oder Dioden, auf dem Substrat 102 hergestellt. Es können passive Bauelemente, wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen, in dem Wafer 100 hergestellt werden (oder auch nicht). Das Substrat 102 kann bei den Ausführungsformen, bei denen der Wafer 100 ein Interposer ist, auch ein dielektrisches Substrat sein. Außerdem können Durchkontaktierungen (nicht dargestellt) so hergestellt werden, dass sie durch das Substrat 102 hindurchgehen, um Komponenten auf gegenüberliegenden Seiten des Substrats 102 miteinander zu verbinden.
  • In 1 wird ein Zwischenschicht-Dielektrikum (ILD) 104 über dem Substrat 102 hergestellt. Bei Ausführungsformen, bei denen integrierte Schaltkreiselemente auf dem Substrat 102 hergestellt sind, füllt das ILD 104 den Zwischenraum zwischen den Gate-Stapeln der Transistoren (nicht dargestellt) der integrierten Schaltkreiselemente. Das ILD 104 kann aus Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Tetraethylorthosilicat (TEOS) oder dergleichen bestehen. Das ILD 104 kann eine Schicht sein, die aus einem dielektrischen Low-k-Material mit einem k-Wert besteht, der kleiner als etwa 3,0 ist. Bei einigen Ausführungsformen wird das ILD 104 durch Schleuderbeschichtung oder dergleichen hergestellt. Bei einigen Ausführungsformen wird das ILD 104 mit einem Abscheidungsverfahren hergestellt, wie etwa plasmaunterstützte chemische Aufdampfung (PECVD), fließfähige chemische Aufdampfung (FCVD), chemische Aufdampfung bei Tiefdruck (LPCVD) oder dergleichen.
  • Weiterhin werden in 1 Kontaktstifte 106 in dem ILD 104 hergestellt. Die Kontaktstifte 106 werden mit den integrierten Schaltkreiselementen des Substrats 102 elektrisch verbunden. Zum Beispiel können die Kontaktstifte 106 Gate-Kontaktstifte, die mit Gate-Elektroden von Transistoren (nicht dargestellt) der integrierten Schaltkreiselemente verbunden werden, und/oder Source-/Drain-Kontaktstifte sein, die mit Source-/Drain-Bereichen der Transistoren elektrisch verbunden werden. Durch das ILD 104 werden Öffnungen für die Kontaktstifte 106 hergestellt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren hergestellt werden. Eine Deckschicht, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, kann in den Öffnungen hergestellt werden, und ein leitfähiges Material kann über der Deckschicht in den Öffnungen abgeschieden werden. Die Deckschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Cobalt, Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kupfer, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein Schleifprozess, eine chemisch-mechanische Polierung (CMP) oder dergleichen, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ILD 104 zu entfernen. Das verbliebene Deckschicht- und leitfähige Material bildet die Kontaktstifte 106 in den Öffnungen.
  • In 2 wird (gegebenenfalls) eine Ätzstoppschicht 108 über den integrierten Schaltkreiselementen des Substrats 102, dem ILD 104 und den Kontaktstiften 106 hergestellt. Die Ätzstoppschicht 108 kann aus Siliziumcarbid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Die Ätzstoppschicht 108 kann durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), einen Aufschleuderdielektrikum-Prozess oder dergleichen oder eine Kombination davon hergestellt werden.
  • Weiterhin wird in 2 ein IMD 110 über der Ätzstoppschicht 108 hergestellt. Das IMD 110 kann eine Schicht sein, die aus einem dielektrischen Low-k-Material mit einem k-Wert besteht, der niedriger als etwa 3,0 ist. Das IMD 110 kann eine Schicht sein, die aus einem dielektrischen Extra-Low-k(ELK)-Material mit einem k-Wert besteht, der kleiner als 2,5 ist. Bei einigen Ausführungsformen kann das IMD 110 aus Black Diamond (eingetragenes Warenzeichen der Fa. Applied Materials), einem sauerstoffhaltigen und/oder kohlenstoffhaltigen dielektrischen Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen bestehen. Das Material der Ätzstoppschicht 108 hat eine hohe Ätzselektivität für das IMD 110, und daher kann die Ätzstoppschicht 108 zum Stoppen der Ätzung des IMD 110 in nachfolgenden Bearbeitungsschritten verwendet werden.
  • Bei einigen Ausführungsformen besteht das IMD 110 aus einem porösen Material, wie etwa SiOCN, SiCN, SiOC, SiOCH oder dergleichen, und es kann dadurch hergestellt werden, dass zunächst eine Vorläuferschicht über der Ätzstoppschicht 108 hergestellt wird. Die Vorläuferschicht kann ein Matrixmaterial und ein Porogen aufweisen, das das Matrixmaterial durchsetzt, oder sie kann alternativ das Matrixmaterial ohne das Porogen aufweisen. Bei einer Ausführungsform kann die Vorläuferschicht z. B. durch gleichzeitiges Abscheiden der Matrix und des Porogens mit einem Verfahren wie plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt werden, sodass eine Vorläuferschicht entsteht, bei der das Matrixmaterial und das Porogen vermischt sind. Wie jedoch ein Durchschnittsfachmann erkennen dürfte, ist die gleichzeitige Abscheidung mit einem simultanen PECVD-Prozess nicht das einzige Verfahren, das zum Herstellen der Vorläuferschicht verwendet werden kann. Es kann auch ein anderes geeignetes Verfahren verwendet werden, wie etwa Vormischen des Matrixmaterials und des Porogen-Materials als eine Flüssigkeit und anschließendes Aufschleudern des Gemisches auf die Ätzstoppschicht 108.
  • Das Matrixmaterial, oder das dielektrische Grundmaterial, kann mit einem Verfahren wie PECVD abgeschieden werden, aber alternativ kann jedes geeignete Verfahren zum Einsatz kommen, wie etwa CVD, PVD oder auch Schleuderbeschichtung. Für den PECVD-Prozess können Vorläufer wie Diethoxymethylsilan (DEMS) verwendet werden, aber alternativ können auch andere Vorläufer verwendet werden, wie etwa Silane, Alkylsilane (z. B. Trimethylsilan und Tetramethylsilan), Alkoxysilane [z. B. Methyltriethoxysilan (MTEOS), Methyltrimethoxysilan (MTMOS), Methyldimethoxysilan (MDMOS), Trimethylmethoxysilan (TMMOS) und Dimethyldimethoxysilan (DMDMOS)], lineare Siloxane und cyclische Siloxane [z. B. Octamethylcyclotetrasiloxan (OMCTS) und Tetramethylcyclotetrasiloxan (TMCTS)], Kombinationen davon oder dergleichen. Wie jedoch ein Durchschnittsfachmann erkennen dürfte, sind die hier genannten Materialien und Verfahren nur erläuternd und sie sollen die Ausführungsformen nicht beschränken, da alternativ andere geeignete Matrixvorläufer verwendet werden können.
  • Das Porogen kann ein Molekül sein, das aus dem Matrixmaterial entfernt werden kann, wenn das Matrixmaterial ausgehärtet ist, um Poren in der Matrix zu erzeugen und dadurch den Gesamtwert der Dielektrizitätskonstante des IMD 110 zu verringern. Das Porogen kann ein Material sein, das so groß ist, dass die Poren erzeugt werden können, aber das dabei auch so klein bleibt, dass die einzelnen Poren durch ihre Größe das Matrixmaterial nicht übermäßig verdrängen. Daher kann das Porogen ein organisches Molekül sein, wie etwa α-Terpinen (ATRP) (1-Isopropyl-4-methyl-1,3-cyclohexadien) oder Cyclooctan (in Bootform) oder i,2-Bis(triethoxysilyl)ethan-Silizium.
  • Nachdem die Vorläuferschicht, bei der das Porogen in dem Matrixmaterial verteilt ist, hergestellt worden ist, wird das Porogen aus dem Matrixmaterial entfernt, um die Poren in dem Matrixmaterial zu erzeugen. Bei einer Ausführungsform wird das Entfernen des Porogens mit einem Glühprozess durchgeführt, der das Porogen-Material zersetzen und verdampfen kann, sodass das Porogen-Material in das Matrixmaterial eindiffundieren kann und wieder daraus entweichen kann, sodass ein strukturell intaktes poröses dielektrisches Material als das IMD 110 zurückbleibt. Zum Beispiel kann eine Glühung in dem Bereich von etwa 200 °C bis etwa 500 °C, z. B. bei etwa 400 °C, für etwa 10 s bis etwa 600 s, z. B. etwa 200 s, durchgeführt werden. Alternativ können andere geeignete Verfahren zum Entfernen des Porogens verwendet werden, wie etwa Bestrahlen des Porogens mit UV-Strahlung, um das Porogen zu zersetzen, oder Verwenden von Mikrowellen zum Zersetzen des Porogens.
  • In 3 werden leitfähige Leitungen 112 in dem IMD 110 hergestellt. Bei einigen Ausführungsformen weisen die leitfähigen Leitungen 112 Diffusionssperrschichten 114 und ein leitfähiges Material 116 über den Diffusionssperrschichten 114 auf. In dem IMD 110 werden Öffnungen z. B. mit einem Ätzprozess hergestellt, wobei die Ätzstoppschicht 108 zum Stoppen des Ätzprozesses verwendet werden kann. Dann können Teile der Ätzstoppschicht 108 in den Öffnungen mit einem anderen Ätzprozess entfernt werden. Die Diffusionssperrschichten 114 können aus TaN, Ta, TiN, Ti, CoW oder dergleichen bestehen und können in den Öffnungen mit einem Abscheidungsverfahren wie ALD oder dergleichen hergestellt werden. Das leitfähige Material 116 kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen umfassen und kann über den Diffusionssperrschichten 114 in den Öffnungen durch elektrochemische Plattierung, CVD, ALD, PVD oder dergleichen oder eine Kombination davon abgeschieden werden. Bei einer Ausführungsform ist das leitfähige Material 116 Kupfer, und die Diffusionssperrschichten 114 sind dünne Sperrschichten, die das Eindiffundieren des Kupfers in das IMD 110 verhindern. Nach der Abscheidung der Diffusionssperrschichten 114 und des leitfähigen Materials 116 können überschüssige Teile der Diffusionssperrschichten 114 und des leitfähigen Materials 116 von der Vorderseite des Wafers 100 zum Beispiel mit einem Planarisierungsprozess, wie etwa CMP, entfernt werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung können Metallkappen (nicht dargestellt) über den leitfähigen Leitungen 112 hergestellt werden. Die Metallkappen können in der gesamten Beschreibung ebenfalls als Teile der leitfähigen Leitungen 112 angesehen werden. Bei einigen Ausführungsformen können die Metallkappen aus Cobalt (Co), CoWP, CoB, Wolfram (W), Tantal (Ta), Nickel (Ni), Molybdän (Mo), Titan (Ti), Eisen (Fe) oder Legierungen davon bestehen. Die Metallkappen können selektiv durch elektrochemische Plattierung (ECP) oder stromlose Plattierung hergestellt werden, während der Wafer 100 in ein Galvanisierbad getaucht wird. Bei alternativen Ausführungsformen werden die Metallkappen durch Schutzabscheidung auf den leitfähigen Leitungen 112 und dem IMD 110 hergestellt, und anschließend wird ein Ätzprozess zum Entfernen von unerwünschten Teilen durchgeführt.
  • Obwohl die leitfähigen Leitungen 112 als in einer unteren Metallschicht hergestellt dargestellt sind, die die Metallschicht direkt über den Kontaktstiften 106 ist, dürfte klar sein, dass die leitfähigen Leitungen 112 auch Metallleitungen in einer anderen Schicht darstellen können, die sich über der unteren Metallschicht befindet. Bei diesen Ausführungsformen kann es jede Anzahl von Schichten geben, die dielektrische Schichten, Durchkontaktierungen, Leitungen usw. umfassen können.
  • In 4 wird ein Schichtstapel über dem IMD 110 und den leitfähigen Leitungen 112 hergestellt. Bei einigen Ausführungsformen wird der Schichtstapel zum Herstellen von metallischen Durchkontaktierungen und Leitungen verwendet, die mit den leitfähigen Leitungen 112, den Kontaktstiften 106 und dem Substrat 102 elektrisch verbunden werden. Der Schichtstapel umfasst eine Ätzstoppschicht 118, eine Zwischenschicht 120, ein IMD 122, eine Pufferschicht 124 und eine Maskenschicht 126.
  • Die Ätzstoppschicht 118 ist in Kontakt mit dem IMD 110 und den leitfähigen Leitungen 112. Die Ätzstoppschicht 118 kann aus einem Material bestehen, das aus den gleichen in Frage kommenden Materialien wie für die Ätzstoppschicht 108 gewählt ist, und sie kann mit einem Verfahren hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Verfahren wie für die Herstellung der Ätzstoppschicht 108 gewählt wird. Die Ätzstoppschichten 108 und 118 können aus dem gleichen Material bestehen oder können unterschiedliche Materialien aufweisen. Die Ätzstoppschicht 118 kann so hergestellt werden, dass sie eine Dicke von etwa 10 Å bis etwa 50 Å, z. B. etwa 30 Å, hat.
  • Die Zwischenschicht 120 wird aus einem dielektrischen Material über der Ätzstoppschicht 118 hergestellt. Bei einigen Ausführungsformen besteht die Zwischenschicht 120 aus einem Oxid, wie etwa Siliziumoxid, dotiertem Siliziumoxid oder dergleichen. Bei Ausführungsformen, bei denen die Zwischenschicht 120 dotiertes Siliziumoxid ist, kann sie mit C, H, N oder dergleichen oder einer Kombination davon dotiert sein. Bei diesen Ausführungsformen kann die Zwischenschicht 120 so dotiert werden, dass sie eine Dotandenkonzentration von etwa 1016 cm-3 bis etwa 1018 cm-3 hat. Die Zwischenschicht 120 kann durch CVD, PVD, ALD, einen Aufschleuderdielektrikum-Prozess oder dergleichen oder eine Kombination davon hergestellt werden. Bei Ausführungsformen, bei denen die Zwischenschicht 120 dotiert wird, kann sie während der Herstellung in situ dotiert werden (ohne das Vakuum zu unterbrechen), oder sie kann nach der Herstellung dotiert werden. Die Zwischenschicht 120 kann mit einer Dicke von etwa 10 Å bis etwa 300 Å hergestellt werden. Die Zwischenschicht 120 kann ein Material sein, das von dem der Ätzstoppschicht 118 verschieden ist. Bei einer Ausführungsform besteht die Ätzstoppschicht 118 aus Siliziumnitrid oder Siliziumoxidnitrid, und die Zwischenschicht 120 besteht aus Siliziumoxid, das im Wesentlichen frei von Nitriden ist.
  • Das IMD 122 ist über der Zwischenschicht 120 angeordnet. Das IMD 122 kann aus einem Material bestehen, das aus den gleichen in Frage kommenden Materialien wie für das IMD 110 besteht, und es kann mit einem Verfahren hergestellt, das aus der gleichen Gruppe von in Frage kommenden Verfahren wie für die Herstellung des IMD 110 gewählt wird. Die IMDs 110 und 122 können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen.
  • Bei verschiedenen Ausführungsformen bestehen die Ätzstoppschicht 118, die Zwischenschicht 120 und das IMD 122 jeweils aus einem anderen Material. Insbesondere haben die Ätzstoppschicht 118, die Zwischenschicht 120 und das IMD 122 jeweils eine andere relative Permittivität. Der k-Wert der Ätzstoppschicht 118 ist größer als der k-Wert der Zwischenschicht 120, der wiederum größer als der k-Wert des IMD 122 ist. Bei einer Ausführungsform hat die Ätzstoppschicht 118 einen k-Wert von etwa 9 bis etwa 10; die Zwischenschicht 120 hat einen k-Wert, der ungefähr halb so groß wie der der Ätzstoppschicht 118 ist, zum Beispiel etwa 3 bis etwa 8, z. B. etwa 5; und das IMD 122 hat einen k-Wert, der ungefähr halb so groß wie der der Zwischenschicht 120 ist, z. B. etwa 2 bis etwa 4.
  • In einem Prozess zum Ätzen des IMD 122 hat das Material der Ätzstoppschicht 118 bei dem gleichen Ätzverfahren eine hohe Ätzselektivität für die Zwischenschicht 120, und das Material des IMD 122 hat bei dem gleichen Ätzverfahren eine hohe Ätzselektivität für die Zwischenschicht 120. Bei einer Ausführungsform ist die Ätzrate für das IMD 122 bei dem gleichen Ätzverfahren etwa 2- bis 3mal so groß wie die Ätzrate für die Zwischenschicht 120. Durch die Differenz der Ätzselektivitäten können Durchkontaktierungen in der Zwischenschicht 120 so hergestellt werden, dass sie ein stärker vertikales Profil haben.
  • Bei einigen Ausführungsformen kann die Ätzstoppschicht 118 die einzige Ätzstoppschicht sein, die sich unter dem IMD 122 befindet. Mit anderen Worten, es können keine weiteren dazwischen befindlichen Ätzstoppschichten (außer der Ätzstoppschicht 118) zwischen dem IMD 122 und den leitfähigen Leitungen 112 hergestellt sein.
  • Die Pufferschicht 124 wird über dem IMD 122 hergestellt, und die Maskenschicht 126 wird über der Pufferschicht 124 hergestellt. Die Pufferschicht 124 kann aus einem Dielektrikum, wie etwa Siliziumoxid, durch CVD, PVD, ALD, einen Aufschleuderdielektrikum-Prozess oder dergleichen hergestellt werden. Die Maskenschicht 126 kann aus einem Material bestehen, das ein Metall aufweist, wie etwa Titannidrid, Titan, Tantalnitrid, Tantal oder dergleichen, und sie kann durch PVD, Hochfrequenz-PVD (RFPVD), Atomlagenabscheidung (ALD) oder dergleichen hergestellt werden. In nachfolgenden Bearbeitungsschritten wird eine Struktur auf der Maskenschicht 126 hergestellt. Die Maskenschicht 126 wird dann als eine Ätzmaske verwendet, wobei die Struktur der Maskenschicht 126 zum Ätzen des IMD 122 verwendet wird. Die Pufferschicht 124 ermöglicht eine Spannungsreduzierung zwischen dem IMD 122 und der Maskenschicht 126.
  • In 5 werden Durchkontaktierungsöffnungen 128 in der Maskenschicht 126 hergestellt. Die Herstellung der Durchkontaktierungsöffnungen 128 kann das Durchführen eines fotolithografischen Prozesses zum Ätzen der Maskenschicht 126 umfassen, um erste Durchkontaktierungsöffnungen herzustellen. Der fotolithografische Prozess kann Folgendes umfassen: Herstellen eines Fotoresists über der Maskenschicht 126; Strukturieren des Fotoresists mit Öffnungen, die den Durchkontaktierungsöffnungen 128 entsprechen; Führen der Durchkontaktierungsöffnungen 128 durch die Maskenschicht 126; und anschließend Entfernen des Fotoresists.
  • In 6 werden die Durchkontaktierungsöffnungen 128 durch die Pufferschicht 124 und das IMD 122 geführt. Die Durchkontaktierungsöffnungen 128 können mit geeigneten Ätzverfahren hergestellt werden. Bei einer Ausführungsform werden die Durchkontaktierungsöffnungen 128 mit einem anisotropen Trockenätzprozess hergestellt. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess sein, für den ein Reaktionsgas verwendet wird, das das IMD 122 selektiv ätzt, ohne die Maskenschicht 126 erheblich zu ätzen. Zum Beispiel kann der Ätzprozess das Herstellen einer reaktiven Spezies aus einem Ätzgas unter Verwendung eines Plasmas umfassen. Bei einigen Ausführungsformen kann das Plasma ein entferntes Plasma sein. Das Ätzgas kann eine Fluorkohlenstoff-Chemikalie, wie etwa C4F6/CF4/C5F und NF3/O2/N2/Ar/H3/H2, oder dergleichen oder eine Kombination davon aufweisen. Bei einer Ausführungsform wird für das Ätzmittel eine Fluorkohlenstoff-Chemikalie mit O2 oder Ar als Trägergas verwendet. Die Seitenwände der Durchkontaktierungsöffnungen 128 in dem IMD 122 bilden Winkel θ1 mit einer Ebene, die parallel zu der Hauptfläche des Substrats 102 ist. Der Winkel θ1 kann klein sein. Bei einer Ausführungsform beträgt der Winkel θ1 etwa 45° bis etwa 50°.
  • In 7 werden die Durchkontaktierungsöffnungen 128 mit einem geeigneten Ätzverfahren durch die Zwischenschicht 120 geführt. Bei verschiedenen Ausführungsformen werden für den Ätzprozess, der zum Führen der Durchkontaktierungsöffnungen 128 durch die Zwischenschicht 120 verwendet wird, die gleichen Ätzprozessparameter (z. B. die gleichen Ätzmittel) wie für den Ätzprozess genutzt, der zum Ätzen des IMD 122 verwendet wird. Bei einer Ausführungsform wird der Ätzprozess, der zum Ätzen des IMD 122 verwendet wird, fortgesetzt, um die Durchkontaktierungsöffnungen 128 durch die Zwischenschicht 120 zu führen. Der Ätzprozess wird so lange durchgeführt, bis die Durchkontaktierungsöffnungen 128 die Ätzstoppschicht 118 freilegen. Auf Grund der Ätzselektivität zwischen der Zwischenschicht 120 und dem IMD 122 wird bei dem Ätzprozess die Zwischenschicht 120 mit einer niedrigeren Rate als das IMD 122 geätzt.
  • Das Material des IMD 122 (z. B. ein dielektrisches ELK-Material) kann so geätzt werden, dass Seitenwände mit einer graduellen Neigung entstehen. Wegen der niedrigeren Ätzrate für die Zwischenschicht 120 kann das Material der Zwischenschicht 120 so geätzt werden, dass Seitenwände mit einer stärkeren Neigung als der des IMD 122 entstehen. Die Seitenwände der Durchkontaktierungsöffnungen 128 in der Zwischenschicht 120 bilden Winkel θ2 mit einer Ebene, die parallel zu der Hauptfläche des Substrats 102 ist. Bei einer Ausführungsform ist der Winkel θ2 größer als der Winkel θ1, und er beträgt z. B. etwa 70° bis etwa 80°. Dadurch nimmt die Breite der Durchkontaktierungsöffnungen 128 ab, wenn sie von der Oberseite des IMD 122 zu dem Substrat 102 verlaufen, und die Rate der Änderung der Breite nimmt ab, wenn sie zu dem Substrat 102 verlaufen.
  • Die Zwischenschicht 120 kann mit einer ausreichenden Dicke (z. B. etwa 10 Å bis etwa 300 Å) hergestellt werden, sodass eine Mehrheit der Durchkontaktierungen von der Zwischenschicht 120 umschlossen wird. Daher kann eine Mehrheit der Seitenwände der hergestellten Durchkontaktierungen Seitenwände umfassen, die mit dem Winkel θ2 geneigt sind. Durchkontaktierungen, die in den Durchkontaktierungsöffnungen 128 hergestellt werden, können daher ein stärker vertikales Profil haben. Durch das stärker vertikale Profil der Durchkontaktierungen kann die Bauelement-Zuverlässigkeit erhöht werden, da die Bauelement-Abstände weiter abnehmen.
  • In 8 wird ein Fotoresist über dem Substrat 102 hergestellt. Das Fotoresist kann ein dreischichtiges Fotoresist sein, das eine untere Schicht 130 in den Durchkontaktierungsöffnungen 128 und über der Maskenschicht 126; eine mittlere Schicht 132 über der unteren Schicht 130; und eine obere Schicht 134 über der mittleren Schicht 132 aufweist. Die untere Schicht 130 und die obere Schicht 134 können aus Fotoresists bestehen, die organische Materialien aufweisen. Die untere Schicht 130 kann ein unterer Antireflexbelag (BARC) sein. Die mittlere Schicht 132 kann aus einem anorganischen Material bestehen oder ein anorganisches Material aufweisen, das ein Nitrid (wie etwa Siliziumnitrid), ein Oxidnitrid (wie etwa Siliziumoxidnitrid), ein Oxid (wie etwa Siliziumoxid) oder dergleichen sein kann. Die obere Schicht 134 ist ein lichtempfindliches Material. Die mittlere Schicht 132 hat eine hohe Ätzselektivität für die obere Schicht 134 und die untere Schicht 130. Daher wird die obere Schicht 134 als eine Ätzmaske zum Strukturieren der mittleren Schicht 132 verwendet, und die mittlere Schicht 132 wird als eine Ätzmaske zum Strukturieren der unteren Schicht 130 verwendet. Bei einigen Ausführungsformen kann das Fotoresist, das über dem Substrat 102 hergestellt wird, eine andere Art von Fotoresist sein, wie etwa ein einschichtiges Fotoresist, ein zweischichtiges Fotoresist oder dergleichen.
  • Die obere Schicht 134 wird mit einem geeigneten fotolithografischen Verfahren strukturiert, um darin Grabenöffnungen 136 herzustellen. Als ein Beispiel für die Strukturierung der oberen Schicht 134 kann eine Fotomaske (nicht dargestellt) über der oberen Schicht 134 platziert werden, die dann mit einem Strahlungsstrahl belichtet wird, der ein UV-Laser oder ein Excimerlaser ist, wie etwa ein 248-nm-Strahl von einem Kryptonfluorid(KrF)-Excimerlaser, einem 193-nm-Strahl von einem Argonfluorid(ArF)-Excimerlaser oder einem 157-nm-Strahl von einem F2-Excimerlaser. Die Belichtung der oberen Fotoresistschicht kann mit einer Immersionslithografie-Anlage durchgeführt werden, um die Auflösung zu erhöhen und den erzielbaren Mindestabstand zu verringern. Zum Härten der oberen Schicht 134 kann eine Trocknung oder Härtung durchgeführt werden, und ein Entwickler kann zum Entfernen entweder der belichteten oder der unbelichteten Teile der oberen Schicht 134 verwendet werden, je nachdem, ob ein positives oder ein negatives Resist verwendet wird.
  • In 9 wird die Struktur der oberen Schicht 134 mit einem geeigneten Ätzverfahren auf die mittlere Schicht 132 übertragen. Bei einigen Ausführungsformen kann die mittlere Schicht 132 getrimmt werden, um die Größe der Grabenöffnungen 136 in der mittleren Schicht 132 zu vergrößern. Nach dem Trimmen wird ein geeigneter Ätzprozess durchgeführt, um die Struktur der mittleren Schicht 132 auf die untere Schicht 130 zu übertragen, sodass die Grabenöffnungen 136 durch die untere Schicht 130 geführt werden.
  • Die Struktur der unteren Schicht 130 wird dann mit einem geeigneten Ätzverfahren auf die Maskenschicht 126 übertragen. Bei einer Ausführungsform wird der Ätzprozess, der zum Ätzen der unteren Schicht 130 verwendet wird, fortgesetzt, um die Maskenschicht 126 zu ätzen. Während des Ätzprozesses können die obere Schicht 134, die mittlere Schicht 132 und die untere Schicht 130 aufgezehrt werden. Bei einigen Ausführungsformen kann ein Ablösungsprozess durchgeführt werden, um den verbliebenen Rest der unteren Schicht 130 zu entfernen.
  • In 10 werden die Grabenöffnungen 136 durch die Pufferschicht 124 und teilweise durch das IMD 122 geführt. Die Grabenöffnungen 136 können mit einem geeigneten Ätzverfahren hergestellt werden, wie etwa durch anisotropes Ätzen. Bei einer Ausführungsform kann der Ätzprozess, der zum Strukturieren der Maskenschicht 126 verwendet wird, fortgesetzt werden, um die Pufferschicht 124 und das IMD 122 zu ätzen. Bei einer Ausführungsform kann der Ätzprozess ein gesonderter Ätzprozess sein. Bei einer Ausführungsform kann der Ätzprozess, der zum Strukturieren der Maskenschicht 126 verwendet wird, dem Ätzprozess ähnlich sein, der zum Herstellen der Durchkontaktierungsöffnungen 128 in der Zwischenschicht 120 und dem IMD 122 verwendet wird (z. B. können die gleichen Ätzmittel und/oder weiteren Ätzprozessparameter verwendet werden). Die Grabenöffnungen 136 werden so geführt, dass sie von der Oberseite des IMD 122 bis zu einem Zwischenniveau zwischen der Oberseite und der Unterseite des IMD 122 reichen. Das Herstellen der Grabenöffnungen 136 bis zu dieser Tiefe kann unter Verwendung eines Zeitmodus erfolgen und kann beendet werden, wenn das Ätzen für eine festgelegte Dauer durchgeführt worden ist. Es werden auch andere Ätz- und Endpunkt-Detektionsverfahren in Betracht gezogen.
  • In 11 werden Teile der Ätzstoppschicht 118 in den Durchkontaktierungsöffnungen 128 entfernt, um die darunter befindlichen leitfähigen Target-Leitungen 112 und (gegebenenfalls) zugehörige Metallkappen freizulegen. Die Ätzstoppschicht 118 kann mit einer anisotropen Nass- oder Trockenätzung entfernt werden, die für das Material der Ätzstoppschicht 118 selektiv ist. Zum Beispiel kann die Ätzstoppschicht 118 mit einer anisotropen Nassätzung entfernt werden, für die Ätzmittel-Reaktanten wie H2O2 verwendet werden. Der Ätzprozess, der zum Entfernen der Ätzstoppschicht 118 verwendet wird, kann von den Ätzprozessen verschieden sein, die zum Herstellen der Durchkontaktierungsöffnungen 128 und der Grabenöffnungen 136 verwendet werden (z. B. können andere Ätzmittel und/oder andere Ätzprozessparameter verwendet werden).
  • In 12 wird eine Diffusionssperrschicht 140 auf der freigelegten Oberfläche des Wafers 100 hergestellt. Bei einigen Ausführungsformen erfolgt die Herstellung der Diffusionssperrschicht 140 durch PVD. In einem beispielhaften Abscheidungsprozess wird Ar in die jeweilige Abscheidungskammer (nicht dargestellt), in der der Wafer 100 platziert ist, eingeleitet, um Metallionen [wie etwa Titan oder Tantal (Ta+)] oder Atome ohne Ladungen [wie etwa Titan oder Tantal (Ta)] von dem jeweiligen Target (nicht dargestellt) zu sputtern, das bei der PVD verwendet wird. Die Prozessgase können mit Stickstoff versetzt werden. Die gesputterten Metallionen werden auf den Wafer 100 abgeschieden, sodass die Diffusionssperrschicht 140 entsteht, die leitfähig ist. Bei der Abscheidung der Diffusionssperrschicht 140 können ein Gleichstrom und/oder ein Hochfrequenzstrom angelegt werden. Nach der Abscheidung weist die Diffusionssperrschicht 140 Teile direkt über dem IMD 122, Teile auf den Seitenwänden der Grabenöffnungen 136, Teile auf der Unterseite der Durchkontaktierungsöffnungen 128, Teile auf den Unterseiten der Grabenöffnungen 136 und Teile auf den Seitenwänden der Durchkontaktierungsöffnungen 128 auf.
  • In 13 wird ein leitfähiges Material 142 in die Durchkontaktierungsöffnungen 128 und die Grabenöffnungen 136 gefüllt. Überschüssiges leitfähiges Material 142 kann auch entlang den Oberseiten des IMD 122 abgeschieden werden. Das leitfähige Material 142 kann ein metallisches Material, das ein Metall oder eine Metalllegierung aufweist, sein, wie etwa Kupfer, Silber, Gold, Wolfram, Cobalt, Aluminium oder Legierungen davon. Bei einigen Ausführungsformen umfasst die Abscheidung des leitfähigen Materials 142 das Abscheiden einer dünnen Seed-Schicht (nicht dargestellt), die Kupfer oder eine Kupferlegierung aufweisen kann, und das Füllen der übrigen Durchkontaktierungsöffnungen 128 und Grabenöffnungen 136 zum Beispiel durch ECP oder stromlose Plattierung. Ein Abscheidungsverfahren kann ebenfalls in Betracht gezogen werden.
  • In 14 kann ein Planarisierungsprozess durchgeführt werden, um überschüssiges leitfähiges Material 142 und überschüssiges Material der Diffusionssperrschicht 140 zu entfernen, sodass Durchkontaktierungen 144 und leitfähige Leitungen 146 in den Durchkontaktierungsöffnungen 128 bzw. den Grabenöffnungen 136 entstehen. Der Planarisierungsprozess kann z. B. ein Schleifprozess oder eine CMP sein und kann so durchgeführt werden, dass die Oberseiten des leitfähigen Materials 142, der Diffusionssperrschicht 140 und des IMD 122 auf gleicher Höhe oder im Wesentlichen auf gleicher Höhe sind. Die Durchkontaktierungen 144 und die leitfähigen Leitungen 146 umfassen verbliebene Teile des leitfähigen Materials 142 und der Diffusionssperrschicht 140, die entlang den Seitenwänden und Unterseiten des leitfähigen Materials 142 verlaufen. Die Durchkontaktierungen 144 und die leitfähigen Leitungen 146 sind physisch und elektrisch mit den leitfähigen Target-Leitungen 112 verbunden.
  • Wie vorstehend dargelegt worden ist, haben die Durchkontaktierungen 144 Seitenwände mit einem verbesserten vertikalen Profil. Die Durchkontaktierungen 144 können eine vertikale Gesamtabmessung (z. B. Höhe) von etwa 20 nm haben. Der größte Teil (z. B. mehr als etwa 50 %) der vertikalen Abmessung der Durchkontaktierungen 144 kann entlang der Zwischenschicht 120 verlaufen und von dieser umschlossen sein. Somit kann die Mehrheit der Seitenwände der Durchkontaktierungen 144 mit einem größeren Winkel zu dem Substrat 102 hergestellt werden. Durch Verbessern des vertikalen Profils der Durchkontaktierungen 144 wird ein Abstand D1 zwischen den Durchkontaktierungen 144 und den leitfähigen Leitungen 112, die zu den leitfähigen Target-Leitungen 112 benachbart sind, vergrößert. Durch Vergrößern des Abstands D1 zwischen den Durchkontaktierungen 144 und benachbarten leitfähigen Leitungen 112 können Leckströme, die zwischen den Durchkontaktierungen 144 und benachbarten leitfähigen Leitungen 112 fließen, verringert werden. Dadurch kann die Durchbruchspannung der Materialien (z. B. des IMD 122 und der Zwischenschicht 120), die die Durchkontaktierungen 144 gegen benachbarte leitfähige Leitungen 112 isolieren, erhöht werden. Durch Verbessern des vertikalen Profils der Durchkontaktierungen 144 kann außerdem die Größe des Prozessfensters für die elektrische Prüfung der hergestellten Halbleiter-Bauelemente vergrößert werden.
  • Nach der Herstellung der Durchkontaktierungen 144 und der leitfähigen Leitungen 146 in den dielektrischen Schichten (z. B. der Zwischenschicht 120 und dem IMD 122) können weitere Schritte für die BEOL-Bearbeitung (BEOL: Back End of Line) des Wafers 100 ausgeführt werden. Zum Beispiel kann der Dual-Damascene-Prozess fortgesetzt werden, um weitere dielektrische Schichten, Durchkontaktierungen und Leitungen in der Verbindungsstruktur herzustellen. Äußere Anschlüsse können so hergestellt werden, dass sie mit den obersten Schichten der Verbindungsstruktur verbunden sind, und sie können Mikrobumps, leitfähige Pads, UBM-Strukturen (UBM: Metallisierung unter dem Kontakthügel), Lötverbindungen oder dergleichen umfassen.
  • Die 15 bis 27 zeigen Schnittansichten von Zwischenstufen bei der Herstellung von Verbindungsstrukturen für integrierte Schaltkreise, gemäß einigen Ausführungsformen. Die 15 bis 27 zeigen die Herstellung der Verbindungsstrukturen mit einem Dual-Damascene-Prozess. Die 15 bis 27 zeigen Ausführungsformen, bei denen eine Durchkontaktierungsöffnung nach einer Grabenöffnung hergestellt wird, was als ein Durchkontaktierung-zuletzt-Prozess bezeichnet werden kann. Die 15 bis 27 zeigen die Herstellung nur einer Durchkontaktierung und nur eines leitfähigen Grabens, aber es ist klar, dass viele Durchkontaktierungen und leitfähige Gräben in den dargestellten Schritten gleichzeitig hergestellt werden können.
  • Einige Merkmale der Ausführungsformen, die in den 15 bis 27 gezeigt sind, sind Merkmalen der Ausführungsformen ähnlich, die in den 1 bis 14 gezeigt sind. Entsprechende Zahlen und Symbole in den 15 bis 27 beziehen sich im Allgemeinen auf entsprechende Teile in den 1 bis 14, wenn nicht anders angegeben. Einzelheiten zur Herstellung von ähnlichen Strukturelementen werden hier nicht wiederholt.
  • In 15 wird ein Wafer 100 bereitgestellt, der ein Substrat 102 aufweist. Ein ILD 104 wird über dem Substrat 102 hergestellt, und Kontaktstifte 106 werden in dem ILD 104 hergestellt.
  • In 16 wird eine Ätzstoppschicht 108 über den integrierten Schaltkreiselementen des Substrats 102 (soweit vorhanden), dem ILD 104 und den Kontaktstiften 106 hergestellt. Über der Ätzstoppschicht 108 wird ein IMD 110 hergestellt.
  • In 17 werden leitfähige Leitungen 112 in dem IMD 110 hergestellt. Die leitfähigen Leitungen 112 weisen Diffusionssperrschichten 114 und ein leitfähiges Material 116 auf, die in Öffnungen des IMD 110 abgeschieden sind.
  • In 18 wird ein Schichtstapel über dem IMD 110 und den leitfähigen Leitungen 112 hergestellt. Der Schichtstapel umfasst eine Ätzstoppschicht 118, eine Zwischenschicht 120, ein IMD 122, eine Pufferschicht 124 und eine Maskenschicht 126.
  • In 19 werden Grabenöffnungen 202 in der Maskenschicht 126 hergestellt. Die Herstellung der Grabenöffnungen 202 kann das Durchführen von geeigneten fotolithografischen und Ätzprozessen zum Ätzen der Maskenschicht 126 umfassen, um erste Grabenöffnungen herzustellen.
  • In 20 werden die Grabenöffnungen 202 durch die Pufferschicht 124 und das IMD 122 geführt. Die Grabenöffnungen 202 können mit geeigneten Ätzverfahren hergestellt werden, wie etwa mit dem anisotropen Trockenätzprozess, der vorstehend bei der Herstellung der Durchkontaktierungsöffnungen 128 erörtert worden ist. Der Ätzprozess kann unter Verwendung eines Zeitmodus erfolgen, und er kann beendet werden, wenn die Ätzung für eine festgelegte Dauer durchgeführt worden ist. Es werden auch andere Ätz- und Endpunkt-Detektionsverfahren in Betracht gezogen.
  • In 21 wird ein Fotoresist über dem Substrat 102 hergestellt. Das Fotoresist kann ein dreischichtiges Fotoresist sein, das eine untere Schicht 204 in den Grabenöffnungen 202 und über der Maskenschicht 126; eine mittlere Schicht 206 über der unteren Schicht 204; und eine obere Schicht 208 über der mittleren Schicht 206 aufweist. Die untere Schicht 204, die mittlere Schicht 206 und die obere Schicht 208 können aus einem Material bestehen, das aus den gleichen in Frage kommenden Materialien wie für die untere Schicht 130, die mittlere Schicht 132 bzw. die obere Schicht 134 gewählt ist, und sie können mit einem Verfahren hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Verfahren wie für die Herstellung der unteren Schicht 130, der mittleren Schicht 132 bzw. der oberen Schicht 134 gewählt wird. Die obere Schicht 208 wird mit einem geeigneten fotolithografischen Verfahren strukturiert, um darin Durchkontaktierungsöffnungen 210 herzustellen. Bei einigen Ausführungsformen kann das Fotoresist, das über dem Substrat 102 hergestellt wird, eine andere Art von Fotoresist sein, wie etwa ein einschichtiges Fotoresist, ein zweischichtiges Fotoresist oder dergleichen.
  • In 22 wird die Struktur der Durchkontaktierungsöffnungen 210 in der oberen Schicht 208 mit einem oder mehreren Ätzprozessen auf die mittlere Schicht 206, die untere Schicht 204 und das IMD 122 übertragen. Bei einigen Ausführungsformen kann die mittlere Schicht 206 getrimmt werden, um die Größe der Durchkontaktierungsöffnungen 210 in der mittleren Schicht 206 zu vergrößern. Während oder nach der Ätzung des IMD 122 können die untere Schicht 204, die mittlere Schicht 206 und die obere Schicht 208 entfernt werden. Die Seitenwände der Durchkontaktierungsöffnungen 210 in dem IMD 122 bilden einen Winkel θ1 mit einer Ebene, die parallel zu der Hauptfläche des Substrats 102 ist.
  • In 23 werden die Durchkontaktierungsöffnungen 210 mit einem Ätzprozess 120 durch die Zwischenschicht 120 geführt, bis die Ätzstoppschicht 118 freigelegt ist. Für den Ätzprozess, der zum Herstellen der Durchkontaktierungsöffnungen 210 durch die Zwischenschicht 120 verwendet wird, werden die gleichen Prozessparameter (z. B. die gleichen Ätzmittel) wie für den Ätzprozess zum Ätzen des IMD 122 verwendet. Bei einer Ausführungsform wird der Ätzprozess, der zum Ätzen des IMD 122 verwendet wird, fortgesetzt, um die Durchkontaktierungsöffnungen 210 durch die Zwischenschicht 120 zu führen. Die Seitenwände der Durchkontaktierungsöffnungen 210 in der Zwischenschicht 120 bilden einen Winkel θ2 mit einer Ebene, die parallel zu der Hauptfläche des Substrats 102 ist.
  • In 24 werden Teile der Ätzstoppschicht 118 in den Durchkontaktierungsöffnungen 210 entfernt, um die darunter befindlichen leitfähigen Target-Leitungen 112 und (gegebenenfalls) zugehörige Metallkappen freizulegen. Die Ätzstoppschicht 118 kann mit einer anisotropen Nass- oder Trockenätzung entfernt werden, die für das Material der Ätzstoppschicht 118 selektiv ist. Der Ätzprozess, der zum Entfernen der Ätzstoppschicht 118 verwendet wird, kann von den Ätzprozessen verschieden sein, die zum Herstellen der Durchkontaktierungsöffnungen 210 und der Grabenöffnungen 202 verwendet werden (z. B. können andere Ätzmittel und/oder andere Ätzprozessparameter verwendet werden).
  • In 25 wird eine Diffusionssperrschicht 140 auf der freigelegten Oberfläche des Wafers 100 hergestellt. Nach der Abscheidung weist die Diffusionssperrschicht 140 Teile direkt über dem IMD 122, Teile auf den Seitenwänden der Grabenöffnungen 202, Teile auf der Unterseite der Durchkontaktierungsöffnungen 210, Teile auf den Unterseiten der Grabenöffnungen 202 und Teile auf den Seitenwänden der Durchkontaktierungsöffnungen 210 auf.
  • In 26 wird ein leitfähiges Material 142 in die Durchkontaktierungsöffnungen 210 und die Grabenöffnungen 202 gefüllt. Überschüssiges leitfähiges Material 142 kann auch entlang den Oberseiten des IMD 122 abgeschieden werden.
  • In 27 kann ein Planarisierungsprozess durchgeführt werden, um überschüssiges leitfähiges Material 142 und überschüssiges Material der Diffusionssperrschicht 140 zu entfernen, sodass Durchkontaktierungen 144 und leitfähige Leitungen 146 in den Durchkontaktierungsöffnungen 210 bzw. den Grabenöffnungen 202 entstehen. Nach der Herstellung der Durchkontaktierungen 144 und der leitfähigen Leitungen 146 in den dielektrischen Schichten (z. B. der Zwischenschicht 120 und dem IMD 122) können weitere Schritte für die BEOL-Bearbeitung des Wafers 100 ausgeführt werden.
  • Durch Herstellen der Durchkontaktierungen 144 durch die Zwischenschicht 120, die eine andere Ätzrate als das IMD 122 hat, können die Seitenwände der Durchkontaktierungen 144 ein verbessertes vertikales Profil haben. Durch das verbesserte vertikale Profil können Leckströme in der Verbindungsstruktur verringert werden und Durchbruchspannungen der Verbindungsstruktur können erhöht werden, und außerdem kann die Größe des Prozessfensters für die elektrische Prüfung vergrößert werden.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten leitfähigen Leitung über einem Substrat; Abscheiden einer ersten dielektrischen Schicht über der ersten leitfähigen Leitung; Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht ein anderes dielektrisches Material als die erste dielektrische Schicht aufweist; Strukturieren einer Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht, wobei die erste dielektrische Schicht unter Verwendung von ersten Ätzprozessparametern strukturiert wird und die zweite dielektrische Schicht unter Verwendung der ersten Ätzprozessparameter strukturiert wird; Strukturieren einer Grabenöffnung in der zweiten dielektrischen Schicht; Abscheiden einer Diffusionssperrschicht über einer Unterseite und entlang Seitenwänden der Durchkontaktierungsöffnung sowie über einer Unterseite und entlang Seitenwänden der Grabenöffnung; und Füllen der Durchkontaktierungsöffnung und der Grabenöffnung mit einem leitfähigen Material.
  • Bei einigen Ausführungsformen umfasst das Strukturieren der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht das kontinuierliche Ätzen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht mit den ersten Ätzprozessparametern. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen einer Ätzstoppschicht über der ersten leitfähigen Leitung, wobei die erste dielektrische Schicht über der Ätzstoppschicht hergestellt wird. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: nach dem Strukturieren der Durchkontaktierungsöffnung und dem Herstellen der Grabenöffnung Entfernen eines Teils der Ätzstoppschicht, der von der Durchkontaktierungsöffnung freigelegt wird, wobei der Teil der Ätzstoppschicht unter Verwendung von zweiten Ätzprozessparametern entfernt wird, die von den ersten Ätzprozessparametern verschieden sind. Bei einigen Ausführungsformen haben die erste dielektrische Schicht und die zweite dielektrische Schicht eine Ätzselektivität gegenüber der Ätzstoppschicht bei den ersten Ätzprozessparametern. Bei einigen Ausführungsformen umfasst das Herstellen der Grabenöffnung in der zweiten dielektrischen Schicht Folgendes: nach dem Strukturieren der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht Herstellen eines Fotoresists in und über der Durchkontaktierungsöffnung; Strukturieren des Fotoresists mit einer Struktur für die Grabenöffnung; und Ätzen der Grabenöffnung in der zweiten dielektrischen Schicht unter Verwendung des Fotoresists als eine Ätzmaske. Bei einigen Ausführungsformen umfasst das Strukturieren der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht Folgendes: nach dem Herstellen der Grabenöffnung in der zweiten dielektrischen Schicht Herstellen eines Fotoresists in und über der Grabenöffnung; Strukturieren des Fotoresists mit einer Struktur für die Durchkontaktierungsöffnung; und Ätzen der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht unter Verwendung des Fotoresists als eine Ätzmaske. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Planarisieren des leitfähigen Materials so, dass Oberseiten des leitfähigen Materials, der Diffusionssperrschicht und der zweiten dielektrischen Schicht auf gleicher Höhe sind. Bei einigen Ausführungsformen bilden Seitenwände der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht einen ersten Winkel mit einer Ebene, die parallel zu einer Hauptfläche des Substrats ist; Seitenwände der Durchkontaktierungsöffnung in der zweiten dielektrischen Schicht bilden einen zweiten Winkel mit der Ebene, die parallel zu der Hauptfläche des Substrats ist; und der erste Winkel ist größer als der zweite Winkel. Bei einigen Ausführungsformen beträgt der erste Winkel 70° bis 80°, und der zweite Winkel beträgt 45° bis 50°.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten leitfähigen Leitung über einem Substrat; Abscheiden einer Ätzstoppschicht über der ersten leitfähigen Leitung; Herstellen mehrerer dielektrischer Schichten über der Ätzstoppschicht; Strukturieren einer Durchkontaktierungsöffnung, die zumindest in einen Teil jeder der mehreren dielektrischen Schichten hineinreicht und die Ätzstoppschicht freilegt, wobei die Durchkontaktierungsöffnung unter Verwendung von ersten Ätzprozessparametern durch jede der dielektrischen Schichten hergestellt wird; Entfernen von Teilen der Ätzstoppschicht, um die erste leitfähige Leitung freizulegen; Abscheiden einer Diffusionssperrschicht über den dielektrischen Schichten, entlang Seitenwänden der Durchkontaktierungsöffnung, und über der ersten leitfähigen Leitung; Abscheiden eines leitfähigen Materials über der Diffusionssperrschicht und in der Durchkontaktierungsöffnung; und Planarisieren des leitfähigen Materials so, dass Oberseiten des leitfähigen Materials, der Diffusionssperrschicht und einer obersten dielektrischen Schicht der dielektrischen Schichten auf gleicher Höhe sind.
  • Bei einigen Ausführungsformen umfasst das Strukturieren der Durchkontaktierungsöffnung das kontinuierliche Ätzen zumindest eines Teils jeder der mehreren dielektrischen Schichten mit den ersten Ätzprozessparametern. Bei einigen Ausführungsformen bilden Seitenwände der Durchkontaktierungsöffnung in einer obersten dielektrischen Schicht einen ersten Winkel mit einer Ebene, die parallel zu einer Hauptfläche des Substrats ist; Seitenwände der Durchkontaktierungsöffnung in einer untersten dielektrischen Schicht bilden einen zweiten Winkel mit der Ebene, die parallel zu der Hauptfläche des Substrats ist; und der zweite Winkel ist größer als der erste Winkel. Bei einigen Ausführungsformen umfasst das Verfahren vor dem Strukturieren der Durchkontaktierungsöffnung weiterhin das Herstellen einer Grabenöffnung, die durch einen Teil der mehreren dielektrischen Schichten verläuft. Bei einigen Ausführungsformen umfasst das Verfahren nach dem Strukturieren der Durchkontaktierungsöffnung weiterhin das Herstellen einer Grabenöffnung, die durch einen Teil der mehreren dielektrischen Schichten verläuft.
  • Bei einer Ausführungsform weist eine Struktur Folgendes auf: eine erste leitfähige Leitung über einem Substrat, das aktive Bauelemente umfasst; eine Ätzstoppschicht über der ersten leitfähigen Leitung; eine erste dielektrische Schicht über der Ätzstoppschicht; eine zweite dielektrische Schicht über der ersten dielektrischen Schicht; eine Durchkontaktierung, die durch die Ätzstoppschicht, die erste dielektrische Schicht und die zweite dielektrische Schicht verläuft, wobei die Durchkontaktierung Seitenwände hat, wobei Teile der Seitenwände in der ersten dielektrischen Schicht einen ersten Winkel mit einer Ebene bilden, die parallel zu einer Hauptfläche des Substrats ist, Teile der Seitenwände in der zweiten dielektrischen Schicht einen zweiten Winkel mit der Ebene bilden, die parallel zu der Hauptfläche des Substrats ist, und der erste Winkel größer als der zweite Winkel ist; und eine zweite leitfähige Leitung über der Durchkontaktierung, wobei die zweite leitfähige Leitung über die Durchkontaktierung und die erste leitfähige Leitung mit den aktiven Bauelementen des Substrats elektrisch verbunden ist.
  • Bei einigen Ausführungsformen hat die erste dielektrische Schicht einen k-Wert von 3 bis 8, und die zweite dielektrische Schicht hat einen k-Wert von 2 bis 4. Bei einigen Ausführungsformen weist die erste dielektrische Schicht Siliziumoxid auf, und die Ätzstoppschicht weist Siliziumnitrid auf. Bei einigen Ausführungsformen weist die erste dielektrische Schicht Siliziumoxid auf, das mit C, H oder N dotiert ist. Bei einigen Ausführungsformen haben die erste dielektrische Schicht und die zweite dielektrische Schicht bei dem gleichen Ätzverfahren ein Ätzratenverhältnis von 2 bis 3.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer ersten leitfähigen Leitung über einem Substrat; Abscheiden einer ersten dielektrischen Schicht über der ersten leitfähigen Leitung; Abscheiden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht ein anderes dielektrisches Material als die erste dielektrische Schicht aufweist; Strukturieren einer Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht, wobei die erste dielektrische Schicht unter Verwendung von ersten Ätzprozessparametern strukturiert wird und die zweite dielektrische Schicht unter Verwendung der ersten Ätzprozessparameter strukturiert wird; Strukturieren einer Grabenöffnung in der zweiten dielektrischen Schicht; Abscheiden einer Diffusionssperrschicht über einer Unterseite und entlang Seitenwänden der Durchkontaktierungsöffnung sowie über einer Unterseite und entlang Seitenwänden der Grabenöffnung; und Füllen der Durchkontaktierungsöffnung und der Grabenöffnung mit einem leitfähigen Material.
  2. Verfahren nach Anspruch 1, wobei das Strukturieren der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht das kontinuierliche Ätzen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht mit den ersten Ätzprozessparametern umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Verfahren weiterhin das Herstellen einer Ätzstoppschicht über der ersten leitfähigen Leitung umfasst, wobei die erste dielektrische Schicht über der Ätzstoppschicht hergestellt wird.
  4. Verfahren nach Anspruch 3, das weiterhin Folgendes umfasst: nach dem Strukturieren der Durchkontaktierungsöffnung und dem Herstellen der Grabenöffnung Entfernen eines Teils der Ätzstoppschicht, der von der Durchkontaktierungsöffnung freigelegt wird, wobei der Teil der Ätzstoppschicht unter Verwendung von zweiten Ätzprozessparametern entfernt wird, die von den ersten Ätzprozessparametern verschieden sind.
  5. Verfahren nach Anspruch 3 oder 4, wobei die erste dielektrische Schicht und die zweite dielektrische Schicht eine Ätzselektivität gegenüber der Ätzstoppschicht bei den ersten Ätzprozessparametern haben.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Grabenöffnung in der zweiten dielektrischen Schicht Folgendes umfasst: nach dem Strukturieren der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht Herstellen eines Fotoresists in und über der Durchkontaktierungsöffnung; Strukturieren des Fotoresists mit einer Struktur für die Grabenöffnung; und Ätzen der Grabenöffnung in der zweiten dielektrischen Schicht unter Verwendung des Fotoresists als einer Ätzmaske.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Strukturieren der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht Folgendes umfasst: nach dem Herstellen der Grabenöffnung in der zweiten dielektrischen Schicht Herstellen eines Fotoresists in und über der Grabenöffnung; Strukturieren des Fotoresists mit einer Struktur für die Durchkontaktierungsöffnung; und Ätzen der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht unter Verwendung des Fotoresists als einer Ätzmaske.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Planarisieren des leitfähigen Materials umfasst, sodass Oberseiten des leitfähigen Materials, der Diffusionssperrschicht und der zweiten dielektrischen Schicht auf gleicher Höhe sind.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei Seitenwände der Durchkontaktierungsöffnung in der ersten dielektrischen Schicht einen ersten Winkel mit einer Ebene bilden, die parallel zu einer Hauptfläche des Substrats ist, Seitenwände der Durchkontaktierungsöffnung in der zweiten dielektrischen Schicht einen zweiten Winkel mit der Ebene bilden, die parallel zu der Hauptfläche des Substrats ist, und der erste Winkel größer als der zweite Winkel ist.
  10. Verfahren nach Anspruch 9, wobei der erste Winkel 70° bis 80° beträgt und der zweite Winkel 45° bis 50° beträgt.
  11. Verfahren mit den folgenden Schritten: Herstellen einer ersten leitfähigen Leitung über einem Substrat; Abscheiden einer Ätzstoppschicht über der ersten leitfähigen Leitung; Herstellen mehrerer dielektrischer Schichten über der Ätzstoppschicht; Strukturieren einer Durchkontaktierungsöffnung, die zumindest in einen Teil jeder der mehreren dielektrischen Schichten hineinreicht und die Ätzstoppschicht freilegt, wobei die Durchkontaktierungsöffnung unter Verwendung von ersten Ätzprozessparametern durch jede der dielektrischen Schichten hergestellt wird; Entfernen von Teilen der Ätzstoppschicht, um die erste leitfähige Leitung freizulegen; Abscheiden einer Diffusionssperrschicht über den dielektrischen Schichten, entlang Seitenwänden der Durchkontaktierungsöffnung und über der ersten leitfähigen Leitung; Ausbilden eines leitfähigen Materials über der Diffusionssperrschicht und in der Durchkontaktierungsöffnung; und Planarisieren des leitfähigen Materials, sodass Oberseiten des leitfähigen Materials, der Diffusionssperrschicht und einer obersten dielektrischen Schicht der dielektrischen Schichten auf gleicher Höhe sind.
  12. Verfahren nach Anspruch 11, wobei das Strukturieren der Durchkontaktierungsöffnung das kontinuierliche Ätzen zumindest eines Teils jeder der mehreren dielektrischen Schichten mit den ersten Ätzprozessparametern umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei Seitenwände der Durchkontaktierungsöffnung in der obersten dielektrischen Schicht einen ersten Winkel mit einer Ebene bilden, die parallel zu einer Hauptfläche des Substrats ist, Seitenwände der Durchkontaktierungsöffnung in einer untersten dielektrischen Schicht einen zweiten Winkel mit der Ebene bilden, die parallel zu der Hauptfläche des Substrats ist, und der zweite Winkel größer als der erste Winkel ist.
  14. Verfahren nach einem der Ansprüche 11 bis 13, das vor dem Strukturieren der Durchkontaktierungsöffnung weiterhin das Herstellen einer Grabenöffnung umfasst, die durch einen Teil der mehreren dielektrischen Schichten verläuft.
  15. Verfahren nach einem der Ansprüche 11 bis 14, das nach dem Strukturieren der Durchkontaktierungsöffnung weiterhin das Herstellen einer Grabenöffnung umfasst, die durch einen Teil der mehreren dielektrischen Schichten verläuft.
  16. Struktur mit: einer ersten leitfähigen Leitung über einem Substrat, das aktive Vorrichtungen umfasst; einer Ätzstoppschicht über der ersten leitfähigen Leitung; einer ersten dielektrischen Schicht über der Ätzstoppschicht; einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; einer Durchkontaktierung, die durch die Ätzstoppschicht, die erste dielektrische Schicht und die zweite dielektrische Schicht verläuft, wobei die Durchkontaktierung Seitenwände hat, wobei Teile der Seitenwände in der ersten dielektrischen Schicht einen ersten Winkel mit einer Ebene bilden, die parallel zu einer Hauptfläche des Substrats ist, Teile der Seitenwände in der zweiten dielektrischen Schicht einen zweiten Winkel mit der Ebene bilden, die parallel zu der Hauptfläche des Substrats ist, und der erste Winkel größer als der zweite Winkel ist; und einer zweiten leitfähigen Leitung über der Durchkontaktierung, wobei die zweite leitfähige Leitung über die Durchkontaktierung und die erste leitfähige Leitung mit den aktiven Vorrichtungen des Substrats elektrisch verbunden ist.
  17. Struktur nach Anspruch 16, wobei die erste dielektrische Schicht einen k-Wert von 3 bis 8 hat und die zweite dielektrische Schicht einen k-Wert von 2 bis 4 hat.
  18. Struktur nach Anspruch 16 oder 17, wobei die erste dielektrische Schicht Siliziumoxid aufweist und die Ätzstoppschicht Siliziumnitrid aufweist.
  19. Struktur nach Anspruch 16 oder 17, wobei die erste dielektrische Schicht Siliziumoxid aufweist, das mit C, H oder N dotiert ist.
  20. Struktur nach einem der Ansprüche 16 bis 19, wobei die erste dielektrische Schicht und die zweite dielektrische Schicht für das gleiche Ätzverfahren ein Ätzratenverhältnis von 2 bis 3 haben.
DE102017127530.4A 2017-07-31 2017-11-22 Verbindungsstruktur und Verfahren Pending DE102017127530A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/664,109 US10522468B2 (en) 2017-07-31 2017-07-31 Interconnect structure and method
US15/664,109 2017-07-31

Publications (1)

Publication Number Publication Date
DE102017127530A1 true DE102017127530A1 (de) 2019-01-31

Family

ID=65003883

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017127530.4A Pending DE102017127530A1 (de) 2017-07-31 2017-11-22 Verbindungsstruktur und Verfahren

Country Status (5)

Country Link
US (3) US10522468B2 (de)
KR (1) KR102087183B1 (de)
CN (1) CN109326554B (de)
DE (1) DE102017127530A1 (de)
TW (1) TWI738894B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021112927A1 (de) 2021-03-10 2022-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978384B2 (en) 2018-08-31 2021-04-13 Samsung Electronics Co., Ltd. Integrated circuits including multi-layer conducting lines
US10784151B2 (en) * 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
JP7237672B2 (ja) * 2019-03-15 2023-03-13 株式会社東芝 半導体装置
WO2020208698A1 (ja) * 2019-04-09 2020-10-15 日本碍子株式会社 接合基板及び接合基板の製造方法
TWI714093B (zh) * 2019-05-21 2020-12-21 友達光電股份有限公司 陣列基板
CN112151497B (zh) * 2019-06-28 2023-08-22 台湾积体电路制造股份有限公司 半导体结构以及形成半导体结构的方法
US11211352B2 (en) * 2019-10-01 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure to prevent metal redeposit and to prevent bond pad consumption and corrosion
JP2021082703A (ja) * 2019-11-19 2021-05-27 キオクシア株式会社 半導体装置およびその製造方法
US11939212B2 (en) 2019-12-23 2024-03-26 Industrial Technology Research Institute MEMS device, manufacturing method of the same, and integrated MEMS module using the same
CN113086937B (zh) * 2019-12-23 2024-03-19 财团法人工业技术研究院 微机电系统装置与其制造方法
US11289404B2 (en) 2020-01-17 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11189525B2 (en) * 2020-02-21 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Via-first process for connecting a contact and a gate electrode
JP7471861B2 (ja) * 2020-02-27 2024-04-22 Tdk株式会社 薄膜キャパシタ及びこれを内蔵する回路基板
US11315893B2 (en) 2020-03-25 2022-04-26 Nanya Technology Corporation Semiconductor device with composite connection structure and method for fabricating the same
TWI752464B (zh) * 2020-04-14 2022-01-11 華邦電子股份有限公司 半導體結構及其形成方法
US11615983B2 (en) * 2020-04-22 2023-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure and method for forming the same
CN113555433A (zh) * 2020-04-23 2021-10-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11411180B2 (en) * 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
US11189568B2 (en) * 2020-04-29 2021-11-30 International Business Machines Corporation Top via interconnect having a line with a reduced bottom dimension
TWI775623B (zh) * 2021-09-29 2022-08-21 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020175414A1 (en) * 2001-05-18 2002-11-28 Chartered Semiconductor Manufacturing Ltd. Novel copper metal structure for the reduction of intra-metal capacitance
US20070126121A1 (en) * 2005-12-05 2007-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
DE102008045036A1 (de) * 2008-08-29 2010-07-15 Advanced Micro Devices, Inc., Sunnyvale Verringern kritischer Abmessungen und Kontaktdurchführungen und Kontakten über der Bauteilebene von Halbleiterbauelementen
DE102010064289A1 (de) * 2010-12-28 2012-06-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
US20130178068A1 (en) * 2012-01-10 2013-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process and apparatus

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294799B1 (en) * 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
US6211071B1 (en) * 1999-04-22 2001-04-03 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
TW428268B (en) 1999-06-23 2001-04-01 United Microelectronics Corp Manufacturing method of shallow trench isolation structure
JP2002057123A (ja) * 2000-08-10 2002-02-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW454256B (en) * 2000-11-03 2001-09-11 Mosel Vitelic Inc Manufacturing method of the dielectric layer in the semiconductor devices by using etching stop layer
DE10056866C2 (de) * 2000-11-16 2002-10-24 Advanced Micro Devices Inc Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils
JP2002170885A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置の製造方法
JP4169950B2 (ja) * 2001-05-18 2008-10-22 Necエレクトロニクス株式会社 半導体装置の製造方法
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
US6890851B2 (en) * 2003-05-29 2005-05-10 United Microelectronics Corp. Interconnection structure and fabrication method thereof
US6774032B1 (en) * 2003-05-30 2004-08-10 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100571409B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 배선 형성 방법
US7687407B2 (en) * 2004-12-02 2010-03-30 Texas Instruments Incorporated Method for reducing line edge roughness for conductive features
US20070057305A1 (en) * 2005-09-13 2007-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor integrated into the damascene structure and method of making thereof
US7781892B2 (en) * 2005-12-22 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US8034722B2 (en) * 2006-04-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming dual damascene semiconductor device
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
US7880303B2 (en) * 2007-02-13 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked contact with low aspect ratio
US8168528B2 (en) 2009-06-18 2012-05-01 Kabushiki Kaisha Toshiba Restoration method using metal for better CD controllability and Cu filing
US8803286B2 (en) * 2010-11-05 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Low cost metal-insulator-metal capacitors
US8835305B2 (en) * 2012-07-31 2014-09-16 International Business Machines Corporation Method of fabricating a profile control in interconnect structures
US9245789B2 (en) 2012-10-09 2016-01-26 Nec Corporation Method for forming wiring
KR102014197B1 (ko) * 2012-10-25 2019-08-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9837306B2 (en) 2015-12-21 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
US9893028B2 (en) 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020175414A1 (en) * 2001-05-18 2002-11-28 Chartered Semiconductor Manufacturing Ltd. Novel copper metal structure for the reduction of intra-metal capacitance
US20070126121A1 (en) * 2005-12-05 2007-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
DE102008045036A1 (de) * 2008-08-29 2010-07-15 Advanced Micro Devices, Inc., Sunnyvale Verringern kritischer Abmessungen und Kontaktdurchführungen und Kontakten über der Bauteilebene von Halbleiterbauelementen
DE102010064289A1 (de) * 2010-12-28 2012-06-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
US20130178068A1 (en) * 2012-01-10 2013-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process and apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021112927A1 (de) 2021-03-10 2022-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung
US11652049B2 (en) 2021-03-10 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof

Also Published As

Publication number Publication date
TW201911435A (zh) 2019-03-16
TWI738894B (zh) 2021-09-11
US20190035734A1 (en) 2019-01-31
US11251127B2 (en) 2022-02-15
US20200126915A1 (en) 2020-04-23
KR20190013413A (ko) 2019-02-11
KR102087183B1 (ko) 2020-03-11
US20220173042A1 (en) 2022-06-02
US10522468B2 (en) 2019-12-31
CN109326554B (zh) 2022-02-01
CN109326554A (zh) 2019-02-12

Similar Documents

Publication Publication Date Title
DE102017127530A1 (de) Verbindungsstruktur und Verfahren
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE102014115934B4 (de) Zwei-Schritt-Ausbildung von Metallisierungen
DE102015107271B4 (de) Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen
DE102014117338B4 (de) Verfahren zum ausbilden einer verbindungsstruktur für eine halbleitervorrichtung
DE102014115955B4 (de) Struktur und Ausbildungsverfahren einer Damascene-Struktur
DE69833262T2 (de) Verfahren zur herstellung einer halbleiteranordnung mit einer antireflektierendeen ätzstoppschicht
DE102012111786B4 (de) Hybrid-Verbindungsaufbau und Verfahren zur Herstellung desselben
DE10248272A1 (de) Halbleitervorrichtung und Verfahren für ihre Herstellung
DE102016119018A1 (de) Zwischenverbindungsaufbau und -verfahren
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE102004042169B4 (de) Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben
DE102008016424A1 (de) Verringern der Strukturierungsschwankung von Gräben in Metallisierungsschichtstapeln mit einem Material mit kleinem ε durch Verringerung der Kontamination der Grabendielektrika
DE112004001530T5 (de) Versiegelte Poren in Damascene-Strukturen mit Low-k-Material
DE102020119184A1 (de) Diffusionssperre für halbleitervorrichtung und verfahren
DE102020122807B4 (de) Durchkontaktierung für halbleitervorrichtung und verfahren
DE102021100639A1 (de) Verschaltungsstruktur einer halbleitervorrichtung
DE102017127364B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102019130124A1 (de) Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
DE102022100822A1 (de) Verringerung der oxidation durch gesondertes ätzen der opfer- und der schutzschicht
DE102021114103A1 (de) Metallische hartmasken zum reduzieren der leitungskrümmung
DE102006015096B4 (de) Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht
DE102019113646B4 (de) Verfahren zum Bilden einer integrierten Schaltungsstruktur
DE102021118290A1 (de) Leitfähige strukturelemente umschliessender luftabstandshalter und verfahren zu dessen herstellung
DE10314152B4 (de) Herstellung von dielektrischen Zwischenschichtfilmen mit einem niedrigen K-Wert unter Verwendung von Si-haltigen Resists

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication