DE10314152B4 - Herstellung von dielektrischen Zwischenschichtfilmen mit einem niedrigen K-Wert unter Verwendung von Si-haltigen Resists - Google Patents

Herstellung von dielektrischen Zwischenschichtfilmen mit einem niedrigen K-Wert unter Verwendung von Si-haltigen Resists Download PDF

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Abstract

Verfahren zum Herstellen eines dielektrischen Zwischenschichtfilms mit einem niedrigen k-Wert in einer Verbindungsstruktur auf einem Halbleiterkörper, um den Effekt der Vergiftung von Resist zu verhindern, mit den Schritten:
a) Bereitstellen einer ersten Zwischenschichtdielektrikum-Struktur (10) wobei die erste Zwischenschichtdielektrikum-Struktur (10) eine darin eingebettete Metallleitung (11) umfasst;
b) Abscheiden einer Schicht aus Antireflexbeschichtung (12) über der ersten Zwischenschichtdielektrikum-Struktur (10) und der eingebetteten Metallleitung (11);
c) Abscheiden einer Si-haltigen Resistbeschichtung (13) auf der Schicht aus Antireflexbeschichtung (12);
d) anschließend Ausführen einer Photolithographie, um die Si-haltige Resistbeschichtung (13) zu strukturieren und ein Kontaktloch (14) bereitzustellen;
e) Ausführen einer Silylierung der Si-haltigen Resistbeschichtung (13), um durch Erhöhen des Si-Gehalts in der Resistbeschichtung (13) einen strukturierten Si-reichen Film (16) zu erhalten;
f) Oxidieren des strukturierten Si-reichen Films (16), um ihn in ein zweites strukturiertes poröses dielektrisches Zwischenschichtdielektrikum mit einem niedrigen k-Wert (17), zu konvertieren, wobei das zweite Zwischenschichtdielektrikum (17) eine...

Description

  • HINTERGRUND DER ERFINDUNG
  • Erfindungsgebiet
  • Die Erfindung betrifft ein Verfahren zur Bereitstellung von abgeschiedenen Filmen aus Dielektrika mit einem niedrigen k-Wert in Kombination mit Photolithographie unter Verwendung von Si-haltigen Resists, um den Effekt von Vergiftung zu vermeiden, der herkömmlicherweise auftritt, wenn Photolithographie bei herkömmlichen Materialien mit einem niedrigen k-Wert verwendet wird.
  • Integrierte Schaltungen bestehen aus einer Vielzahl von aktiven und passiven Bauelementen, zu denen Transistoren, Kondensatoren und Widerstände zählen, und diese Bauelemente sind anfangs voneinander getrennt beziehungsweise isoliert und werden später miteinander verbunden, um durch Verbindungsstrukturen funktionelle Schaltungen zu bilden. Die Qualität dieser Verbindungsstrukturen beeinflusst die Leistung und Zuverlässigkeit der Schaltungen wesentlich, und in steigendem Maße bestimmen Verbindungen die Grenzen der Leistung sowie die Dichte von ultrahöchst integrierten Schaltungen (ULSI).
  • Bei herkömmlichen Verbindungsstrukturen werden eine oder mehrere Metallschichten verwendet, und jede Metallschicht ist im allgemein aus Wolfram- oder Aluminiumlegierungen hergestellt. Bei diesen Verbindungsstrukturen werden Dielektrika zwischen Ebenen und innerhalb einer Ebene (ILDs), in der Regel Siliziumdioxid (SiO2), dazu verwendet, die aktiven Elemente und verschiedene Verbindungssignalwege elektrisch voneinander zu isolieren. Bei diesen Verbindungsstrukturen werden zudem elektrische Verbindungen zwischen verschiedenen Verbindungsebenen allgemein durch in den ILD-Schichten ausgebildete Verbindungskontakte oder Löcher hergestellt. Diese Verbindungskontakte sind in der Regel mit einem Metall, wie etwa Wolfram, gefüllt.
  • Jüngst wurde ein großes Interesse daran gezeigt, bei diesen Verbindungsstrukturen SiO2 durch Materialien mit einer geringen Dielektrizitätskonstante (niedriger k-Wert) als ILD zu ersetzen. Diese Materialien mit einem niedrigen k-Wert dienen in Verbindungsstrukturen von integrierten Schaltungen (IC) als Isolatoren, da sie die Verbindungskapazität reduzieren. Diese einen niedrigen k-Wert aufweisenden Materialien erhöhen als solche in der Regel die Signalausbreitungsgeschwindigkeit und reduzieren dabei gleichzeitig auch das Nebensprechrauschen und die Verlustleistung in der Verbindungsstruktur.
  • Dennoch erfordert die Verwendung von Materialien mit einem niedrigen k-Wert als ILD in der Verbindungsstruktur immer noch die Verwendung von Prozessen, bei denen gelegentlich technische Schwierigkeiten auftreten. Beispielsweise bietet die Photolithographie auf herkömmlichen Materialien mit einem niedrigen k-Wert wegen des Effekts von Vergiftungen der Resists oder anderer, die Integrierung betreffender Probleme, immer Herausforderungen.
  • Ein chemisch verstärkter Resist für die Elektronenstrahllithographie ist aus der US 6,171,755 B1 bekannt. Beim Prozeß zum Herstellen eines chemisch verstärkten Resists wird ein Substrat, das mit einem Bodenresist im voraus beschichtet sein kann, mit einem chemisch verstärkten Resist beschichtet, der aufweist:
    ein Polymer mit lösungsblockierenden Gruppen, die mit Säurekatalyse gespaltet werden können,
    eine photoreaktive Verbindung, die bei Bestrahlung mit Elektronen eine Sulfonsäure mit einem pKa-Wert ≤ 2,5 (Photo Acid Generator),
    einen elektronenstrahlempfindlichen Sensibilisator, der die Belichtungsempfindlichkeit des Resists verstärkt, wobei der Sensibilisator die Struktur
    Figure 00030001
    wobei R1 = OH oder OR, R2 = COOR, wobei R = C1- bis C5-Alkyl ist; und
    ein Lösungsmittel, getrocknet, mit einem Elektronenstrahl bestrahlt und einer Temperaturbehandlung (PEB) und einer Naßentwicklung unterzogen, gegebenenfalls gefolgt von einer Silylierung und Trockenentwicklung des Bodenresists.
  • Ein Verfahren zum Verhindern einer Vergiftung eines Photoresist von einer dielektrischen Antireflexbeschichtung bei der Halbleiterherstellung ist aus dem US-Patent 6,103,456 bekannt. Der Prozeß beinhaltet:
    Bereitstellen einer dielektrischen Isolationsschicht auf einer Oberfläche eines Halbleitersubstrats mit einer in einem selektiven Gebiet darauf angeordneten ersten leitenden Schicht, so daß die Isolationsschicht über dem Gebiet der ersten leitenden Schicht liegt;
    Bereitstellen einer Siliziumoxynitridschicht auf der Isolationsschicht zur Ausbildung einer dielektrischen Antireflexbeschichtung darauf;
    Bereitstellen einer reaktiven stickstofffreien dielektrischen Abstandsschicht (Spacerschicht) auf der Antireflexbeschichtungsschicht aus Siliziumoxynitrid, um den Transport reaktiven Stickstoffs dort hindurch von der Siliziumoxynitridschicht aus zu verhindern;
    Bereitstellen einer Photoresistschicht auf der dielektrischen Abstandsschicht;
    selektives Belichten und Entwickeln der Photoresistschicht, um selektive Strukturteile der darunter liegenden dielektrischen Abstandsschicht freizulegen, wobei die Strukturteile sich in einer übereinander liegenden Beziehung zum Gebiet der ersten leitenden Schicht im Substrat befinden;
    Entfernen der freigelegten Strukturteile der dielektrischen Abstandsschicht und entsprechender darunter liegender Teile der Siliziumoxynitridschicht zum Freilegen entsprechender Teile der darunter liegenden Isolationsschicht und
    Entfernen der freigelegten Teile der Isolationsschicht, um entsprechende Teile des Gebiets der ersten leitenden Schicht im Substrat freizulegen.
  • Die US 6,187,672 A offenbart ein Verfahren zum Ausbilden von Verbindungsstrukturen und eines Halbleiterkörpers, das folgendes umfaßt:
    • (a) Abscheiden einer ersten Metallschicht auf einem Halbleiterkörper;
    • (b) Abscheiden einer Opferschicht auf der ersten Metallschicht, wobei die Opferschicht eine Höhe aufweist;
    • (c) Strukturieren der Opferschicht und der ersten Metall schicht, um getrennte Metalleitungen mit einer Opferschichtkappe auf den Metalleitungen auszubilden;
    • (d) Abscheiden eines Materials mit einem niedrigen k-Wert, um Lücken zwischen den Metalleitungen zu füllen und die Opferschicht zu bedecken;
    • (e) Entfernen des Materials mit einem niedrigen k-Wert bis auf eine Ebene innerhalb der Höhe der Opferschicht;
    • (f) Entfernen der Opferschicht;
    • (g) Abscheiden einer Schutzschicht, um die Metalleitungen und das Material mit einem niedrigen k-Wert zu bedecken;
    • (h) Abscheiden eines Isolators auf der Schutzschicht; Abscheiden und Strukturieren einer Photoresistschicht auf dem Isolator;
    • (i) Erzeugen von Verbindungskontakten im Isolator;
    • (j) Durchführen einer Photoresistablösung;
    • (k) Durchführen einer Reinigung der Anordnung und
    • (l) selektives Ätzen der Schutzschicht unter Verwendung einer anisotropen Ätzung, die so konfiguriert ist, daß auf einem vertikalen Teil des Materials mit einem niedrigen k-Wert in den Verbindungskontakten ein Abstandshalter zurückbleibt.
  • In der US 5,960,311 A wird beim Ausbilden einer integrierten Schaltung ein Verfahren zum Ausbilden gesteuerter Hohlräume in Zwischenebenendielektrika eingesetzt. Das Verfahren umfaßt:
    Ausbilden einer Isolationsschicht über einer Oberfläche einer halbleitenden Oberfläche eines Körpers;
    Planarisieren der Isolationsschicht;
    Ausbilden einer Metallisierungsschicht über der Isolationsschicht;
    Strukturieren der Metallisierungsschicht, um mehrere Metallsignalleitungen auszubilden;
    Ausbilden eines ersten konformen Zwischenebenendielektrikums über der Metallisierungsschicht und über der Isolationsschicht, um im ersten konformen Zwischenebenendielektrikum zwischen mindestens einigen benachbarten Metallsignalleitungen abgedichtete Hohlräume auszubilden;
    Entfernen eines oberen Teils des ersten konformen Zwischenebenendielektrikums, um eine planare Deckoberfläche zu erzielen, wodurch eine erste Gruppe von Hohlräumen an der planaren Deckoberfläche freigelegt und eine zweite Gruppe von Hohlräumen in einer Tiefe unter der planaren Deckoberfläche beibehalten wird;
    Abscheiden eines ersten fließfähigen Dielektrikums auf der planaren Deckoberfläche des ersten konformen Zwischenebenendielektrikums, das die erste Gruppe von Hohlräumen füllt; und Ausbilden eines zweiten konformen Zwischenebenendielektrikums über dem ersten fließfähigen Dielektrikum.
  • Wenn dielektrische Zwischenschichtmaterialien mit einem niedrigen k-Wert in Kombination mit Photolithographie bereitgestellt werden, besteht eine Notwendigkeit darin, Effekte der Vergiftung des Resist zu verhindern oder wesentlich zu verringern und andere, die Integrierung betreffende Probleme zu vermeiden sowie den Prozeß zu vereinfachen und gleichzeitig geringere Kosten zu erzielen, als wenn herkömmliche Abscheidungsverfahren für Zwischenschichtdielektrika mit einem niedrigen k-Wert verwendet werden.
  • US 6,348,407 B1 beschreibt ein Verfahren zur Bildung einer Struktur mit zwei Zwischenschichten, insbesondere ein Verfahren zur Vermeidung eines Haftproblems an der Grenzfläche zwischen einem Material mit einem niedrigen k-Wert und einer auf TEOS-basierenden Ätzstoppschicht. Ein erstes Material mit einem niedrigen k-Wert ist auf einem Substrat angeordnet, das mehrere isolierende oder leitende Schichten enthalten kann. Auf dem ersten Material wird ein siliziumhaltiger TSI (Top Surface Imaging) Resistfilm abgeschieden. Der Resist wird dann durch Silylierung und einem Sauerstoffplasmaprozess in einen siliziumreichen Siliziumoxidfilm konvertiert, wobei die Silylierung unter Verwendung von HMDS (Hexamethyldisilazan) durchgeführt wird. Anschließend wird ein zweites Material mit einem niedrigen k-Wert auf der siliziumreichen Siliziumoxidhaftschicht abgeschieden. Dann werden Vias ausgebildet, wobei der siliziumreiche Film zur Strukturierung des ersten Materials verwendet wird.
  • US 6,107,177 A beschreibt ein Verfahren zur Bildung einer Struktur mit zwei Zwischenschichten. Gemäß US 6,107,177 A wird eine dielektrische Schicht mit einer darauf ausgebildeten Antireflexionsschicht und einer auf der Antireflexionsschicht angeordneten strukturierten Resistschicht vorgesehen. Die Resistschicht wird einer siliziumhaltigen Substanz ausgesetzt, wodurch silylierte Bereiche auf freigelegten Bereichen der Resistschicht entstehen. Die silylierten Bereiche können eine Tiefe von etwa 1 nm bis etwa 100 nm aufweisen. In weiteren Prozessschritten werden die silylierten Bereiche als Ätzmaske zur selektiven Ätzung der Antireflexionsbeschichtung und der dielektrischen Schicht verwendet.
  • Kurze Darstellung der Erfindung
  • Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Prozesses zum Herstellen von abgeschiedenen Filmen aus einem Zwischenschichtdielektrikum mit einem niedrigen k-Wert unter gleichzeitiger Vermeidung einer Verunreinigung oder Vergiftung von Resist, wenn Materialien mit einem niedrigen k-Wert verwendet werden.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Herstellen von abgeschiedenen Filmen aus Zwischenschichtdielektrika mit einem niedrigen k-Wert in Kombination mit Photolithographie zum Reduzieren der Verunreinigung von Resist durch Einsatz eines Si-haltigen Resists.
  • Die Erfindung wird allgemein erreicht durch ein Verfahren gemäß Patentanspruch 1.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt den Prozeßfluß zum Herstellen eines dielektrischen Zwischenschichtoxidfilms mit einem niedrigen k-Wert unter Verwendung eines Si-haltigen Resists, wobei
  • 1A ein Zwischenschichtdielektrikum (ILD) mit einer darin eingebetteten oder strukturierten Metalleitung zeigt;
  • 1B einen Schritt zeigt, bei dem eine ARC-Beschichtung auf der Struktur von 1A abgeschieden ist;
  • 1C den Schritt des Abscheidens einer Si-haltigen Resistbeschichtung auf der Struktur von 1B zeigt;
  • 1D den Schritt zeigt, die Struktur von 1C Photolithographie auszusetzen;
  • 1E den Schritt zeigt, die Struktur von 1D einer Silylierung auszusetzen, die naß oder trocken sein kann;
  • 1F den Schritt des Oxidierens der Struktur von 1E zeigt, um einen dielektrischen Oxidfilm mit einem niedrigen k-Wert zu erhalten; und
  • 1G den Schritt zeigt, die Öffnung der Antireflexbeschichtung auf der Struktur von 1F zu bewirken.
  • AUSFÜHRLICHE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM DER ERFINDUNG
  • Die Halbleiterphotolithographie beinhaltet allgemein eine Folge von Prozessen, bei der eine Photoresistschicht auf einen Halbleiterwafer aufgetragen wird, danach die Photore- sistschicht mit Strahlung in einer Struktur belichtet wird, die einer gewünschten Halbleiterverarbeitungsstruktur entspricht. Danach wird der belichtete Photoresist verarbeitet, um einen Strukturbarrierefilm für die nachfolgende Waferverarbeitung zu bilden. Photoresistfilme bestanden in der Vergangenheit aus einem Polymerharz, das zusätzliche optionale Komponenten enthalten konnte. Der Photoresistfilm auf Polymerbasis wurde mit Strahlung bearbeitet, um in lokalisierten Gebieten des Films photochemische Reaktionen zu induzieren, die einer Struktur der Strahlung entsprechen, und diese selektiven Reaktionen ermöglichten einen präzisen optisch basierten Mechanismus zum Erzeugen einer gewünschten Barrierestruktur in einem Photoresistfilm.
  • In jüngerer Zeit werden bei verbindungsartigen Strukturen, die eine oder mehrere Metalleitungen oder -schichten verwenden, wobei jede Metalleitung oder -schicht aus Aluminium, Kupfer oder Wolfram hergestellt ist, Zwischenebenendielektrika (ILDs), wie etwa Siliziumdioxid (SiO2) oder Tetraethylorthosilikat (TEOS) dazu verwendet, aktive Elemente und ver- schiedene Verbindungssignalwege elektrisch voneinander zu isolieren. Die elektrischen Verbindungen zwischen verschiedenen Verbindungsebenen erfolgen normalerweise durch in den ILD-Schichten ausgebildete Verbindungskontakte, wonach die Verbindungskontakte dann mit einem Metall, wie etwa Wolfram, gefüllt werden. Das jüngste große Interesse daran, SiO2 als das ILD in der Verbindungsstruktur durch Materialien mit einer niedrigen Dielektrizitätskonstante (niedrigem k-Wert) zu ersetzen, ist in großem Maße auf die Tatsache zurückzuführen, daß diese Materialien mit einem niedrigen k-Wert Isolatoren sind und die Verbindungskapazität reduzieren. Durch das Reduzieren der Verbindungskapazität steigern diese Materialien mit einem niedrigen k-Wert die Signalausbreitungsgeschwindigkeit und reduzieren gleichzeitig das Nebensprechrauschen und die Verlustleistung in der Verbindung.
  • Die Photolithographie auf herkömmlichen Materialien mit einem niedrigen k-Wert liefert jedoch aufgrund des Effekts der Vergiftung von Resist sowie anderer, die Integration betreffender Probleme signifikante Herausforderungen.
  • Der Erfindungsprozeß kann den Effekt der Vergiftung von Resist sowie andere, die Integration betreffende Probleme überwinden, indem er Si-haltige Resists verwendet.
  • In diesem Zusammenhang wird nun auf 1A Bezug genommen, die einen Teil einer Halbleiterstruktur 10 darstellt, die eine in die Struktur eingebettete oder strukturierte Metalleitung 11 umfaßt. Bei der Metalleitung kann es sich um Al, Cu oder Wolfram handeln. Wie aus 1B zu erkennen ist, ist über dem Substrat und der Metalleitung eine Schicht 12 aus Antireflexbeschichtung (ARC) abgeschieden, um die Lichtreflexion zurück zum abzuscheidenden Photoresist zu minimieren. Bei der Antireflexbeschichtungsschicht kann es sich um ein Licht absorbierendes Polymer wie etwa Polyimid handeln. Als nächstes wird, wie man aus 1C sehen kann, auf der ARC-Schicht 12 eine Si-haltige Resistbeschichtung 13 abgeschieden, gefolgt von dem Ausführen einer herkömmlichen Photolithographie zur Ausbildung eines Kontaktlochs oder einer Öffnung 14, wie in 1D gezeigt, wobei die ARC-Beschichtung als ein Ätzstopp 15 dient.
  • Nach dem Photolithographieprozeß in 1D wird entweder mit nassen Chemikalien, wie H2N-Siloxan-NH2 oder Gasen wie Hexamethyldisilazan (HMDS) eine Silylierung bewirkt, um den Si-Gehalt im Resistfilm zu erhöhen oder um einen optimalen Si-Gehalt im Resistfilm zu erhalten, wie in 1F gezeigt. Der Si-reiche Film 16 von 1E wird durch ein O2-Plasma oder durch Brennen im Ofen in reines Oxid konvertiert, um einen dielektrischen Oxidfilm 17 mit einem niedrigen k-Wert zu bilden, wie in 1F gezeigt. Die Ausbildung des dielektrischen Oxidfilms mit einem niedrigen k-Wert kann entweder nach der DARC-(Dielektrischer ARC)-Öffnung oder vor der ARC-Öffnung erfolgen. Die Ausbildung der ARC-Öffnung entfernt die Antireflexbeschichtungsschicht 12, um die Länge des Kontaktlochs oder der Öffnung 18 zu vergrößern, wie in 1G gezeigt. Aufgrund des porösen Charakters des gebildeten Oxids erhält man einen Film mit einem niedrigen k-Wert.
  • Wenngleich die Erfindung unter Bezugnahme auf dielektrische Zwischenschichtfilme in einer Verbindungsstruktur auf einem Halbleiterkörper beschrieben worden ist, versteht es sich, daß durch diesen Prozeß auch Strukturen gebildet werden können, in denen sich eine organische Schicht ohne ARCs befindet.

Claims (8)

  1. Verfahren zum Herstellen eines dielektrischen Zwischenschichtfilms mit einem niedrigen k-Wert in einer Verbindungsstruktur auf einem Halbleiterkörper, um den Effekt der Vergiftung von Resist zu verhindern, mit den Schritten: a) Bereitstellen einer ersten Zwischenschichtdielektrikum-Struktur (10) wobei die erste Zwischenschichtdielektrikum-Struktur (10) eine darin eingebettete Metallleitung (11) umfasst; b) Abscheiden einer Schicht aus Antireflexbeschichtung (12) über der ersten Zwischenschichtdielektrikum-Struktur (10) und der eingebetteten Metallleitung (11); c) Abscheiden einer Si-haltigen Resistbeschichtung (13) auf der Schicht aus Antireflexbeschichtung (12); d) anschließend Ausführen einer Photolithographie, um die Si-haltige Resistbeschichtung (13) zu strukturieren und ein Kontaktloch (14) bereitzustellen; e) Ausführen einer Silylierung der Si-haltigen Resistbeschichtung (13), um durch Erhöhen des Si-Gehalts in der Resistbeschichtung (13) einen strukturierten Si-reichen Film (16) zu erhalten; f) Oxidieren des strukturierten Si-reichen Films (16), um ihn in ein zweites strukturiertes poröses dielektrisches Zwischenschichtdielektrikum mit einem niedrigen k-Wert (17), zu konvertieren, wobei das zweite Zwischenschichtdielektrikum (17) eine elektrische Isolation zwischen aktiven Elementen und/oder verschiedenen Verbindungssignalwegen bereitstellt.
  2. Verfahre nach Anspruch 1, wobei das Metall der Metalleitung (11) ausgewählt ist aus der Gruppe bestehend aus Aluminium, Kupfer oder Wolfram.
  3. Verfahren nach Anspruch 1 oder 2 wobei die Antireflexbeschichtung (12) ein Polyimid ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei im Schritt e) die Silylierung mit einer nassen Chemikalie oder einem Gas bewirkt wird.
  5. Verfahren nach Anspruch 4, wobei die nasse Chemikalie H2N-Siloxan-NH2 ist.
  6. Verfahren nach Anspruch 4 oder 5, wobei das Gas Hexamethyldisilan ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei im Schritt f) die Oxidation durch ein O2-Plasma erfolgt.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei im Schritt f) die Oxidation durch Erhitzen in einem Ofen erfolgt.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138158B2 (en) * 2003-02-28 2006-11-21 Intel Corporation Forming a dielectric layer using a hydrocarbon-containing precursor
KR101085759B1 (ko) * 2008-01-16 2011-11-21 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN104869754B (zh) 2014-02-25 2018-06-26 财团法人工业技术研究院 嵌有导线的软性基板及其制造方法
US10930551B2 (en) * 2019-06-28 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating a low-resistance interconnect

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960311A (en) * 1995-09-27 1999-09-28 Stmicroelectronics, Inc. Method for forming controlled voids in interlevel dielectric
US6103456A (en) * 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
US6171755B1 (en) * 1997-11-28 2001-01-09 Infineon Technologies Ag Chemically amplified resist
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6348407B1 (en) * 2001-03-15 2002-02-19 Chartered Semiconductor Manufacturing Inc. Method to improve adhesion of organic dielectrics in dual damascene interconnects

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04176123A (ja) * 1990-11-08 1992-06-23 Nec Corp 半導体装置の製造方法
US5320934A (en) * 1991-06-28 1994-06-14 Misium George R Bilayer photolithographic process
EP0534273B1 (de) * 1991-09-27 1996-05-15 Siemens Aktiengesellschaft Verfahren zur Erzeugung eines Bottom-Resists
US5910453A (en) * 1996-01-16 1999-06-08 Advanced Micro Devices, Inc. Deep UV anti-reflection coating etch
US5925494A (en) 1996-02-16 1999-07-20 Massachusetts Institute Of Technology Vapor deposition of polymer films for photolithography
JP3027967B2 (ja) 1998-01-29 2000-04-04 日本電気株式会社 フォトレジストパターンの形成方法
US6060132A (en) 1998-06-15 2000-05-09 Siemens Aktiengesellschaft High density plasma CVD process for making dielectric anti-reflective coatings
US6140023A (en) * 1998-12-01 2000-10-31 Advanced Micro Devices, Inc. Method for transferring patterns created by lithography
US6475904B2 (en) * 1998-12-03 2002-11-05 Advanced Micro Devices, Inc. Interconnect structure with silicon containing alicyclic polymers and low-k dielectric materials and method of making same with single and dual damascene techniques
KR100308213B1 (ko) 1999-02-12 2001-09-26 윤종용 반도체 장치를 위한 저유전 층간 절연막의 제조 방법
US6503827B1 (en) * 2000-06-28 2003-01-07 International Business Machines Corporation Method of reducing planarization defects
JP2002030116A (ja) * 2000-07-14 2002-01-31 Tokyo Ohka Kogyo Co Ltd 新規コポリマー、ホトレジスト組成物、および高アスペクト比のレジストパターン形成方法
US6524944B1 (en) 2000-07-17 2003-02-25 Advanced Micro Devices, Inc. Low k ILD process by removable ILD
US6503828B1 (en) * 2001-06-14 2003-01-07 Lsi Logic Corporation Process for selective polishing of metal-filled trenches of integrated circuit structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960311A (en) * 1995-09-27 1999-09-28 Stmicroelectronics, Inc. Method for forming controlled voids in interlevel dielectric
US6171755B1 (en) * 1997-11-28 2001-01-09 Infineon Technologies Ag Chemically amplified resist
US6103456A (en) * 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
US6348407B1 (en) * 2001-03-15 2002-02-19 Chartered Semiconductor Manufacturing Inc. Method to improve adhesion of organic dielectrics in dual damascene interconnects

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