DE102013104368A1 - Verfahren für die Ausbildung einer Verbindungsstruktur - Google Patents

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Abstract

Ein Verfahren für die Ausbildung von Verbindungsstrukturen weist das Ausbilden einer Metallleitung, die aus einem ersten leitfähigen Material besteht, über einem Substrat auf, sowie das Abscheiden einer dielektrischen Schicht über der Metallleitung, das Strukturieren der dielektrischen Schicht, um eine Öffnung auszubilden, das Abscheiden einer ersten Sperrschicht auf einer Unterseite sowie auf Seitenwänden der Öffnung unter Verwendung eines atomaren Schichtabscheidungsverfahrens, das Abscheiden einer zweiten Sperrschicht über der ersten Sperrschicht, wobei die erste Sperrschicht mit Erde verbunden ist, sowie das Ausbilden eines Pads, das aus einem zweiten leitfähigen Material besteht, in der Öffnung.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen bei der Integrationsdichte einer Vielfalt elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) ein rasches Wachstum erfahren. Größtenteils basiert diese Verbesserung der Integrationsdichte auf der wiederholten Verkleinerung der minimalen Bauteilgrößen, was es erlaubt, dass mehr Komponenten in einen gegebenen Bereich integriert werden können. Mit der Fortentwicklung der Halbleitertechnologien haben sich Wafer-Level Chip Scale Package-Strukturen als effektive Alternative zur weiteren Verringerung der physikalischen Abmessungen von Halbleiterbauteilen herausgestellt.
  • Bei einer Wafer-Level Chip Scale Package-Struktur sind die aktiven Bauteile wie Transistoren und dergleichen an der Oberfläche eines Substrates der Wafer-Level Chip Scale Package-Struktur ausgebildet. Eine Vielzahl Metallisierungsschichten, welche Verbindungsstrukturen aufweisen, sind über dem Substrat ausgebildet. Ein Metallpad ist über der oberen Metallisierungsschicht angeordnet und mit den Verbindungsstrukturen elektrisch verbunden. Eine Passivierungsschicht sowie eine erste Polymerschicht können über dem Metallpad ausgebildet sein. Das Metallpad ist durch die Öffnungen in der Passivierungsschicht und der ersten Polymerschicht freigelegt.
  • Verbindungsstrukturen eines Halbleiterbauteils können eine Vielzahl seitlicher Verbindungen wie Metallleitungen aufweisen sowie eine Vielzahl vertikaler Verbindungen wie Durchkontaktierungen. Verschiedene aktive Schaltkreise des Halbleiters können mit externen Schaltkreisen über eine Vielfalt leitfähiger Kanäle, die mit Hilfe der vertikalen und seitlichen Verbindungen ausgebildet sind, verbunden werden.
  • Die Verbindungsstrukturen eines Halbleiterbauteils können unter Verwendung geeigneter Halbleiterherstellungstechniken wie das Ätzen, mit Hilfe eines Damaszenprozesses und dergleichen hergestellt werden. Die Damaszenprozesse können in unterschiedliche Kategorien unterteilt werden, nämlich in die Einzeldamaszenprozesse sowie die zweifachen Damaszenprozesse. Bei der Einzeldamaszentechnologie können die Metallkontaktierungen und ihre angrenzende Metallleitung mit Hilfe unterschiedlicher Prozessschritte hergestellt werden.
  • Daraus resultiert, dass jeder Prozessschritt eines chemisch-mechanischen Planarisierungsprozesses bedarf, um die Oberfläche zu reinigen. Im Gegensatz dazu werden bei der zweifachen Damaszentechnologie eine Metallkontaktierung sowie ihre angrenzende Metallleitung innerhalb eines einzigen Damaszenschrittes ausgebildet. Daraus resultiert, dass lediglich ein chemisch-mechanischer Planarisierungsprozess bei einem zweifachen Damaszenprozess benötigt wird, um sowohl die Metalldurchkontaktierung als auch die angrenzende Metallleitung auszubilden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung sowie deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen genommen, bei welchen:
  • die 1 eine Querschnittsansicht eines Halbleiterbauteils veranschaulicht, nachdem verschiedene elektrische Schaltkreise in dem Substrat ausgebildet worden sind, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 2 eine Querschnittsansicht des in 1 gezeigten Halbleiterbauteils veranschaulicht, nachdem eine Vielzahl Metallleitungen über dem Substrat ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 3 eine Querschnittsansicht des in 2 gezeigten Halbleiterbauteils veranschaulicht, nachdem eine Passivierungsschicht auf der Oberseite der dielektrischen Intermetallschicht ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 4 eine Querschnittsansicht des in 3 gezeigten Halbleiterbauteils veranschaulicht, nachdem ein Strukturierungsprozess auf die Passivierungsschicht angewendet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 5 eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils veranschaulicht, nachdem eine erste Sperrschicht über der Oberseite des Halbleiterbauteils ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 6 eine Querschnittsansicht des in 5 gezeigten Halbleiterbauteils veranschaulicht, nachdem eine zweite Sperrschicht über der Oberseite des Halbleiterbauteils ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 7 eine Querschnittsansicht des in 6 gezeigten Halbleiterbauteils veranschaulicht, nachdem eine Padschicht auf der Oberseite der zweiten Sperrschicht ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
  • die 8 eine Querschnittsansicht des in 7 gezeigten Halbleiterbauteils veranschaulicht, nachdem ein Ätzprozess auf die Padschicht angewendet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung; und
  • die 9 zeigt einen Prozessablauf der in den 1–8 gezeigten Herstellungsschritte.
  • Übereinstimmende Bezugszeichen sowie -symbole in den unterschiedlichen Figuren beziehen sich grundsätzlich auf entsprechende Bauteile, sofern nichts anderes angegeben ist. Die Figuren sind dazu gezeichnet, die relevanten Aspekte der verschiedenen Ausführungsformen klar zu veranschaulichen, sie sind jedoch nicht notwendigerweise maßstabsgetreu gezeichnet.
  • GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung sowie die Verwendung der vorliegend bevorzugten Ausführungsformen werden nachstehend im Detail diskutiert. Es sollte jedoch anerkannt werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, welche auf einem weiten Gebiet spezifischer Anwendungsfelder angewendet werden können. Die diskutierten spezifischen Ausführungsformen sind lediglich veranschaulichend für spezifische Weisen, um die Erfindung auszuführen, sie sollen jedoch nicht den Umfang der Erfindung beschränken.
  • Die vorliegende Erfindung wird mit Bezug auf die bevorzugten Ausführungsformen in einem spezifischen Zusammenhang beschrieben, nämlich ein Verfahren für die Ausbildung von Verbindungsstrukturen für ein Halbleiterbauteil, das einen Transistor umfasst. Die Erfindung kann jedoch ebenso auf eine Vielfalt anderer Halbleiterbauteile angewendet werden. Im Folgenden werden verschiedene Ausführungsformen im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • Die 1 veranschaulicht eine Querschnittsansicht eines Halbleiterbauteils, nachdem verschiedene elektrische Schaltkreise in dem Substrat ausgebildet worden sind, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Das Halbleiterbauteil 100 umfasst ein Transistorbauteil 200, welches in einem Substrat 102 ausgebildet ist. Wie in 1 gezeigt ist, können zwei Isolatorbereiche 104 auf gegenüberliegenden Seiten des Transistorbauteils 200 ausgebildet sein.
  • Das Transistorbauteil 200 umfasst einen ersten Drain-/Source-Bereich 106 sowie einen zweiten Drain-/Source-Bereich 108. Der erste Drain-/Source-Bereich 106 sowie der zweite Drain-/Source-Bereich 108 sind auf gegenüberliegenden Seiten einer Gate-Struktur des Transistorbauteils 200 ausgebildet. Die Gate-Struktur ist in einer dielektrischen Schicht 112 sowie über dem Substrat 102 ausgebildet. Die Gate-Struktur kann eine dielektrische Gate-Schicht 113, eine Gate-Elektrode 114 sowie Abstandshalter 116 aufweisen.
  • Das Substrat 102 kann aus Silizium ausgebildet sein, obwohl es auch aus anderen Gruppe-III-, Gruppe-IV- und/oder Gruppe-V-Elementen wie Silizium, Germanium, Gallium, Arsen und Kombinationen dieser ausgebildet sein kann. Das Substrat 102 kann ebenso in Form eines Silizium-auf-Nichtleiter (SOI) ausgebildet sein. Das SOI-Substrat kann eine Schicht eines Halbleitermaterials aufweisen (z. B. Silizium, Germanium und/oder dergleichen), welches über einer Nichtleiterschicht ausgebildet ist (z. B. ein verborgenes Oxid oder dergleichen), welche in einem Siliziumsubstrat ausgebildet ist. Darüber hinaus können andere Substrate, die verwendet werden können, mehrschichtige Substrate, Gradientensubstrate, Substrate mit hybrider Orientierung und/oder dergleichen umfassen.
  • Das Substrat 102 kann weiterhin eine Vielfalt elektrischer Schaltkreise (nicht dargestellt) aufweisen. Die elektrischen Schaltkreise, die auf dem Substrat 102 ausgebildet sind, können irgendeine Art von Schaltkreis sein, der für eine bestimmte Anwendung geeignet ist. Gemäß einer Ausführungsform können die elektrischen Schaltkreise verschiedene n-Typ-Metalloxidhalbleiter(NMOS)- und/oder p-Typ-Metalloxidhalbleiter(PMOS)-Bauteile wie Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und/oder dergleichen aufweisen. Die elektrischen Schaltkreise können miteinander verbunden sein, um ein oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, die Leistungsverteilung, Eingabe-/Ausgabe-Schaltkreise und/oder dergleichen umfassen. Der Fachmann wird anerkennen, dass die zuvor genannten Beispiele lediglich der Veranschaulichung dienen und nicht dazu vorgesehen sind, die verschiedenen Ausführungsformen auf irgendeine bestimmte Anwendung zu beschränken.
  • Das Substrat 102 kann eine Vielfalt elektrischer Schaltkreise wie Metalloxidhalbleiter(MOS)-Transistoren (z. B. das Transistorbauteil 200) sowie die zugeordneten Kontaktstecker (z. B. der Kontaktstecker 118) aufweisen. Zur Vereinfachung sind lediglich ein einziger MOS-Transistor sowie ein einziger Kontaktstecker dargestellt, um die erfindungsgemäßen Aspekte der vorliegenden Ausführungsformen zu veranschaulichen.
  • Die Nichtleiterbereiche 104 können Shallow-Trench-Isolation(STI)-Bereiche sein. Die STI-Bereiche können durch Ätzen des Substrates 102 ausgebildet sein, um eine Furche auszubilden, sowie durch Ausfüllen der Furche mit einem dielektrischen Material, wie es aus dem Stand der Technik bekannt ist. Beispielsweise können die Nichtleiterbereiche 104 mit einem dielektrischen Material wie einem oxydischen Material, einem Oxid mit hochdichtem Plasma (HDP) und/oder dergleichen gefüllt werden. Ein Planarisierungsprozess, etwa ein chemisch-mechanischer Planarisierungsprozess (CMP), kann auf die Oberfläche angewendet werden, wodurch im Ergebnis überschüssiges dielektrisches Material entfernt werden kann.
  • Die dielektrische Gate-Schicht 113 kann ein dielektrisches Material wie Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, ein Oxid, ein Stickstoff-enthaltendes Oxid, eine Kombination dieser und/oder dergleichen sein. Die dielektrische Gate-Schicht 113 kann eine Dielektrizitätskonstante aufweisen, die größer als ungefähr 4 ist. Andere Beispiele derartiger Materialien umfassen Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumoxinitrid, irgendeine Kombination dieser und/oder dergleichen. Bei einer Ausführungsform, bei welcher die dielektrische Gate-Schicht 113 eine Oxidschicht aufweist, kann die dielektrische Gate-Schicht 113 mit Hilfe irgendeines geeigneten Abscheidungsprozesses wie Plasma-verstärkter chemischer Dampfabscheidung (PECVD) unter Verwendung von Tetraethoxysilan (TEOS) sowie Sauerstoff als ein Precursor ausgebildet werden. Gemäß einer Ausführungsform kann die dielektrische Gate-Schicht 113 eine Dicke zwischen ungefähr 8 Å und ungefähr 200 Å aufweisen.
  • Die Gate-Elektrode 114 kann ein leitfähiges Material wie ein Metall (z. B. Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), ein Metallsilizid (z. B. Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), ein Metallnitrid (z. B. Titannitrid, Tantalnitrid), dotiertes polykristallines Silizium, andere leitfähige Materialien, Kombinationen dieser und/oder dergleichen aufweisen. Bei einer Ausführungsform, bei welcher die Gate-Elektrode 114 aus Polysilizium ausgebildet ist, kann die Gate-Elektrode 114 durch Abscheiden von dotiertem oder undotiertem Polysilizium mit Hilfe von chemischer Dampfabscheidung bei Niederdruck (LPCVD) mit einer Dicke im Bereich zwischen ungefähr 400 Å und ungefähr 2400 Å ausgebildet werden.
  • Die Abstandshalter 116 können durch deckendes Abscheiden eines oder mehrerer Abstandshalterschichten (nicht dargestellt) über der Gate-Elektrode 114 sowie dem Substrat 102 ausgebildet werden. Die Abstandshalter 116 können geeignete dielektrische Materialien wie SiN, Oxinitrid, SiC, SiON, ein Oxid und/oder dergleichen aufweisen. Die Abstandshalter 116 können mit Hilfe gewöhnlich verwendeter Techniken wie chemischer Dampfabscheidung (CVD), PECVD, mit Hilfe von Sputter-Deposition und/oder dergleichen ausgebildet werden.
  • Der erste und der zweite Drain-/Source-Bereich 106 und 108 können in dem Substrat 102 auf gegenüberliegenden Seiten der dielektrischen Gate-Schicht 113 ausgebildet werden. Bei einer Ausführungsform, bei welcher das Substrat 102 ein n-Typ-Substrat ist, werden die Drain-/Source-Bereiche 106 und 108 durch Implantieren geeigneter p-Typ-Dotanden wie Bor, Gallium, Indium und/oder dergleichen ausgebildet. Alternativ können bei einer Ausführungsform, bei welcher das Substrat 102 ein p-Typ-Substrat ist, die Drain-/Source-Bereiche 106 und 108 durch Implantierung geeigneter n-Typ-Dotanden wie Phosphor, Arsen und/oder dergleichen ausgebildet werden.
  • Wie in 1 gezeigt ist, wird die dielektrische Schicht 112 über dem Substrat 102 ausgebildet. Weiterhin können Kontaktstecker 118 in der dielektrischen Schicht 112 ausgebildet sein. Der Kontaktstecker 118 wird über der Gate-Elektrode 114 ausgebildet, um eine elektrische Verbindung zwischen dem Transistorbauteil 200 und der Verbindungsstruktur (nicht dargestellt, jedoch in 2 veranschaulicht) herzustellen, welche über der dielektrischen Schicht 102 ausgebildet ist.
  • Der Kontaktstecker 118 kann unter Verwendung von Fotolithografie ausgebildet werden, um ein Fotolackmaterial (nicht dargestellt) auf der dielektrischen Schicht 112 abzuscheiden und zu strukturieren. Ein Anteil des Fotolacks wird entsprechend dem Ort und der Form des Kontaktsteckers 118 freigelegt. Ein Ätzprozess, etwa ein anisotropischer Trockenätzprozess, kann dazu verwendet werden, um eine Öffnung in der dielektrischen Schicht 112 zu erzeugen.
  • Ein leitfähiges Material wird daraufhin in die Öffnung eingefüllt. Das leitfähige Material kann unter Verwendung von CVD, Plasma-verstärkter Dampfabscheidung (PVD), atomarer Schichtabscheidung (ALD) und/oder dergleichen abgeschieden werden. Das leitfähige Material wird in die Kontaktsteckeröffnung abgeschieden. Überschüssige Anteile des leitfähigen Materials werden daraufhin von der Oberfläche des dielektrischen Materials 112 unter Verwendung eines Planarisierungsprozesses wie CMP entfernt. Das leitfähige Material kann Kupfer, Wolfram, Aluminium, Silber, Titan, Titannitrid, Tantal und irgendeine Kombination dieser und/oder dergleichen sein.
  • Die dielektrische Schicht 112 wird auf der Oberseite des Substrates 112 ausgebildet. Die dielektrische Schicht 112 kann beispielsweise aus einem dielektrischen Material mit niedrigem k-Wert, wie Siliziumoxid, ausgebildet werden. Die dielektrische Schicht 112 kann mit Hilfe irgendeines geeigneten, aus dem Stand der Technik bekannten Verfahrens ausgebildet werden, etwa mit Hilfe von Spinning, CVD und PECVD. Es sollte ebenfalls festgehalten werden, dass der Fachmann anerkennen wird, dass während die 1 eine einzige dielektrische Schicht veranschaulicht, die dielektrische Schicht 112 ebenso eine Vielzahl dielektrischer Schichten aufweisen kann.
  • Die 2 veranschaulicht eine Querschnittsansicht des in 1 gezeigten Halbleiterbauteils, nachdem eine Vielzahl Metallleitungen über dem Substrat ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Eine erste dielektrische Zwischenmetallschicht 201 wird über der dielektrischen Schicht 112 ausgebildet. Wie in 2 gezeigt ist, kann eine Metallleitung 203 in der ersten dielektrischen Zwischenmetallschicht 201 ausgebildet sein. Wie in 2 gezeigt ist, werden zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet. Während die 2 zwei Metallisierungsschichten zeigt, die über der ersten Metallisierungsschicht ausgebildet sind, wird der Fachmann anerkennen, dass auch noch mehr dielektrische Zwischenmetallschichten (nicht dargestellt) sowie zugehörige Metallleitungen und Stecker (nicht dargestellt) zwischen den Metallisierungsschichten, die in 2 gezeigt sind (z. B. zwischen den Schichten 206 und 216) ausgebildet sein können. Insbesondere können die in den in 2 gezeigten Metallisierungsschichten ausgebildeten Schichten durch abwechselnde Schichten eines dielektrischen Materials (z. B. ein dielektrisches Material mit extrem niedrigem k-Wert) und einem leitfähigen Material (z. B. Kupfer) ausgebildet werden.
  • Es sollte weiterhin festgehalten werden, dass die in 2 gezeigten Metallisierungsschichten mit Hilfe eines zweifachen Damaszenprozesses ausgebildet werden können, obwohl auch andere geeignete Techniken, etwa das Abscheiden oder ein einzelner Damaszenprozess, alternativ verwendet werden können. Der zweifache Damaszenprozess ist aus dem Stand der Technik gut bekannt und wird daher hier nicht weiter diskutiert.
  • Die zweite Metallleitung 202 sowie der Stecker 204 werden mit Hilfe eines zweifachen Damaszenprozesses ausgebildet. Die zweite Metallleitung 202 ist in eine zweite dielektrische Zwischenmetallschicht 206 eingebettet, welche der ersten dielektrischen Zwischenmetallschicht 201 ähnelt. Der Stecker 204 wird in der dielektrischen Zwischenmetallschicht 201 ausgebildet. Insbesondere werden die zweite Metallleitung 202 und die Metallleitung 203 über den Stecker 204 miteinander verbunden.
  • Die zweite Metallleitung 202 sowie der Stecker 204 können aus metallischen Materialien wie Kupfer, Kupferlegierungen, Aluminium, Silber, Gold, irgendeine Kombination dieser und/oder dergleichen ausgebildet werden. Die dritte Metallleitung 212 sowie der Stecker 214 ähneln der zweiten Metallleitung 202 sowie dem Stecker 204, und sie werden daher zur Vermeidung von Wiederholungen nicht weiter diskutiert.
  • Die 3 veranschaulicht eine Querschnittsansicht des in 2 gezeigten Halbleiterbauteils, nachdem eine Passivierungsschicht auf der Oberseite der dielektrischen Zwischenmetallschicht ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die Passivierungsschicht 302 ist aus nichtorganischem Material, etwa aus undotiertem Silikatglas, aus Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Bor-dotiertem Siliziumoxid, Phosphor-dotiertem Siliziumoxid und/oder dergleichen, ausgebildet. Alternativ kann die Passivierungsschicht 302 aus einem dielektrischen Material mit niedrigem k-Wert, etwa aus Kohlenstoff-dotiertem Oxid und/oder dergleichen ausgebildet sein. Darüber hinaus können auch Dielektrika mit extrem niedrigem k-Wert (ELK), etwa porös Kohlenstoff-dotiertes Siliziumdioxid, angewendet werden, um die Passivierungsschicht 154 auszubilden. Die Passivierungsschicht 302 kann mit Hilfe irgendeines geeigneten Prozesses, etwa mit Hilfe von CVD, ausgebildet werden.
  • Die 4 veranschaulicht eine Querschnittsansicht des in 3 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die Passivierungsschicht angewendet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Der Strukturierungsprozess kann unter Verwendung geeigneter Strukturierungstechniken, etwa mit Hilfe eines Ätzprozesses, mit Hilfe von Laserablation und/oder dergleichen, umgesetzt werden. Entsprechend der Form sowie dem Ort des Pads (nicht dargestellt, jedoch in 8 veranschaulicht) des Halbleiterbauteils 100 kann ein Ätzprozess, etwa ein anisotropischer Trockenätzprozess oder ein Laserstrahl (nicht dargestellt), auf die Oberfläche der Passivierungsschicht 302 angewendet werden. Daraus ergibt sich, dass ein Anteil der Passivierungsschicht 302 entfernt wird, um eine Öffnung 402 auszubilden, wie es in 4 gezeigt ist.
  • Die 5 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils, nachdem eine erste Sperrschicht über der Oberfläche des Halbleiterbauteils ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die erste Sperrschicht 502 kann mit Hilfe geeigneter Materialien wie Tantalnitrid (TaN) und dergleichen ausgebildet werden. Die erste Sperrschicht 502 wird auf der Unterseite, auf den Seitenwänden der Öffnung 402 sowie auf der Oberseite der Passivierungsschicht 302 mit Hilfe eines ALD-Prozesses abgeschieden.
  • Die erste Sperrschicht 502 kann gemäß manchen Ausführungsformen eine Dicke von ungefähr 10 Å aufweisen. Darüber hinaus kann die erste Sperrschicht 502 mit der Masseplatte des Halbleiterbauteils 100 verbunden sein. Die mit Masse verbundene Sperrschicht, etwa die erste Sperrschicht 502, trägt dazu bei, die Ladung in den darauffolgenden PVD-Prozessen abzuführen. Die PVD-Prozesse werden nachstehend mit Bezug auf 6 beschrieben.
  • 6 veranschaulicht eine Querschnittsansicht des in 5 gezeigten Halbleiterbauteils, nachdem eine zweite Sperrschicht über der Oberfläche des Halbleiterbauteils ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die zweite Sperrschicht 602 wird über der ersten Sperrschicht 502 ausgebildet. Die zweite Sperrschicht 602 kann aus demselben Material wie die erste Sperrschicht 502 bestehen. Alternativ kann die zweite Sperrschicht 602 aus anderen geeigneten Materialien wie Titan, Tantal und Kombinationen dieser und/oder dergleichen ausgebildet werden. Die zweite Sperrschicht 602 kann gemäß manchen Ausführungsformen eine Dicke von ungefähr 600 Å aufweisen. Sowohl die erste Sperrschicht als auch die zweite Sperrschicht 602 können als eine Sperre dienen, um zu vermeiden, dass Kupfer (z. B. die Metallleitung 212) in die umgebenden Bereiche hinein diffundiert. Die zweite Sperrschicht 602 kann auf der ersten Sperrschicht 502 unter Verwendung eines Plasma-basierten Abscheidungsprozesses, etwa mit Hilfe von PVD, abgeschieden sein.
  • Eine vorteilhafte Eigenschaft der ersten Sperrschicht 502 liegt darin, dass die erste Sperrschicht 502 über dem Halbleiterbauteil mit Hilfe eines nicht Plasma-basierten Abscheidungsprozesses, etwa mit ALD, abgeschieden wird. Der ALD-Prozess verursacht keinen Plasmainduzierten Schaden (PID) an der dielektrischen Gate-Schicht 113, welche mit der Metallleitung 212 elektrisch verbunden ist. Darüber hinaus hilft die mit Masse verbundene Sperrschicht 502 während des PVD-Prozesses für die Ausbildung der zweiten Sperrschicht 602 dabei, die Ladung des PVD-Prozesses abzuführen, um zu vermeiden, dass die dielektrische Gate-Schicht 113 PID erfährt.
  • Die 7 veranschaulicht eine Querschnittsansicht des in 6 gezeigten Halbleiterbauteils, nachdem eine Padschicht auf der Oberseite der zweiten Sperrschicht ausgebildet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Wie in 7 gezeigt ist, kann ein leitfähiges Material in die Öffnung (z. B. in die in 6 gezeigte Öffnung 402) gefüllt werden, um die Padschicht 702 auszubilden. Das leitfähige Material kann Aluminium-Kupfer sein, es kann jedoch auch irgendein anderes geeignetes leitfähiges Material, etwa eine Kupferlegierung, Aluminium, Wolfram, Silber, irgendeine Kombination dieser und/oder dergleichen sein. Die Padschicht 702 kann mit Hilfe eines geeigneten Verfahrens, etwa mit CVD, PVD, einem stromlosen Plattierungsprozess, mit Hilfe von Elektroplattierung und/oder dergleichen, ausgebildet werden.
  • Die 8 veranschaulicht eine Querschnittsansicht des in 7 gezeigten Halbleiterbauteils, nachdem ein Ätzprozess auf die Padschicht angewendet worden ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Berücksichtigung der Form sowie des Ortes des Pads des Halbleiterbauteils 100 kann die Padschicht 702 strukturiert werden und Teile der Sperrschicht sowie der Padschicht 72 können entfernt werden, um das Pad 802 auszubilden. Der Entfernungsprozess kann geeignete Ätzprozesse, etwa das Nassätzen, das Trockenätzen und/oder dergleichen, sein. Der genaue Prozessablauf von entweder dem Trockenätzen oder dem Nassätzen ist aus dem Stand der Technik bekannt und wird daher hier zur Vermeidung von Wiederholungen nicht im Detail diskutiert.
  • Die 9 zeigt einen Prozessablauf der in den 1 bis 8 gezeigten Herstellungsschritte. Bei dem Schritt 902 wird ein Transistorbauteil in einem Substrat ausgebildet sowie eine Gate-Struktur über dem Substrat in einer dielektrischen Schicht ausgebildet. Die Ausbildung der Gate-Struktur als auch der übrigen Bestandteile des Transistors wird mit Bezug auf die 1 im Detail diskutiert. Bei dem Schritt 904 wird eine Vielzahl Verbindungsstrukturen, etwa Metallleitungen, über dem Substrat ausgebildet, wie es in 2 gezeigt ist. Bei dem Schritt 906 wird eine dielektrische Schicht über einer oberen Metallleitung der Verbindungsstruktur ausgebildet.
  • Bei dem Schritt 908 wird eine Öffnung in der dielektrischen Schicht ausgebildet, wie es in 4 gezeigt ist. Bei dem Schritt 910 wird, wie es in 5 gezeigt ist, eine erste Sperrschicht sowohl auf der Unterseite als auch auf den Seitenwänden der Öffnung mit Hilfe eines ALD-Prozesses abgeschieden. Bei dem Schritt 912 wird, wie es in 6 gezeigt ist, eine zweite Sperrschicht über der ersten Sperrschicht mit Hilfe eines PVD-Prozesses abgeschieden. Während des PVD-Prozesses wird die erste Sperrschicht mit Erde verbunden. Bei dem Schritt 914 wird, wie es in 7 gezeigt ist, eine Padschicht mit Hilfe eines geeigneten Abscheidungsverfahrens ausgebildet. Bei dem Schritt 916 wird die Padschicht strukturiert, um ein Pad auszubilden, wie es in 8 gezeigt ist.
  • Gemäß einer Ausführungsform weist eine Vorrichtung eine Metallleitung, die aus einem ersten leitfähigen Material besteht und über einem Substrat ausgebildet ist, sowie eine dielektrische Schicht auf, die über der Metallleitung ausgebildet ist, wobei die dielektrische Schicht ein Pad umfasst, und wobei das Pad aus einem zweiten leitfähigen Material ausgebildet ist, wobei eine erste Sperrschicht zwischen der Metallleitung und dem Pad ausgebildet ist, wobei die erste Sperrschicht mit Hilfe atomarer Schichtabscheidung abgeschieden ist, und wobei eine zweite Sperrschicht über der ersten Sperrschicht ausgebildet ist, wobei die erste Sperrschicht mit Erde verbunden ist, wenn die zweite Sperrschicht über der ersten Sperrschicht abgeschieden wird.
  • Gemäß einer Ausführungsform weist ein Bauteil eine Metallleitung auf, die mit einer Gate-Struktur eines Transistors, der in einem Substrat ausgebildet ist, verbunden ist, wobei die Metallleitung aus einem ersten leitfähigen Material ausgebildet ist, wobei eine dielektrische Schicht über der Metallleitung ausgebildet ist, und wobei ein Pad in der dielektrischen Schicht und über der Metallleitung ausgebildet ist, wobei das Pad aus einem zweiten leitfähigen Material ausgebildet ist.
  • Das Bauteil umfasst weiterhin eine erste Sperrschicht, die zwischen der Metallleitung und dem Pad ausgebildet ist, wobei die erste Sperrschicht mit Hilfe atomarer Schichtabscheidung ausgebildet ist, und wobei eine zweite Sperrschicht über der ersten Sperrschicht ausgebildet ist, wobei die zweite Sperrschicht mit Hilfe eines Plasma-basierten Abscheidungsprozesses ausgebildet ist.
  • Gemäß einer Ausführungsform weist ein Verfahren das Ausbilden einer Gate-Struktur über einem Substrat auf, wobei die Gate-Struktur eine dielektrische Gate-Schicht über dem Substrat und eine Gate-Elektrode über der dielektrischen Gate-Schicht aufweist. Das Verfahren weist weiterhin das Ausbilden einer Vielzahl von Verbindungskomponenten über der Gate-Struktur auf, wobei die Verbindungskomponenten elektrisch mit der Gate-Struktur verbunden sind, das Abscheiden einer dielektrischen Schicht über einer oberen Metallleitung der Verbindungskomponenten, das Ausbilden einer Öffnung in der dielektrischen Schicht, das Abscheiden einer ersten Sperrschicht auf einer Unterseite sowie auf Seitenwänden der Öffnung unter Verwendung eines ersten Abscheidungsverfahrens, das Abscheiden einer zweiten Sperrschicht über der ersten Sperrschicht (unter Verwendung eines zweiten Abscheidungsverfahrens), sowie das Ausbilden eines Pads in der Öffnung.
  • Obwohl Ausführungsformen der vorliegenden Erfindung und deren Vorteile im Detail beschrieben worden sind, sollte es verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen erfolgen können, ohne dass dadurch aus dem Umfang der Erfindung, wie er in den anhängenden Ansprüchen angegeben ist, herausgetreten wird.
  • Darüber hinaus ist der Umfang der vorliegenden Anmeldung nicht dazu vorgesehen, auf bestimmte Ausführungsformen des Prozesses, der Maschine, der Herstellungsverfahren, der Zusammensetzungen der Materie, der Mittel, der Verfahren und Schritte, die in der Beschreibung beschrieben sind, beschränkt zu werden. Wie der Fachmann ohne weiteres der Offenbarung der vorliegenden Erfindung entnehmen wird, sollen derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte, die bereits existieren oder erst später entwickelt werden, welche jedoch im Wesentlichen dieselbe Funktion aufweisen oder im Wesentlichen dasselbe Ergebnis wie die entsprechenden hierin beschriebenen Ausführungsformen erreichen, ebenso gemäß der vorliegenden Erfindung verwendet werden können. Dementsprechend sind die anhängenden Ansprüche dazu vorgesehen, in ihrem Umfang derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte mit zu umfassen.

Claims (20)

  1. Vorrichtung, die aufweist: eine Metallleitung aus einem ersten leitfähigen Material, die über einem Substrat ausgebildet ist; eine dielektrische Schicht, die über der Metallleitung ausgebildet ist, wobei die dielektrische Schicht ein Pad umfasst, und wobei das Pad aus einem zweiten leitfähigen Material ausgebildet ist; eine erste Sperrschicht, die zwischen der Metallleitung und dem Pad ausgebildet ist, wobei die erste Sperrschicht mit Hilfe eines atomaren Schichtabscheidungsprozesses abgeschieden ist; und eine zweite Sperrschicht, die über der ersten Sperrschicht ausgebildet ist, wobei die erste Sperrschicht mit Erde verbunden ist, wenn die zweite Sperrschicht über der ersten Sperrschicht abgeschieden wird.
  2. Vorrichtung nach Anspruch 1, bei der die erste Sperrschicht aus Tantalnitrid ausgebildet ist.
  3. Vorrichtung nach Anspruch 1 oder 2, bei der die zweite Sperrschicht aus Tantalnitrid ausgebildet ist, wobei das Tantalnitrid über der ersten Sperrschicht unter Verwendung eines Plasmadampfabscheidungsprozesses abgeschieden ist.
  4. Vorrichtung nach einem der Ansprüche 1–3, bei der das erste leitfähige Material Kupfer ist.
  5. Vorrichtung nach einem der Ansprüche 1 bis 4, bei der das zweite leitfähige Material Aluminium-Kupfer (AlCu) ist.
  6. Vorrichtung nach einem der Ansprüche 1–5, die weiterhin aufweist: eine dielektrische Gate-Schicht, die über dem Substrat ausgebildet ist; und eine Gate-Elektrode, die über der dielektrischen Gate-Schicht ausgebildet ist, wobei die Gate-Elektrode mit der Metallleitung elektrisch verbunden ist.
  7. Bauteil, das aufweist: eine Metallleitung, die mit einer Gate-Struktur eines Transistors, der in einem Substrat ausgebildet ist, verbunden ist, wobei die Metallleitung aus einem ersten leitfähigen Material ausgebildet ist; eine dielektrische Schicht, die über der Metallleitung ausgebildet ist; ein Pad, das in der dielektrischen Schicht und über der Metallleitung ausgebildet ist, wobei das Pad aus einem zweiten leitfähigen Material ausgebildet ist; eine erste Sperrschicht, die zwischen der Metallleitung und dem Pad ausgebildet ist, wobei die erste Sperrschicht mit Hilfe eines atomaren Schichtabscheidungsverfahrens ausgebildet ist; und eine zweite Sperrschicht, die über der ersten Sperrschicht ausgebildet ist, wobei die zweite Sperrschicht mit Hilfe eines Plasma-basierten Abscheidungsverfahrens ausgebildet ist.
  8. Bauteil nach Anspruch 7, bei dem die erste Sperrschicht eine Dicke von ungefähr 10 Å aufweist.
  9. Bauteil nach Anspruch 7 oder 8, bei dem die erste und die zweite Sperrschicht aus Tantalnitrid ausgebildet sind.
  10. Bauteil nach einem der Ansprüche 7–9, bei dem das erste leitfähige Material Kupfer und das zweite leitfähige Material Aluminium ist.
  11. Bauteil nach einem der Ansprüche 7–10, bei dem die zweite Sperrschicht auf der ersten Sperrschicht unter Verwendung eines Plasmadampfabscheidungsverfahrens abgeschieden ist.
  12. Bauteil nach Anspruch 11, bei dem während des Plasmadampfabscheidungsverfahrens die erste Sperrschicht mit Erde verbunden ist.
  13. Bauteil nach einem der Ansprüche 7–12, bei dem die dielektrische Schicht aus Oxid ausgebildet ist.
  14. Verfahren, das aufweist: Ausbilden einer Gate-Struktur über einem Substrat, wobei die Gate-Struktur aufweist: eine dielektrische Gate-Schicht über dem Substrat; und eine Gate-Elektrode über der dielektrischen Gate-Schicht; Ausbilden einer Vielzahl Verbindungskomponenten über der Gate-Struktur, wobei die Verbindungskomponenten mit der Gate-Struktur elektrisch verbunden sind; Abscheiden einer dielektrischen Schicht über einer oberen Metallleitung der Verbindungskomponenten; Ausbilden einer Öffnung in der dielektrischen Schicht; Abscheiden einer ersten Sperrschicht auf einer Unterseite sowie auf Seitenwänden der Öffnung unter Verwendung eines ersten Abscheidungsverfahrens; Abscheiden einer zweiten Sperrschicht über der ersten Sperrschicht unter Verwendung eines zweiten Abscheidungsverfahrens; und Ausbilden eines Pad in der Öffnung.
  15. Verfahren nach Anspruch 14, das weiterhin das Ausbilden der ersten Sperrschicht unter Verwendung eines atomaren Schichtabscheidungsverfahrens aufweist, wobei die erste Sperrschicht aus Tantalnitrid ausgebildet wird.
  16. Verfahren nach Anspruch 14 oder 15, das weiterhin das Ausbilden der zweiten Sperrschicht über der ersten Sperrschicht unter Verwendung eines Plasmadampfabscheidungsverfahrens aufweist, wobei die zweite Sperrschicht aus Tantalnitrid ausgebildet wird.
  17. Verfahren nach einem der Ansprüche 14–16, das weiterhin während des Ausbildungsschrittes der zweiten Sperrschicht über der ersten Sperrschicht das Verbinden der ersten Sperrschicht mit Erde aufweist.
  18. Verfahren nach einem der Ansprüche 14–17, das weiterhin das Ätzen der dielektrischen Schicht zur Ausbildung der Öffnung unter Verwendung eines Trockenätzprozesses aufweist.
  19. Verfahren nach einem der Ansprüche 14–18, das weiterhin das Ausbilden der oberen Metallleitung aus Kupfer sowie das Ausbilden des Pads aus Aluminium-Kupfer aufweist.
  20. Verfahren nach einem der Ansprüche 14–19, das weiterhin das Abscheiden der dielektrischen Schicht über der oberen Metallleitung mit Hilfe eines chemischen Dampfabscheidungsverfahrens aufweist.
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