KR100939777B1 - 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법 - Google Patents

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Abstract

본 발명은 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선 형성방법을 개시한다. 개시된 본 발명의 텅스텐막 형성방법은, 반도체 기판의 상부에 비정질-상 및 베타-상 중 적어도 어느 하나를 갖는 텅스텐 핵생성층을 형성하는 단계; 상기 텅스텐 핵생성층 상에 결정질의 알파-상을 갖는 제1텅스텐층을 형성하는 단계; 및 상기 제1텅스텐층 상에 PVD 공정에 따라 제2텅스텐층을 형성하는 단계;를 포함한다.

Description

텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선 형성방법{Method for forming tungsten layer and method for forming wiring of semiconductor device using the same}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비저항(resistivity) 및 표면 거칠기(surface roughness)가 낮은 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 소자에서의 배선, 예컨대, 게이트는 주로 폴리실리콘막으로 형성되어져 왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 패터닝의 용이성 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 특히, 실제 모스펫(MOSFET) 소자에서는 폴리실리콘 게이트 내에 인(P), 비소(As) 또는 붕소(B) 등의 도펀트를 도핑시킴에 따라 낮은 게이트 저항값을 구현할 수 있었다.
그러나, 반도체 소자의 집적도가 증가함에 따라 게이트의 선폭, 게이트 절연막의 두께 및 접합 깊이 등이 감소됨으로써 폴리실리콘으로는 요구되는 저저항의 구현이 어렵게 되었다.
이에, 상기 폴리실리콘막을 대체할 수 있는 새로운 게이트 물질에 대한 개발이 필요하게 되었으며, 개발 초기에는 게이트 물질로서 금속 실리사이드막이 적용되어 폴리실리콘막과 금속 실리사이드막의 적층 구조로 이루어지는 폴리사이드 게이트에 대한 개발이 활발하게 진행되었다. 그런데, 상기 폴리사이드 게이트로도 서브-100㎚급 이하 레벨의 반도체 소자에서 요구되는 저저항의 구현에 한계를 갖게 되었다.
따라서, 최근에는 폴리실리콘막과 금속막의 적층 구조로 이루어지는 금속 게이트에 대한 개발이 적극적으로 추진되고 있다. 상기 금속 게이트는 도펀트를 사용하지 않기 때문에, 상기한 폴리사이드 게이트에서 발생되는 문제점을 해결할 수 있고, 또한, 실리콘의 미드 밴드-갭(mid band-gap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써, NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다.
일 예로, 최근 들어 텅스텐을 적용한 텅스텐 게이트에 대한 연구가 활발하게 진행되고 있다.
그러나, 게이트 물질로서 텅스텐을 적용함에도 불구하고 게이트 CD(Critical Dimension)의 감소, 배선 폭 효과 및 텅스텐 비저항 증가 등에 의해 게이트 저항이 증가되는 문제가 발생하게 되었다. 이에, 상기한 원인들 중에서 텅스텐 비저항 증가에 기인하는 게이트 저항 증가의 문제를 해결하고자 많은 연구가 진행되고 있지만, 현재까지는 게이트 저항 증가의 문제를 만족할만큼 해결하고 있지 못하고 있는 실정이다.
본 발명은 낮은 비저항을 갖도록 할 수 있는 텅스텐막 형성방법을 제공한다.
또한, 본 발명은 낮은 비저항을 가지면서 후속 공정에서의 결함을 유발하지 않는 텅스텐막 형성방법을 제공한다.
게다가, 본 발명은 낮은 비저항을 가지면서 후속 공정에의 결함을 유발하지 않는 텅스텐막의 형성방법을 이용함으로써 반도체 소자의 제조수율 및 신뢰성을 확보할 수 있는 반도체 소자의 배선 형성방법을 제공한다.
일 실시예에서, 텅스텐막 형성방법은, 반도체 기판의 상부에 비정질-상 및 베타-상 중 적어도 어느 하나를 갖는 텅스텐 핵생성층을 형성하는 단계; 상기 텅스텐 핵생성층 상에 결정질의 알파-상을 갖는 제1텅스텐층을 형성하는 단계; 및 상기 제1텅스텐층 상에 PVD 공정에 따라 제2텅스텐층을 형성하는 단계;를 포함한다.
상기 텅스텐 핵생성층은 CVD 공정 또는 ALD 공정으로 형성한다.
상기 텅스텐 핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다.
상기 텅스텐 핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다.
상기 텅스텐 핵생성층은 제1핵생성층과 제2핵생성층의 적층 구조로 형성한다.
상기 제1핵생성층은, 반응가스로서 Si 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다.
상기 제1핵생성층은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다.
상기 제1핵생성층은 상기 반응가스 플로우, 퍼지, 상기 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성한다.
상기 제2핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다.
상기 제2핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다.
상기 제2핵생성층은 상기 반응가스 플로우, 퍼지, 상기 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성한다.
상기 제2핵생성층은 상기 제1핵생성층 표면에 B 함유 가스의 반응가스만을 플로우시켜 형성한다.
상기 제2핵생성층은 B2H6의 반응가스 플로우 및 퍼지의 과정을 반복 수행하여 형성한다.
상기 제1텅스텐층은 CVD 공정 또는 ALD 공정으로 형성하는 한다.
상기 제1텅스텐층은 WF6 가스와 H2 가스를 플로우시켜 형성한다.
다른 실시예에서, 반도체 소자의 배선 형성방법은, 반도체 기판 상부에 베리어막을 형성하는 단계; 상기 베리어막 상에 텅스텐막을 형성하는 단계; 및 상기 텅 스텐막과 베리어막을 식각하는 단계;를 포함하며, 상기 텅스텐막을 형성하는 단계는, 상기 베리어막 상에 비정질-상 및 베타-상 중 적어도 어느 하나를 갖는 텅스텐 핵생성층을 형성하는 단계; 상기 텅스텐 핵생성층 상에 결정질의 알파-상을 갖는 제1텅스텐층을 형성하는 단계; 및 상기 제1텅스텐층 상에 PVD 공정에 따라 제2텅스텐층을 형성하는 단계;를 포함한다.
반도체 소자의 배선 형성방법은, 상기 베리어막을 형성하는 단계 전, 게이트를 구성하도록, 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계;를 더 포함한다.
상기 텅스텐 핵생성층은 CVD 공정 또는 ALD 공정으로 형성하는 한다.
상기 텅스텐 핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다.
상기 텅스텐 핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다.
상기 텅스텐 핵생성층은 제1핵생성층과 제2핵생성층의 적층 구조로 형성한다.
상기 제1핵생성층은 반응가스로서 Si 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다.
상기 제1핵생성층은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다.
상기 제1핵생성층은 상기 반응가스 플로우, 퍼지, 상기 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성한다.
상기 제2핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다.
상기 제2핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다.
상기 제2핵생성층은 상기 반응가스 플로우, 퍼지, 상기 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성한다.
상기 제2핵생성층은 상기 제1핵생성층 표면에 B 함유 가스의 반응가스만을 플로우시켜 형성한다.
상기 제2핵생성층은 B2H6의 반응가스 플로우 및 퍼지의 과정을 반복 수행하여 형성한다.
상기 제1텅스텐층은 CVD 공정 또는 ALD 공정으로 형성한다.
상기 제1텅스텐층은 WF6 가스와 H2 가스를 플로우시켜 형성한다.
본 발명은 저저항 텅스텐 증착 공정에 의한 제1텅스텐층과 PVD 공정에 의한 제2텅스텐층의 적층 구조로 텅스텐막을 형성함으로써 하부의 저저항 텅스텐막에 의해 낮은 비저항의 텅스텐막을 형성할 수 있으며, 이에 따라, 낮은 비저항을 갖는 배선, 즉, 게이트를 구현할 수 있다.
또한, 본 발명은 저저항 텅스텐 증착 공정에 의한 제1텅스텐층과 PVD 공정에 의한 제2텅스텐층의 적층 구조로 텅스텐막을 형성함으로써 상부의 PVD 텅스텐막에 의해 낮은 표면 거칠기를 갖는 텅스텐막을 얻을 수 있으며, 이에 따라, 후속 공정에서의 불량 유발을 방지할 수 있어서 반도체 소자의 제조수율 및 신뢰성을 개선시킬 수 있다.
본 발명은 배선용 텅스텐막을 저저항 텅스텐(Low resistivity W; LRW) 증착 공정을 이용한 제1텅스텐층과 PVD 공정을 이용한 제2텅스텐층의 적층 구조로 형성한다.
여기서, 상기 저저항 텅스텐 증착 공정에 의한 텅스텐막(이하, 저저항 텅스텐막)은 핵생성층(Nucleation layer)과 벌크 텅스텐층(Bulk W layer)의 결정 구조 차이를 이용하여 형성된 것으로서, 비정질-상 또는 베타-상(β-phase)을 갖는 핵생성층 상에 결정질의 알파-상(α-phase)을 갖는 벌크 텅스텐층이 성장되어, 큰 그레인 싸이즈(large grain size)를 갖는다. 이와 같은 저저항 텅스텐막은 PVD 공정으로 형성된 텅스텐막(이하, PVD 텅스텐막)과 비교해서 현저하게 낮은 비저항을 갖는다.
그런데, 상기 저저항 텅스텐막은 매우 불량한 토폴로지(topology)를 갖게 되기 때문에 후속하는 포토리소그라피 공정에서 노광 불량을 일어나게 하는 등, 여러 가지 공정상의 불량을 유발할 수 있다.
도 1은 결정성을 갖는 하지막 상에 형성된 저저항 텅스텐막과 PVD 텅스텐막의 단면도이다. 도면부호 g/s는 그레인 싸이즈를, G/B는 입계(Grain Boundary)를 나타낸다.
도시된 바와 같이, 좌측의 저저항 텅스텐막(120)은 우측의 PVD 텅스텐막(140)에 비해 긴 그레인 싸이즈(g/s)는 갖지만, 불량한 토폴로지(topology), 즉, 표면 거칠기를 가짐을 볼 수 있다. 따라서, 상기 저저항 텅스텐막(120)은 긴 그레인 싸이즈를 갖는 것으로 인해 낮은 비저항을 갖는 잇점은 있으나, 불량한 표면 거칠기를 갖는 것으로 인해 공정상의 문제를 유발할 수 있으므로, 그 자체만으로 게이트를 구성하기에는 어려움이 있다.
마찬가지로, 상기 PVD 텅스텐막(140)은 양호한 표면 거칠기를 갖는 것으로 인해 후속 공정에의 결함은 유발하지 않겠지만, 그레인 싸이즈(g/s)가 짧은 것으로 인해 높은 비저항을 갖게 되므로, 상기 PVD 텅스텐막(140) 만으로 게이트를 구성하기에도 어려움이 있다.
한편, 저저항 텅스텐막 상에 PVD 텅스텐막을 형성하는 경우, 상기 PVD 텅스텐막은 상기 저저항 텅스텐막으로부터 정합 성장(matching growth)되어 형성된다. 그 결과, 상기 정합 성장된 PVD 텅스텐막은 상기 저저항 텅스텐막과 유사한 그레인 싸이즈를 갖게 된다.
따라서, 배선용 텅스텐막을 저저항 텅스텐 증착 공정을 이용한 제1텅스텐층과 PVD 공정을 이용한 제2텅스텐층의 적층 구조로 형성하면, 상기 제1텅스텐층은 큰 그레인 싸이즈를 가지며, 상기 제2텅스텐층은 정합 성장되는 것으로 인해 PVD 공정에 따라 형성됨에도 불구하고 상기 제1텅스텐층과 마찬가지로 큰 그레인 싸이즈를 갖도록 형성된다.
그러므로, 본 발명은 상기 제2텅스텐층을 PVD 공정에 따라 성장시킴에도 불 구하고, 하지층인 저저항 텅스텐 증착 공정에 따른 제1텅스텐층에 의해 큰 그레인 싸이즈를 갖도록 형성할 수 있으며, 이에 따라, 전체적으로 큰 그레인 싸이즈를 갖는 텅스텐막을 형성할 수 있고, 그래서, 낮은 비저항을 갖는 배선, 즉, 게이트를 구현할 수 있다.
또한, 본 발명의 배선용 텅스텐막은 표면에 PVD 공정에 따라 벌크 텅스텐을 형성하는 것과 관련해서 낮은 표면 거칠기를 갖게 되므로, 후속 공정에의 불량을 유발하지 않으며, 그래서, 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명은 상기한 텅스텐막 형성방법을 게이트 이외에 비트라인 형성 등에도 적용할 수 있으므로, 반도체 소자의 신뢰성 및 특성을 더욱 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 텅스텐막 형성방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 텅스텐막(200)은 저저항 텅스텐막(220)과 PVD 텅스텐막(240)의 적층 구조로 형성한다. 상기 저저항 텅스텐막(220)은 비정질-상 또는 베타-상을 갖는 텅스텐 핵생성층(212) 상에 알파-상을 갖는 제1텅스텐층(214)을 성장시켜서 형성한다. 상기 PVD 텅스텐막(240)은 PVD 공정에 따라 형성된 제2텅스텐층으로서, 상기 제1텅스텐층(214) 상에서 정합 성장되어 형성된다.
상기 비정질-상 또는 베타-상을 갖는 텅스텐 핵생성층(212)은 CVD 공정 또는 ALD 공정, 바람직하게는 ALD 공정으로 형성한다. 또한, 상기 텅스텐 핵생성층(212)은 제1핵생성층(212a)과 제2핵생성층(212b)의 적층 구조로 형성한다. 상기 제1핵생성층(212a)은 반응가스로서 Si 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성한다. 예컨대, 상기 제1핵생성층(212a)은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한다. 또한, 상기 제1핵생성층(212a)은 상기 SiH4의 반응가스와 WF6의 소오스가스의 교번적인 플로우, 즉, 상기 SiH4의 반응가스 플로우, 퍼지, 상기 WF6의 소오스가스 플로우, 퍼지의 과정을 1∼10회, 바람직하게, 3∼4회 반복 수행하여 형성한다. 상기 제2핵생성층(212b)은 전체 핵생성층이 베타-상을 갖도록 만드는 요소로서, 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 W 함유 가스, 예컨대, WF6 가스를 플로우시켜 형성한다. 또한, 상기 제2핵생성층(212b)은 B2H6의 소오스가스와 WF6의 소오스가스의 교번적인 플로우, 즉, 상기 B2H6의 반응가스 플로우, 퍼지, 상기 WF6의 소오스가스 플로우, 퍼지의 과정을 3∼10회, 바람직하게, 4∼6회 반복 수행하여 형성한다.
한편, 상기 제2핵생성층(212b)은 균일도(uniformity) 개선을 위해 WF6의 소오스가스를 플로우시킴이 없이 상기 제1핵생성층(212a) 표면에 B2H6의 반응가스만을 플로우시켜 형성하는 것도 가능하다. 이를 소우킹(soaking) 방식이라 하며, 상기 B2H6의 반응가스 플로우 및 퍼지의 과정을 3∼10회, 바람직하게, 4∼6회 반복 수행한다.
또한, 상기 텅스텐 핵생성층(220)은 적층 구조가 아닌 단일층 구조로도 형성 가능하다. 이 경우, 상기 텅스텐 핵생성층(220)은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 W 함유 가스, 예컨대, WF6 가스를 플로우시켜 형성한다.
상기 제1텅스텐층(214)은 CVD 공정 또는 ALD 공정, 바람직하게, CVD 공정에 따라 WF6의 소오스가스와 H2의 반응가스를 교번적으로, 또는, 함께 플로우시켜 형성한다.
상기 PVD 텅스텐막(240), 즉, PVD 공정에 의한 제2텅스텐층은 상기 저저항 텅스텐막(220)의 제1텅스텐층(214) 상에서 정합 성장된다. 본 발명에 따른 PVD 텅스텐막(240)은 통상의 PVD 공정에 의해 형성되는 텅스텐막과 비교해서 큰 그레인 싸이즈를 갖도록 형성된다. 여기서, 본 발명에 따른 PVD 텅스텐막(240)의 그레인 싸이즈는 하지층인 저저항 텅스텐막(220) 형성시의 핵생성층을 형성하기 위해 수행된 핵생성층 증착 싸이클의 횟수에 비례한다. 예컨대, 핵생성층 증착 싸이클이 증가할수록 그레인 싸이즈는 증가되며, 그리고, 상기 그레인 싸이즈가 증가할수록 텅스텐막(200)의 비저항은 낮아진다.
하기의 <표 1>은 PVD 텅스텐막, 저저항 텅스텐막 및 본 발명에 따른 저저항 텅스텐막과 PVD 텅스텐막의 적층막에 대한 비저항, 거칠기 및 그레인 싸이즈를 비교한 것이다.
PVD W LRW LRW+PVD W
비저항(Resistivity) 28.6μΩ-㎠ 14.7μΩ-㎠ 17.7μΩ-㎠
RMS (Roughness) 0.864㎚ 5.419㎚ 1.307㎚
그레인 싸이즈 작다(小) 크다(大) 크다(大)
보여지는 바와 같이, 본 발명에 따른 저저항 텅스텐막과 PVD 텅스텐막의 적 층막은 큰 그레인 싸이즈를 갖는 것으로 인해 면저항(Rs) 및 비저항은 저저항 텅스텐막의 수준으로 낮은 값을 가지며, 표면 거칠기는 상기 저저항 텅스텐 보다 현저히 낮은 값을 갖는다.
따라서, 저저항 텅스텐막과 PVD 텅스텐막의 적층 구조로 이루어진 본 발명에 따른 텅스텐막은 낮은 비저항 및 표면 거칠기를 갖기 때문에 저저항 배선을 구현할 수 있음은 물론 공정상의 불량을 유발하지 않아서 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.
도 3은 본 발명에 따른 텅스텐막 형성방법에서의 그레인 싸이즈에 따른 PVD 텅스텐막의 비저항을 나타낸 그래프이다. 여기서, 케이스1 내지 케이스7은 제1핵생성층 형성을 위한 증착 싸이클을 모두 4회 수행하고, 제2핵생성층 형성을 위한 소우킹을 각각 0회부터 6회까지 수행한 것이다.
도시된 바와 같이, 제1핵생성층 증착 싸이클을 4회 수행한 상태에서 제2핵생성층 형성을 위한 소우킹 횟수가 증가할수록 텅스텐막의 그레인 싸이즈가 증가되었음을 볼 수 있으며, 아울러, 그레인 싸이즈가 증가할수록 텅스텐막의 비저항(ρ)이 감소됨을 볼 수 있다.
따라서, 도 3으로부터 제1 및 제2 핵생성층의 증착 싸이클, 특히, 제2핵생성층 형성을 위한 증착 싸이클을 많이 수행할수록 저저항 텅스텐막의 그레인 싸이즈가 커지게 되고, 상기 저저항 텅스텐막 상에 형성되는 PVD 텅스텐막 또한 정합 성장에 의해 큰 그레인 싸이즈를 갖게 된 것으로 이해될 수 있다.
그러므로, 본 발명은 저저항 텅스텐막 상에서 PVD 텅스텐막을 형성함으로써 전체 텅스텐막의 그레인 싸이즈를 크게 할 수 있고, 그래서, 낮은 비저항을 갖는 배선용 텅스텐막을 형성할 수 있다.
도 4는 본 발명의 실시예에 따른 텅스텐막 형성방법에서의 저저항 텅스텐막 상에 PVD 텅스텐막이 형성된 상태의 단면도이다.
먼저, 좌측 도면에서와 같이 저저항 텅스텐막(220)은 토폴로지, 즉, 표면 거칠기가 매우 불량하다. 이러한 토폴로지는 막 두께가 증가할 수록 급격히 증가한다. 그러나, 우측 도면에서와 같이 이러한 얇은 저저항 텅스텐막(220) 상에 PVD 텅스텐막(240)을 형성하게 되면, 상기 PVD 텅스텐막(240)이 기본적으로 양호한 표면 거칠기를 갖고 형성되기 때문에, 결과적으로, 전체 텅스텐막(200)의 표면은 낮은 표면 거칠기, 즉, 양호한 표면 거칠기를 갖게 된다.
따라서, 본 발명에 따라 형성된 텅스텐막(200)은 양호한 표면 거칠기를 갖기 때문에 후속 공정에서 불량을 야기하지 않으며, 그래서, 본 발명은 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5d는 전술한 텅스텐막 형성방법을 이용한 반도체 소자의 배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, 반도체 기판(500) 상에 게이트 절연막(502)을 형성한다. 상기 게이트 절연막(502)은 실리콘산화막(SiO2), 실리콘질화막(SiN), 실리콘질산화막(SiON), 고유전율을 갖는 금속산화막(MxOy) 중 어느 하나, 또는, 이들의 적층막으로 형성한다. 예컨대, 상기 게이트 절연막(502)은 실리콘질산화막(SiON)막으로 형성한다. 상기 게이트 절연막(502) 상에 p형 불순물이 도핑된 폴리실리콘막(504) 을 형성한다. 상기 폴리실리콘막(504) 상에 베리어막(510)을 형성한다. 상기 베리어막(510)은 티타늄막과 텅스텐질화막의 적층 구조(Ti/WN), 티타늄질화막과 티타늄막 및 텅스텐질화막의 적층 구조(Ti/TiN/WN) 및 티타늄막과 텅스텐질화막 및 티타늄질화막의 적층 구조(Ti/WN/TiN) 중 어느 하나로 형성한다.
도 5b를 참조하면, 상기 베리어막(510) 상에 CVD 공정 또는 ALD 공정, 바람직하게, ALD 공정에 따라 비정질-상 또는 베타-상을 갖는 텅스텐 핵생성층(512)을 형성한 후, 상기 텅스텐 핵생성층(512) 상에 CVD 공정 또는 ALD 공정에 따라 결정질의 알파-상을 갖는 제1텅스텐층(514)을 형성하여 저저항의 텅스텐막(520)을 형성한다.
상기 텅스텐 핵생성층(512)은, 자세하게 도시하지 않았으나, 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한 제1핵생성층과 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한 제2핵생성층의 적층 구조로 형성한다. 상기 제1핵생성층은 반응가스와 소오스가스의 교번적인 플로우, 즉, 반응가스 플로우, 퍼지, 소오스가스 플로우, 퍼지의 과정을 1∼10회, 바람직하게, 3∼4회 반복 수행하여 형성하며, 상기 제2핵생성층은 반응가스와 소오스가스의 교번적인 플로우를 3∼10회, 바람직하게, 4∼6회 수행하여 형성한다. 또한, 상기 텅스텐 핵생성층(512)은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성한 제1핵생성층과 B2H6의 반응가스만을 소우킹하여 형성한 제2핵생성층의 적층 구조로 형성하는 것도 가능하며, 이 경우, B2H6의 반응가스 플로우 및 퍼지의 과정을 3∼10회, 바람직하 게, 4∼6회 수행한다.
한편, 상기 텅스텐 핵생성층(512)은 단일층 구조로도 형성 가능하며, 이 경우, 상기 텅스텐 핵생성층(512)은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성하며, 상기 반응가스와 소오스가스의 교번적인 플로우, 즉, 반응가스 플로우, 퍼지, 소오스가스 플로우, 퍼지의 과정을 1∼10회, 바람직하게, 3∼4회 수행한다.
또한, 상기 텅스텐 핵생성층(512)을 형성하기 위하여 ALD 방법에 따라 SiH4 또는 B2H6의 반응가스와 WF6의 소오스가스를 교번적으로 플로우시키는 방법을 예로 들어 설명하였지만, 가스의 동시 주입에 의한 CVD 방법에 의해서도 상기 텅스텐 핵생성층(512)의 형성이 가능하다.
상기 제1텅스텐층(514)은 CVD 공정 또는 ALD 공정에 따라, 바람직하게, CVD 공정에 따라 소오스가스로서 WF6 가스를 플로우시키고, 반응가스로서 H2 가스를 플로우시켜 형성한다. 도시된 바와 같이, 저저항 텅스텐막(520)에서의 상기 제1텅스텐층(514)은 불량한 표면 거칠기를 갖는다.
도 5c를 참조하면, 핵생성층(512)과 제1텅스텐층(514)의 적층 구조로 구성되는 저저항 텅스텐막(520) 상에 PVD 공정에 따라 제2텅스텐층(540)을 형성하여 상기 제1텅스텐층(520)과 제2텅스텐층(540)의 적층 구조로 이루어지는 배선용 텅스텐막(550)을 형성한다.
여기서, 상기 PVD 공정에 의한 제2텅스텐층(540)은 저저항 텅스텐막(520)의 제1텅스텐층(514) 상에 정합 성장되어 형성되므로, 통상의 PVD 공정에 따라 형성되 는 벌크 텅스텐막과는 달리, 큰 그레인 싸이즈를 갖도록 형성된다. 따라서, 저저항 텅스텐막(520)과 PVD 텅스텐막, 즉, PVD 공정에 의한 제2텅스텐층(540)의 적층 구조로 이루어지는 본 발명의 텅스텐막(550)은 전체적으로 큰 그레인 싸이즈를 가지며, 그래서, 낮은 비저항을 갖는다.
또한, 본 발명의 텅스텐막(550)은 표면에 PVD 공정에 의한 제2텅스텐층(540)이 배치하게 된다. 이 경우, PVD 공정에 의한 벌크 텅스텐막은 통상 양호한 표면 거칠기를 갖기 때문에 본 발명의 텅스텐막(550) 또한 양호한 표면 거칠기를 갖는다. 따라서, 본 발명의 텅스텐막(550)은 양호한 표면 거칠기를 가지므로, 후속 공정에서 불량을 유발하지 않는다.
도 5d를 참조하면, 상기 텅스텐막(550) 상에 게이트 형성 영역을 한정하는 하드마스크(560)를 형성한다. 상기 하드마스크(560)를 식각마스크로 이용하여 텅스텐막(550)과 베리어막(510), p형 불순물이 도핑된 폴리실리콘막(504) 및 게이트 절연막(502)을 식각해서 배선, 즉, 텅스텐 게이트(570)를 형성한다.
여기서, 상기 텅스텐막(550)은 양호한 표면 거칠기를 갖기 때문에 후속에서 공정상의 결함, 예컨데, 노광 공정 불량을 유발하지 않는다. 따라서, 본 발명의 텅스텐 게이트(570)는 안정적으로 형성될 수 있으며, 그래서, 소자 특성 및 신뢰성을 확보할 수 있게 된다.
한편, 본 발명의 실시예에서는 텅스텐막 형성방법을 게이트 형성에 적용하는 경우를 도시하고 설명하였지만, 비트라인 형성 및 금속배선 형성 등에도 적용 가능하며, 이 경우, 반도체 소자의 신뢰성 및 특성을 더욱 향상시킬 수 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 저저항 텅스텐막과 PVD 텅스텐막의 단면도.
도 2는 본 발명의 실시예에 따른 텅스텐막 형성방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 텅스텐막 형성방법에서의 그레인 싸이즈에 따른 PVD 텅스텐막의 비저항을 나타낸 그래프.
도 4는 본 발명의 실시예에 따른 텅스텐막 형성방법에서의 저저항 텅스텐막 상에 PVD 텅스텐막이 형성된 상태의 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정별 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
200,550 : 텅스텐막 212,512 : 핵생성층
212a : 제1핵생성층 212b : 제2핵생성층
214,514 : 제1텅스텐층 220,520 : 저저항 텅스텐막
240,540 : 제2텅스텐층, PVD 텅스텐막
500 : 반도체 기판 502 : 게이트 절연막
504 : 폴리실리콘막 510 : 베리어막
560 : 하드마스크 570 : 텅스텐 게이트

Claims (31)

  1. 반도체 기판의 상부에 비정질-상 및 베타-상 중 적어도 어느 하나를 갖는 텅스텐 핵생성층을 형성하는 단계;
    상기 텅스텐 핵생성층 상에 결정질의 알파-상을 갖는 제1텅스텐층을 형성하는 단계; 및
    상기 제1텅스텐층 상에 PVD 공정에 따라 제2텅스텐층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 텅스텐막 형성방법.
  2. 제 1 항에 있어서,
    상기 텅스텐 핵생성층은 CVD 공정 또는 ALD 공정으로 형성하는 하는 것을 특징으로 하는 텅스텐막 형성방법.
  3. 제 1 항에 있어서,
    상기 텅스텐 핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  4. 제 3 항에 있어서,
    상기 텅스텐 핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스 로서 WF6 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  5. 제 1 항에 있어서,
    상기 텅스텐 핵생성층은 제1핵생성층과 제2핵생성층의 적층 구조로 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  6. 제 5 항에 있어서,
    상기 제1핵생성층은, 반응가스로서 Si 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  7. 제 6 항에 있어서,
    상기 제1핵생성층은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  8. 제 5 항에 있어서,
    상기 제1핵생성층은 반응가스 플로우, 퍼지, 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  9. 제 5 항에 있어서,
    상기 제2핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로 서 W 함유 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  10. 제 9 항에 있어서,
    상기 제2핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  11. 제 5 항에 있어서,
    상기 제2핵생성층은 반응가스 플로우, 퍼지, 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  12. 제 5 항에 있어서,
    상기 제2핵생성층은 상기 제1핵생성층 표면에 B 함유 가스의 반응가스만을 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  13. 제 12 항에 있어서,
    상기 제2핵생성층은 B2H6의 반응가스 플로우 및 퍼지의 과정을 반복 수행하여 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  14. 제 1 항에 있어서,
    상기 제1텅스텐층은 CVD 공정 또는 ALD 공정으로 형성하는 하는 것을 특징으 로 하는 텅스텐막 형성방법.
  15. 제 1 항에 있어서,
    상기 제1텅스텐층은 WF6 가스와 H2 가스를 플로우시켜 형성하는 것을 특징으로 하는 텅스텐막 형성방법.
  16. 반도체 기판 상부에 베리어막을 형성하는 단계;
    상기 베리어막 상에 텅스텐막을 형성하는 단계; 및
    상기 텅스텐막과 베리어막을 식각하는 단계;를 포함하며,
    상기 텅스텐막을 형성하는 단계는,
    상기 베리어막 상에 비정질-상 및 베타-상 중 적어도 어느 하나를 갖는 텅스텐 핵생성층을 형성하는 단계;
    상기 텅스텐 핵생성층 상에 결정질의 알파-상을 갖는 제1텅스텐층을 형성하는 단계; 및
    상기 제1텅스텐층 상에 PVD 공정에 따라 제2텅스텐층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  17. 제 16 항에 있어서,
    상기 베리어막을 형성하는 단계 전, 게이트를 구성하도록
    상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  18. 제 16 항에 있어서,
    상기 텅스텐 핵생성층은 CVD 공정 또는 ALD 공정으로 형성하는 하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  19. 제 16 항에 있어서,
    상기 텅스텐 핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  20. 제 19 항에 있어서,
    상기 텅스텐 핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  21. 제 16 항에 있어서,
    상기 텅스텐 핵생성층은 제1핵생성층과 제2핵생성층의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  22. 제 21 항에 있어서,
    상기 제1핵생성층은 반응가스로서 Si 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  23. 제 22 항에 있어서,
    상기 제1핵생성층은 반응가스로서 SiH4 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  24. 제 21 항에 있어서,
    상기 제1핵생성층은 반응가스 플로우, 퍼지, 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  25. 제 21 항에 있어서,
    상기 제2핵생성층은 반응가스로서 B 함유 가스를 플로우시키고 소오스가스로서 W 함유 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형 성방법.
  26. 제 25 항에 있어서,
    상기 제2핵생성층은 반응가스로서 B2H6 가스를 플로우시키고 소오스가스로서 WF6 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  27. 제 21 항에 있어서,
    상기 제2핵생성층은 반응가스 플로우, 퍼지, 소오스가스 플로우, 퍼지의 과정을 반복 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  28. 제 21 항에 있어서,
    상기 제2핵생성층은 상기 제1핵생성층 표면에 B 함유 가스의 반응가스만을 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  29. 제 28 항에 있어서,
    상기 제2핵생성층은 B2H6의 반응가스 플로우 및 퍼지의 과정을 반복 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  30. 제 16 항에 있어서,
    상기 제1텅스텐층은 CVD 공정 또는 ALD 공정으로 형성하는 하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  31. 제 16 항에 있어서,
    상기 제1텅스텐층은 WF6 가스와 H2 가스를 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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