KR102557334B1 - 하드마스크 적용들을 위한 붕소 도핑 텅스텐 탄화물 - Google Patents

하드마스크 적용들을 위한 붕소 도핑 텅스텐 탄화물 Download PDF

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Abstract

본 개시내용의 구현들은 일반적으로 집적 회로들의 제작에 관한 것이다. 보다 구체적으로, 본 명세서에서 설명되는 구현들은 기판 상에 하드마스크 막들을 증착하기 위한 기술들을 제공한다. 일 구현에서, 기판 상에 하드마스크 층을 형성하는 방법이 제공된다. 이 방법은 처리 챔버 내에 시드 층 가스 혼합물을 공급함으로써 기판 상에 시드 층을 형성하는 단계를 포함한다. 이 방법은 처리 챔버 내에 전이 층 가스 혼합물을 공급함으로써 시드 층 상에 텅스텐, 붕소 및 탄소를 포함하는 전이 층을 형성하는 단계를 더 포함한다. 이 방법은 처리 챔버 내에 주 증착 가스 혼합물을 공급함으로써 전이 층 상에 텅스텐, 붕소 및 탄소를 포함하는 벌크 하드마스크 층을 형성하는 단계를 더 포함한다.

Description

하드마스크 적용들을 위한 붕소 도핑 텅스텐 탄화물
[0001] 본 개시내용의 구현들은 일반적으로 집적 회로들의 제작에 관한 것이다. 보다 구체적으로, 본 명세서에서 설명되는 구현들은 기판 상에 하드마스크 막들을 증착하기 위한 기술들을 제공한다.
[0002] 1/2 미크론 이하 및 더 작은 피처들을 신뢰성 있게 생산하는 것은 반도체 디바이스들의 차세대 초고밀도 집적(VLSI: very large scale integration) 및 극초고밀도 집적(ULSI: ultra large-scale integration)에 대한 핵심 기술 과제들 중 하나이다. 그러나 회로 기술이 한계들에 부딪힘에 따라, VLSI 및 ULSI 상호 접속 기술의 축소 치수들은 처리 능력들에 추가 요구들을 부과하였다. 기판 상의 게이트 구조들의 신뢰성 있는 형성은 VLSI 및 ULSI 성공에 그리고 개개의 기판들 및 다이의 회로 밀도 및 품질을 향상시키기 위한 지속적인 노력에 핵심적이다.
[0003] 더욱이, 더 큰 집적 회로 밀도들에 대한 요구들은 집적 회로 컴포넌트들의 제조에 사용되는 프로세스 시퀀스들에 대한 요구들을 또한 부과한다. 예를 들어, 종래의 포토리소그래피 기술들을 사용하는 프로세스 시퀀스들에서, 에너지 민감성 레지스트 층이 기판 상에 배치된 재료 층들의 스택 위에 형성된다. 에너지 민감성 레지스트 층은 패턴의 이미지에 노출되어 포토레지스트 마스크를 형성한다. 그 후, 마스크 패턴은 에칭 프로세스를 사용하여 스택의 재료 층들 중 하나 이상으로 전사된다. 에칭 프로세스에 사용되는 화학적 에천트는 에너지 민감성 레지스트의 마스크보다 스택의 재료 층들에 대해 더 큰 에칭 선택도를 갖도록 선택된다. 즉, 화학적 에천트는 에너지 민감성 레지스트보다 훨씬 더 빠른 속도로 재료 스택의 하나 이상의 층들을 에칭한다. 레지스트 위의 스택의 하나 이상의 재료 층들에 대한 에칭 선택도는 패턴 전사의 완료 이전에 에너지 민감성 레지스트가 소비되는 것을 방지한다. 따라서 매우 선택적인 에천트는 정확한 패턴 전사를 향상시킨다.
[0004] 반도체 디바이스들을 형성하기 위해 사용된 구조들의 기하학적 구조 한계들이 기술 한계들에 밀려남(pushed against)에 따라, 작은 임계 치수들 및 높은 종횡비들을 갖는 구조들 및 서로 다른 재료들을 갖는 구조들의 제조를 위한 정확한 패턴 전사에 대한 요구가 충족되기에 점점 더 어려워져 왔다. 예를 들어, 패턴 분해능을 제어하기 위해 에너지 민감성 레지스트의 두께가 감소되었다. 이러한 얇은 레지스트 층들(예컨대, 약 2000Å 미만)은 화학적 에천트에 의한 공격으로 인해 패턴 전사 프로세스 동안 하부 재료 층들을 마스킹하기에 불충분할 수 있다. 하드마스크("HM(hardmask)") 층으로 불리는 중간 층은 종종 화학적 에천트들에 대한 더 큰 저항 때문에 에너지 민감성 레지스트 층과 하부 재료 층들 사이에서 패턴 전사를 가능하게 하는 데 사용된다. 종래에, 실리콘 산질화물(silicon oxynitride), 실리콘 탄화물 또는 탄소 막들은 종종 하드마스크 층에 이용되는 재료들이다.
[0005] 에칭 중에, 재료들에 패턴들을 전사하는 데 이용되는 하드마스크 층은 상당한 기간 동안 공격적인 에천트들에 노출된다. 공격적인 에천트들에 대한 장기간의 노출 이후, 충분한 에칭 저항이 없는 하드마스크 층은 치수가 변경되어, 부정확한 패턴 전사 및 치수 제어 상실을 야기할 수 있다. 더욱이, 하드마스크 층과 막 스택에 배치된 인접 층들에 대해 선택된 재료들의 유사성은 이들 사이에 유사한 에칭 특성들을 야기할 수 있어, 이에 따라 에칭 중에 열악한 선택도를 야기할 수 있다. 하드마스크 층과 인접 층들 사이의 열악한 선택도는 하드마스크 층의 불균일하고 테이퍼링되며 변형된 프로파일을 야기할 수 있어, 그에 따라 열악한 패턴 전사 및 정확한 구조 치수 제어의 실패로 이어질 수 있다.
[0006] 금속 도핑 막들은 깊은 구조들의 에칭에 유용한 이들의 높은 에칭 선택도로 인해 하드마스크 적용들을 위해 검토되고 있다. 현재의 금속 도핑 하드마스크 막들의 주요 과제들 중 하나는 높은 막 거칠기 및 큰 입자 크기이며, 이는 에칭 후 열악한 국소 임계 치수 균일성("CDU(critical dimension uniformity)") 및 패턴 에칭 문제들로 이어진다. 현재의 금속 도핑 하드마스크 막들은 또한 하부 막들로부터 제거하거나 벗겨내기 어렵다.
[0007] 따라서 낮은 입자 크기 및 거칠기(매끄러운 형태)와 함께 높은 에칭 선택도를 갖는, 쉽게 제거되는 개선된 하드마스크 막들이 필요하다.
[0008] 본 개시내용의 구현들은 일반적으로 집적 회로들의 제작에 관한 것이다. 보다 구체적으로, 본 명세서에서 설명되는 구현들은 기판 상에 하드마스크 막들을 증착하기 위한 기술들을 제공한다. 일 구현에서, 기판 상에 하드마스크 층을 형성하는 방법이 제공된다. 이 방법은 처리 챔버 내에 시드 층 가스 혼합물을 공급함으로써 기판 상에 시드 층을 형성하는 단계를 포함한다. 이 방법은 처리 챔버 내에 전이(transition) 층 가스 혼합물을 공급함으로써 시드 층 상에 텅스텐, 붕소 및 탄소를 포함하는 전이 층을 형성하는 단계를 더 포함한다. 이 방법은 처리 챔버 내에 주 증착 가스 혼합물을 공급함으로써 전이 층 상에 텅스텐, 붕소 및 탄소를 포함하는 벌크 하드마스크 층을 형성하는 단계를 더 포함한다.
[0009] 다른 구현에서, 하드마스크 층이 제공된다. 하드마스크 층은 시드 층, 전이 층 및 전이 층 상에 배치된 벌크 하드마스크 층을 포함한다. 시드 층은 붕소 탄화물 층이다. 전이 층은 텅스텐 붕소 탄화물 층이다. 벌크 하드마스크 층은 텅스텐 붕소 탄화물 층이다.
[0010] 또 다른 구현에서, 하드마스크 층을 형성하는 방법이 제공된다. 이 방법은 기판 상에 시드 층을 형성하기 위해 적어도 붕소계 전구체 가스 및 탄소계 전구체 가스를 포함하는 가스 혼합물을 처리 챔버에 배치된 기판의 표면 상에 공급하는 단계를 포함한다. 이 방법은 시드 층 상에 전이 층을 형성하기 위해 처리 챔버로의 붕소계 전구체 가스의 정상 흐름을 유지하면서 탄소계 전구체 가스를 램핑다운(ramp down)하고 가스 혼합물로 공급된 텅스텐계 전구체 가스를 램핑업(ramp up)하는 단계를 더 포함한다. 이 방법은 벌크 하드마스크 층을 형성하기 위해, 텅스텐계 전구체 가스가 미리 결정된 유량에 도달할 때까지 가스 혼합물에서 텅스텐계 전구체 가스를 계속해서 공급하고 텅스텐계 전구체 가스를 미리 결정된 정상 유량으로 유지하는 단계를 더 포함한다.
[0011] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 구현들의 보다 구체적인 설명이 구현들을 참조로 하여 이루어질 수 있는데, 이러한 구현들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 구현들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현들을 허용할 수 있기 때문이다.
[0012] 도 1은 본 명세서에서 설명되는 구현들의 실시에 사용될 수 있는 PECVD 시스템의 개략적인 단면도를 도시한다.
[0013] 도 2는 본 명세서에서 설명되는 하나 이상의 구현들에 따라 텅스텐 붕소 탄화물 하드마스크 층을 형성하기 위한 방법의 흐름도를 도시한다.
[0014] 도 3은 본 명세서에서 설명되는 하나 이상의 구현들에 따라 막 스택 상에 텅스텐 붕소 탄화물 하드마스크 층을 형성하기 위한 시퀀스를 도시한다.
[0015] 도 4는 본 명세서에서 설명되는 하나 이상의 구현들에 따라 텅스텐 붕소 탄화물 하드마스크 층을 형성하기 위한 가스 흐름도를 도시한다.
[0016] 도 5a 및 도 5b는 본 개시내용의 하나 이상의 구현들에 따라 형성된 텅스텐 붕소 탄화물 하드마스크 층의 주사 전자 현미경(SEM: scanning electron micrograph) 사진들을 도시한다.
[0017] 도 6은 본 개시내용의 하나 이상의 구현들에 따라 형성된 산화물 상의 1,000Å 막의 거칠기를 보여주는 주사 전자 현미경(SEM) 사진이다.
[0018] 도 7은 다른 종래 기술의 하드마스크 층들의 에칭 선택도와 함께 본 명세서에서 설명되는 구현들에 따라 형성된 텅스텐 붕소 탄화물 하드마스크 층의 에칭 선택도를 보여주는 플롯이다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 한 구현의 엘리먼트들 및 특징들은 추가 언급 없이 다른 구현들에 유리하게 포함될 수 있다는 것이 고려된다.
[0020] 다음의 개시내용은 기판 상에 하드마스크 막들을 증착하기 위한 기술들을 설명한다. 본 개시내용의 다양한 구현들의 철저한 이해를 제공하기 위해 다음의 설명에서 그리고 도 1 - 도 7에서 특정 세부사항들이 제시된다. 플라즈마 처리, 하드마스크 막 증착 및 에칭과 흔히 연관된 잘 알려진 구조들 및 시스템들을 설명하는 다른 세부사항들은 다양한 구현들의 설명을 불필요하게 모호하게 하는 것을 피하도록 다음의 개시내용에서 제시되지 않는다.
[0021] 세부사항들, 치수들, 각도들, 그리고 도면들에 도시된 다른 특징들 중 다수는 단지 특정 구현들의 예시일 뿐이다. 이에 따라, 다른 구현들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 세부사항들, 컴포넌트들, 치수들, 각도들 및 특징들을 가질 수 있다. 추가로, 본 개시내용의 추가 구현들은 아래에서 설명되는 세부사항들 중 여러 세부사항들 없이 실시될 수 있다.
[0022] 본 명세서에서 설명되는 구현들은 임의의 적절한 박막 증착 시스템을 사용하여 실행될 수 있는 PECVD 프로세스를 참조하여 아래에서 설명될 것이다. 적절한 시스템들의 예들은 DXZ®처리 챔버를 사용할 수 있는 CENTURA®시스템들, PRECISION 5000®시스템들, PRODUCER®시스템들, PRODUCER®GTTM 시스템들, PRODUCER®XP PRECISIONTM 시스템들 및 PRODUCER®SETM 시스템들을 포함하는데, 이들은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 상업적으로 입수할 수 있다. PECVD 프로세스들을 수행할 수 있는 다른 툴들도 또한 본 명세서에서 설명되는 구현들로부터 이익을 얻도록 적응될 수 있다. 또한, 본 명세서에서 설명되는 PECVD 프로세스들을 가능하게 하는 임의의 시스템이 유리하게 하는 데 사용될 수 있다. 본 명세서에서 설명되는 장치 설명은 예시적인 것이며, 본 명세서에서 설명되는 구현들의 범위를 제한하는 것으로 해석되거나 이해되지 않아야 한다.
[0023] 금속 도핑 막들은 깊은 구조들의 에칭에 필수적인 높은 에칭 선택도 때문에 하드마스크(HM) 적용들을 위해 현재 검토되고 있다. 금속 도핑 하드마스크 막들의 주요 과제들 중 하나는 높은 거칠기 및 큰 입자 크기인데, 이는 에칭 후 열악한 국소 CDU 및 패턴 에칭 문제들로 이어지며, 다른 문제는 제거 용이성 또는 "박리성(stripability)"이다. 현재의 하드마스크 막 적용들은 본래 비정질인 탄소계 막들을 사용하지만, 이들의 에칭 선택도는 점점 더 엄격해지는 요건들 및 곧 나올 노드들의 고종횡비 에칭을 충족시키기에는 더 이상 충분하지 않다. 이를 달성하기 위해, 금속계 하드마스크들이 검토되고 있는데, 이들은 필요한 높은 에칭 선택도를 제공하기 때문이다. 그러나 금속계 하드마스크 막들은 거칠기 및 박리성을 포함하는 그 자체적인 문제들을 갖는다. 거칠기 및 박리성의 문제들은 막들을 제작하는 데 사용되는 증착 프로세스에 관계없이 존재한다. 그러므로 낮은 입자 크기(매끄러운 형태) 및 높은 박리성과 함께 높은 에칭 선택도를 갖는 막들이 필요하다.
[0024] 본 개시내용의 일부 구현들은 하드마스크 적용들에 사용될 수 있는 작은 입자의 매끄러운 텅스텐 붕소 탄화물 박막을 제공한다. 증착 직후(as-deposited) 텅스텐 붕소 탄화물 하드마스크 막에서 텅스텐의 양/퍼센트는 적용마다 달라질 수 있다. 막에서 텅스텐 혼입(incorporation)의 원자 퍼센트는 다음과 같이 계산된다: ((W/(W+B+C))%). 본 개시내용의 다양한 구현들에서, 텅스텐 붕소 탄화물 하드마스크 막은 적어도 30, 35, 40, 45, 50, 55, 60, 65, 70 또는 75 원자 퍼센트의 텅스텐을 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 최대 35, 40, 45, 50, 55, 60, 65, 70, 75 또는 80 원자 퍼센트의 텅스텐을 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 30 내지 약 80 원자 퍼센트의 텅스텐을 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 50 내지 약 70 원자 퍼센트의 텅스텐을 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 60 내지 약 70 원자 퍼센트의 텅스텐을 함유할 수 있다. 막에서 탄소 혼입의 원자 퍼센트는 다음과 같이 계산된다: ((C/(W+B+C))%). 텅스텐 붕소 탄화물 하드마스크 막은 적어도 10, 15, 20, 25, 30, 35, 40, 45, 50, 55, 60 또는 65 원자 퍼센트의 탄소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 최대 15, 20, 25, 30, 35, 40, 45, 50, 55, 60, 65 또는 70 원자 퍼센트의 탄소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 10 내지 약 70 원자 퍼센트의 탄소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 10 내지 약 30 원자 퍼센트의 탄소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 20 내지 약 30 원자 퍼센트의 탄소를 함유할 수 있다. 막에서 붕소 혼입의 원자 퍼센트는 다음과 같이 계산된다: ((B/(W+B+C))%). 텅스텐 붕소 탄화물 하드마스크 막은 적어도 2, 5, 10, 15, 20 또는 25 원자 퍼센트의 붕소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 최대 5, 10, 15, 20, 25 또는 30 원자 퍼센트의 붕소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 2 내지 약 30 원자 퍼센트의 수소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 10 내지 약 20 원자 퍼센트의 붕소를 함유할 수 있다. 수소가 전구체로서 사용되는 특정 구현들에서, 텅스텐 붕소 탄화물 하드마스크 막은 적어도 2, 5, 8, 10, 또는 15 원자 퍼센트의 수소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 최대 5, 8, 10, 15 또는 20 원자 퍼센트의 수소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 2 내지 약 15 원자 퍼센트의 수소를 함유할 수 있다. 텅스텐 붕소 탄화물 하드마스크 막은 약 5 내지 약 10 원자 퍼센트의 수소를 함유할 수 있다.
[0025] 본 명세서에서 설명되는 일부 구현들에서, 텅스텐 붕소 탄화물 하드마스크 막은 20Å 이하(예컨대, 18Å 이하; 16Å 이하; 10Å 이하; 약 10Å 내지 16Å; 또는 약 5Å 내지 16Å)의 평균 입자 크기를 갖는다. 본 명세서에서 설명되는 일부 구현들에서, 텅스텐 붕소 탄화물 하드마스크 막은 약 22 이하(예컨대, 21 이하; 20 이하; 19 이하; 또는 15 이하)의 패턴 에칭 선택도를 갖는다.
[0026] 도 1은 본 명세서에서 설명되는 구현들의 실시에 사용될 수 있는 정전 척(128)을 갖는 PECVD 시스템(100)의 개략적인 예시를 도시한다. 본 출원에서는 PECVD 시스템이 설명되지만, 본 개시내용의 장치 및 방법은 정전 척을 사용하는 임의의 적절한 플라즈마 프로세스에 적용될 수 있다는 점이 주목되어야 한다. PECVD 시스템(100)은 일반적으로 챔버 리드(lid)(104)를 지지하는 챔버 본체(102)를 포함하는데, 챔버 리드(104)는 힌지에 의해 챔버 본체(102)에 부착될 수 있다. 챔버 본체(102)는 처리 영역(120)을 한정하는 측벽들(112) 및 바닥 벽(116)을 포함한다. 챔버 리드(104)는 반응물 및 세정 가스들을 처리 영역(120)으로 전달하기 위해 챔버 리드(104)를 관통하여 배치된 하나 이상의 가스 분배 시스템(들)(108)을 포함할 수 있다. 측벽들(112)에 형성되어 펌핑 시스템(164)에 결합된 원주형 펌핑 채널(125)은 처리 영역(120)으로부터 가스들을 배출하고 처리 영역(120) 내의 압력을 제어하도록 구성된다. 바닥 벽(116)에는 2개의 통로들(122, 124)이 형성된다. 정전 척의 스템(stem)(126)은 통로(122)를 통과한다. 기판 리프트 핀들(161)을 활성화하도록 구성된 로드(130)는 통로(124)를 통과한다.
[0027] 세라믹 등으로 만들어진 챔버 라이너(127)가 처리 영역(120)에 배치되어 부식성 처리 환경으로부터 측벽들(112)을 보호한다. 챔버 라이너(127)는 측벽들(112)에 형성된 레지(ledge)(129)에 의해 지지될 수 있다. 복수의 배출 포트들(131)이 챔버 라이너(127) 상에 형성될 수 있다. 복수의 배출 포트들(131)은 처리 영역(120)을 원주형 펌핑 채널(125)에 연결하도록 구성된다.
[0028] 가스 분배 시스템(108)은 반응물 및 세정 가스들을 전달하도록 구성되며, 처리 영역(120)으로 가스들을 전달하도록 챔버 리드(104)를 관통하여 배치된다. 가스 분배 시스템(108)은 샤워 헤드 어셈블리(142)로 가스를 전달하는 가스 유입 통로(140)를 포함한다. 샤워 헤드 어셈블리(142)는 면판(faceplate)(146)의 중간에 배치된 차단기 플레이트(144)를 갖는 환형 베이스 플레이트(148)로 구성된다.
[0029] 가스 분배 시스템(108)의 환형 베이스 플레이트(148)에 냉각 채널(147)이 형성되어, 작동 중에 환형 베이스 플레이트(148)를 냉각시킨다. 냉각 유입구(145)가 물 등과 같은 냉각제 유체를 냉각 채널(147)로 전달한다. 냉각제 유체는 냉각제 유출구(149)를 통해 냉각 채널(147)을 빠져나간다.
[0030] 챔버 리드(104)는 하나 이상의 가스 유입구들(163, 168, 169)로부터 원격 플라즈마 소스(162)를 통해 챔버 리드(104)의 상부에 포지셔닝된 가스 유입구 매니폴드(167)로 가스들을 전달하기 위한 정합 통로들을 갖는다. PECVD 시스템(100)은 캐리어 가스 및/또는 전구체 가스를 제공하도록 구성된 하나 이상의 액체 전달 소스들(150) 및 하나 이상의 가스 소스들(172)을 포함할 수 있다.
[0031] 정전 척(128)은 처리되고 있는 기판을 지지하고 유지하도록 구성된다. 일 구현에서, 정전 척(128)은 기판을 위에 정전기적으로 고정하도록 전압이 인가되는 적어도 하나의 전극(123)을 포함할 수 있다. 전극(123)에는 저역 통과 필터(177)를 통해 전극(123)에 접속된 직류(DC: direct current) 전원(176)에 의해 전력이 공급된다. 정전 척(128)은 모노폴라, 바이폴라, 트라이폴라, DC, 깍지형(interdigitated), 띠형(zonal) 등일 수 있다.
[0032] 일 구현에서, 정전 척(128)은 스템(126)에 결합된 구동 시스템(103)에 의해 구동되는 처리 영역(120)에 이동 가능하게 배치된다. 정전 척(128)은 그 위에 포지셔닝된 기판을 선택된 프로세스 온도로 가열하기 위한 가열 엘리먼트들, 예를 들어 저항성 엘리먼트들을 포함할 수 있다. 대안으로, 정전 척(128)은 램프 어셈블리와 같은 외부 가열 엘리먼트에 의해 가열될 수 있다. 구동 시스템(103)은 처리 영역(120) 내에서 정전 척(128)을 낮추거나 높이기 위한 선형 액추에이터들 또는 모터 및 감속 기어 어셈블리를 포함할 수 있다.
[0033] RF 소스(165)는 임피던스 정합 회로(173)를 통해 샤워 헤드 어셈블리(142)에 결합된다. 샤워 헤드 어셈블리(142)의 면판(146) 및 커패시터(178)와 같은 고역 통과 필터를 통해 접지될 수 있는 전극(123)은 용량성 플라즈마 발생기를 형성한다. RF 소스(165)는 샤워 헤드 어셈블리(142)에 RF 에너지를 제공하여 샤워 헤드 어셈블리(142)의 면판(146)과 정전 척(128) 사이에서 용량성 플라즈마의 발생을 가능하게 한다. 따라서 전극(123)은 기판의 정전기 클램핑을 가능하게 하도록 RF 소스(165)에 대한 접지 경로와 DC 전원(176)으로부터의 전기적 바이어스 모두를 제공한다.
[0034] RF 소스(165)는 고주파 무선 주파수(HFRF: high frequency radio frequency) 전원, 예컨대 13.56㎒ RF 발생기 및/또는 저주파 무선 주파수(LFRF: low frequency radio frequency) 전원, 예컨대 300-350㎑ RF 발생기를 포함할 수 있다. LFRF 전원은 저주파 발생 및 고정 정합 엘리먼트들 모두를 제공한다. HFRF 전원은 고정 정합과 함께 사용하도록 설계되며 부하로 전달되는 전력을 조절하여, 순방향 및 반사 전력에 대한 우려들을 없앤다.
[0035] 특정 실시예들에서, 정전 척(128) 상에 고정된 기판의 특성들이 플라즈마 프로세스 동안 모니터링될 수 있다. 특정 실시예들에서, 정전 척(128) 상에 고정된 기판의 평탄도가 플라즈마 프로세스 동안 모니터링될 수 있다. 일 실시예에서, 기판이 위에 고정된 정전 척(128)의 특징들을 측정함으로써 정전 척(128) 상에 고정된 기판의 평탄도가 모니터링될 수 있다. 정전 척(128)의 특징들은 면판(146)과 접속된 센서(174)에 의해 측정될 수 있다. 센서(174)는 면판(146)과 임피던스 정합 회로(173) 사이에 접속된 VI 프로브일 수 있다. 일부 실시예들에서, 면판(146)과 전극(123) 사이의 커패시턴스가 면판(146)과 전극(123) 사이에 포지셔닝된 기판(121)의 평탄도에 영향을 받기 때문에 센서(174)는 면판(146)과 전극(123) 사이의 커패시턴스를 측정하도록 구성될 수 있다.
[0036] 도 1에 도시된 바와 같이, PECVD 시스템(100)은 시스템 제어기(175)를 더 포함할 수 있다. 시스템 제어기(175)는 PECVD 시스템(100)에서 처리되고 있는 기판(121)의 평탄도를 계산하고 조정하도록 구성될 수 있다. 일 구현에서, 시스템 제어기(175)는 정전 척(128)의 가상 임피던스와 같은 특징들을 모니터링함으로써 기판(121)의 평탄도 또는 척킹 상태를 계산할 수 있다. 가상 임피던스의 측정이, 기판(121)의 평탄도가 감소함을 나타내는 경우, 시스템 제어기(175)는 DC 전원(176)을 조정함으로써 척킹 전력을 증가시킬 수 있다. 일 구현에서, 기판(121)의 감소된 평탄도는 정전 척(128)의 음으로 증가되는 가상 임피던스로 표시될 수 있다.
[0037] 도 2는 본 개시내용의 일 구현에 따라 기판 상에 배치된 막 스택 상에 텅스텐 붕소 탄화물 하드마스크 층을 형성하기 위한 방법(200)의 흐름도를 도시한다. 막 스택 상에 형성된 하드마스크 층은 예를 들어, 막 스택에 계단형 구조들을 형성하는 데 이용될 수 있다. 도 3a - 도 3d는 방법(200)에 따라 기판 상에 배치된 막 스택 상에 하드마스크 층을 형성하기 위한 시퀀스를 예시하는 개략적인 단면도들이다. 도 4는 본 개시내용의 다양한 구현들에 따라 텅스텐 붕소 탄화물 하드마스크 층을 형성하기 위한 가스 흐름도(400)를 도시한다.
[0038] 도 4를 참조하면, "시간대 1" 동안 시드 층(예컨대, 시드 층(310))이 형성되고(동작(220)), "시간대 2" 동안 전이 층(예컨대, 전이 층(311))이 형성되며(동작(230)), "시간대 3" 동안 전이 층 상에 벌크 하드마스크 층(예컨대, 벌크 하드마스크 층(312))이 형성된다(동작(240)). 도 4에 도시된 바와 같이, 붕소계 전구체 가스는 자취선(G1)으로 표현된다. 탄소계 전구체 가스는 자취선(G2)으로 표현된다. 텅스텐계 전구체 가스는 자취선(G3)으로 표현된다. 수소 가스는 자취선(G4)으로 표현된다. 불활성 가스들(아르곤 및 헬륨)은 자취선(G5)으로 표현된다. 고주파 무선 주파수(HFRF)는 자취선(G6)으로 표현된다.
[0039] 이 방법(200)은 3차원 반도체 디바이스들을 위한 막 스택에서 계단형 구조들을 제조하는 데 이용되는, 막 스택 상에 형성될 수 있는 하드마스크 층과 관련하여 아래에서 설명되지만, 이 방법(200)은 또한 다른 디바이스 제조 애플리케이션들에서 유리하게 사용될 수 있다. 방법(200)에서 설명된 동작들에 대한 시간 간격들(T1, T2, T3 등)은 동일한 길이(T1 = T2 = T3 = T4 = … ), 가스-온 및 가스-오프에 대한 서로 다른 길이들(T1 = T3 = T5 = … = T(홀수), T2 = T4 = T6 = … = T(짝수), 그리고 T(홀수) > 또는 < T(짝수)), 또는 점진적 증가/감소 및 임의를 포함하는 다른 상이한 길이들일 수 있다. 일부 구현들에서, 시간 간격은 0.1초 내지 150초 범위이다.
[0040] 이 방법(200)은 동작(210)에서, 도 3a에 도시된 기판(300)과 같은 기판을 도 1에 도시된 PECVD 시스템(100)의 처리 챔버와 같은 처리 챔버에 포지셔닝함으로써 시작된다. 기판(300)은 정전 척, 예를 들어 정전 척(128) 상에 포지셔닝될 수 있다. 기판(300)은 필요에 따라, 기판(300) 상에 막 스택(304)이 배치된 실리콘계 재료 또는 임의의 적절한 절연 재료 또는 전도성 재료일 수 있는데, 이는 막 스택(304)으로 계단형 구조들과 같은 구조(302)를 형성하는 데 이용될 수 있다.
[0041] 도 3a에 도시된 예시적인 구현에 도시된 바와 같이, 기판(300)은 실질적으로 평평한 표면, 고르지 않은 표면, 또는 그 위에 형성된 구조를 갖는 실질적으로 평평한 표면을 가질 수 있다. 막 스택(304)은 기판(300) 상에 형성된다. 일 구현에서, 막 스택(304)은 프론트 엔드 또는 백 엔드 프로세스에서 게이트 구조, 접촉 구조 또는 상호 접속 구조를 형성하는 데 이용될 수 있다. 이 방법(200)은 낸드(NAND) 구조와 같은 메모리 구조에 사용되는 계단형 구조들을 그 안에 형성하도록 막 스택(304)에 대해 수행될 수 있다. 일 구현에서, 기판(300)은 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 변형 실리콘, 실리콘 게르마늄, 도핑 또는 비도핑 폴리실리콘, 도핑 또는 비도핑 실리콘 기판들 및 패터닝된 또는 패터닝되지 않은 기판들인 절연체 상 실리콘(SOI: silicon on insulator), 탄소 도핑 실리콘 산화물들, 실리콘 질화물, 도핑 실리콘, 게르마늄, 갈륨 비화물, 유리, 사파이어와 같은 재료일 수 있다. 기판(300)은 200㎜, 300㎜ 및 450㎜ 또는 다른 직경의 기판들과 같은 다양한 치수들뿐만 아니라 직사각형 또는 정사각형 패널들을 가질 수 있다. 달리 언급되지 않는 한, 본 명세서에서 설명되는 구현들 및 예들은 200㎜ 직경, 300㎜ 직경 또는 450㎜ 직경의 기판을 갖는 기판들에 대해 수행된다. SOI 구조가 기판(300)에 이용되는 구현에서, 기판(300)은 실리콘 결정질 기판 상에 배치된 매립 유전체 층을 포함할 수 있다. 본 명세서에 도시된 구현에서, 기판(300)은 결정질 실리콘 기판일 수 있다.
[0042] 일 구현에서, 기판(300) 상에 배치된 막 스택(304)은 수직으로 적층된 다수의 층들을 가질 수 있다. 막 스택(304)은 막 스택(304)으로 반복적으로 형성된 (308a1, 308a2, 308a3,……, 308an으로서 도시된) 제1 층 및 (308b1, 308b2, 308b3,……, 308bn으로서 도시된) 제2 층을 포함하는 쌍들을 포함할 수 있다. 이 쌍들은 번갈아 나오는 (308a1, 308a2, 308a3,……, 308an으로서 도시된) 제1 층과 (308b1, 308b2, 308b3,……, 308bn으로서 도시된) 제2 층을 포함하는데, 이들은 제1 층들과 제2 층들의 쌍들의 선택된 수들에 도달할 때까지 반복적으로 형성된다.
[0043] 막 스택(304)은 3차원 메모리 칩과 같은 반도체 칩의 일부일 수 있다. 도 3a - 도 3c에는 (308a1, 308a2, 308a3,……, 308an으로서 도시된) 제1 층들과 (308b1, 308b2, 308b3,……, 308bn으로서 도시된) 제2 층들의 3개의 반복하는 층들이 도시되어 있지만, 필요에 따라 제1 및 제2 층들의 임의의 수의 반복 쌍들이 이용될 수 있다는 점이 주목된다.
[0044] 일 구현에서, 막 스택(304)은 3차원 메모리 칩에 대한 다수의 게이트 구조들을 형성하는 데 이용될 수 있다. 막 스택(304)으로 형성된 제1 층들(308a1, 308a2, 308a3, ……, 308an)은 제1 유전체 층일 수 있고, 제2 층들(308b1, 308b2, 308b3,……, 308bn)은 제2 유전체 층일 수 있다. 적절한 유전체 층들은 무엇보다도, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물(silicon oxycarbide), 티타늄 질화물, 산화물과 질화물의 합성물, 질화물 층을 샌드위치하는 적어도 하나 이상의 산화물 층들, 및 이들의 조합들을 포함하는 제1 층들(308a1, 308a2, 308a3,……, 308an) 및 제2 층들(308b1, 308b2, 308b3,……, 308bn)을 형성하는 데 이용될 수 있다. 일부 구현들에서, 유전체 층들은 4보다 더 큰 유전율을 갖는 고-k 재료일 수 있다. 고-k 재료들의 적절한 예들은 무엇보다도, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈 이산화물(TaO2), 알루미늄 산화물, 알루미늄 도핑 하프늄 이산화물, 비스무스 스트론튬 티타늄(BST: bismuth strontium titanium) 및 플래티늄 지르코늄 티타늄(PZT: platinum zirconium titanium)을 포함한다.
[0045] 하나의 특정 예에서, 제1 층들(308a1, 308a2, 308a3,……, 308an)은 실리콘 산화물 층들이고, 제2 층들(308b1, 308b2, 308b3,……, 308bn)은 제1 층들(308a1, 308a2, 308a3,……, 308an) 상에 배치된 실리콘 질화물 층들 또는 폴리실리콘 층들이다. 일 구현에서, 제1 층들(308a1, 308a2, 308a3,……, 308an)의 두께는 약 50Å 내지 약 1000Å, 이를테면 약 500Å으로 제어될 수 있고, 각각의 제2 층들(308b1, 308b2, 308b3,……, 308bn)의 두께는 약 50Å 내지 약 1000Å, 이를테면 약 500Å으로 제어될 수 있다. 막 스택(304)은 약 100Å 내지 약 2000Å의 총 두께를 가질 수 있다. 일 구현에서, 막 스택(304)의 총 두께는 약 3미크론 내지 약 10미크론이며, 기술이 발전함에 따라 변할 것이다.
[0046] 하드마스크 층은, 기판(300) 상에 존재하는 막 스택(304)을 갖거나 갖지 않는, 기판(300)의 임의의 표면들 또는 임의의 부분 상에 형성될 수 있다는 점이 주목된다.
[0047] 동작(220)에서는, 기판(300)이 도 1에 도시된 PECVD 시스템(100)의 처리 영역(120)과 같은 처리 영역으로 전달된 후, 도 3b에 도시된 바와 같이, 막 스택(304) 상에 시드 층(310)을 증착하기 위해 시드 층 가스 혼합물이 PECVD 시스템(100)에 공급된다. 시드 층(310)은 임의의 적절한 시드 층일 수 있다. 적절한 시드 층들의 예들은 붕소 탄화물(BC) 시드 층들, 붕소 질화물(BN) 시드 층들, 붕소 탄소 질화물(BCN) 시드 층들, 탄소 질화물(CN) 시드 층들, 실리콘 탄화물(SiC) 시드 층들, 실리콘 질화물(SiN) 시드 층들, 붕소계 시드 층들, 탄소 시드 층들, 티타늄 질화물(TiN) 시드 층들 및 텅스텐 실리사이드(WSi) 시드 층들을 포함한다(그러나 이에 제한되지 않음). 일 구현에서, 시드 층(310)은 도 4의 "시간대 1"에 도시된 프로세스들에 의해 형성된다. 일 구현에서, 시드 층(310)은 붕소 탄화물 층이다.
[0048] 시드 층(310)의 증착 중에, 가스 혼합물에서 플라즈마를 점화하고 형성하는 데 이용되는 프로세스 파라미터들은, 수요가 많은 막 특성들 및 막 미세 구조를 갖는 시드 층(310)의 증착을 가능하도록, 미리 결정된 유량으로 동적으로 제어되거나 미리 설정될 수 있다. 시드 층 가스 혼합물은 앞서 언급한 시드 층들을 증착하기 위한 반응성 전구체 가스들을 포함한다. 시드 층을 증착하기 위한 예시적인 반응성 전구체 가스들은 붕소계 전구체 가스들, 탄소계 전구체 가스들, 질소계 전구체 가스들, 실리콘계 전구체 가스들, 티타늄계 전구체 가스들 및 텅스텐계 전구체 가스들을 포함한다.
[0049] 시드 층(310)을 형성하기에 적합한 붕소계 전구체 가스들은 트리메틸보란((B(CH3)3) 또는 TMB), 디보란(B2H6), 붕소 3불화물(BF3) 및 트리에틸보란((B(C2H5)3) 또는 TEB) 및 이들의 조합들을 포함한다(그러나 이에 제한되지 않음). 붕소계 전구체 가스는 붕소 함유 가스 혼합물의 일부일 수 있다. 예시적인 붕소 함유 가스 혼합물들은 5% B2H6/95% N2, 5% B2H6/95% He, 10% B2H6/90% He, 5% B2H6/95% Ar, 10% B2H6/90% Ar, 5% B2H6/95% H2, 10% B2H6/80% H2, 또는 20% B2H6/80% H2를 포함할 수 있다. 서로 다른 농도들의 붕소 함유 가스 혼합물들이 사용될 때, 특정 막 특성들을 달성하기 위해 필요한 유량이 그에 따라 변할 수 있다는 점이 고려된다.
[0050] 시드 층을 형성하기에 적합한 탄소계 전구체 가스들은 CH4, C2H2, C3H6, C4H8, C5H10 등을 포함한다(그러나 이에 제한되지 않음). 시드 층을 형성하기에 적합한 질소계 전구체 가스들은 질소 가스(N2), NH3, N2O, NO2, NO, N2O4 등을 포함한다(그러나 이에 제한되지 않음). 시드 층을 형성하기에 적합한 실리콘 함유 전구체 가스들은 실란(SiH4), 디실란(Si2H6), 더 고차의 실란들 등을 포함하는(그러나 이에 제한되지 않음) 실란 함유 전구체 가스들을 포함한다. 시드 층을 형성하기에 적합한 텅스텐 함유 전구체 가스들은 WF6, WCl6, W(CO)6 등을 포함한다(그러나 이에 제한되지 않음). 시드 층을 형성하기에 적합한 수소계 전구체 가스들은 H2, H2O, H2O2 및 이들의 조합들을 포함한다(그러나 이에 제한되지 않음). 시드 층을 형성하기에 적합한 불활성 가스들은 아르곤, 헬륨 또는 이들의 조합들을 포함한다(그러나 이에 제한되지 않음).
[0051] 일 구현에서, 시드 층 가스 혼합물은 붕소계 전구체 가스, 탄소계 전구체 가스, 선택적으로 수소계 전구체 가스, 그리고 선택적으로 불활성 가스들을 포함한다. 일 구현에서, 붕소계 전구체 가스는 디보란(B2H6)이고, 탄소계 전구체 가스는 프로펜(C3H6)이며, 선택적 수소계 전구체 가스는 H2이다. 일부 예들에서, Ar 또는 He와 같은 불활성 가스가 필요에 따라 시드 층 가스 혼합물에 선택적으로 또한 공급될 수 있다.
[0052] 다음 설명에서 사용되는 붕소계 전구체 가스 및 탄소계 전구체 가스는 증착된 시드 층의 타입에 따라 질소계 전구체 가스들, 실리콘계 전구체 가스들 및 텅스텐계 전구체 가스들 중 임의의 전구체 가스로 대체될 수 있다고 이해되어야 한다. 붕소 질화물 시드 층이 형성되는 일부 구현들에서, 탄소계 전구체 가스는 질소계 전구체 가스로 대체될 것이다. 붕소 탄소 질화물 시드 층이 형성되는 일부 구현들에서, 질소계 전구체 가스가 붕소계 전구체 가스 및 탄소계 전구체 가스와 함께 포함된다. 탄소 질화물 시드 층이 형성되는 일부 구현들에서, 붕소계 전구체 가스가 질소계 전구체 가스로 대체된다. 실리콘 탄화물 시드 층이 형성되는 일부 구현들에서, 붕소계 전구체 가스는 실리콘계 전구체 가스로 대체된다. 텅스텐 실리사이드 시드 층이 형성되는 일부 구현들에서, 붕소계 전구체 가스는 텅스텐계 전구체 가스로 대체되고 탄소계 전구체 가스는 실리콘계 전구체 가스로 대체된다.
[0053] 일 구현에서, 시드 층(310)을 형성하기 위한 동작(220)에서 공급된 붕소계 전구체 가스는 2초 내지 약 30초 동안 약 100sccm 내지 약 5,000sccm(예컨대, 약 1,000sccm 내지 약 3,000sccm; 약 2,000sccm 내지 약 2,500sccm)으로 제어된다. 일 구현에서, 시드 층(310)을 형성하기 위한 동작(220)에서 공급되는 탄소계 전구체 가스 흐름은 2초 내지 약 30초 동안 약 10sccm 내지 약 1,000sccm(예컨대, 약 20sccm 내지 약 100sccm; 약 50sccm 내지 약 80sccm)으로 제어된다. 대안으로, 시드 층 가스 혼합물에 공급된 전구체들은 약 1:10 내지 약 1:50의 탄소계 전구체 대 붕소계 전구체의 비로 제어될 수 있다. 일 구현에서, 시드 층(310)을 형성하기 위한 동작(220)에서 공급되는 수소계 전구체 가스 흐름은 2초 내지 약 30초 동안 약 1,000sccm 내지 약 5,000sccm(예컨대, 약 2,000sccm 내지 약 4,000sccm; 약 3,000sccm 내지 약 3,500sccm)으로 제어된다. 일 구현에서, 시드 층(310)을 형성하기 위한 동작(220)에서 공급되는 불활성 가스 흐름은 2초 내지 약 30초 동안 500sccm 내지 약 6,000sccm(예컨대, 약 2,000sccm 내지 약 5,000sccm; 약 3,000sccm 내지 약 4,000sccm)으로 제어된다.
[0054] 시드 층(310)의 증착 중에, 여러 프로세스 파라미터들이 프로세스 중에 조절될 수 있다. 300㎜ 기판을 처리하기에 적합한 일 구현에서, 프로세스 압력은 약 0.1Torr 내지 약 80Torr, 예를 들어 약 1Torr 내지 약 20Torr로 유지될 수 있다. 300㎜ 기판을 처리하기에 적합한 일 구현에서, 프로세스 압력은 프로세스 동안 증가되거나, 프로세스 동안 감소되거나, 또는 프로세스 동안 저압과 고압 사이에서 순환될 수 있다. 약 100와트 내지 약 1,000와트의 RF 소스 전력이 시드 층 가스 혼합물에 공급된다. 약 0와트 내지 약 500와트의 RF 바이어스 전력이 시드 층 가스 혼합물에 선택적으로 공급될 수 있다. 일 구현에서, RF 소스 전력은 고주파 RF 소스 전력이다. 일 구현에서, 고주파 RF 소스 전력은 제1 미리 결정된 시점 "T1"의 0와트에서부터 제2 미리 결정된 시점 "T2"의 약 500와트로 램핑업된다. 기판과 샤워 헤드 사이의 간격은 약 200밀(mil) 내지 약 1,000밀로 제어될 수 있다. 증착 프로세스의 기판 온도는 약 300℃ 내지 약 900℃, 이를테면 약 400℃ 내지 약 480℃로 유지된다. 시드 층의 증착은 플라즈마로, 플라즈마 없이, 또는 부분적으로 플라즈마로 수행될 수 있다.
[0055] 일 구현에서, 시드 층 증착 가스 혼합물에 제공된, 예를 들어 B2H6와 같은 (도 4에서 자취선(G1)으로 도시된) 붕소계 전구체 가스, 예를 들어 C3H6와 같은 (도 4에서 자취선(G2)으로 도시된) 탄소계 전구체 가스, (도 4에서 자취선(G4)으로 도시된) 선택적 수소계 전구체 가스, (도 4에서 자취선(G5)으로 도시된) 선택적 불활성 가스들은 도 4의 하드마스크 층 증착 프로세스 동안 제1 미리 결정된 시점 "T1"에서부터 제2 미리 결정된 시점 "T2"까지, 미리 설정된 유량(예컨대, 미리 결정된 흐름 값)으로 공급될 수 있다. 도 4의 자취선(G2)은, 일례로서, 탄소계 전구체 가스가 자취선(G1)과 같은 붕소계 전구체 가스의 유량 미만의 유량으로 흐르게 됨을 도시한다는 점이 주목된다. 또 다른 예에서, 탄소계 전구체 가스의 유량은 자취선(G1)으로 도시된 바와 같이, 붕소계 전구체 가스의 유량보다 더 큰 유량으로 공급될 수 있다. 시간대 1의 시간 기간에서, 자취선(G1)으로서 도시된 붕소계 전구체 가스의 가스 흐름, 자취선(G2)으로서 도시된 탄소계 전구체 가스, 자취선(G4)으로서 도시된 수소계 전구체 가스, 자취선(G5)으로서 도시된 불활성 가스의 가스 흐름은, 동작(220) 동안 시드 층(310)을 형성할 때 시드 층(310)이 미리 결정된 두께에 도달할 때까지, 일정하게 유지된다. 일 구현에서, 시드 층(310)은 약 50Å 내지 약 400Å(약 100Å 내지 약 200Å; 또는 약 100Å 내지 약 200Å)의 두께를 갖는다.
[0056] 일 구현에서, 척킹 전압이 정전 척에 인가되어 기판(300)을 정전 척(128)에 클램핑한다. 구현들에서, 기판(300)이 정전 척(128)의 상부 표면 상에 포지셔닝되는 경우, 상부 표면은 지지부를 제공하며 처리 동안 기판(300)을 클램핑한다. 전기 바이어스가 전극(123)을 통해 기판(300)에 제공되며, 전극(123)은 전극(123)에 바이어싱 전압을 공급하는 전원 시스템과 전자 통신할 수 있다. 일 구현에서, 척킹 전압은 약 10볼트 내지 약 3,000볼트이다. 일 구현에서, 척킹 전압은 약 100볼트 내지 약 2,000볼트이다. 일 구현에서, 척킹 전압은 약 200볼트 내지 약 1,000볼트이다.
[0057] 도 4의 시간대 1에서 시드 층(310)의 증착을 위한 가스들은 정상 유량들을 갖는 것으로 도시되어 있지만, 일부 구현들에서 가스 유량들은 시드 층(310)의 형성 동안 변경될 수 있다.
[0058] 동작(230)에서는, 시드 층(310)이 막 스택(304) 상에 형성된 후, 전이 가스 혼합물과 같은 제2 가스 혼합물이 기판 표면에 공급된다. 일 구현에서는, 동작(220)에서 공급된 척킹 전압이 동작(230) 중에 유지된다. 전이 가스 혼합물에 공급된 처리 가스들은 전이 가스 혼합물의 공급이 완료된 후 동작(240)에서 수행되는 주 증착 가스 혼합물로의 시드 층 가스 혼합물의 전이를 가능하게 하도록 동적으로 제어될 수 있다. 시드 층(310)이 수요가 많은 두께에 도달한 후, 전이 가스 혼합물에서 붕소계 전구체 가스 대 탄소계 전구체 가스의 비가 변경될 수 있다. 전이 가스 혼합물은 적어도 램핑다운 또는 스로틀 다운(throttle down)된 탄소계 전구체 가스, 및 동작(220)으로부터의 시드 층 가스 혼합물로부터의 붕소계 전구체 가스, 선택적인 수소계 전구체 가스 및 불활성 가스들의 지속적인 정상 가스 흐름들을 포함할 수 있다. 램핑다운된 또는 스로틀 다운된 탄소계 전구체 가스 혼합물 및 시드 층 가스 혼합물로부터의 붕소계 전구체 가스 혼합물의 정상 흐름에 추가로, 동작(230)에서 텅스텐계 전구체 가스가 전이 가스 혼합물에 새롭게 도입된다. 적절한 텅스텐계 전구체 가스들은 WF6, WC, W(CO)6 또는 임의의 적절한 텅스텐 할로겐화물 가스들(이를테면 WXn, 여기서 X는 F, Cl, Br 및 I를 포함하는 할로겐 종이며, n은 1 내지 6의 정수임), 유기 금속 텅스텐 전구체들, 및 이들의 조합들을 포함한다(그러나 이에 제한되지 않음). 일례로, 전이 가스 혼합물에 공급된 텅스텐계 전구체 가스는 WF6이다.
[0059] 본 명세서에서 사용되는 "램핑업"이라는 용어는 미리 결정된 시간 기간에 걸쳐 수요가 많은 램핑업 속도로 제1 시간 설정점에서 제2 시간 설정점까지 프로세스 파라미터를 점진적으로 증가시키는 것을 의미한다는 점이 주목된다. 본 명세서에서 사용되는 "램핑업"이라는 용어는 스로틀 또는 다른 밸브의 개폐 동작에 의해 야기되는 급격한 변화가 아니다.
[0060] 동작(230)에서는, 동작(240)(예컨대, 도 4의 시간대 3)에서 주 증착 가스 혼합물을 공급하기 전에 동작(220)(예컨대, 도 4의 시간대 1)에서의 시드 층 가스 혼합물로부터의 가스 공급이 전이되는데, 이는 나중에 아래에서 설명될 것이다. 공급된 전이 가스 혼합물은 도 3c에 도시된 바와 같이 시드 층(310) 상에 전이 층(311)을 증착한다. 시드 층(310) 상에 형성된 전이 층(311)은 전이 층(311)의 성장에 따라 가변적인 원자 농도를 갖는 경사 막 구조를 가질 수 있다. 전이 가스 혼합물에서 텅스텐계 전구체 가스 흐름의 점진적 램핑업 및 탄소계 전구체 가스 흐름의 감소는 증착된 막 내에서 텅스텐 원자 농도를 증가시키면서 탄소 원자 농도를 균일하게 감소시켜, 이에 따라 접착을 보조하고 바람직한 막 특성들 및 낮은 결함 밀도로 (예컨대, 가스 혼합물들에 지속적으로 공급되는) 붕소 원자들과 반응하도록 기판 표면 상에 텅스텐 원자들을 분산시키는 것으로 여겨진다. 또한, 전이 가스 혼합물에서 텅스텐계 전구체 가스 흐름의 점진적 램핑업 및 탄소계 전구체 가스 흐름의 감소는 매끄러운 전이, 보다 양호한 접착력 및 미세 구조 제어를 제공할 수 있는 것으로 여겨진다. 텅스텐계 전구체 가스 흐름이 점진적으로 램핑업되고 탄소계 전구체 가스 흐름이 감소됨에 따라, 기판 상에 형성된 전이 층(311)은 기판 표면에 가까이에는 더 높은 탄소 농도(예컨대, 더 낮은 텅스텐 농도)를 갖고 전이 층(311)의 두께가 증가함에 따라 더 낮은 탄소 농도(예컨대, 더 높은 텅스텐 농도)를 갖는 경사 텅스텐 붕소 탄화물(WBC) 층일 수 있다. 전이 가스 혼합물에 공급된 가스들은 전이 층(311)이 (예컨대, BC 시드 층에서부터 나중에 동작(240)의 주 증착 프로세스에서 형성되는 WBC 벌크 층까지) 서로 다른 막 특성들로 매끄러운 전이를 제공할 수 있게 하도록 동적으로 그리고 지속적으로 변화 및 조정될 수 있다. 기판 표면 상에 형성된 낮은 결함 밀도를 갖는 붕소, 텅스텐 및 탄소 원자들의 균일한 부착은 수요가 많은 입자 구조, 입자 크기 및 낮은 막 거칠기를 촉진하기 위해 후속 원자들이 그 위에 핵을 형성하도록 우수한 핵 형성 사이트들을 제공한다. 전이 가스 혼합물에 공급된 붕소계 전구체 가스 흐름이 필요에 따라 정상으로 유지될 수 있으며, 텅스텐계 전구체 가스의 램핑업뿐만 아니라 탄소계 전구체 가스 흐름의 감소는 동작(240)에서의 주 증착 프로세스에 대한 준비로, 수요가 많은 경사 막 접합 구조로 전이 층(311)을 형성할 수 있다.
[0061] 처리 챔버에 전이 가스 혼합물을 공급할 때, 자취선(G3)으로 도시된 텅스텐계 전구체 가스는 시간대 2에서 제2 미리 결정된 시점 "T2"에서부터 제3 미리 결정된 시점 "T3"까지 점진적으로 램핑업될 수 있다. 시간대 2로 표시된 시간 기간 동안, 가스 자취선(G1)으로 도시된 붕소계 전구체 가스의 흐름은 정상으로 유지된다. 시간대 2로 표시된 시간 기간 동안, 가스 자취선(G2)으로 도시된 탄소계 전구체 가스의 흐름은 제2 미리 결정된 시점 "T2"에 감소되고 시간대 2 동안 정상으로 유지된다. 가스 자취선(G4)으로 도시된 수소계 전구체 가스의 흐름 및 가스 자취선(G5)으로 도시된 비활성계 가스들의 흐름은 시간대 2 동안 정상으로 유지된다.
[0062] 일 구현에서, 동작(230)에서 공급되는 탄소계 전구체 가스의 유량은 도 4에 도시된 바와 같이 약 5sccm 내지 약 500sccm일 수 있다. 동작(230)에서 공급된 텅스텐계 전구체 가스의 램핑업 속도는 처리 챔버에 공급된 텅스텐계 전구체 가스가 제3 미리 결정된 시점 "T3"에서 미리 결정된 가스 유량에 도달할 때까지 약 0sccm 내지 약 500sccm일 수 있다. 전이 층(311)을 형성하기 위해 동작(230)에서 공급된 붕소계 전구체 가스 흐름은 100sccm 내지 약 5,000sccm의 정상 유량으로 유지된다.
[0063] 전이 층(311)의 증착 중에, 여러 프로세스 파라미터들이 프로세스 중에 조절될 수 있다. 300㎜ 기판을 처리하기에 적합한 일 구현에서, 프로세스 압력은 약 0.1Torr 내지 약 80Torr, 예를 들어 약 1Torr 내지 약 20Torr로 유지될 수 있다. 약 100와트 내지 약 1,500와트의 RF 소스 전력이 시드 층 가스 혼합물에 공급된다. 일 구현에서, RF 소스 전력은 고주파 RF 소스 전력이다. 일 구현에서, 고주파 RF 소스 전력은 제2 미리 결정된 시점 "T2"의 500와트에서부터 제3 미리 결정된 시점 "T3"의 약 1,400와트로 램핑업된다. 약 0와트 내지 약 500와트의 RF 바이어스 전력이 전이 가스 혼합물에 선택적으로 공급될 수 있다. 전이 층의 증착은 플라즈마로, 플라즈마 없이, 또는 부분적으로 플라즈마로 수행될 수 있다. 기판과 샤워 헤드 사이의 간격은 약 200밀 내지 약 1,000밀로 제어될 수 있다. 증착 프로세스의 기판 온도는 약 300℃ 내지 약 900℃, 이를테면 약 480℃로 유지된다.
[0064] 동작(240)에서는, 전이 가스 혼합물의 흐름 이후, 도 3d에 도시된 바와 같이, 전이 층(311) 상에 벌크 하드마스크 층(312)을 형성하기 위해 주 증착 가스 혼합물과 같은 제3 가스 혼합물이 처리 챔버로 공급될 수 있다. 따라서 막 스택(304) 상에 전체적으로 형성된 전체 하드마스크 층(314)은 시드 층(310), 전이 층(311) 및 벌크 하드마스크 층(312)을 포함한다. 일부 구현들에서, 벌크 하드마스크 층(312)을 형성하기 위해 사용된 전구체들의 가스 유량들은 벌크 하드마스크 층(312)의 결함 밀도를 증가시키기 위해 형성 프로세스 동안 변화된다. 벌크 하드마스크 층에서의 이러한 증가된 결함 밀도는 후속 층들의 증착 동안 벌크 하드마스크 층(312)에 포획되는 불소의 양을 증가시키며, 이는 하부 막 스택(304)에 대한 계면 접착을 촉진시킨다.
[0065] 도 4에 도시된 바와 같이, 동작(240)의 시간대 3에 진입할 때 텅스텐계 전구체 가스(예컨대, 가스 자취선(G3))가 미리 결정된 유량에 도달했으므로, 벌크 하드마스크 층(312)을 증착하도록 제어된 텅스텐계 전구체 가스의 유량은 정상으로 유지될 수 있다. 가스 혼합물이 전이 가스 혼합물에서 주 증착 가스 혼합물로 전환될 때, 붕소계 전구체 가스(예컨대, 가스 자취선(G1)), 탄소계 전구체 가스(예컨대, 가스 자취선(G2)), 텅스텐계 전구체(예컨대, 가스 자취선(G3)), 수소계 전구체(예컨대, 가스 자취선(G4)) 및 불활성 가스들(예컨대, 가스 자취선(G5))의 유량들은 정상으로 유지될 수 있다. 주 증착 가스 혼합물은 제3 미리 결정된 시점 "T3"에서부터 제4 미리 결정된 시점 "T4"까지 공급될 수 있다. 일례로, 주 증착 프로세스는 약 10초 내지 약 400초(예컨대, 약 100초 내지 약 200초; 또는 약 100초 내지 약 150초) 동안 수행되어 전체 하드마스크 층(314)을 형성할 수 있다. 일 구현에서, 전체 하드마스크 층(314)은 약 20㎚ 내지 약 1,000㎚(예컨대, 약 300㎚ 내지 약 800㎚; 또는 약 400㎚ 내지 약 700㎚)의 두께를 갖는다.
[0066] 일례로, 주 증착 가스 혼합물에 공급된 가스들은 적어도 텅스텐계 전구체 가스, 붕소계 전구체 가스 및 탄소계 전구체 가스를 포함한다. 필요에 따라 주 증착 가스 혼합물에 수소계 전구체 가스가 선택적으로 공급될 수 있다. 필요에 따라 주 증착 가스 혼합물에 불활성 가스들이 선택적으로 공급될 수 있다. 일례로, 주 증착 가스 혼합물에 공급되는 가스들은 WF6, B2H6, C3H6 및 H2를 포함한다. 일부 예들에서, Ar 또는 He와 같은 불활성 가스가 필요에 따라 주 증착 가스 혼합물에 선택적으로 또한 공급될 수 있다. 이러한 예들에서, 막 스택(304) 상에 형성된 벌크 하드마스크 층(312)은 텅스텐 붕소 탄화물(WBC) 층이다.
[0067] 일부 구현들에서, 벌크 하드마스크 층(312)은 전이 층(311)으로부터 가교하면서 낮은 결함 밀도로 벌크 하드마스크 층(312)을 유지하도록 정상 속도로 형성된다. 일 구현에서, 벌크 하드마스크 층(312)을 형성하기 위해 동작(240)에서 공급되는 텅스텐계 전구체 가스는 약 50sccm 내지 약 500sccm으로 제어된다. 일 구현에서, 벌크 하드마스크 층(312)을 형성하기 위해 동작(240)에서 공급되는 탄소계 전구체 가스 흐름은 10sccm 내지 약 1,000sccm으로 제어된다. 일 구현에서, 벌크 하드마스크 층(312)을 형성하기 위해 동작(240)에서 공급되는 붕소계 전구체 가스 흐름은 100sccm 내지 약 5,000sccm으로 제어된다. 일 구현에서, 벌크 하드마스크 층(312)을 형성하기 위해 동작(240)에서 공급되는 수소계 전구체 가스 흐름은 1,000sccm 내지 약 5,000sccm으로 제어된다. 일 구현에서, 벌크 하드마스크 층(312)을 형성하기 위해 동작(240)에서 공급되는 불활성 가스 흐름은 500sccm 내지 약 6,000sccm로 제어된다.
[0068] 벌크 하드마스크 층(312)의 증착 중에, 여러 프로세스 파라미터들이 조절될 수 있다. 300㎜ 기판을 처리하기에 적합한 일 구현에서, 프로세스 압력은 약 0.1Torr 내지 약 80Torr, 예를 들어 약 1Torr 내지 약 20Torr로 유지될 수 있다. 약 1,000와트 내지 약 2,000와트의 RF 소스 전력이 주 증착 가스 혼합물에 공급된다. 일 구현에서, RF 소스 전력은 고주파 RF 소스 전력이다. 일 구현에서, 고주파 RF 소스 전력은 제3 미리 결정된 시점 "T3"에서부터 제4 미리 결정된 시점 "T4"까지 약 1,400와트로 유지된다. 약 0와트 내지 약 500와트의 RF 바이어스 전력이 주 증착 가스 혼합물에 선택적으로 공급될 수 있다. 벌크 하드마스크 층의 증착은 플라즈마로, 플라즈마 없이, 또는 부분적으로 플라즈마로 수행될 수 있다. 기판과 샤워 헤드 사이의 간격은 약 200밀(mil) 내지 약 1,000밀로 제어될 수 있다. 증착 프로세스의 기판 온도는 약 300℃ 내지 약 900℃, 이를테면 약 400℃ 내지 약 480℃로 유지된다.
[0069] 벌크 하드마스크 층(312)의 응력 레벨은 동작(240)에서 주 증착 프로세스 중에 공급되는 RF 바이어스 전력을 조정함으로써 조정될 수 있다는 점이 주목된다. RF 바이어스 전력이 더 높은 레벨로 공급될 때, 벌크 하드마스크 층(312)의 더 압축적인 막이 얻어질 수 있다. 이에 반해, RF 바이어스 전력이 더 낮은 레벨로 공급될 때, 벌크 하드마스크 층(312)의 더 신장성 있는 막이 얻어질 수 있다.
[0070] 일부 구현들에서, 전체 하드마스크 층(314)의 응력 레벨은 LFRF 전력의 인가에 의해 조정될 수 있다. 일 구현에서, 막 응력은 아르곤 가스의 존재 하에 350와트 LF(350㎑)의 인가에 의해 튜닝될 수 있으며, 여기서 아르곤 가스 이온들이 막에 충격을 가하고 막의 응력을 효과적으로 감소시킨다. LFRF 전력은 전이 층(311), 벌크 하드마스크 층(312), 또는 전이 층(311)과 벌크 하드마스크 층(312) 둘 다의 형성 중에 인가될 수 있다.
[0071] 일례로, (시드 층(310), 전이 층(311) 및 벌크 하드마스크 층(312)을 포함하는) 전체 하드마스크 층(314)은 조합하여 약 -100MPa 내지 약 +1000MPa의 응력 범위를 가질 수 있다. 전체 하드마스크 층(314)에 형성된 시드 층(310) 및 전이 층(311)은 기판 표면에 대한 우수한 접착력을 제공할 뿐만 아니라 매끄러운 막 구조 전이를 제공하는 것을 도울 수 있는 것으로 여겨진다. 전체 하드마스크 층(314)에 형성된 (예컨대, 주로 전이 층(311)으로부터 기인되는) 매끄러운 막 구조 전이는 2㎚ Ra 미만의 표면 거칠기와 같은 최소 표면 거칠기로 전체 하드마스크 층(314)을 유지하는 것을 도울 수 있다. 더욱이, 16Å 미만의 입자 크기들과 같은 전체 하드마스크 층(314)의 입자 크기들이 또한 에칭/패터닝 프로세스 동안 마스크 층으로서의 역할을 하기 위한 우수한 에칭 선택도를 제공하도록 제어될 수 있다.
[0072] 전체 하드마스크 층(314)이 기판 상에 형성된 후, 기판이 디척킹(de-chuck)된다. 척킹 전압은 차단된다. 반응성 가스들은 차단되고 선택적으로 처리 챔버로부터 퍼지된다. 일 구현에서, 동작 중에 RF 전력이 감소된다(예컨대, ~200W). 선택적으로, 시스템 제어기(175)는 임피던스 변화를 모니터링하여 정전하들이 RF 경로를 통해 접지로 소산되는지 여부를 결정한다. 정전 척으로부터 기판이 디척킹되면, 나머지 가스들은 처리 챔버로부터 퍼지된다. 처리 챔버는 펌핑(pump down)되고 기판은 리프트 핀들 위로 이동되어 챔버 밖으로 이송된다.
[0073] 전체 하드마스크 층(314)이 기판 상에 형성된 후, 전체 하드마스크 층(314)이 에칭 프로세스에서 패터닝 마스크로서 이용되어 계단형 구조와 같은 3차원 구조를 형성할 수 있다.
[0074] 전체 하드마스크 층(314)은 표준 포토레지스트 패터닝 기술을 사용하여 패터닝될 수 있다. (도시되지 않은) 패터닝된 포토레지스트가 전체 하드마스크 층(314) 위에 형성될 수 있다. 전체 하드마스크 층(314)은 패터닝된 포토레지스트 층에 부합하는 패턴으로 에칭될 수 있으며, 이어서 기판에 패턴을 에칭할 수 있다. 기판의 에칭된 부분들에 재료가 증착될 수 있다. 과산화수소 및 황산을 포함하는 용액을 사용하여 전체 하드마스크 층(314)이 제거될 수 있다. 과산화수소 및 황산을 포함하는 하나의 예시적인 용액은 피라냐(Piranha) 용액 또는 피라냐 에칭으로 알려져 있다. 전체 하드마스크 층(314)은 또한 산소 및 할로겐(예컨대, 불소 또는 염소)을 함유하는 에칭 화학 물질들, 예를 들어 Cl2/O2, CF4/O2, Cl2/O2/CF4를 사용하여 제거될 수 있다. 전체 하드마스크 층(314)은 화학적 기계 연마(CMP: chemical mechanical polishing) 프로세스에 의해 제거될 수 있다.
[0075] 예들:
[0076] 아래의 비제한적인 예들은 본 명세서에서 설명되는 구현들을 추가로 예시하기 위해 제공된다. 그러나 예들은 모든 것을 포함하는 것으로 의도된 것이 아니며, 본 명세서에서 설명되는 구현들의 범위를 제한하는 것으로 의도되는 것이 아니다. 일례로, 희석 가스들로서 Ar 및 He를 갖는 PECVD 반응기 내에서 400℃ 및 1400W RF(13.56㎒) 전력으로 WF6 + C3H6 + B2H6 + H2를 그리고 접착 및 전이 램프를 위한 붕소 탄화물(예컨대, B2H6 & C3H6) 접착 층을 사용함으로써 텅스텐 붕소 탄화물 하드마스크 막이 제작되었다. 일례로, 텅스텐 붕소 탄화물 하드마스크 막은 72at.% 텅스텐, 8at.% 붕소 및 20at.% 탄소의 조성을 가졌다. 다른 예에서, 텅스텐 붕소 탄화물 하드마스크 막은 60at.% 텅스텐, 20at.% 붕소 및 20at.% 탄소의 조성을 가졌다. 주 증착 전에 500와트 HFRF 전력으로 B2H6, H2 및 C3H6를 흐르게 함으로써 비정질 붕소 탄화물의 시드 층이 증착되었다. 시드 층 증착 후에 전이/램프 층이 이어졌으며, 여기서 WF6 흐름은 약 500와트 내지 약 1400와트의 HFRF 램프와 함께 램핑업된다. 이 램프 층은 막 접착에 도움이 된다. 막 응력은 350와트 LFRF(예컨대, 350㎑)의 사용에 의해 튜닝될 수 있으며, 여기서 아르곤 희석 가스 이온들이 막에 충격을 가하고 막의 응력을 효과적으로 감소시킨다. LFRF 전력은 증착 속도, 거칠기 및 접착력과 같은 다른 파라미터들에 영향을 주지 않고 응력을 독립적으로 튜닝하도록 조정될 수 있다.
[0077] 도 5a는 본 개시내용의 하나 이상의 구현들에 따라 형성된 텅스텐 붕소 탄화물 하드마스크 층의 단면의 주사 전자 현미경(SEM) 사진을 도시한다. 도 5b는 본 개시내용의 하나 이상의 구현들에 따라 형성된 텅스텐 붕소 탄화물 하드마스크 층의 기울어진 뷰의 주사 전자 현미경(SEM) 사진을 도시한다. 텅스텐 붕소 탄화물 하드마스크 층은 72at.% 텅스텐, 8at.% 붕소 및 20at.% 탄소를 포함한다.
[0078] 도 6은 본 개시내용의 하나 이상의 구현들에 따라 산화물 상에 형성된 1,000Å 텅스텐 붕소 탄화물 막의 거칠기를 보여주는 주사 전자 현미경(SEM) 사진이다. 텅스텐 붕소 탄화물 하드마스크 층은 72원자% 텅스텐, 8원자% 붕소 및 20원자% 탄소를 포함한다. 텅스텐 붕소 탄화물 막은 1.130나노미터의 이미지 Rms(Rq), 0.899나노미터의 이미지 Ra 및 9.780나노미터의 이미지 Rmax를 보여주었다.
[0079] 도 7은 다른 종래 기술의 하드마스크 막들의 에칭 선택도와 함께 본 명세서에서 설명되는 구현들에 따라 형성된 텅스텐 붕소 탄화물 블랭킷 막의 에칭 선택도를 보여주는 플롯이다.
[0080] 요약하면, 본 개시내용의 이점들 중 일부는 반도체 디바이스들의 제조에 이용될 수 있는 텅스텐 붕소 탄화물 하드마스크 층을 형성하기 위한 프로세스를 제공한다. 하드마스크 층은 계면에서의 높은 접착력 그리고 낮은 표면 거칠기를 갖는 접합 구조를 제공하는 시드 층, 전이 층 및 벌크 하드마스크 층을 포함할 수 있다. 일부 구현들에서, 텅스텐 붕소 탄화물 하드마스크 층은 다른 금속성 하드마스크들과 연관된 입자 크기 및 거칠기 문제를 피하면서, 다른 하드마스크 막들에 비해 더 작은 입자 크기 및 더 큰 에칭 선택도 그리고 순수한 텅스텐의 패턴 에칭 선택도에 근접한 패턴 에칭 선택도를 갖는다. 원하는 견고한 막 특성들 및 에칭 선택도, 막 스택에 형성된 결과적인 구조들의 개선된 치수 및 프로파일 제어를 갖는 텅스텐 붕소 탄화물 하드마스크 층이 얻어질 수 있고, 반도체 디바이스들의 3차원 적층을 위한 적용들에서 칩 디바이스들의 전기적 성능이 향상될 수 있다.
[0081] 본 개시내용의 엘리먼트들 또는 이들의 예시적인 양상들 또는 구현(들)을 도입할 때, 단수 표현들 및 "상기"라는 표현들은 엘리먼트들 중 하나 이상이 존재함을 의미하는 것으로 의도된다.
[0082] "구성되는", "포함하는" 및 "갖는"이라는 용어들은 포괄적인 것으로 의도되며 열거된 엘리먼트들 이외의 추가 엘리먼트들이 존재할 수 있음을 의미한다.
[0083] 전술한 내용은 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 상에 하드마스크 층을 형성하는 방법으로서,
    처리 챔버 내에 시드 층 가스 혼합물을 공급함으로써 기판 상에 시드 층을 형성하는 단계;
    상기 처리 챔버 내에 전이(transition) 층 가스 혼합물을 공급함으로써 상기 시드 층 상에 텅스텐, 붕소 및 탄소를 포함하는 전이 층을 형성하는 단계 ― 상기 전이 층은 상기 시드 층 가까이에는 더 높은 탄소 농도 및 더 낮은 텅스텐 농도를 갖고 상기 전이 층의 두께가 증가함에 따라 더 낮은 탄소 농도 및 더 높은 텅스텐 농도를 가짐 ―; 및
    상기 처리 챔버 내에 주 증착 가스 혼합물을 공급함으로써 상기 전이 층 상에 텅스텐, 붕소 및 탄소를 포함하는 벌크 하드마스크 층을 형성하는 단계를 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 전이 층 가스 혼합물은 붕소계 전구체 가스, 탄소계 전구체 가스 및 텅스텐계 전구체 가스를 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  3. 제2 항에 있어서,
    상기 주 증착 가스 혼합물은 상기 붕소계 전구체 가스, 상기 탄소계 전구체 가스 및 상기 텅스텐계 전구체 가스를 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  4. 제3 항에 있어서,
    상기 시드 층 가스 혼합물은 상기 붕소계 전구체 가스 및 상기 탄소계 전구체 가스를 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  5. 제3 항에 있어서,
    상기 붕소계 전구체 가스는 B2H6이고, 상기 탄소계 전구체 가스는 C3H6이며, 상기 텅스텐계 전구체 가스는 WF6인,
    기판 상에 하드마스크 층을 형성하는 방법.
  6. 제2 항에 있어서,
    상기 전이 층 가스 혼합물은 상기 붕소계 전구체 가스의 정상 가스 유량을 유지하면서 상기 탄소계 전구체 가스의 가스 유량을 감소시킴으로써 상기 처리 챔버에 공급되는,
    기판 상에 하드마스크 층을 형성하는 방법.
  7. 제6 항에 있어서,
    상기 전이 층 가스 혼합물은 상기 텅스텐계 전구체 가스의 가스 유량을 램핑업(ramp up)함으로써 상기 처리 챔버에 공급되는,
    기판 상에 하드마스크 층을 형성하는 방법.
  8. 제7 항에 있어서,
    상기 주 증착 가스 혼합물은 벌크 하드마스크 층을 형성하는 동안 상기 붕소계 전구체 가스, 상기 탄소계 전구체 가스 및 상기 텅스텐계 전구체 가스를 끊임없이 공급함으로써 상기 처리 챔버에 공급되는,
    기판 상에 하드마스크 층을 형성하는 방법.
  9. 제8 항에 있어서,
    상기 시드 층을 형성하고, 상기 전이 층을 형성하고, 상기 벌크 하드마스크 층을 형성하는 동안, 상기 처리 챔버 내로 수소계 전구체 가스를 공급하는 단계를 더 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  10. 제9 항에 있어서,
    상기 처리 챔버 내로 상기 수소계 전구체 가스를 공급하는 단계는 상기 처리 챔버 내로 상기 수소계 전구체 가스를 끊임없이 공급하는 단계를 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  11. 제1 항에 있어서,
    상기 시드 층을 형성하고 상기 전이 층을 형성하는 동안 고주파 RF 전력을 램핑하는 단계; 및
    상기 벌크 하드마스크 층을 형성하면서 상기 고주파 RF 전력을 끊임없이 공급하는 단계를 더 포함하는,
    기판 상에 하드마스크 층을 형성하는 방법.
  12. 하드마스크 층을 형성하는 방법으로서,
    처리 챔버에 배치된 기판 상에 시드 층을 형성하기 위해 붕소계 전구체 가스 및 탄소계 전구체 가스를 포함하는 가스 혼합물을 상기 기판의 표면 상에 공급하는 단계;
    상기 시드 층 상에 전이 층을 형성하기 위해 상기 처리 챔버로의 상기 붕소계 전구체 가스의 정상 흐름을 유지하면서, 상기 가스 혼합물로 공급되는 텅스텐계 전구체 가스를 램핑업하고 상기 탄소계 전구체 가스를 램핑다운(ramp down)하는 단계 ― 상기 전이 층은 상기 시드 층 가까이에는 더 높은 탄소 농도 및 더 낮은 텅스텐 농도를 갖고 상기 전이 층의 두께가 증가함에 따라 더 낮은 탄소 농도 및 더 높은 텅스텐 농도를 가짐 ―; 및
    벌크 하드마스크 층을 형성하기 위해, 상기 텅스텐계 전구체 가스가 미리 결정된 유량에 도달할 때까지 상기 가스 혼합물에서 상기 텅스텐계 전구체 가스를 계속해서 공급하고 상기 텅스텐계 전구체 가스를 미리 결정된 정상 유량으로 유지하는 단계를 포함하는,
    하드마스크 층을 형성하는 방법.
  13. 하드마스크 층으로서,
    시드 층, 전이 층 및 상기 전이 층 상에 배치된 벌크 하드마스크 층을 포함하며,
    상기 시드 층은 붕소 탄화물 층이고, 상기 전이 층은 상기 시드 층 가까이에는 더 높은 탄소 농도 및 더 낮은 텅스텐 농도를 갖고 상기 전이 층의 두께가 증가함에 따라 더 낮은 탄소 농도 및 더 높은 텅스텐 농도를 갖는 경사 텅스텐 붕소 탄화물 층이며, 상기 벌크 하드마스크 층은 텅스텐 붕소 탄화물 층인,
    하드마스크 층.
  14. 제13 항에 있어서,
    상기 하드마스크 층은 50 내지 70 원자 퍼센트의 텅스텐, 10 내지 30 원자 퍼센트의 탄소, 및 10 내지 20 원자 퍼센트의 붕소를 포함하는,
    하드마스크 층.
  15. 제13 항에 있어서,
    상기 하드마스크 층은 경사 막 구조를 갖는,
    하드마스크 층.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020035869A (ja) * 2018-08-29 2020-03-05 キオクシア株式会社 マスク材、および半導体装置の製造方法
CN114901859A (zh) * 2019-11-01 2022-08-12 应用材料公司 减少缺陷的沉积工艺
KR20220099116A (ko) * 2019-11-12 2022-07-12 어플라이드 머티어리얼스, 인코포레이티드 감소된 수소 증착 프로세스들
US20210159048A1 (en) * 2019-11-25 2021-05-27 Applied Materials, Inc. Dual rf for controllable film deposition
KR20220012474A (ko) 2020-07-22 2022-02-04 주식회사 원익아이피에스 박막 증착 방법 및 이를 이용한 반도체 소자의 제조방법
CN116686070A (zh) * 2020-12-10 2023-09-01 东京毅力科创株式会社 等离子体处理方法及等离子体处理装置
US20220293416A1 (en) * 2021-03-12 2022-09-15 Applied Materials, Inc. Systems and methods for improved carbon adhesion
US20220341034A1 (en) * 2021-04-26 2022-10-27 Applied Materials, Inc. Metal-doped boron films
WO2024006088A1 (en) * 2022-06-27 2024-01-04 Lam Research Corporation Integrated high aspect ratio etching

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150028491A1 (en) * 2013-07-25 2015-01-29 International Business Machine Corporation Improved SiCOH Hardmask with Graded Transition Layers
JP2016181687A (ja) 2015-03-24 2016-10-13 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ハードマスクのための金属誘電体膜の蒸着
US20160365249A1 (en) * 2015-06-12 2016-12-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996015550A1 (en) 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
US5821169A (en) 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
US6958295B1 (en) * 1998-01-20 2005-10-25 Tegal Corporation Method for using a hard mask for critical dimension growth containment
US6198616B1 (en) 1998-04-03 2001-03-06 Applied Materials, Inc. Method and apparatus for supplying a chucking voltage to an electrostatic chuck within a semiconductor wafer processing system
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US6893938B2 (en) * 2003-04-21 2005-05-17 Infineon Technologies Ag STI formation for vertical and planar transistors
US8501594B2 (en) 2003-10-10 2013-08-06 Applied Materials, Inc. Methods for forming silicon germanium layers
US7365014B2 (en) * 2004-01-30 2008-04-29 Applied Materials, Inc. Reticle fabrication using a removable hard mask
US7407893B2 (en) * 2004-03-05 2008-08-05 Applied Materials, Inc. Liquid precursors for the CVD deposition of amorphous carbon films
US7079740B2 (en) * 2004-03-12 2006-07-18 Applied Materials, Inc. Use of amorphous carbon film as a hardmask in the fabrication of optical waveguides
KR100568257B1 (ko) 2004-07-29 2006-04-07 삼성전자주식회사 듀얼 다마신 배선의 제조방법
KR100669141B1 (ko) 2005-01-17 2007-01-15 삼성전자주식회사 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법
US7413992B2 (en) * 2005-06-01 2008-08-19 Lam Research Corporation Tungsten silicide etch process with reduced etch rate micro-loading
KR100669107B1 (ko) 2005-07-11 2007-01-16 삼성전자주식회사 마스크 구조물, 이의 제조 방법, 이를 이용한 패턴 형성방법 및 반도체 장치의 콘택 형성 방법
KR100735520B1 (ko) 2005-09-23 2007-07-04 삼성전자주식회사 텅스텐 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법
KR20070047624A (ko) * 2005-11-02 2007-05-07 주성엔지니어링(주) 박막 패턴 형성 방법
US8110493B1 (en) 2005-12-23 2012-02-07 Novellus Systems, Inc. Pulsed PECVD method for modulating hydrogen content in hard mask
KR100713925B1 (ko) 2005-12-28 2007-05-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7728503B2 (en) 2006-03-29 2010-06-01 Ricoh Company, Ltd. Electron emission element, charging device, process cartridge, and image forming apparatus
KR100808056B1 (ko) * 2006-12-27 2008-02-28 주식회사 하이닉스반도체 하드마스크를 이용한 패턴 형성 방법
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
KR100939777B1 (ko) 2007-11-30 2010-01-29 주식회사 하이닉스반도체 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US8148269B2 (en) * 2008-04-04 2012-04-03 Applied Materials, Inc. Boron nitride and boron-nitride derived materials deposition method
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
JP5656010B2 (ja) * 2009-12-04 2015-01-21 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ ハードマスク膜を形成する方法およびハードマスク膜を成膜する装置
KR101566925B1 (ko) 2010-01-29 2015-11-16 삼성전자주식회사 반도체소자의 제조방법
JP5621735B2 (ja) * 2010-09-03 2014-11-12 信越化学工業株式会社 パターン形成方法及び化学増幅ポジ型レジスト材料
TW201216331A (en) * 2010-10-05 2012-04-16 Applied Materials Inc Ultra high selectivity doped amorphous carbon strippable hardmask development and integration
WO2012118847A2 (en) * 2011-02-28 2012-09-07 Inpria Corportion Solution processible hardmarks for high resolusion lithography
JP2012204456A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置の製造方法
US8647989B2 (en) * 2011-04-15 2014-02-11 United Microelectronics Corp. Method of forming opening on semiconductor substrate
US9034760B2 (en) 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
US9040421B2 (en) 2013-05-03 2015-05-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved contact structures
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
JP2017507477A (ja) * 2014-01-08 2017-03-16 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ アモルファスカーボンフィルムの中へのイオン注入による高エッチング選択性ハードマスク材料の開発
JP5852151B2 (ja) 2014-02-12 2016-02-03 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラム及び記録媒体
CN105097704B (zh) * 2014-05-04 2018-02-16 中芯国际集成电路制造(上海)有限公司 闪存器件及其形成方法
US9624577B2 (en) * 2014-07-22 2017-04-18 Applied Materials, Inc. Deposition of metal doped amorphous carbon film
US9938616B2 (en) * 2014-07-29 2018-04-10 Lam Research Corporation Physical vapor deposition of low-stress nitrogen-doped tungsten films
JP6868553B2 (ja) 2014-08-15 2021-05-12 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマ化学気相堆積システムにおいて高温で圧縮又は引張応力を有するウェハを処理する方法及び装置
US9184060B1 (en) * 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
US9520295B2 (en) * 2015-02-03 2016-12-13 Lam Research Corporation Metal doping of amorphous carbon and silicon films used as hardmasks in substrate processing systems
TWI720106B (zh) * 2016-01-16 2021-03-01 美商應用材料股份有限公司 Pecvd含鎢硬遮罩膜及製造方法
TWI680496B (zh) * 2016-09-13 2019-12-21 美商應用材料股份有限公司 高壓縮/拉伸的翹曲晶圓上的厚鎢硬遮罩膜沉積
JP2018098287A (ja) * 2016-12-09 2018-06-21 東芝メモリ株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150028491A1 (en) * 2013-07-25 2015-01-29 International Business Machine Corporation Improved SiCOH Hardmask with Graded Transition Layers
JP2016181687A (ja) 2015-03-24 2016-10-13 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ハードマスクのための金属誘電体膜の蒸着
US20160365249A1 (en) * 2015-06-12 2016-12-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

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