KR20020071959A - 텅스텐 게이트 전극 및 그 제조 방법 - Google Patents
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Abstract
텅스텐 게이트 전극(20) 및 이의 제조 방법이 개시된다. 일 양상에서는, 기판(22) 상에 절연 필름(24)을 형성하는 단계와; 상기 절연 필름(24) 상에 비정질 실리콘 및 비정질 텅스텐의 필름(26)을 형성하는 단계와; 상기 비정질 실리콘 및 상기 비정질 텅스텐의 필름(26) 상에 다결정 텅스텐 필름(28)을 형성하는 단계와; 그리고 상기 비정질 실리콘과 상기 비정질 텅스텐이 반응하여, 상기 절연 필름(24) 상에 텅스텐 실리사이드를 형성하고 다결정 텅스텐 필름(28)의 그레인 구조를 증가시키도록 상기 기판(22)을 어닐하는 단계를 포함하는, 기판(22) 상에 게이트 전극 스택(20)을 제조하는 방법이 제공된다. 상기 텅스텐 실리사이드 필름 및 상기 다결정 텅스텐 필름(28)은 상기 게이트 전극 스택(10)을 규정하기 위하여 패터닝된다. 이 방법은 단일 챔버 내에서, 그리고 티타늄에 의지하지 않으면서, 접착층 및 텅스텐 게이트를 균열없이 제조할 수 있게 한다.
Description
알루미늄 및 도핑된 다결정 실리콘은 MOS 회로 설계에서 게이트 전극 물질들로서 몇십년간 널리 이용되어 왔다. 실제로, 초창기의 일부 MOS 집적 회로들은 게이트 전극 물질로서 알루미늄을 이용하여 p-채널 엔헨스먼트 모드 디바이스들로서 구현되었다. 알루미늄은 저항이 상대적으로 낮고 물질의 비용이 쌌기 때문에 초기의 선택 물질이 되었다. 또한, 바이폴라 집적 회로 공정으로부터 개발된 칩 산업에는 이미 알루미늄을 이용하는 많은 제조 경험이 있었다.
오늘날에도 여전히 널리 이용되는 공정 혁신은 알루미늄 대신, 또는 알루미늄에 대한 보완물로서, 과도핑된 폴리실리콘을 게이트 전극 물질로서 이용하는 것을 포함한다. 게이트 전극 물질로서 알루미늄에서 폴리실리콘으로의 변경은, 초기의 제조 기술들에서 알루미늄에 관련된 어떠한 제한들을 공정 엔지니어들의 부서에서 인식함으로써 비롯되었다. 종래의 반도체 제조 공정에서, 알루미늄은 (소스 및 드레인 영역들의 드라이브인을 포함하는) 모든 고온 공정 단계들을 완료한 이후에증착되어야 했다. 결과적으로, 알루미늄 게이트 전극은 대개 소스 및 드레인과 개별적으로 정렬되어야 했다. 이러한 정렬 절차는 게이트와 소스/드레인 영역들 간의 기생 중복 캐패시턴스들 및 패킹 밀도에 악영향을 미칠 수 있다. 반대로, 훨씬 더 높은 용융점을 갖는 폴리실리콘은 소스 및 드레인을 형성하기 전에 증착될 수 있으며, 이에 따라 자기 정렬된 게이트 공정을 제공한다. 또한, 폴리실리콘의 고온 성능이 일상적으로 이용됨으로써, 다수의 금속층에 평면성을 제공하는 데에 층간 절연막이 이용될 수 있게 한다.
게이트 전극 물질로서 알루미늄 대신 폴리실리콘을 이용하여 얻게 되는 몇 가지의 장점들에도 불구하고, 폴리실리콘은 알루미늄과 비교하여 훨씬 더 높은 저항을 갖는 단점이 있다. 저항이 더 높게 되면 상호연결 라인의 저항값을 증가시킴으로써, VLSI 또는 ULSI 회로들 내에서 바람직하지 않은 긴 RC 시상수 및 DC 전압 변화를 야기시킬 수 있다. 폴리실리콘층들의 상부에 폴리사이드(polycide) 필름을 성장시키게 되면, 폴리실리콘 게이트 전극들의 일부 저항 단점들을 완화시켰다. 하지만, 종래의 MOS 집적 회로 공정에서의 폴리실리콘 게이트 전극들의 저항은 VLSI 및 ULSI 디바이스들의 동작 전압들의 감소를 통한 성공적인 공정의 비례 축소에 여전히 잠재적인 문제점을 제시한다.
게이트 전극 물질로서의 폴리실리콘의 다른 단점은 폴리실리콘의 공핍이다. p-채널 트랜지스터들에서, 소스 및 드레인은 일반적으로 붕소와 같은 p-형 도펀트를 주입함으로써 기판 내에 형성된다. 이러한 주입에 의해 게이트 전극의 폴리실리콘 내에도 붕소가 증착된다. 종래의 p-채널 전계 효과 트랜지스터를 제조하기 위한이후의 열 공정 단계들은 종종, 붕소가 게이트 전극으로부터 게이트 산화막을 통하여채널 영역으로 확산되게 한다. 확산되는 붕소의 양이 상당히 많은 경우, 전계 효과 트랜지스터의 전기적인 성능은 폴리실리콘 공핍으로 인하여 심각하게 저하될 수 있다.
최근에는, 게이트 전극의 설계를 위하여, 텅스텐과 같은 대안적인 물질들에 관심을 갖게 되었다. 텅스텐의 일함수가 더 클수록, 적절히 도핑된 기판 상의 PMOS 및 NMOS에 대하여 낮고 거의 대칭적인 임계 전압들을 생성한다. 이에 따라, 텅스텐은 CMOS 회로 설계에서 게이트 전극 물질로서 매력적이다. 또한, 텅스텐 게이트 전극들은 종래의 도핑된 폴리실리콘 게이트 전극들과 비교하여, 몸체 바이어스에 대한 감소된 감도 및 감소된 하위(sub) 임계 누설 전류를 나타내는 가능성을 갖는다. 궁극적으로, 텅스텐 게이트 전극들의 저항은 동등한 크기의 도핑된 폴리실리콘 게이트들과 비교하여 100배 또는 그 보다 더 낮다.
게이트 전극 물질로서 텅스텐을 이용하여 얻게 되는 몇 가지의 장점들에도 불구하고, 반도체 공정에 텅스텐을 포함시키는 것은 많은 중요한 도전들을 필요로 한다.종래의 텅스텐 게이트 전극 스택의 제조시, 게이트 산화막층이 열 산화 또는 화학 기상 증착("CVD")에 의해 도핑된 실리콘 기판 상에 형성된다. 이후, 접착층 또는 소위 "아교(glue)"층이 게이트 산화막 상에 블랭킷 증착된다. 다음으로, 텅스텐 필름이 아교층 상에 증착된다. 많은 종래의 공정들에서, 텅스텐 필름은 시레인 환경에서 WF6의 CVD 환원(reduction)에 의해 증착된다. CVD 텅스텐이 산화막에 비교적 빈약하게 접착되기 때문에, 아교층의 증착은 CVD 텅스텐 증착에 필수적이다. 따라서, 하부의 산화막 및 이후 증착되는 텅스텐 필름에 만족스러운 접착성을 나타내는 물질로 된 아교층이 텅스텐 CVD 단계에 전구체로서 적용된다.
Ti:W와 같은 다른 티타늄 기반 필름들 또한 이용될 수 있지만, 아교층에 이용되는 공통 물질은 티타늄 나이트라이드이다. 일반적으로, 티타늄 기반 접착 필름의 증착은 CVD 텅스텐 필름을 증착하는 데에 이용되는 동일한 CVD 챔버 내에서 수행될 수 없다. 따라서, CVD 아교층 및 CVD 텅스텐 필름은 개별적인 챔버들 내에서의 개별적인 증착 단계들 및 이들 둘 사이에서의 웨이퍼들의 부수적인 이동을 포함한다.
종래의 텅스텐 게이트 전극 스택 공정의 다른 단점은 티타늄의 큰 반응 특성 및 CVD 텅스텐에 관련된 화학으로부터 비롯된다. 상기 설명한 바와 같이, 종래의 많은 CVD 텅스텐 증착 공정들은 시레인 환경에서의 WF6의 CVD 환원을 포함한다. 이러한 환원 공정은, 하부의 티타늄 기반 접착 필름 내로 쉽게 확산되어 그 내의 티타늄과 반응하는 플루오린의 양을 자유롭게 한다. 접착층 내에 TiFx화합물이 포함되면, 아교층의 저항을 저하시킬 뿐 아니라, 더 심각하게는 궁극적으로 하부의 산화막층으로부터 아교층이 갈라지게 할 수 있다. 이는 바람직하지 않은 디바이스 성능 뿐 아니라 아교층의 갈라짐(delamination)의 정도에 따라 파멸적인 디바이스 고장을 야기시킬 수 있다.
본 발명의 목적은 상기 설명된 하나 또는 그 이상의 상기 단점들을 극복 또는 감소시키는 것이다.
본 발명은 일반적으로 반도체 제조에 관한 것으로서, 특히 텅스텐 게이트 전극 및 그 제조 방법에 관한 것이다.
도 1은 반도체 기판 상에 제조된 종래의 예시적인 텅스텐 게이트 전극 스택의 단면도이다.
도 2는 도 1에 도시된 종래의 게이트 전극 스택의 초기 제조 단계들을 도시한 단면도이다.
도 3은 본 발명에 따라 반도체 기판 상에 제조된 텅스텐 게이트 전극 스택의 예시적인 실시예의 단면도이다.
도 4는 본 발명에 따른 게이트 절연층의 형성을 도시하는 도 3의 단면도이다.
도 5는 본 발명에 따른 접착층의 증착을 도시하는 도4의 단면도이다.
도 6은 본 발명에 따른 접착층 상의 텅스텐 필름의 증착을 도시하는 도 5의 단면도이다.
도 7은 본 발명에 따른 텅스텐 상의 리소그래피 마스크의 형성을 도시하는 도 6의 단면도이다.
하기에서 설명되는 도면들에서, 동일한 요소들이 한 개 이상의 도면에서 나타날 때 참조 부호들은 일반적으로 반복된다.
본 발명의 일 양상에 따르면, 기판 상에 절연 필름을 형성하는 단계와, 상기 절연 필름 상에 비정질 실리콘 및 비정질 텅스텐의 필름을 형성하는 단계를 포함하는 회로 디바이스 제조 방법이 제공된다. 다결정 텅스텐 필름이 상기 비정질 실리콘 및 비정질 텅스텐의 필름 상에 형성되고, 기판은 비정실 실리콘과 비정실 텅스텐이 반응하도록 어닐되어, 절연 필름 상에 텅스텐 실리사이드를 형성하고 다결정 텅스텐 필름의 그레인 구조를 증가시킨다.
본 발명의 다른 양상에 따르면, 기판 상에 게이트 전극 스택을 형성하는 방법이 제공되는 바, 이 방법은 기판 상에 절연 필름을 형성하는 단계와 상기 절연 필름 상에 전도성 필름을 형성하는 단계를 포함한다. 상기 전도성 필름을 형성하는 단계는, 먼저 비정질 실리콘 및 비정질 텅스텐의 필름을 증착하고, 이후 상기 필름 상에 다결정 텅스텐의 필름을 증착한 다음, 비정실 실리콘과 비정실 텅스텐이 반응하여 상기 절연 필름 상에 텅스텐 실리사이드를 형성하고 다결정 텅스텐 필름의 그레인 구조를 증가시키도록 상기 기판을 어닐하는 단계를 포함한다. 상기 텅스텐 실리사이드 필름 및 다결정 텅스텐 필름은 게이트 전극 스택을 규정하도록 패터닝된다.
본 발명의 다른 양상에 따르면, 기판과, 상기 기판 상의 절연 필름과, 텅스텐 실리사이드 필름을 상기 절연 필름에 접착시키기 위하여 충분한 양의 비결합 실리콘을 갖는 상기 절연 필름 상의 텅스텐 실리사이드 필름을 포함하는 회로 디바이스가 제공된다.
본 발명의 상기 장점들 및 다른 장점들은 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 명백해질 것이다.
도 1은 반도체 기판(12) 상에 형성된 종래의 예시적인 텅스텐 게이트 전극 스택(10)의 단면도를 도시한다. 게이트 전극 스택(10)은 대개 전계 효과 트랜지스터에 대한 스위칭 디바이스로서 이용되며, 상기 전계 효과 트랜지스터의 다른 구성요소들은 명백함을 위하여 도시하지 않았다. 스택(10)은 기판(12) 상의 게이트 유전층(14), 상기 게이트 유전층(14) 상에 형성된 접착 또는 아교층(16), 및 상기 접착층(16) 상에 형성된 텅스텐 게이트 전극(18)으로 이루어진다. 기판(12)은 실리콘으로 이루어지며, 게이트 유전층(14)은 실리콘 산화막으로 이루어진다. 접착층은(16)은 TiN과 같은 티타늄 기반 물질들로 이루어진다.
게이트 전극 스택(10)을 제조하기 위한 종래의 예시적인 공정 흐름은 도 2를 참조하여 이해할 수 있다. 먼저, 게이트 유전층(14)이 열 산화 또는 화학 기상 증착에 의해 실리콘 기판(12) 상에 형성된다. 산화막은 전기적인 절연 특성이 우수하고 제조가 상대적으로 용이하기 때문에, 지금까지도 게이트 절연층들에 대한 주요 선택 물질로서 이용되어 왔으며, 앞으로도 그럴 것이다. 그러나, 산화막에 대한 CVD 텅스텐의 상대적으로 빈약한 접착 특성은, 텅스텐층(18)을 증착하기 전에 게이트 절연층(14) 상에 접착층(16)을 형성할 것을 필요로 한다. 이 점에 있어서, 티타늄 또는 티타늄 나이트라이드가 물리 기상 증착 또는 CVD에 의해 게이트 유전층(16) 상에 증착된다. 이론적으로, 티타늄 기반 접착층(16)은 하부의 산화막층(14)에 쉽게 접착되며, 이후 증착되는 텅스텐층(18)은 티타늄 기반 접착층(16)에 쉽게 부착된다. 종래의 어떠한 공정들에서, 접착층(16)은 하부의 티타늄층과 상부의 티타늄 나이트라이드층의 적층물이다.
하부의 접착층(16)의 정확한 조성에 상관없이, 텅스텐 전극층(18)이 다음으로 SiH4및 H2가스의 존재하에서 WF6가스의 환원을 포함하는 CVD 공정에 의해 접착층(16) 상에 증착된다. 초기의 환원 환경은 주로 시레인이었다. 공정이 진행됨에 따라, 시레인의 비는 감소되고 수소의 비는 이에 대응하게 증가하여, 환원 및 증착 공정을 완료한다. 결과적으로, 접착층(16) 상에 다결정 텅스텐 필름(18)이 형성된다. 상기 설명한 바와 같이, 이와같은 텅스텐 게이트 전극 스택을 제조하는 종래의 시도가 갖는 어려움은, 접착층(16)이 하부의 게이트 유전층(14)으로부터 갈라져, 접착층(16) 내에 TiFx화합물을 형성하는 경향이 있다는 것이다. 이러한 TiFx의 형성은, WF6환원 공정으로부터 접착층(16) 내로 플루오린 원자들이 확산되어 얻어지는 바람직하지 않은 부산물이다. 이렇게 확산된 플루오린 원자들은, 접착층(16) 내에 원소 티타늄, 또는 티타늄 나이트라이드, 또는 양자 모두로서 존재하는 상당히 반응성인 티타늄과 쉽게 반응한다.
이후, 텅스텐 필름(18)은 마스크되고 이방성으로 식각되어, 도 1에 도시된 완성된 게이트 전극 스택(10)이 제조된다. 상기 설명된 갈라짐은 게이트 전극 스택(10)에 대하여 부적절하게 큰 저항을 야기시키거나, 게이트 전극 스택(10)에 관련된 디바이스의 치명적인 고장을 야기시킬 수 있다.
도 3은 본 발명에 따라 반도체 기판(22) 상에 제조된 텅스텐 게이트 전극 스택(20)의 예시적인 실시예의 단면도를 도시한다. 게이트 전극 스택(20)은 반도체 기판(22) 상에 형성된 게이트 절연층(24), 상기 게이트 절연층(24) 상에 형성되는텅스텐 실리사이드 접착층(26), 및 상기 접착층(26) 상에 형성되는 텅스텐 게이트 전극(28)을 포함한다. 텅스텐 실리사이드 접착층(26)은 하부의 게이트 절연층(24)에 접착되는 충분한 양의 미결합 실리콘 원자들, 및 상부의 텅스텐 게이트 전극(28)이 쉽게 접착되는 다수 농도의 텅스텐 실리사이드를 포함한다.
도 4, 5, 6 및 7을 참조하여 본 발명에 따른 게이트 전극 스택(20) 제조의 예시적인 공정 흐름을 설명한다. 먼저, 게이트 절연층 또는 필름(24)이 반도체 기판(22) 상에 제조된다. 기판(22)은 p-도핑된 실리콘, n-도핑된 실리콘, 절연층 상의 실리콘 또는 다른 적절한 기판 물질들로 이루어질 수 있다. 게이트 절연 필름(24)은 산화막, 실리콘 나이트라이드, 이들의 적층물들 또는 널리 공지된 다른 게이트 절연 필름 물질들로 이루어질 수 있으며, 산화, CVD 또는 널리 공지된 다른 기술들에 의해 제조될 수 있다. 예시적인 실시예에서, 게이트 절연층(24)은 약 10 내지 200Å 두께의 산화막으로 이루어지며, 실리콘 기판(22)의 건식 산화에 의해 제조된다.
접착층(26) 및 텅스텐층(28)의 제조는, 시레인 환경에서 WF6의 CVD 환원의 두 단계들을 도시하는 도 5 및 6을 참조하여 설명한다. 먼저, 도 5에 도시된 바와 같이, WF6와 SiH4의 혼합물이 약 300 내지 400℃의 챔버 온도 및 약 100 내지 300 mtorr의 압력에서 비교적 짧은 시간 주기 동안 게이트 절연층(24) 상에 넘쳐흐르게 된다. SiH4대 WF6의 비는 비정질 실리콘(α-Si)과 비정질 텅스텐(α-W)의 결합 증착이 이루어질 수 있을 정도로 충분히 높게 유지된다. 높은 SiH4대 WF6의 비를 유지하는 목적은 증착에 의해 충분한 양의 미결합 실리콘 원자들과 함께 α-Si 및 α-W이 생성되는 것을 보장하기 위해서이다. 실리콘은 α-W를 텅스텐 실리사이드로 변환하기 위하여 이후 수행되는 어닐이 유용한 모든 α-Si을 소모하지 않도록, 텅스텐에 대하여 비-화학량론적인 양으로 필름(26) 내에 존재하는 것이 바람직하다. 어닐 후에 남아있는 미결합 실리콘은 필름(26)이 하부의 절연층(24)과 쉽게 접착될 수 있게 한다.
높은 비의 SiH4와 WF6의 혼합물이 게이트 절연층(24) 상에 넘쳐흐른 후, SiH4의 흐름은 상당히 감소되는 반면, WF6의 흐름은 도 6에 도시된 바와 같은 다결정 텅스텐 필름(28)을 계속해서 생성한다. 이 다결정 구조는 더 비정질인 그레인 구조 보다 더 유익한 저항성을 발생시킬 것이다. 필름들(26 및 28)의 두께들이 주로 설계 선택의 문제임에도 불구하고, 필름(28)은 α-Si 및 α-W 필름(26) 보다 더 두꺼운 두께로 증착된다. 예시적인 실시예에서, 텅스텐 필름(28)은 하부의 접착층(26) 두께의 약 20배의 두께를 갖는다.
높고 낮은 SiH4대 WF6의 비에 대하여 필요한 흐름 시간들은 주로 이용되는 특정 타입의 툴, 필름들(26 및 28)의 바람직한 두께들 및 바람직한 증착 속도들에 의존한다. 약 10Å/s 내지 200Å/s의 증착 속도를 발생시키기 위한 적용 물질 엔듀라 툴 세트(Applied Materials Endura tool set)에서의 실험은, 약 2:1 보다 큰 SiH4대 WF6비를 갖는 SiH4와 WF6의 혼합물의 초기의 흐름은 그 내에 충분한 양의 자유 실리콘을 갖는 α-Si 및 α-W 필름(26)을 생성하고, 약 1: 2 미만의 SiH4대 WF6비를 갖는 SiH4와 WF6의 혼합물의 이후의 흐름은 우수한 품질의 다결정 텅스텐 필름(28)을 생성한다는 것을 보였다. 각각 200Å 및 4000Å의 필름들(26 및 28)에 대하여 가정된 두께들, 및 약 10Å/s의 증착 속도를 산출하기 위하여 조정되는 툴 흐름 속도들에 있어서, 2:1의 SiH4대 WF6비의 흐름은 약 20초 동안 수행되고, 1:2의 SiH4대 WF6비의 흐름은 약 400초 동안 수행된다.
도 7을 참조하면, 널리 공지된 레지스트 또는 다른 마스킹 물질들로 이루어진 적절한 리소그래피 마스크(38)가 패터닝된다. 즉, 노광되고 현상되어 도 3에 도시된 바와 같은 이후에 형성된 게이트 전극 스택(20)의 바람직한 형상을 형성한다. 다음으로, 텅스텐 필름(28), 하부의 접착층(26) 및 게이트 절연층(24)이 이방성으로 식각되어 도 3에 도시된 게이트 전극 스택(20)을 형성한다. 식각은 바람직하게는, 예를 들어 희석 가스로서 아르곤을 갖는 CF4/O2를 이용한 플루오르화된 플라즈마 식각이다.
도 3을 다시 참조하면, 이후 기판(22)은 약 500 내지 1100℃에서 어닐된다. 이러한 어닐은 필름(26) 내에서 α-Si과 α-W 간에 화학 반응을 일으키며, 일반적인 화학식 WxSiy를 갖는 텅스텐 실리사이드를 생성한다. 이 화학식의 특정한 예들로는 W5Si3및 WSi2가 있다. 필름(26)의 증착 공정이 필름(26) 내의 실리콘 및 텅스텐의 비-화학량론적인 양들을 야기시키기 때문에, 필름(26)이 하부의 산화막필름(24)에 쉽게 접착되게 하는 어닐 이후 필름(26) 내에는 과잉의 미결합된 실리콘 원자들이 있게 된다. 어닐은 또한 상부의 다결정 텅스텐 전극(28)의 평균 그레인 크기를 증가시킴으로써, 전극(28)의 전기적인 저항을 개선한다. 어닐은 노 공정에서는 약 30 내지 90분 동안, 또는 금속 열 어닐 공정에서는 약 5 내지 75초 동안 수행될 수 있다.
선택적으로, 어닐은 게이트 전극 스택(20)을 패터닝하기 전에 수행될 수 있다. 이러한 점에서, 어닐은 도 7에 도시된 블랭킷 필름들(24, 26 및 28)에 대하여 수행될 수 있으며, 이후 상기 설명된 이방성 식각이 수행된다.
본 발명의 공정은 접착층 물질로서의 티타늄을 제거하며, 이에 따라 티타늄-플루오린 반응으로 인한 갈라짐의 가능성을 없앤다. 또한, 본 발명의 공정은 단지 CVD 챔버 내로의 WF6와 시레인의 흐름 비를 변경함으로써, 텅스텐 게이트 전극과 하부의 접착층이 균열없이 제조될 수 있게 한다. 이러한 방식에서는, 텅스텐 및 티타늄을 증착하기 위하여 보통 개별적인 툴의 이용 및 워크피스 이동을 필요로 하는 티타늄 기반 접착층에 대한 개별적인 공정의 필요성이 제거된다.
본 발명은 많은 변경들 및 대안적인 형태들을 가질 수 있지만, 도면들 및 상세한 설명에서는 특정한 실시예들을 예시적으로 설명하였다. 본 발명은 개시된 특정한 형태들에 한정되지 않는 다는 것을 알 수 있을 것이다. 본 발명은 하기의 청구범위들에 의해 규정되는 본 발명의 원리 및 범위 내에 포함되는 모든 변형들, 등가물들 및 대안들을 포함한다.
Claims (13)
- 기판(12) 상에 절연 필름(14)을 형성하는 단계와;상기 절연 필름(14) 상에 비정질 실리콘 및 비정질 텅스텐의 필름(26)을 형성하는 단계와;상기 비정질 실리콘 및 상기 비정질 텅스텐의 필름(26) 상에 다결정 텅스텐 필름(18)을 형성하는 단계와; 그리고상기 비정질 실리콘과 상기 비정질 텅스텐이 반응하여, 상기 절연 필름 상에 텅스텐 실리사이드를 형성하고 다결정 텅스텐 필름의 그레인 구조를 증가시키도록 상기 기판(12)을 어닐하는 단계를 포함하는 것을 특징으로 하는 회로 디바이스 제조 방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드 및 상기 다결정 텅스텐의 필름들을 소정의 패턴으로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 기판(12) 상에 게이트 전극 스택(10)을 제조하는 방법으로서,상기 기판(12) 상에 절연 필름(24)을 형성하는 단계와;비정질 실리콘 및 비정질 텅스텐의 필름을 증착하고, 상기 필름 상에 다결정 텅스테의 필름을 증착한 다음, 비정질 실리콘과 비정질 텅스텐 필름의 그레인 구조를 증가시키도록 상기 기판을 어닐함으로써, 상기 절연 필름 상에 전도성 필름을형성하는 단계와; 그리고상기 게이트 전극 스택(10)을 규정하기 위하여 상기 텅스텐 실리사이드 필름 및 상기 다결정 텅스텐 필름(18)을 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 절연 필름은 산화막인 것을 특징으로 하는 방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 비정실 실리콘 및 상기 비정질 텅스텐 필름은 상기 절연 필름을 WF6및 SiH4의 환경에 노출시킴으로써 증착되는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 SiH4대 WF6의 비는 약 2 보다 큰 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 다결정 텅스텐의 필름은 상기 비정질 실리콘 및 상기 비정질 텅스텐의 필름을 상기 다결정 텅스텐을 증착할 정도로 충분히 낮은 SiH4대 WF6의 비로 WF6및 SiH4의 환경에 노출시킴으로써 증착되는 것을 특징으로 하는 방법.
- 기판(12)과;상기 기판(12) 상의 절연 필름(14)과;상기 절연 필름(12) 상에 있으며, 그리고 텅스텐 실리사이드 필름을 상기 절연 필름(12)에 결합시키기에 충분한 양의 미결합 실리콘을 갖는 텅스텐 실리사이드 필름과; 그리고상기 텅스텐 실리사이드 필름 상의 텅스텐 필름(18)을 포함하는 것을 특징으로 하는 회로 디바이스(10).
- 제 8 항에 있어서, 상기 절연 필름은 산화막인 것을 특징으로 하는 회로 디바이스.
- 제 8 항에 있어서, 상기 텅스텐 실리사이드 필름은 W5Si3및 WSi2를 포함하는 것을 특징으로 하는 회로 디바이스.
- 제 8 항에 있어서, 상기 텅스텐 필름은 다결정 텅스텐을 포함하는 것을 특징으로 하는 회로 디바이스.
- 제 8 항에 있어서, 상기 텅스텐 실리사이드 필름 및 상기 텅스텐 필름은 게이트 전극을 포함하는 것을 특징으로 하는 회로 디바이스.
- 제 12 항에 있어서, 상기 절연 필름은 상기 게이트 전극과 실질적으로 동일한 측면 치수들로 패터닝되는 것을 특징으로 하는 회로 디바이스.
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