KR20060097605A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060097605A
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신뻬이 야마구찌
가오리 다이
도모유끼 히라노
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소니 가부시끼 가이샤
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Abstract

반도체 기판의 상측에 게이트 절연막을 개재하여 게이트 전극을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치이며, 게이트 전극의 적어도 게이트 절연막 측이 하프늄 및 실리콘을 함유하는 막을 포함한다.
NMOSFET, 게이트 전압, 누설 전류, 절연막, 하프늄

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도1은 본 발명에 따른 반도체 장치의 실시예에 대한 첫번째 예를 나타내는 개략 구성 단면도.
도2는, 하프늄 및 실리콘을 함유하는 막의 실리콘 조성비 Si/(Si+Hf)와, 폴리-Si를 게이트 전극에 사용한 경우와 하프늄 및 실리콘을 함유하는 막을 게이트 전극에 사용한 경우에 있어서 게이트 절연막의 산화막 환산막 두께의 차 ΔEOT와의 관계를 나타내는 도면.
도3은 NMOSFET의 임계 전압 Vth와 하프늄 및 실리콘을 함유하는 막의 조성비 Si/(Si+Hf)와의 관계를 나타내는 도면.
도4는 본 발명에 따른 반도체 장치의 실시예에 대한 두번째 예를 나타내는 개략 구성 단면도.
도5a 내지 도5c는 본 발명에 따른 반도체 장치의 제조 방법의 실시예에 대한 첫번째 예를 나타내는 제조 공정 단면도.
도6a 내지 도6d는 본 발명에 따른 반도체 장치의 제조 방법의 실시예에 대한 두번째 예를 나타내는 제조 공정 단면도.
도7은 HfSix막의 실리콘 조성비와, HfSix막의 스퍼터링시 실리콘 타겟 및 하 프늄 타겟 각각에 가하는 파워의 합에 대한 실리콘 타겟에 가해진 파워의 비와의 관계를 나타내는 도면.
도8은 질소의 조성비를 파라미터로 하고, NMOSFET의 임계 전압 Vth와 하프늄 및 실리콘을 함유하는 막의 실리콘 조성비 Si/(Si+Hf)와의 관계를 나타내는 도면.
도9는 종래 하프늄 게이트 전극을 이용한 NMOSFET에 있어서, 게이트 전압 및 누설 전류 사이의 관계를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12 : 소자 분리 영역
13 : 소자 형성 영역
14 : 게이트 절연막
18 : HfSix막
문헌1: 박창서, 조병진, 딤 리 궝, 열적으로 안정한 완전히 실리사이드된 Hf-실리사이드 금속-게이트 전극, IEEE ELECTRON DEVICE LETTERS, Vol. 25, No. 6, 2004년1월
문헌2: Y.Akasaka 외, 금속 게이트/고유전율 트랜지스터용 재료 선택, Ext. Abst. SSDM 2004, p. 196
본 발명은 2005년 3월 7일에 일본 특허청에 출원된 일본 특허 출원 제2005-061999호에 관련된 주제를 포함하며, 그것의 전체 내용이 여기에 참고로 수록된다.
본 발명은 누설 전류가 억제되고 게이트 절연막이 보다 얇게 제조될 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 집적도 및 작업 속도의 향상은 스케일링 규칙에 기초하여 트랜지스터를 미세화함으로써 실현되어 왔다. 게이트 절연막의 박막화는, 게이트 절연막의 두께를 2nm 이하로 줄일 필요가 있는, 예컨대, 0.1㎛ 이하의 게이트 길이를 갖는 트랜지스터에서 진보해 왔다. 통상, 다결정 실리콘(이하, 폴리-Si라 함)이 게이트 전극 재료로서 사용되어 왔다. 그 이유는, 이와 같은 폴리-Si을 이용하면, 게이트 전극과 그 밑의 게이트 절연막 사이의 계면이 안정하고, 주입, 확산 등과 같은 기술에 의해 불순물을 폴리-Si에 도입하기 쉬워서, 불순물의 원소 및 농도를 선택하여, 각각의 N-채널 MOS 전계 효과 트랜지스터(이하, NMOSFET이라 함) 및 P-채널 MOS 전계 효과 트랜지스터(이하, PMOSFET이라 함)에 최적의 작업 함수를 갖는 게이트 전극을 제공하고 최적의 임계값을 얻는 것이 가능하기 때문이다.
그러나, 트랜지스터의 미세화가 진보함에 따라, 게이트 전극의 궁핍화의 문제점이 두드러지게 되었다. 폴리-Si은 반도체이기 때문에, 게이트 전극의 궁핍화는 억제하기 어려운 현상이다. 이러한 문제에 대처하기 위해, 게이트 절연막 바로 위에 폴리-Si막 대신에 금속막을 형성하여 게이트 전극의 궁핍화를 억제하는 것이 널리 보고되어 왔고, 금속 게이트의 개발이 주목되고 있다.
그러나, 금속 게이트가 단일 금속으로 형성되는 경우, 게이트 전극의 작업 함수는 NMOSFET 및 PMOSFET에서 동일하여, 종래 폴리-Si 게이트의 경우와 달리, NMOSFET 및 PMOSFET의 게이트 전극의 작업 함수를 제어하기 어렵고, 적절한 임계값을 얻는 것이 불가능하다. 이러한 문제를 극복하기 위해, NMOSFET의 금속 게이트 전극이 N-형 폴리-Si과 유사한 작업 함수를 갖는 반면 PMOSFET의 금속 게이트 전극이 P-형 폴리-Si과 유사한 작업 함수를 갖도록 금속 재료들을 선택하는, 이중-금속 게이트가 제안되어 왔다(예를 들어, 문헌1 참조).
NMOSFET에 적합한 임계값을 얻기 위해, 대략 4.0eV의 작업 함수를 갖는 금속 재료가 적절하다. 하프늄(Hf), 지르코늄(Zr) 등은 NMOSFET에 적절한 작업 함수를 갖지만, 그들은 반응성이 높아서, 하부 게이트 절연막의 감소를 가져올 수 있다(예를 들어, 문헌2 참조). 뿐만 아니라, 이 경우, 게이트 절연막 및 게이트 전극 사이의 반응성이 너무 높아서 게이트 절연막은 보다 얇아지는데, 이것은 누설 전류를 증가시킬 수 있다.
하프늄(Hf)이 게이트 전극에 이용되고 실리콘 산화물(SiO2)이 게이트 절연막에 이용되는 경우에 있어서의 누설 특성이 평가되었다. 그 결과는, 게이트 전압 및 누설 전류 사이의 관계를 나타내는 도면인 도9를 참조하여 기재될 것이다. 도9에 나타난 바와 같이, 게이트 전극에 있어서의 상승이 누설 전류를 증가시키는 것을 알 수 있다. 이것은, 실리콘 산화물과의 반응성이 높은 하프늄(Hf)이 실리콘 산화물(SiO2)로 구성된 게이트 절연막을 파괴하여 누설 전류를 증가시키는 것을 나타내고 있다.
따라서, NMOSFET에 절절한 임계값을 얻기 위해, 4.0eV 근방의 작업 함수를 갖는 금속 재료가 적절하고, 그러한 금속들로는 하프늄(Hf), 지르코늄(Zr) 등이 있지만, 그러한 금속(Hf, Zr 등)은 하지의 게이트 절연막을 감소시킬 만큼 반응성이 높아서, 그 결과, 게이트 절연막의 실효적인 두께가 얇아지고 누설 전류가 증가하는 문제가 있었다.
따라서, MOSFET에 적절한 작업 함수를 갖는 재료를 제안하고 누설 전류의 증가를 억제하여 게이트 절연막의 박막화를 가능하도록 할 필요가 있다.
본 발명의 일 실시예에 따르면, 반도체 기판의 상측에 게이트 절연막을 개재하여 게이트 전극을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치가 제공된다. 반도체 장치에 있어서, 게이트 전극은 적어도 게이트 절연막 측에 하프늄 및 실리콘을 함유하는 막을 포함한다. 바람직하게, 하프늄 및 실리콘을 함유하는 막은 하프늄 및 실리콘 전체에 대하여 20% 내지 70% 범위의 실리콘 조성비를 갖는다.
본 발명의 일 실시예에 따른 반도체 장치에 있어서, 게이트 전극은 적어도 게이트 절연막 측에 하프늄 및 실리콘을 함유하는 막을 포함하므로, 적어도 게이트 전극 및 게이트 절연막 사이의 계면은 하프늄 및 실리콘의 화합물로 구성된다. 그러므로, 실리콘 산화막이나 주요 구성 성분으로서 실리콘 산화물을 함유하는 막이 게이트 절연막으로서 이용되는 경우에도, 하프늄이 게이트 절연막과 환원 반응하는 것이 억제된다. 또한, 게이트 전극의 작업 함수는 종래 폴리-Si 게이트 전극의 작업 함수에 근접한 것일 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 기판의 상측에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법에 있어서, 게이트 전극을 형성하는 단계는, 하프늄 및 실리콘을 함유하는 막으로부터 게이트 전극의 적어도 게이트 절연막 측을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 있어서, 게이트 전극의 적어도 게이트 절연막 측은, 게이트 전극을 형성하는 단계에 있어서 하프늄 및 실리콘을 함유하는 막으로부터 형성되므로, 하프늄 및 실리콘의 화합물은 적어도 게이트 전극 및 게이트 절연막 사이의 계면에서 형성된다. 따라서, 실리콘 산화막이나 주요 구성 성분으로서 실리콘 산화물을 포함하는 막이 사용되는 경우에도, 하프늄이 게이트 절연막과 환원 반응하는 것이 억제된다. 뿐만 아니라, 게이트 전극이 종래 폴리-Si 게이트 전극의 작업 함수와 근접한 작업 함수를 갖도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에 있어서, 하프늄 및 실리콘의 화합물은 적어도 게이트 전극 및 게이트 절연막 사이의 계면에서 형성되기 때문에, 하지의 게이트 절연막과 게이트 전극의 반응성은 저감될 수 있다. 따라서, 게이트 누설을 억제하고 게이트 절연막의 박막화를 실현하는 것이 가능하다. 또한, 게이 트 전극의 작업 함수는 종래 폴리-Si 게이트 전극의 작업 함수에 근접하도록 설정될 수 있기 때문에, MOSFET에 적절한 임계 전압 Vth이 얻어져서, 보다 높은 MOSFET 성능을 기대할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 있어서, 하프늄 및 실리콘의 화합물은 적어도 게이트 전극 및 게이트 절연막 사이의 계면에서 형성되므로, 하지의 게이트 절연막과 게이트 전극의 반응성은 저감될 수 있다. 따라서, 게이트 누설을 억제하고 게이트 절연막의 박막화를 실현하는 것이 가능하다. 뿐만 아니라, 게이트 전극은 종래 폴리-Si 게이트 전극의 작업 함수에 근접한 작업 함수를 갖도록 형성될 수 있기 때문에, MOSFET에 적절한 Vth값을 갖는 MOSFET이 제조될 수 있다.
(실시예)
본 발명에 따른 반도체 장치는, 예를 들어, 게이트 절연막 위에 게이트 전극을 갖는 NMOSFET이며, 게이트 전극의 적어도 게이트 절연막 측은 실리콘(Si) 및 하프늄(Hf)을 함유하는 막으로 구성되고, 하프늄 및 실리콘 전체에 대한 실리콘의 조성비 Si/(Hf+Si)는 20% 내지 70% 범위이다.
이하, 본 발명에 따른 반도체 장치의 실시예에 대한 첫번째 예가 도1에 나타난 개략 구성 단면도를 참조하여 이하에 기술될 것이다. 도1에서, NMOSFET이 예로서 설명될 것이다.
도1에 나타난 바와 같이, 소자 분리 영역(12)이 반도체 기판(11)에 형성되어, 소자 형성 영역(13)이 구획된다. 예로서, 실리콘 기판이 반도체 기판(11)에 이용되고, 소자 분리 영역(12)은 예를 들어 STI(얕은 트렌치 절연) 구조이다. 또한, 소자 분리 영역(12)의 구조는 특별히 제한되지 않고, LOCOS(실리콘의 국소 확산) 구조, 개선 LOCOS 구조 등 또한 채용될 수 있다. 게이트 전극(15)은 반도체 기판(11)의 소자 형성 영역(13)의 상측에 게이트 절연막(14)을 개재하여 형성된다. 게이트 절연막(14)은 예를 들어 실리콘 산화막으로 구성된다. 게이트 전극(15)은 하프늄 및 실리콘을 함유하는 막으로 구성된다. 따라서, 게이트 전극(15)의 적어도 게이트 절연막(14) 측은 하프늄 및 실리콘을 함유하는 막으로 구성된다. 또한, 소스/드레인 영역(16 및 17)은 반도체 기판(11)에서 게이트 전극(15)의 양측에 형성된다.
다음 장에, 하프늄 및 실리콘을 함유하는 막(HfSix막)이 설명될 것이다. 먼저, 실리콘을 하프늄에 첨가하는 것에 의해, 실리콘 산화물로 구성된 하지의 게이트 절연막과 게이트 전극의 반응이 억제되고, 그로 인해 게이트 절연막의 실효적인 두께의 감소가 억제될 수 있다는 것이, 도2를 참조하여 설명될 것이다. 도2에서, 폴리-Si를 게이트 전극에 이용한 경우와 하프늄 및 실리콘을 함유하는 막(HfSix막)을 게이트 전극에 이용한 경우에 있어서 게이트 절연막의 산화막 환산막 두께의 차가 ΔEOT(EOT는 실효적인 산화물 두께의 약자임)로서 세로축 상에 표시되고, 하프늄 및 실리콘을 함유하는 막에서 실리콘의 조성비 [Si/(Hf+Si)]가 가로축 상에 표시된다. 또한, 도면에서, 조성비 Si/(Hf+Si)가 0일 때, 하프늄만으로 구성된 게이트 전극에 대한 값이 표시된다.
도2로부터 실리콘 조성비 [Si/(Hf+Si)]의 증가와 함께 ΔEOS는 감소하는 것 을 알 수 있다. 예를 들어, 대략 2nm의 게이트 절연막을 요하는 0.1㎛ 세대 NMOSFET에 있어서, 게이트 절연막의 두께 감소를 억제하기 위해 ΔEOS를 최대 약 1nm 이하, 편차를 고려하여 1.1nm 이하로 제어할 필요가 있다. 따라서, 실리콘의 조성비를 0.2(20%) 이상으로 할 필요가 있다. 또한, 약 2nm의 게이트 절연막 두께를 요하는 0.1㎛ 세대 NMOSFET의 경우, 보다 작은 ΔEOT 값이 더욱 바람직하며, ΔEOT는 게이트 절연막의 두께의 약 1/3배, 예를 들어, 0.7nm 이하인 것이 바람직하다. 그러한 ΔEOT 값을 얻기 위해, 실리콘의 조성비는 0.3(30%) 이상일 필요가 있다. 그러므로, 게이트 절연막의 두께 감소를 억제하기 위해, HfSix막에 있어서 실리콘(Si)의 비율은 적어도 20%, 바람직하게는 30% 이상일 필요가 있는 것을 알 수 있다.
다음 장에, 하프늄에 실리콘을 첨가하여 NMOSFET의 임계 전압 Vth을 증가시키는 것이 도3을 참조하여 설명될 것이다. 도3에서, NMOSFET의 임계 전압 Vth은 세로축 상에 표시되고, 하프늄 및 실리콘을 함유하는 막에 있어서 실리콘의 조성 [Si/(Hf+Si)]은 가로축 상에 표시된다.
도3으로부터 알 수 있는 바와 같이, 약 0.3V까지의 NMOSFET 임계 전압 Vth이 적용 가능하다. 실리콘의 조성비 [Si/(Hf+Si)]가 작은 곳에서, 적절한 NMOSFET 임계 전압 Vth을 얻을 수 있지만, 막에 있어서 Si의 비율 증가와 함께 Vth는 증가하므로, 약 70%의 Si조성비가 NMOSFET에 적용 가능한 최대값이다.
상기 도2 및 도3을 참조하여 설명한 바와 같이, 게이트 전극(15)에 이용된 하프늄 및 실리콘을 함유하는 막(HfSix막)에 있어서 실리콘의 조성비 [Si/(Hf+Si)] 가 20% 내지 70% 범위, 바람직하게는 30% 내지 70% 범위일 필요가 있다.
뿐만 아니라, 상기 반도체 장치(1)는 상기한 바와 같은 평면 구조의 게이트 전극을 갖는 반도체 장치에 적용 가능할 뿐 아니라, 매립형 게이트 구조(예를 들어, 다마신 게이트 구조)의 게이트 전극을 갖는 반도체 장치에도 적용 가능하다.
상기 반도체 장치(1)에 있어서, 게이트 전극(15)은 하프늄 및 실리콘을 함유하는 막으로 구성되어, 게이트 전극(15)의 적어도 게이트 절연막(14) 측은 하프늄 및 실리콘을 함유하는 막으로 구성된다. 따라서, 실리콘 산화막이나 주요 구성 성분으로서 실리콘 산화물을 포함하는 막이 게이트 절연막(14)으로 사용되는 경우에도, 하프늄에 의한 게이트 절연막(14)의 환원이 억제된다. 또한, 게이트 전극(15)의 작업 함수를 종래 폴리-Si 게이트 전극의 작업 함수에 근접한 값으로 설정하는 것이 가능하다.
특히, 게이트 전극(15)에 사용되는 하프늄 및 실리콘을 함유하는 막(HfSix막)에 있어서 실리콘의 조성비를 20% 내지 70% 범위 내로 제어함으로써, NMOSFET에 적절한 Vth가 얻어질 수 있고, 하지의 게이트 절연막(14)의 환원성이 억제될 수 있다.
다음에, 본 발명에 따른 반도체 장치의 실시예에 대한 두번째 예가 도4에 나타난 개략 구성 단면도를 참고로 하여 이하에 설명될 것이다.
도4에 나타난 바와 같이, 소자 분리 영역(12)이 반도체 기판(11)에 형성되어, 소자 형성 영역(13)은 구획된다. 예로서 실리콘 기판이 반도체 기판(11)으로 이용되고, 소자 분리 영역(12)은 예를 들어 STI(얕은 트렌치 절연) 구조이다. 소 자 분리 영역(12)의 구조는 특별히 제한되지 않고, LOCOS(실리콘의 국소 확산) 구조, 개선 LOCOS 구조 등 또한 채용될 수 있다. 게이트 전극(15)은, 반도체 기판(11)의 소자 형성 영역(13)의 상측에 게이트 절연막(14)을 개재하여 형성된다. 게이트 절연막(14)은 예를 들어 실리콘 산화막으로 구성된다. 게이트 전극(15)은 적어도 게이트 절연막(14) 측에 하프늄 및 실리콘을 함유하는 막(18)으로 구성된다. 하프늄 및 실리콘을 함유하는 막(18)은 이후 상세히 기술될 것이다.
상부 전극막(19)은 하프늄 및 실리콘을 함유하는 막(18) 위에 형성된다. 상부 전극막(19)은, 예를 들어, 다결정 실리콘막, 적어도 하나의 금속막 또는 금속 화합물막, 다결정 실리콘막과 금속막의 적층막, 또는 다결정 실리콘막과 금속 화합물막의 적층막으로 구성된다. 이용 가능한 금속막의 예로는 텅스텐막 및 탄탈륨막이 있다. 이용 가능한 금속 화합물 막의 예로는 탄탈륨 질화막, 티타늄 질화막, 텅스텐 질화막 및 하프늄 질화막이 있다.
다음 장에, 하프늄 및 실리콘을 함유하는 막(HfSix막)이 설명될 것이다. 먼저, 하프늄에 실리콘을 추가하는 것에 의해, 게이트 전극이 실리콘 산화물로 구성된 하지의 게이트 절연막과 반응하는 것을 억제하고 게이트 절연막의 실효적인 두께의 감소를 억제할 수 있다는 사실은 상기 도2를 참조하여 설명한 바와 같다. 따라서, 게이트 절연막의 두께 감소를 억제하기 위해, HfSix막에 있어서 실리콘(Si)의 비율을 적어도 20%, 바람직하게는 30% 이상으로 할 필요가 있는 것을 알 수 있다.
다음, 하프늄에 실리콘을 첨가하는 것이 NMOSFET의 임계 전압 Vth를 증가시 킨다는 사실은 상기 도3을 참조하여 설명한 바와 같다. 따라서, 실리콘의 조성비 [Si/(Si+Hf)]가 작은 경우, NMOSFET에 적용 가능한 Vth가 얻어질 수 있다. 반면, 막에 있어서 Si의 비율 증가와 함께 Vth는 증가하고, 만일 NMOSFET의 임계 전압 Vth이 약 0.3V까지의 값을 가질 수 있으면, 약 70%의 Si조성비가 NMOSFET에 적용 가능한 최대값이 된다.
도2 및 도3을 참조하여 상기한 바와 같이, 게이트 전극(15)으로 사용되는 하프늄 및 실리콘을 함유하는 막(HfSix막)에 있어서 실리콘의 조성비[Si/(Si+Hf)]가 20% 내지 70% 범위, 바람직하게는 30% 내지 70% 범위일 필요가 있다.
상기 반도체 장치(2)에 있어서 게이트 전극이 평면 구조인 것으로 기재되었지만, 게이트 전극은 또한 매립형 게이트 구조(예를 들어, 다마신 게이트 구조)에도 적용될 수 있다.
상기 반도체 장치(2)에서, 게이트 전극(15)의 적어도 게이트 절연막(14) 측은 하프늄 및 실리콘을 함유하는 막(18)으로 구성되므로, 적어도 게이트 전극(15) 및 게이트 절연막(14) 사이의 계면은 하프늄 및 실리콘의 화합물로 구성된다. 따라서, 실리콘 산화막이나 주요 구성 요소로서 실리콘 산화물을 포함하는 막이 게이트 절연막(14)으로 사용될 때에도, 하프늄에 의한 게이트 절연막(14)의 환원이 억제된다. 또한, 게이트 전극(15)의 게이트 절연막(14) 측의 작업 함수는 종래 폴리-Si 게이트 전극의 작업 함수에 근접하도록 설정될 수 있다. 게다가, 게이트 전극(15)이 상부 전극막(19)과 하프늄 및 실리콘을 포함하는 막(18)의 적층 구조를 갖는 구성은, 하프늄 및 실리콘을 함유하는 막(18)의 박막화를 가능하게 한다. 이것 은 하지의 게이트 절연막(14)과 반응하는 하프늄의 양을 저감하는 것을 가능하게 하므로, 하프늄 및 실리콘을 함유하는 막(18)을 게이트 전극(15)에 사용하는 것으로 인하여 게이트 절연막(14)의 두께가 감소하는 것을 억제할 수 있다.
다음에, 본 발명에 따른 반도체 장치의 제조 방법의 실시예에 대한 첫번째 예가 도5a 내지 도5c에 나타난 제조 공정 단면도를 참고로 하여 이하에 설명될 것이다. 이 제조 방법은 상기 도1을 참조하여 설명된 반도체 장치(1)의 제조 방법이다.
도5a에 나타난 바와 같이, 소자 분리 영역(12)은 소자 형성 영역(13)을 구획하도록 반도체 기판(11)에 형성된다. 예로서, 실리콘 기판이 반도체 기판(11)으로 이용되고, 소자 분리 영역(12)은 예를 들어 STI(얕은 트렌치 절연) 구조이다. 또한, 소자 분리 영역(12)의 구조는 특별히 제한되지 않고, LOCOS(실리콘의 국소 확산) 구조, 개선 LOCOS 구조 등 또한 채용될 수 있다. 게이트 절연막(14)은 반도체 기판(11) 위에 형성된다. 게이트 절연막(14)은 예를 들어 실리콘 산화막이다.
다음, 도5b에 나타난 바와 같이, 게이트 전극 형성 막(21)이 게이트 절연막(14) 위에 형성된다. 게이트 전극 형성 막(21)은, 예를 들어, 하프늄 및 실리콘을 함유하는 막(HfSix막)으로 구성되며, 예를 들어 스퍼터링으로 형성될 수 있다. HfSix막은, 전체 하프늄 및 실리콘에 대한 실리콘의 조성비 [Si/(Hf+Si)]가 20% 내지 70% 범위인 조건하에서 형성된다. 실리콘 조성비를 20% 내지 70% 범위내로 설정하는 것은 상기 도2 및 도3을 참조하여 기술한 바와 같다.
하프늄 및 실리콘을 함유하는 막을 형성하기 위한 조건의 예가 이하 기재될 것이다. 하프늄 및 실리콘은 스퍼터링의 타겟으로서 사용된다. 프로세스 분위기의 압력은 13.3mPa 내지 13.3Pa의 범위내로 설정되며, Ar은 프로세스 가스로서 이용된다. 기판의 온도는 상온에서 150℃ 범위내로 설정된다. HfSix막을 형성하기 위한 스퍼터링 조건은 단지 상술한 것에 반드시 제한되지 않는다. 예를 들어, 20% 내지 70% 범위의 Si 조성비를 갖는 HfSix가 타겟으로서 이용될 수 있다. 뿐만 아니라, 막 형성 방법은 반드시 스퍼터링에 제한되지 않고, 예를 들어, CVD가 막을 형성하기 위해 채용될 수 있다.
그 후, 도5c에 나타난 바와 같이, 예를 들어 통상의 레지스트 도포, 사진 석판기술 및 에칭 기술에 의해, 게이트 전극 형성 막(21)을 에칭하여, 게이트 절연막(14) 위에 게이트 전극 형성 막(21)으로 구성된 게이트 전극(15)을 형성한다. 또한, MOS 트랜지스터의 소스/드레인 영역을 형성하는 통상의 기술에 의해, 도스/드레인 영역(16 및 17)은 반도체 기판(11)에 있어서 게이트 전극(15)의 양측에 형성된다. 소스/드레인 영역(16 및 17)은, 도면에 도시되지 않지만, 예를 들어 LDD(광 도프된 드레인)일 수 있다. 이러한 식으로, 반도체 장치(1)가 얻어질 수 있다.
또한, 상기 반도체 장치(1)의 제조 방법은 상기 설명한 바와 같은 평면 구조의 게이트 전극을 갖는 반도체 장치뿐 아니라, 매립형 게이트 구조(예를 들어, 다마신 게이트 구조)의 게이트 전극을 갖는 반도체 장치에도 적용 가능하다.
상기 반도체 장치(1)의 제조 방법에 있어서, 게이트 전극(15)은 하프늄 및 실리콘을 함유하는 막(HfSix막)으로 구성되므로, 게이트 전극(15)의 적어도 게이트 절연막(14) 측은 하프늄 및 실리콘을 함유하는 막으로 구성된다. 따라서, 게이트 절연막(14)이 실리콘 산화막이나 주요 구성 요소로서 실리콘 산화물을 포함하는 막으로 구성될 때에도, 하프늄에 의한 게이트 절연막(14)의 환원이 억제된다. 또한, 게이트 전극(15)의 작업 함수는 종래 폴리-Si 게이트 전극의 작업 함수에 근접한 값으로 설정될 수 있다.
특히, 게이트 전극(15)에 사용되는 하프늄 및 실리콘을 함유하는 막(HfSix막)에 있어서 실리콘의 조성비 [Si/(Hf+Si)]를 20% 내지 70% 범위내로 설정함으로써, NMOSFET에 적합한 Vth가 얻어질 수 있고, 하지의 게이트 절연막(14)의 환원이 억제된다.
다음에, 본 발명에 따른 반도체 장치의 제조 방법의 실시예에 대한 두번째 예가 도6a 내지 도6d에 나타난 제조 공정 단면도를 참조하여 설명될 것이다. 이 제조 방법은 상기 도4를 참조하여 설명한 반도체 장치(2)를 제조하기 위한 방법이다.
도6a에 나타난 바와 같이, 소자 분리 영역(12)은 소자 형성 영역(13)을 구획하도록 반도체 기판(11)에 형성된다. 예로서 실리콘 기판은 반도체 기판(11)으로서 이용되고, 소자 분리 영역(12)은 예를 들어 STI(얕은 트렌치 절연) 구조이다. 소자 분리 영역(12)의 구조는 특별히 제한되지 않고, LOCOS(실리콘의 국소 확산) 구조, 개선 LOCOS 구조 등 또한 채용될 수 있다. 게이트 절연막(14)은 반도체 기판(11) 위에 형성된다. 예를 들어, 게이트 절연막(14)은 실리콘 산화막으로 구성된다.
다음, 도6b에 나타난 바와 같이, 게이트 절연막(14) 위에 게이트 전극 형성 막(21)의 하층 부분이, 예를 들어, 하프늄 및 실리콘을 함유하는 막(HfSix막)(18)으로 형성된다. 하프늄 및 실리콘을 함유하는 막(HfSix막)(18)은 예를 들어 스퍼터링에 의해 형성될 수 있다. HfSix막은, 하프늄 및 실리콘 전체에 대한 실리콘의 조성비 [Si/(Hf+Si)]가 20% 내지 70% 범위내로 되는 조건하에서 형성된다. 실리콘의 조성비를 20% 내지 70% 범위내로 설정하는 것은 상기 도2 및 도3을 참조하여 설명한 바와 같다.
하프늄 및 실리콘을 함유하는 막(HfSix막)(18)을 형성하기 위한 조건의 예가 이하 기술될 것이다. 하프늄 및 실리콘은 스퍼터링의 타겟으로서 사용된다. 프로세스 분위기의 압력은 13.3mPa 내지 13.3Pa의 범위내로 설정되고, Ar은 프로세스 가스로서 이용된다. 기판의 온도는 상온에서 150℃의 범위내로 설정된다. 또한, HfSix막을 형성하기 위한 스퍼터링 조건은 상기에 반드시 제한되는 것은 아니며, 예를 들어, 20% 내지 70% 범위내의 실리콘의 조성비를 갖는 HfSix가 타겟으로서 이용될 수 있다. 뿐만 아니라, 막 형성 방법은 반드시 스퍼터링에 제한되는 것은 아니며, 예를 들어, CVD가 막을 형성하는데 이용될 수 있다.
다음, 도6c에 나타난 바와 같이, 상부 전극 막(19)은 게이트 전극 형성 막(21)을 얻기 위해 하프늄 및 실리콘을 함유하는 막(HfSix막)(18) 위에 형성된다. 상부 전극막(19)은, 예를 들어, 다결정 실리콘막, 적어도 하나의 금속막 또는 금속 화합물막, 다결정 실리콘막과 금속막의 적층막, 또는 다결정 실리콘막과 금속 화합물막의 적층막으로 구성될 수 있다. 이용 가능한 금속막의 예로는 텅스텐막 및 탄탈륨막이 있다. 이용 가능한 금속 화합물막의 예로는 탄탈륨 질화막, 티타늄 질화 막, 텅스텐 질화막 및 하프늄 질화막이 있다.
상부 전극막(19)을 형성하기 위한 조건의 예가 설명될 것이다. 막은 예를 들어 CVD에 의해 형성된다. 막 형성 조건의 예로는, 프로세스 가스로서 4염화 티타늄(TiCl4) 및 암모니아(NH3), 13.3Pa 내지 1.33kPa 범위의 프로세스 분위기 압력 및 400℃ 내지 700℃ 범위의 기판 온도가 있다. 또한, 상부 전극막(19)을 형성하는 방법은 반드시 바로 언급한 것에 제한되지 않고, 막은 스퍼터링에 의해 형성될 수 있다.
그 후, 도6d에 나타난 바와 같이, 예를 들어, 통상의 레지스트 도포, 사진 석판기술 및 에칭 기술에 의해, 게이트 전극 형성 막(21)은 에칭되어, 게이트 절연막(14) 위에 게이트 전극 형성 막(21)으로 구성된 게이트 전극(15)을 형성한다. 또한, MOS 트랜지스터의 소스/드레인 영역을 형성하는 통상의 기술에 의해, 소스/드레인 영역(16 및 17)은 반도체 기판(11)에 있어서 게이트 전극(15)의 양측에 형성된다. 소스/드레인 영역(16 및 17)은, 도면에 도시되지 않지만, 예를 들어 LDD(광 도프된 드레인)일 수 있다. 이러한 식으로, 반도체 장치(2)가 얻어질 수 있다.
또한, 상기 반도체 장치(2)를 제조하는 방법은 상기한 바와 같은 평면 구조의 게이트 전극을 갖는 반도체 장치뿐 아니라, 매립형 게이트 구조(예를 들어, 다마신 구조)를 갖는 반도체 장치에도 적용 가능하다.
상기 반도체 장치(2)를 제조하는 방법에 있어서, 게이트 전극(15)의 적어도 게이트 절연막(14) 측은 하프늄 및 실리콘을 함유하는 막(18)으로 구성되므로, 게 이트 절연막(14)이 실리콘 산화막이나 주요 구성 요소로서 실리콘 산화물을 포함하는 막으로 구성될 때에도, 하프늄에 의한 게이트 절연막(14)의 환원이 억제된다. 뿐만 아니라, 게이트 전극(15)의 게이트 절연막(14) 측의 작업 함수는 종래 폴리-Si 게이트 전극의 작업 함수에 근접하도록 설정될 수 있다.
특히, 게이트 전극(15)에 이용되는 하프늄 및 실리콘을 함유하는 막(HfSix막)에 있어서 실리콘의 조성비[Si/(Hf+Si)]를 20% 내지 70% 범위내로 설정함으로써, NMOSFET에 적합한 Vth를 얻을 수 있고, 하지의 게이트 절연막(14)의 환원성도 억제할 수 있다.
더욱이, 상기 반도체 장치(2)를 제조하는 방법에 있어서, 게이트 전극(15)은 상부 전극막(19)과 하프늄 및 실리콘을 함유하는 막(18)의 적층 구조를 가지므로, 하프늄 및 실리콘을 함유하는 막(HfSix막)(18)은 박막화할 수 있다. 따라서, 하프늄 및 실리콘을 함유하는 막(18)을 박막화하는 것이 가능하다. 이것에 의해, 하지의 게이트 절연막(14)과 반응하는 하프늄의 양을 저감하는 것이 가능하기 때문에, 하프늄 및 실리콘을 함유하는 막을 게이트 전극(15)에 사용하는 것으로 인해 게이트 절연막(14)의 두께가 감소하는 것을 더욱 억제할 수 있다.
상기한 바와 같은 반도체 장치를 제조하는 방법들에 있어서, 스퍼터링에 의해 형성된 HfSix막에서 실리콘 조성비 [Si/(Hf+Si)]는, 스퍼터링 장치에 의해 하프늄 타겟 및 실리콘 타겟에 각각 가해진 파워의 비에 의존한다. 이것은 도7을 참조하여 설명될 것이다. 도7에서, HfSix막에 있어서 실리콘의 조성비 [Si/(Hf+Si)]는 왼쪽 세로축에 표시되고, HfSix막을 형성할 때 실리콘 타겟 및 하프늄 타겟에 가해 진 파워의 합에 대한 실리콘 타겟에 가해진 파워의 비 [Si/(Hf+Si)]는 세로축에 표시된다. 또한, HfSix막에 있어서 실리콘의 조성비에 대한 비저항(Ω·cm)이 오른쪽 세로축에 표시된다.
도7로부터, HfSix막에 있어서 실리콘의 조성비 [Si/(Hf+Si)]는, 스퍼터링 장치에 있어서 실리콘 타겟 및 하프늄 타겟에 가해진 파워의 합에 대한 실리콘 타겟에 가해진 파워의 비 [Si/(Hf+Si)]에 정비례하는 것을 알 수 있다. 그러므로, 실리콘의 조성비는 스퍼터링 파워에 의해 제어될 수 있다. 또한, 비저항은 거의 일정했으며, HfSix막에 있어서 실리콘의 조성비에 의존하지 않았다.
상기 반도체 장치 및 반도체 장치를 제조하는 방법에 있어서, 또한, 하프늄 실리사이드 질화물(HfSiN) 막이 하프늄 및 실리콘을 함유하는 막으로서 사용될 때, HfSix막의 경우에서와 유사한 Vth가 얻어지는 것이 발견되었다. 이것은 도8을 참조하여 설명될 것이다. 도8은, 도3에 도시된 NMOSFET의 임계 전압 Vth와 하프늄 및 실리콘을 함유하는 막에 있어서 실리콘의 조성비 Si/(Si+Hf)와의 관계를 나타내는 도면에, HfSiN막의 임계 전압의 데이터를 더한 도면이다.
예를 들어, 도8에 나타난 바와 같이, HfSiN막에 있어서 실리콘의 조성비가 20%였을 때, 질소(N)의 조성비는 42.4%였고, 임계 전압은 0.157V였다. 뿐만 아니라, 실리콘의 조성비가 26%였을 때, 질소(N)의 조성비는 26.3%였고, 임계 전압은 0.104V였다. 따라서, 하프늄 및 실리콘 및 질소를 함유하는 막, 즉, 하프늄 실리사이드 질화물(HfSiN) 막의 경우에 있어서도, HfSix막에서와 유사한 Vth가 얻어졌다.
그러므로, 적어도 하프늄 및 실리콘을 함유하는 막이 20% 내지 70% 범위의 실리콘 조성비 [Si/(Hf+Si)]를 갖도록 구성되면, 막은 하프늄 이외의 다른 성분을 포함할 수 있다. 게다가, 상기한 바와 같이, 질소가 하프늄 및 실리콘을 함유하는 막에 추가적으로 함유될 때 열 저항성이 향상되므로, 이러한 막의 사용에 의해 형성된 게이트 전극(15)의 열 저항성 또한 향상된다.
하프늄 및 실리콘을 함유하는 막에 함유될 수 있는 원소의 예로는, 질소뿐 아니라, 탄소(C), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 지르코늄(Zr) 및 몰리브덴(Mo)도 있다. 이들 원소 중, 탄탈륨(Ta) 및 지르코늄(Zr)은 하프늄의 작업 함수(약 4.0eV)에 상당하는 작업 함수를 갖는다. 뿐만 아니라, 티타늄(Ti), 텅스텐(W) 및 몰리브덴(Mo)은 하프늄의 작업 함수보다 큰 작업 함수를 갖고, 이들 작업 함수는 중간 갭(약 4.6eV) 부근에 있다. 이들 금속 중 어떠한 것이 하프늄 및 실리콘을 함유하는 막에 첨가되면, 막의 작업 함수는 첨가된 금속(들)의 작업 함수(들)를 향해 이동하기 때문에, 이들 금속의 첨가는 게이트 전극의 작업 함수를 제어하는데 이용될 수 있다.
본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, NMOSFET에 적합한 Vth를 얻을 수 있다. 또한, 하프늄 및 실리콘을 함유하는 막에 의해 형성된 게이트 전극과 하지의 게이트 절연막 사이의 반응성을 억제하는 것이 가능하게 되어, 게이트 누설을 억제하고 게이트 절연막의 박막화를 실현하는 것이 가능해진다. 뿐만 아니라, 하프늄 및 실리콘을 함유하는 막의 두께의 저감은, 하프늄 및 실리콘을 함유하는 막의 하프늄과 하지의 게이트 절연막과의 반응량을 감소시키는 것을 가능하게 하여, 그로 인해 게이트 절연막의 두께 감소를 더욱 억제할 수 있다.
첨부된 청구범위 또는 그와 균등한 것의 범위 내에 있는 한, 다양한 변경, 조합, 하위 조합 및 대안이 설계 요구사항 및 다른 요소들에 따라 발생할 수 있다는 것이 그 기술분야의 숙련된 자들에 의해 이해되어야 한다.
본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, NMOSFET에 적합한 Vth를 얻을 수 있고, 게이트 누설을 억제하고 게이트 절연막의 박막화를 실현할 수 있다.

Claims (5)

  1. 반도체 기판의 상측에 게이트 절연막을 개재하여 게이트 전극을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치이며,
    게이트 전극은 적어도 게이트 절연막 측에서 하프늄 및 실리콘을 함유하는 막을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 하프늄 및 실리콘을 함유하는 막은 하프늄 및 실리콘 전체에 대한 실리콘 조성비가 20% 내지 70%인 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 전극은 하프늄 및 실리콘을 함유하는 금속막과, 상기 금속막 위에 형성된 도전성 막을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 하프늄 및 실리콘을 함유하는 막은 하프늄, 실리콘 및 질소를 함유하는 금속 화합물을 포함하는 반도체 장치.
  5. 반도체 기판의 상측에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이며,
    상기 게이트 전극을 형성하는 단계는 하프늄 및 실리콘을 함유하는 막으로부터 상기 게이트 전극의 적어도 게이트 절연막 측을 형성하는 단계를 포함하는 반도 체 장치의 제조 방법.
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