JPWO2006001271A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

高誘電率ゲート絶縁膜とメタルゲート電極の組み合わせ技術におけるＣＭＯＳトランジスタのしきい値制御の問題を改善し、素子の信頼性を低下させることなく特性を大幅に向上させることが可能な半導体装置を提供する。高誘電率材料を用いたゲート絶縁膜と、前記ゲート絶縁膜に接している側の組成がＭｘＳｉ１−ｘ（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分としたゲート電極を備え、Ｐ型ＭＯＳＦＥＴでは前記金属Ｍのシリサイドがｘ＞０．５、Ｎ型ＭＯＳＦＥＴでは金属Ｍのシリサイドがｘ≦０．５であることを特徴とする半導体装置である。

Description

本発明は、高誘電率絶縁膜を有する半導体装置及びその製造方法に関するものであり、特に、高性能化及び高信頼性化を実現するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
トランジスタの微細化が進むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）デバイスの開発においては、ポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いてゲート絶縁膜の物理的膜厚を厚くすることにより、ゲートリーク電流を低減する複合技術が検討されている。
メタルゲート電極に用いる材料としては、純金属や金属窒化物あるいはシリサイド材料が検討されているが、いずれの材料を用いる場合においても、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定することが可能でなければならない。
ＣＭＯＳＦＥＴにおいて±０．５ｅＶ以下のしきい値電圧（Ｖｔｈ）を実現するためには、Ｎ型ＭＯＳＦＥＴでは、仕事関数がシリコン（Ｓｉ）のミッドギャップ（４．６ｅＶ）以下、望ましくは、４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは、仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは、４．８ｅＶ以上の材料をゲート電極に用いる必要がある。
このため、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのゲート電極にそれぞれ使い分けることにより、ＣＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を制御する方法が提案されている。このような方法は、一般に、デュアルメタルゲート技術と呼ばれている。
例えば、非特許文献１には、二酸化シリコン（ＳｉＯ２）上に形成したタンタル（Ｔａ）とルテニウム（Ｒｕ）の仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの金属からなるゲート電極間では、仕事関数を０．８ｅＶだけ変調させることが可能であると述べられている。
また、ｐｏｌｙ−Ｓｉ電極をニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）などで完全にシリサイド化したシリサイド電極に関する技術が最近注目されている。
例えば、非特許文献２及び非特許文献３に示されているＣＭＯＳトランジスタの断面を図１に示す。
図１に示すＣＭＯＳトランジスタは、シリコン基板１と、シリコン基板１に形成された素子分離膜２とを有しており、隣接する素子分離膜２に挟まれた領域が素子形成領域を画定している。図１に示すように、素子形成領域には、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとが形成されている。Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴは、それぞれ、シリコン基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極２３、２４と、ゲート電極２３、２４の側壁を覆うゲート側壁７と、ゲート側壁７を覆って、シリコン基板１上に形成された層間絶縁膜１１と、ゲート側壁７の周囲においてシリコン基板１の表面に形成されたシリサイド層１０と、ゲート電極２３、２４の周囲においてシリコン基板１に形成されたエクステンション拡散層領域６と、ゲート側壁７の周囲において、かつ、エクステンション拡散層領域６の下方においてシリコン基板１に形成されたソース・ドレイン拡散層８と、を備えている。
ゲート絶縁膜３は二酸化シリコン（ＳｉＯ２）からなる。Ｎ型ＭＯＳＦＥＴのゲート電極２３は、ポリシリコンをニッケル（Ｎｉ）で完全にシリサイド化し、さらに、不純物としてリン（Ｐ）が注入されたＮｉシリサイド（ＮｉＳｉ）からなる。また、Ｐ型ＭＯＳＦＥＴのゲート電極２４は、ポリシリコンをニッケル（Ｎｉ）で完全にシリサイド化し、さらに、不純物としてホウ素（Ｂ）が注入されたＮｉシリサイド（ＮｉＳｉ）からなる。
このようなゲート絶縁膜３及びゲート電極２３、２４を用いることにより、ゲート電極の仕事関数を最大で０．５ｅＶ変調させることができるものとされている。この技術の特徴は、ＣＭＯＳのソース・ドレイン拡散層領域における不純物を活性化させるための高温熱処理を行った後に、ポリシリコン電極をシリサイド化することが可能であり、従来のＣＭＯＳプロセスと整合性が高いという利点があることである。
また、同文献には、ゲート絶縁膜としてＳｉＯＮを用いた場合、ゲート電極として作製されたＮｉＳｉとＮｉＳｉ２の仕事関数がそれぞれ約４．６ｅＶ、４．４５ｅＶであることが開示されている。
図２は、特許文献１に記載されたＣＭＯＳトランジスタの断面図である。
図２に示すＣＭＯＳトランジスタは、シリコン基板１と、シリコン基板１に形成され、素子形成領域を画定する素子分離膜２と、シリコン基板１上に形成されたゲート絶縁膜２８と、ゲート絶縁膜２８に覆われて形成されたゲート電極と、ゲート電極の側壁を覆うゲート側壁２９と、ゲート側壁２９を覆って、シリコン基板１上に形成された層間絶縁膜１１と、ゲート側壁２９の周囲においてシリコン基板１の表面に形成されたシリサイド層１０と、ゲート電極の周囲においてシリコン基板１に形成されたエクステンション拡散層領域６と、ゲート側壁２９の周囲において、かつ、エクステンション拡散層領域６の下方においてシリコン基板１に形成されたソース・ドレイン拡散層８と、を備えている。
Ｎ型ＭＯＳＦＥＴのゲート電極はタングステン膜２７とそれを覆うタングステン・シリサイド膜２５とからなり、Ｐ型ＭＯＳＦＥＴのゲート電極はタングステン膜２６とそれを覆うタングステン膜２７とからなる。
このように、図２に示すＣＭＯＳトランジスタにおいては、ゲート電極の材料にタングステン（Ｗ）またはタングステン・シリサイドを用いて置換ゲートプロセスにより作製し、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を制御するために、タングステンとタングステン・シリサイドをゲート電極として使い分けるか、あるいは、タングステン・シリサイドの組成を変化させるという技術が開示されている。
すなわち、タングステン膜またはタングステン・シリサイド膜を全面に堆積し、その後、タングステン膜上にシリコン（Ｓｉ）膜を、タングステン・シリサイド膜上にタングステン膜を堆積した後、Ｐ型ＭＯＳＦＥＴ領域のタングステン膜上のＳｉ膜、あるいは、Ｎ型ＭＯＳＦＥＴ領域のタングステン・シリサイド膜上のタングステン膜を除去する。その後、熱処理により、タングステン膜とＳｉ膜、あるいは、タングステン・シリサイド膜とタングステン膜とを反応させて、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域にタングステン・シリサイドとＷ電極を作り分けるか、あるいは、タングステン・シリサイドの組成を変えることにより、ゲート電極の仕事関数を制御する。
特開２００３−２５８１２１号公報 インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９ インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．２４７ インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００３，ｐ．３１５
しかしながら、上記の技術にはそれぞれ以下のような問題点が存在する。
異なる仕事関数を持った異種の金属または合金を作り分けるデュアルメタルゲート技術は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのどちらかのゲート上に堆積された層をエッチング除去するプロセスが必要であるが、エッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれるという欠点がある。
また、不純物がドープされたシリサイド電極でしきい値電圧（Ｖｔｈ）を変調する技術は、後述する比較例２において述べるように、ゲート絶縁膜に高誘電率材料を用いた場合には、ゲート電極の仕事関数を制御することができない、という欠点がある。
ゲート電極をＮｉＳｉとＮｉＳｉ２とで作り分けることによって仕事関数を変調させる技術は、仕事関数が変化する方向は仕事関数が小さくなる方向であり、Ｐ型ＭＯＳＦＥＴへの適用が困難であるという問題点と、後述する実施例１で説明するように、ゲート絶縁膜として高誘電率絶縁膜を用いた場合には、両者の仕事関数の差が０．１ｅＶ以下となり、変調効果が抑制されてしまうという問題点を有している。
さらに、Ｗシリサイドの組成を変化させてゲート電極の仕事関数を変える技術は、Ｗシリサイドを形成するための熱処理温度が５００℃以上と高いため、ソース・ドレイン拡散領域に形成されたシリサイド層が高抵抗化してしまうという問題点がある。
また、Ｗシリサイドの組成比と仕事関数とがリニアな関係にあるため、組成比のわずかなずれ（すなわち、ＷやＳｉの成膜膜厚のずれや面内分布のずれなど）が仕事関数のばらつきとなって現れ、素子の再現性や均一性を低下させるおそれがある。
さらに、Ｗ膜とＳｉ膜を反応させてＳｉ濃度の高いＷシリサイドを形成する場合、ゲート絶縁膜とゲート電極との間の界面で剥がれが生じる恐れもある。
本発明は、上記の従来の技術における問題点に対してなされたものであり、上述した問題点を改善し、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的とする。
上記の目的を達成するため、本発明は、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置において、前記ゲート絶縁膜が、金属酸化物、金属シリケート、または、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜を含み、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する領域の組成が、ＭｘＳｉ１−ｘ（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、
さらに、ｐチャネル上のゲート電極に含まれる前記金属Ｍのシリサイドにおいてはｘ＞０．５であり、ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドにおいてはｘ≦０．５であることを特徴とする半導体装置を提供する。
前記高誘電率絶縁膜はＨｆまたはＺｒを含むことが好ましい。
前記半導体装置は、前記高誘電率絶縁膜と前記ゲート電極との間にＨｆまたはＺｒを含む層を有することが好ましい。
前記高誘電率絶縁膜は、例えば、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層との積層構造として形成することができる。
前記高誘電率絶縁膜はＨｆＳｉＯＮを含むことが好ましい。
前記半導体装置は、前記高誘電率絶縁膜と前記ゲート電極との間にＨｆＳｉＯＮ層を有することが好ましい。
前記高誘電率絶縁膜は、例えば、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆＳｉＯＮ層との積層構造として形成することができる。
前記金属Ｍは、サリサイドプロセスが可能であるシリサイドを形成し得る金属であることが好ましい。
前記金属Ｍとしては、例えば、ニッケル（Ｎｉ）を選択することができる。
前記金属Ｍがニッケル（Ｎｉ）であるシリサイドのうち、前記ゲート絶縁膜に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ＜１）で表されるとき、ｐチャネル上のゲート電極に含まれる前記シリサイドにおいては０．６≦ｘ＜１であり、かつ、ｎチャネル上のゲート電極に含まれる前記シリサイドにおいては０＜ｘ≦０．５であることが好ましい。
ｐチャネル上のゲート電極に含まれる前記シリサイドが、少なくとも前記ゲート絶縁膜に接する領域において、Ｎｉ３Ｓｉ相を主成分として含み、ｎチャネル上のゲート電極に含まれる前記シリサイドが、少なくとも前記ゲート絶縁膜に接する領域において、ＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むことが好ましい。
本発明は、さらに、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置において、少なくとも、前記ゲート電極の前記ゲート絶縁膜に接する領域がＮｉ３Ｓｉ相を主成分として含むシリサイドで構成されることを特徴とする半導体装置を提供する。
前記ゲート絶縁膜は、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜を含むことが好ましい。
前記高誘電率絶縁膜はＨｆまたはＺｒを含むことが好ましい。
前記半導体装置は、前記高誘電率絶縁膜と前記ゲート電極との間にＨｆまたはＺｒを含む層を有することが好ましい。
前記高誘電率絶縁膜が、例えば、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層との積層構造として形成することができる。
前記高誘電率絶縁膜はＨｆＳｉＯＮを含むことが好ましい。
前記半導体装置は、前記高誘電率絶縁膜と前記ゲート電極との間にＨｆＳｉＯＮ層を有することが好ましい。
前記高誘電率絶縁膜は、例えば、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆＳｉＯＮ層との積層構造として形成することができる。
前記ゲート電極は、例えば、Ｐ型ＭＯＳＦＥＴに用いられることが好ましい。
本発明は、さらに、前記ゲート絶縁膜上に多結晶シリコン（ｐｏｌｙ−Ｓｉ）を堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、前記ゲート電極上に前記金属Ｍを成膜する工程と、前記ゲート電極及び前記金属Ｍを熱処理することによって、前記ゲート電極全体を前記金属Ｍのシリサイドとする工程と、シリサイド化しなかった金属を選択的にエッチング除去する工程と、を含み、前記金属Ｍの膜厚を、ｐチャネル素子上においては、多結晶シリコンと金属Ｍとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＭｘＳｉ１−ｘ（０．５＜ｘ＜１）となるような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンと金属Ｍとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＭｘＳｉ１−ｘ（０＜ｘ≦０．５）となるような膜厚ｔ２とすることを特徴とする上述の半導体装置の製造方法を提供する。
本発明は、さらに、前記ゲート絶縁膜上に多結晶シリコンを堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、前記ゲート電極上にニッケル（Ｎｉ）膜を成膜する工程と、前記ゲート電極及び前記ニッケル膜を熱処理することによって、前記ゲート電極全体をＮｉシリサイド（ＮｉＳｉ）とする工程と、シリサイド化しなかったニッケルを選択的にエッチング除去する工程と、を含み、前記ニッケル膜の膜厚を、ｐチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＮｉｘＳｉ１−ｘ（０．６≦ｘ＜１）となるような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ≦０．５）となるような膜厚ｔ２とすることを特徴とする上述の半導体装置の製造方法を提供する。
本発明は、さらに、前記ゲート絶縁膜上に多結晶シリコンを堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、前記ゲート電極上にニッケル（Ｎｉ）膜を成膜する工程と、前記ゲート電極及び前記ニッケル膜を熱処理することによって、前記ゲート電極全体をＮｉシリサイド（ＮｉＳｉ）とする工程と、シリサイド化しなかったニッケルを選択的にエッチング除去する工程と、を含み、前記ニッケル膜の膜厚を、ｐチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時にＮｉ３Ｓｉ相を主成分として含むような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時にＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むような膜厚ｔ２とすることを特徴とする上述の半導体装置の製造方法を提供する。
例えば、前記ニッケル膜の膜厚ＴＮｉと前記多結晶シリコンの膜厚ＴＳｉとの比をＴＮｉ／ＴＳｉ≧１．６０とすることにより、Ｎｉ３Ｓｉ相を主成分として含む前記ゲート電極を得ることができる。
例えば、前記ニッケル膜の膜厚ＴＮｉと前記多結晶シリコンの膜厚ＴＳｉとの比を０．５５≦ＴＮｉ／ＴＳｉ≦０．９５とすることにより、ＮｉＳｉ相を主成分として含む前記ゲート電極を得ることができる。
例えば、前記ニッケル膜の膜厚ＴＮｉと前記多結晶シリコンの膜厚ＴＳｉとの比を０．２８≦ＴＮｉ／ＴＳｉ≦０．５４とし、かつ、シリサイド化のための熱処理温度を摂氏６５０度以上とすることにより、ＮｉＳｉ２相を主成分として含む前記ゲート電極を得ることができる。
前記金属Ｍまたは前記ニッケル膜を成膜する工程は、例えば、ｎチャネル素子上とｐチャネル素子上に膜厚ｔ２を堆積した後、ｎチャネル素子上にのみ金属Ｍまたはニッケルに対して安定な拡散防止層を形成し、その後に、膜厚ｔ１−ｔ２を堆積する工程からなるものとすることができる。
前記拡散防止層は前記金属Ｍのシリサイドに対して選択的にエッチングできるものであることが好ましい。
前記拡散防止層はＴｉＮまたはＴａＮを主成分とすることが好ましい。
前記シリサイド化の熱処理温度は、前記半導体装置の拡散層コンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度であることが好ましい。
本発明は、さらに、前記ゲート絶縁膜上にポリシリコンを堆積し、前記ポリシリコンを所望の寸法のゲート電極に加工する工程と、前記ゲート電極上にニッケル（Ｎｉ）膜を成膜する工程と、前記ゲート電極及び前記ニッケル膜を熱処理することによって、前記ゲート電極全体をＮｉシリサイド（ＮｉＳｉ）とする工程と、シリサイド化しなかったニッケルを選択的にエッチング除去する工程と、を含み、前記ニッケル膜の膜厚ＴＮｉと前記ポリシリコンの膜厚ＴＳｉとの比がＴＮｉ／ＴＳｉ≧１．６０となることを特徴とする上述の半導体装置の製造方法を提供する。
なお、本明細書において、「高誘電率」（Ｈｉｇｈ−ｋ）とは、一般にゲート絶縁膜として従来から用いられている二酸化ケイ素（ＳｉＯ２）からなる絶縁膜と区別するために用いられるものであり、二酸化ケイ素（ＳｉＯ２）からなる絶縁膜よりも概して誘電率が高いことを意味し、その具体的数値は特に限定されるものではない。
本発明によれば、ゲート電極をシリサイドで形成することにより、ゲート電極の空乏化を回避することができるだけでなく、シリサイドの組成を制御することにより、これまで困難とされていた高誘電率のゲート絶縁膜上における電極の仕事関数を制御することが可能となる。このため、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴの各々に対して適当な組成のシリサイド電極を形成することにより、各デバイスに適したしきい値電圧（Ｖｔｈ）の制御を行なうことが可能になる。
その際、シリサイドの組成はシリサイドを構成する主要な結晶相によって自己整合的に決定されるため、プロセスマージンが広く、しきい値電圧（Ｖｔｈ）のバラツキを抑えることができる。また、Ｎｉなどの低温サリサイドプロセスが可能な金属を選択すると、ソース・ドレイン拡散領域のコンタクトシリサイド層の高抵抗化を抑制することができる。
また、本発明に係る半導体装置の製造方法は、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度、これを除去する工程を有していないために、ゲート絶縁膜の表面がウェットエッチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート電極及び高誘電率ゲート絶縁膜を備えたＣＭＯＳＦＥＴを作製することが可能である。
［図１］第一の従来例のＣＭＯＳＦＥＴの断面図である。
［図２］第二の従来例及び比較例２のＣＭＯＳＦＥＴの断面図である。
［図３］本発明の第一の実施例に係るＣＭＯＳＦＥＴの断面図である。
［図４］本発明の第一の実施例に係るＣＭＯＳＦＥＴの製造方法における各工程を示すＣＭＯＳＦＥＴの断面図である。
［図５］本発明の第一の実施例に係るＣＭＯＳＦＥＴにおいて、Ｎｉシリサイドの各結晶相におけるＸ線回折（ＸＲＤ）及びラザフォード後方散乱（ＲＢＳ）の測定結果を示す波形図である。
［図６］第一の実施例に従ってＮｉシリサイドゲート電極の組成を制御し、ゲート絶縁膜に高誘電率材料であるＨｆＳｉＯＮ膜を採用したＣＭＯＳＦＥＴにおけるゲート容量（Ｃ）とゲート電圧（Ｖ）との関係を示したグラフである。
［図７］フラットバンド電圧から見積もった仕事関数とＮｉシリサイドゲート電極の組成比Ｎｉ／（Ｎｉ＋Ｓｉ）との関係を示した図である。
［図８］第一の実施例に従って作製されたＮｉシリサイドゲート電極の仕事関数により実現できるトランジスタのしきい値電圧の範囲を示したグラフである。
［図９］第一の実施例に従って作製されたＮｉシリサイドゲート電極を有するＮ型ＭＯＳＦＥＴにおけるドレイン電流のゲート電圧依存性を示すグラフである。
［図１０］第一の実施例に従って作製されたＮ型ＭＯＳＦＥＴにおける電子移動度と実効電界の強度との関係を示したグラフである。
［図１１］本発明の第一の実施例に係るＣＭＯＳＦＥＴに対する比較例１の断面図である。
［図１２］比較例１におけるＰ型ＭＯＳＦＥＴのゲート容量（Ｃ）−ゲート電圧（Ｖ）特性である。
［図１３］Ｐ型及びＮ型ＭＯＳＦＥＴのＣ−Ｖ特性から得たＳｉＯ２膜上のＮｉＳｉ電極の仕事関数及びＨｆＳｉＯＮ膜上のＮｉＳｉ電極の仕事関数の不純物ドーズ量依存性を示すグラフである。
 符号の説明
１ シリコン基板
２ 素子分離膜
３ ゲート絶縁膜
４ ポリシリコン膜
５ シリコン酸化膜
６ エクステンション拡散層領域
７ ゲート側壁
８ ソース・ドレイン拡散層
９ 金属膜
１０ シリサイド層
１１ 層間絶縁膜
１２ 第１金属膜
１３ 拡散防止層
１４ 第２金属膜
１９、２０ ゲート電極
１８ ＨｆＳｉＯＮ膜
発明を実施するための最良の形式
本発明は、ＭＯＳＦＥＴの高性能化に必要とされる高誘電率ゲート絶縁膜を用いた場合に、Ｎ型ＭＯＳＦＥＴのゲート電極にシリコン（Ｓｉ）の濃度が高いシリサイド材料を、Ｐ型ＭＯＳＦＥＴのゲート電極に金属の濃度が高いシリサイド材料をそれぞれ用いると、シリサイドの組成の僅かな変化で大幅な仕事関数の変化を得ることができるという新しい発見に基づく。
この現象は、ＨｆＳｉＯＮ膜上にｐｏｌｙ−Ｓｉ電極を形成したときに生じる電極フェルミレベルのピンニング（比較例１において後述する）と関係があり、このような仕事関数の変化はゲート絶縁膜にＳｉＯ２を用いた場合では実現することができない。
すなわち、Ｓｉ濃度が高いシリサイド電極を、例えば、高誘電率絶縁膜としてのＨｆＳｉＯＮ膜上に形成すると、シリサイド化前のｐｏｌｙ−Ｓｉ／ＨｆＳｉＯＮ界面で生じるフェルミレベルのピンニングの影響が解消されずに残る。そのため、シリサイド電極の仕事関数がＨｆＳｉＯＮ膜上のｐｏｌｙ−Ｓｉ電極のフェルミレベルのピンニング位置である４．１乃至４．３ｅＶに近い値となる。一方、シリサイド電極中の金属の濃度が高くなると、フェルミレベルのピンニングが弱まり、ほぼシリサイド本来の仕事関数の値（４．８ｅＶ）がゲート電極に反映されるようになるのである。
さらに、本発明においては、低温でｐｏｌｙ−Ｓｉを完全にシリサイド化することができる金属が用いられる。
具体的には、ｐｏｌｙ−Ｓｉをシリサイド化する温度は、ソース・ドレイン拡散層のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度である３５０乃至５００℃の範囲であることが望ましい。
さらに、本発明においては、この温度範囲においてＳｉの濃度が高い結晶相と金属の濃度が高い結晶相の両方を形成することが可能な金属が用いられる。
このような金属を用いてｐｏｌｙ−Ｓｉ電極をシリサイド化することにより、自己整合的に電極の組成を決定することが可能となり、ＣＭＯＳプロセスのバラツキを抑えることが可能になる。
以上より、シリサイドにおける金属Ｍとしてはニッケル（Ｎｉ）が好適である。Ｎｉを用いることにより４５０℃以下のアニールを実施することにより、ｐｏｌｙ−Ｓｉを完全にシリサイド化することが可能となり、さらに、Ｎｉの供給量を変えるだけで段階的に結晶相の組成を制御することができるからである。
Ｎｉシリサイドの組成は、前述した理由から、少なくともＨｆＳｉＯＮ層に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ＜１）で表されるとき、Ｐ型ＭＯＳＦＥＴのゲート電極に用いるＮｉシリサイドでは０．６≦ｘ＜１であり、かつ、Ｎ型ＭＯＳＦＥＴのゲート電極に用いるＮｉシリサイドでは０＜ｘ≦０．５であることが望ましい。
さらに望ましくは、ＨｆＳｉＯＮ層に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ＜１）で表されるとき、Ｐ型ＭＯＳＦＥＴのゲート電極に用いるＮｉシリサイドでは０．６＜ｘ＜０．８であり、かつ、Ｎ型ＭＯＳＦＥＴのゲート電極に用いるＮｉシリサイドでは０．３＜ｘ＜０．５５であることが望ましい。これは、Ｎｉの結晶相は、主として、ＮｉＳ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉに分類され、熱履歴により、これらの混合物も形成することが可能であるからである。
さらに、最適値としては、ＨｆＳｉＯＮ層に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ＜１）で表されるとき、Ｐ型ＭＯＳＦＥＴのゲート電極に用いるＮｉシリサイドでは０．７＜ｘ＜０．８であり、かつ、Ｎ型ＭＯＳＦＥＴのゲート電極に用いるＮｉシリサイドでは０．４５＜ｘ＜０．５５であることが望ましい。すなわち、Ｐ型ＭＯＳＦＥＴのゲート電極に含まれるシリサイドがＮｉ３Ｓｉ相を主成分として含み、Ｎ型ＭＯＳＦＥＴのゲート電極に含まれるシリサイドがＮｉＳｉ相を主成分として含むことが望ましい。
上記のように、ソース・ドレイン拡散層のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度でシリサイド化が可能であり、かつ、そのような温度でシリコン（Ｓｉ）の濃度が高い結晶相と金属の濃度が高い結晶相の両方を形成することが可能であれば、金属Ｍの材料としては、Ｎｉに限定するものではなく、タンタル（Ｔａ）、白金（Ｐｔ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、コバルト（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）などを用いることも可能である。
さらに、本発明においては、ゲート電極の組成はＭｘＳｉ１−ｘ（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、さらに、ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドではｘ＞０．５、ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドではｘ≦０．５とする。
このような条件を満たす金属シリサイドを用いることにより、従来用いられてきたｐｏｌｙ−Ｓｉからなるゲート電極の空乏化に起因するトランジスタのドレイン電流の減少を抑制することができるだけでなく、以下のような利点を得ることが可能となる。
（１）従来のシリサイド電極では難しかった高誘電率ゲート絶縁膜上における仕事関数の制御を実現することができる。
（２）シリサイド組成をシリサイドの結晶相で制御することが可能であり、かつ、シリサイドの結晶相はｐｏｌｙ−Ｓｉ上に堆積する金属膜の膜厚により制御することが可能であるため、作製条件のマージンが大きく、素子の再現性を高めることができる。
（３）金属リッチなシリサイドを用いることにより、仕事関数の変調幅を、シリコンのミッドギャップよりも大きくなるように、広げることができる。
（４）金属リッチなシリサイドを用いることにより、低温のシリサイド化プロセスを用いることができる。
（５）ゲート電極の元素構成を変える必要がないため、従来のようにゲート絶縁膜上に堆積した膜をエッチング除去する工程はもはや必要ではなく、エッチングによるゲート絶縁膜へのダメージを抑制することができる。
（６）シリサイド作製工程でサリサイドプロセスを用いることができ、ゲート電極の作製工程が簡便になる。
なお、上記の説明では、ゲート電極の組成や結晶相の深さ方向の分布については言及していないが、ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）はゲート絶縁膜とそれに接するゲート電極との組み合わせで決定されるため、ゲート電極とゲート絶縁膜とが接する領域の構成元素や組成、結晶相が本発明の条件を満たしていれば、ゲート絶縁膜に接していない領域のゲート電極の構成元素や結晶相が異なっていたとしても、あるいは、ゲート電極が深さ方向に沿った組成変化を有する場合でも、本発明による効果を得ることができる。
以下、図面を参照して、本発明の実施例を説明する。
図３は、本発明の第一の実施例に係るＣＭＯＳＦＥＴの断面図である。
本実施例に係るＣＭＯＳＦＥＴはシリコン基板１を備えており、このシリコン基板１の表面には素子分離膜２が形成されており、隣接する素子分離膜２の間に画定されている素子形成領域において、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとがそれぞれ形成されている。
Ｎ型ＭＯＳＦＥＴは、シリコン基板１上に形成されたゲート絶縁膜としての二酸化シリコン（ＳｉＯ２）層３と、ＳｉＯ２層３上に形成されたＨｆＳｉＯＮ層１８と、ＨｆＳｉＯＮ層１８上に形成されたゲート電極１９と、を備えている。Ｎ型ＭＯＳＦＥＴにおけるゲート電極１９はＮｉｘＳｉ１−ｘ（０＜ｘ≦０．５）で形成されている。
Ｐ型ＭＯＳＦＥＴは、シリコン基板１上に形成された二酸化シリコンＳｉＯ２層３と、ＳｉＯ２層３上に形成されたＨｆＳｉＯＮ層１８と、ＨｆＳｉＯＮ層１８上に形成されたゲート電極２０と、を備えている。Ｐ型ＭＯＳＦＥＴにおけるゲート電極２０はＮｉｘＳｉ１−ｘ（０．６≦ｘ＜１）で形成されている。
なお、後述するように、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴにおいて、ＨｆＳｉＯＮ層１８は必ずしも形成する必要はない。
以下に述べる構造はＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとで共通であるため、Ｎ型ＭＯＳＦＥＴに関してのみ説明する。
ＳｉＯ２層３、ＨｆＳｉＯＮ層１８及びゲート電極１９の側壁を囲んで、シリコン基板１上にはゲート側壁７が形成されている。さらに、シリコン基板１上には、ゲート側壁７を覆い、ゲート電極１９が露出するように、層間絶縁膜１１が形成されている。
シリコン基板１の表面には、ゲート側壁７の周囲に、シリサイド層１０が形成されている。また、シリコン基板１の内部には、ゲート電極１９の周囲に、エクステンション拡散層領域６が形成されており、さらに、ゲート側壁７の周囲に、かつ、エクステンション拡散層領域６の下方に、ソース／ドレイン拡散層８が形成されている。
図４（ａ）乃至（ｊ）は、本実施例に係るＣＭＯＳＦＥＴの製造方法における各工程を示した断面図である。以下、図４（ａ）乃至（ｊ）を参照して、本実施例に係るＣＭＯＳＦＥＴの製造方法を説明する。
本実施例に係るＣＭＯＳＦＥＴの製造方法においては、層間絶縁膜の形成後に、この層間絶縁膜を研磨することにより、平坦化すると同時に、ゲート電極の上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、Ｎ型及びＰ型ＭＯＳＦＥＴを作製する。
まず、図４（ａ）に示すようにシリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離膜２を形成した。
続いて、素子分離膜２により画定された素子形成領域内において、シリコン基板１の表面にゲート絶縁膜３を形成した。ゲート絶縁膜３は、金属酸化物、金属シリケート、窒素が導入された金属酸化物、または、窒素が導入された金属シリケートからなる高誘電率絶縁膜として形成される。
特に、ゲート絶縁膜３を構成する金属がＨｆまたはＺｒであることが好ましい。ＨｆやＺｒを含む高誘電率絶縁膜は高温の熱処理に対して安定であると同時に、膜中の固定電荷が少ない膜を比較的容易に得ることができるためである。
さらに、高誘電率絶縁膜からなるゲート電極と接してＨｆもしくはＺｒを含む層を形成することが好ましい。ゲート電極とこれに接する高誘電率膜との組合せにより、ＭＯＳＦＥＴのしきい値電圧が決定されるためである。この時、シリコン基板１とゲート絶縁膜３との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板１との界面にシリコン酸化膜もしくはシリコン酸窒化膜を導入しても良い。
さらに好ましくは、シリコン酸化膜もしくはシリコン酸窒化膜に代えてＨｆＳｉＯＮ膜を形成してもよく、あるいは、シリコン酸化膜もしくはシリコン酸窒化膜上にＨｆＳｉＯＮ膜１８を形成してもよい（図４においては、単純化のため、ゲート絶縁膜３のみを図示し、ＨｆＳｉＯＮ膜１８は省略した）。
本実施例においては、ゲート絶縁膜３中のＨｆ濃度が深さ方向において変化しており、ゲート電極とゲート絶縁膜３との界面付近におけるＨｆの濃度が最も高く、シリコン基板１とゲート絶縁膜３との界面付近はシリコン熱酸化膜の組成となっているＨｆＳｉＯＮ膜１８を用いた。
このようなＨｆＳｉＯＮ膜１８を得るために、まず、１．９ｎｍのシリコン熱酸化膜を形成した後、０．５ｎｍのＨｆをロングスロースパッタ法で堆積し、酸素中で摂氏５００度で１分、さらに、窒素中で摂氏８００で３０秒の２段階熱処理することにより、Ｈｆを下地のシリコン酸化膜中へ固相拡散させ、ＨｆＳｉＯ膜を形成した。その後、ＮＨ３雰囲気中において摂氏９００度で１０分の窒化アニールを行い、ＨｆＳｉＯＮ膜１８を得た。
次に、ゲート絶縁膜３上に、厚さ４０ｎｍのポリシリコン（ｐｏｌｙ−Ｓｉ）膜４と厚さ１５０ｎｍのシリコン酸化膜５とからなる積層膜を形成した。
この積層膜を、図４（ｂ）に示すように、リソグラフィー技術及び反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）技術を用いて、ゲート電極４ａに加工し、引き続いてイオン注入を行い、ゲート電極４ａをマスクとして、エクステンション拡散層領域６をゲート電極４ａの周囲に自己整合的に形成した。
さらに、図４（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによって、ゲート電極４ａの側壁上にゲート側壁７を形成した。
この状態で再度イオン注入を行い、イオンを活性化させるためのアニールを経て、エクステンション拡散層領域６の下方にソース・ドレイン拡散層８を形成した。
次に、図４（ｄ）に示すように、スパッタにより、厚さ２０ｎｍの金属膜９を全面に堆積した。
次いで、図４（ｅ）に示すように、サリサイド技術により、ゲート電極１９、ゲート側壁７及び素子分離膜２をマスクとして、ソース・ドレイン拡散層の上方の領域のみに厚さ約４０ｎｍのシリサイド層１０を形成した。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いることもできる。
さらに、図４（ｆ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン酸化膜からなる層間絶縁膜１１を全面に形成した。
次いで、層間絶縁膜１１をＣＭＰ技術によって、図４（ｇ）に示すように、平坦化し、さらに、層間絶縁膜１１のエッチバックを行うことにより、ゲート電極４ａのポリシリコン膜４を露出させた。
次に、図４（ｈ）に示すように、ゲート電極４ａのポリシリコン膜４とのシリサイドを形成させる第１金属膜１２を全面に堆積した。
第１金属膜１２をなす金属はポリシリコン膜４とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金の中から選択することができるが、ソース・ドレイン拡散層８に既に形成されているシリサイド層１０の抵抗値がそれ以上高くならない温度でポリシリコン膜４を完全にシリサイド化できる金属が好適である。例えば、ソース・ドレイン拡散層８にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層８と配線とのコンタクト抵抗が高くなることを防ぐために、その後のプロセス温度を摂氏５００度以下にする必要がある。このため、本実施例においては、摂氏５００度以下でシリサイド化が十分に進行するＮｉを用いた。
この工程におけるＮｉからなる第１金属膜１２の膜厚ｔ２としては、ポリシリコン膜４とＮｉが十分に反応してシリサイド化した時に、ゲート絶縁膜３に接している領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ≦０．５）となるような膜厚を設定する。
好ましくは、シリサイド化反応後のシリサイド膜がＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むような膜厚を設定する。これは、ＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むシリサイド膜のＨｆＳｉＯＮ上の仕事関数が４．４乃至４．５ｅＶに設定できるためである。本実施例においては、第１金属膜１２として、ＤＣマグネトロンスパッタ法により、２２ｎｍの膜厚を有するＮｉ膜を室温で成膜した。
さらに、第１金属膜１２としてのＮｉ膜上に、Ｎｉの拡散を防止するための拡散防止層１３を全面に堆積した。
拡散防止層１３としては、ゲートポリシリコンを完全にシリサイド化させるための熱処理工程において、シリサイド化する金属の拡散を防止することができ、かつ、自身が安定であるものを選ぶ必要がある。
さらに、シリサイド化した金属及び層間絶縁膜１１に対して拡散防止層１３を選択的にエッチングすることができれば、素子作製工程が簡便になるため好適である。本実施例においては、拡散防止層１３として、反応性スパッタ法により、膜厚２０ｎｍのＴｉＮ膜を摂氏３００度で堆積した。
次に、図４（ｉ）に示すように、リソグラフィー技術及びＲＩＥ技術を用いて、Ｐ型ＭＯＳＦＥＴ領域における第１金属膜（Ｎｉ膜）１２上のＴｉＮ膜１３のみを除去した。
その後、前述したシリサイドを形成させる第１金属膜１２と同種の第２金属膜１４を全面に形成した。すなわち、本実施例においては、第２金属膜１４としてＮｉ膜を形成した。
この工程における第２金属膜１４としてのＮｉ膜の膜厚ｔ１としては、拡散防止層１３の下に成膜した第１金属膜（Ｎｉ膜）の膜厚ｔ２と合わせて、ポリシリコン膜４とＮｉとが十分に反応してシリサイド化した時にゲート絶縁膜３に接している領域の組成がＮｉｘＳｉ１−ｘ（０．５＜ｘ＜１）となるような膜厚ｔ１を設定する。
好ましくは、シリサイド化反応後のシリサイド膜のゲート絶縁膜３に接している領域の組成がＮｉｘＳｉ１−ｘ（０．６≦ｘ＜１）となるような膜厚ｔ１を設定する。これは、Ｎｉ組成がＳｉ組成の２倍以上であるＮｉシリサイドのＨｆＳｉＯＮ上の仕事関数は４．６ｅＶ以上であるためである。
さらに好ましくは、シリサイド化反応後のシリサイド膜がＮｉ３Ｓｉ相を主成分として含むような膜厚ｔ１を設定する。これは、Ｎｉ３Ｓｉ相を主成分として含むシリサイドのＨｆＳｉＯＮ上の仕事関数は４．８ｅＶであるためである。
本実施例においては、ＤＣマグネトロンスパッタ法により、室温で第２金属膜１４としてのＮｉ膜を４４ｎｍ成膜した。従って、Ｐ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜３上では合計６６ｎｍのＮｉ膜（第１金属膜１２としてのＮｉ膜の膜厚は２２ｎｍであり、第２金属膜１４としてのＮｉ膜の膜厚は４４ｎｍ）がシリサイド化反応に関与するのに対して、Ｎ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜３上では拡散防止層１３の下の第１金属膜１２としてのＮｉ膜（膜厚は２２ｎｍ）のみがシリサイド化反応に関与する。
次に、ゲート絶縁膜３上のポリシリコン膜４と第１金属膜１２及び第２金属膜１４をシリサイド化させるための熱処理を行った。この熱処理は、金属膜の酸化を防ぐため非酸化雰囲気中で行なうことが求められると同時に、ゲート絶縁膜３上のポリシリコン膜４を全てシリサイドするために十分な拡散速度が得られ、かつ、ソース・ドレイン拡散層８に形成されているシリサイド層１０が高抵抗にならない温度で行う必要がある。
本実施例においては、ソース・ドレイン拡散層８に形成されているシリサイド層１０と、ゲート電極４ａ上に形成するシリサイドがともにＮｉであることから、上記の熱処理は、窒素ガス雰囲気中において摂氏４５０度で２分行なった。ソース・ドレイン拡散層８に形成されているシリサイド層１０がＣｏシリサイドやＴｉシリサイドであれば、より高温で熱処理を行なうことが可能である。例えば、摂氏８００度で上記の熱処理を行なうことが可能である。
この熱処理により、Ｎ型ＭＯＳＦＥＴ領域においては、２２ｎｍの第１金属膜１２としてのＮｉ膜と４０ｎｍのポリシリコン膜４とが反応してゲート絶縁膜３直上までシリサイド化し、Ｐ型ＭＯＳＦＥＴ領域においては、６６ｎｍのＮｉ膜１２、１４と４０ｎｍのポリシリコン膜４とが反応してゲート絶縁膜３直上までシリサイド化される。
これにより、図４（ｉ）に示すように、Ｎ型ＭＯＳＦＥＴ領域においてはゲート電極１９が、Ｐ型ＭＯＳＦＥＴ領域においてはゲート電極２０が形成される。
Ｐ型ＭＯＳＦＥＴ領域では同じ膜厚のポリシリコン膜４に対して供給できるＮｉの量が多くなるために、Ｎ型ＭＯＳＦＥＴ領域のＮｉシリサイドゲート電極１９よりもＮｉの濃度が高いＮｉシリサイドゲート電極２０が形成される。
図５は、Ｎｉシリサイドの各結晶相におけるＸ線回折（ＸＲＤ）及びラザフォード後方散乱（ＲＢＳ）の測定結果を示す波形図である。
図５に示すように、本実施例におけるＮｉ膜の膜厚においては、Ｎ型ＭＯＳＦＥＴ領域のＮｉシリサイドゲート電極１９はＮｉＳｉ単一相であり、Ｎｉ／（Ｎｉ＋Ｓｉ）組成比は約０．５であった。これに対して、Ｐ型ＭＯＳＦＥＴ領域のＮｉシリサイドゲート電極２０はＮｉ３Ｓｉ相がメインのＮｉＳｉ相との混合相であり、Ｎｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった。
最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１２、１４及びＴｉＮ膜１３は、硫酸過酸化水素水溶液を用いて、ウェットエッチングにより除去した。
なお、上記の各工程を通して、ゲート電極１９、２０の剥離はまったく観察されなかった。
以上のような工程を経ることにより、図４（ｊ）に示すように、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とで組成比の異なったＮｉフルシリサイド電極１９、２０をもつＣＭＯＳＦＥＴを形成した。
表１に示すように、Ｎｉシリサイドの結晶相は、ポリシリコン膜４上に堆積したＮｉ膜の厚さ、すなわち、ポリシリコン膜４に供給されるＮｉの量に応じて、段階的に決まる。
Figure 2006001271
発明者は、例えば、Ｎ型ＭＯＳＦＥＴ用電極としてＮｉＳｉ相を用いる場合には、ゲートポリシリコン膜の厚さ（ＴＳｉ）とＮｉ膜（ＴＮｉ）の比（ＴＮｉ／ＴＳｉ）を０．５５乃至０．９５の範囲に設定すればよく、また、Ｐ型ＭＯＳＦＥＴ用電極としてＮｉＳｉ３相を主成分とするシリサイドを用いる場合には、ＴＮｉ／ＴＳｉを１．６０以上にすればよいことを見出した。
ただし、ＮｉＳｉ２相を主成分とするシリサイドだけは、Ｎｉ膜の膜厚（ＴＮｉ）をＴＮｉ／ＴＳｉが０．２８乃至０．５４の範囲になるように設定し、かつ、シリサイド化温度を摂氏６５０以上にすることが必要である。
さらに、Ｎｉシリサイドの仕事関数を決定するＮｉ／（Ｎｉ＋Ｓｉ）組成は、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉなどの結晶相によりほぼ自己整合的に決まるため、同じ結晶相を得る（即ち、同じ仕事関数を得る）ことができるＮｉ膜の堆積膜厚やシリサイド化温度などのプロセス条件のマージンが広く、製造プロセスのバラツキを低く抑えることができる。
以上のようにして、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とでＮｉシリサイドをゲート電極として、それらのゲート電極の組成比が異なり、Ｐ型ＭＯＳＦＥＴ用Ｎｉシリサイドゲート電極のＮｉ濃度がＮ型ＭＯＳＦＥＴ用Ｎｉシリサイドゲート電極よりも高い相補型ＭＯＳＦＥＴを得ることができる。
図６は、本実施例に従ってＮｉシリサイドゲート電極の組成を制御し、ゲート絶縁膜３に高誘電率材料であるＨｆＳｉＯＮ膜を採用したＣＭＯＳＦＥＴにおけるゲート容量（Ｃ）とゲート電圧（Ｖ）との関係を示したグラフである。
図６には、ゲートポリシリコン膜の厚さ（ＴＳｉ）とＮｉ膜（ＴＮｉ）の比（ＴＮｉ／ＴＳｉ）が０．３３、０．６７、１．８０である場合のＣ−Ｖ曲線が示されている。図６に示すように、ＴＮｉ／ＴＳｉの違いに対応してＣ−Ｖ曲線のフラットバンド電圧がシフトしていることがわかる。
図７は、フラットバンド電圧から見積もった仕事関数とＮｉシリサイドゲート電極の組成比Ｎｉ／（Ｎｉ＋Ｓｉ）との関係を示したものである。
図７に示した３個の点に対応するＮｉ／（Ｎｉ＋Ｓｉ）組成は左からそれぞれＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ相に対応している。これらの結晶相により自己整合的に決まるＮｉシリサイドゲート電極の組成比に対応して、ＨｆＳｉＯＮ膜上のＮｉシリサイドの仕事関数が決まっていることがわかる。具体的には、ＮｉＳｉ２では仕事関数は約４．４ｅＶとなり、ＮｉＳｉでは仕事関数は約４．５ｅＶとなり、Ｎｉ３Ｓｉでは仕事関数は約４．８ｅＶとなる。
図８は、ＣＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）とチャネル不純物量との関係を示すグラフである。
上述したような仕事関数から予想できるＣＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）の範囲は、チャネル不純物量に対して、図８のようになる。すなわち、ＮｉＳｉ（仕事関数は約４．５ｅＶ）あるいはＮｉＳｉ２（仕事関数は約４．４ｅＶ）からなるＮｉシリサイドゲート電極はＮ型ＭＯＳＦＥＴに、Ｎｉ３Ｓｉ（仕事関数は約４．８ｅＶ）からなるＮｉシリサイドゲート電極はＮ型ＭＯＳＦＥＴに適用することができることがわかる。
図９は、ＮｉＳｉをゲート電極としたＮ型ＭＯＳＦＥＴにおけるドレイン電流のゲート電圧依存性を示すグラフであり、図１０は、Ｎ型ＭＯＳＦＥＴにおける電子移動度と実効電界の強度との関係を示したグラフである。
図９に示されるように、ＮｉＳｉをゲート電極としたＮ型ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）は図８において予想されたしきい値電圧（Ｖｔｈ）と同等の値となっている。
さらに、図１０に示されるように、トランジスタのキャリア移動度もｐｏｌｙ−Ｓｉ／ＳｉＯ２の組み合わせによるトランジスタと同等の値を得ることができる。
以上より、本実施例で示したＮｉＳｉゲート電極とＨｆＳｉＯＮゲート絶縁膜とを組み合わせることにより、優れたトランジスタ特性を得ることができる。
比較例１
図１１は、実施例１に対する比較例１の断面図である。
図１１に示す比較例１においては、ゲート絶縁膜３を高誘電率材料からなる膜として形成し、さらに、ゲート電極をポリシリコンから形成した。すなわち、Ｎ型ＭＯＳＦＥＴにおけるゲート電極２１はｎ＋ポリシリコン電極であり、Ｐ型ＭＯＳＦＥＴにおけるゲート電極２２はｐ＋ポリシリコン電極である。
ゲート絶縁膜３の形成までは実施例１と同じ工程を実施し、ポリシリコンを堆積した後、層間絶縁膜１１を堆積せずに、ポリシリコンをゲート電極２１、２２にエッチングした。
その後、実施例１と同じ手法でゲート側壁７を形成し、ソース・ドレイン拡散層８の形成時にゲート電極２１、２２のポリシリコンにも不純物を拡散した。注入量は、Ｎ型ＭＯＳＦＥＴ用ポリシリコン電極２１にはリン（Ｐ）を３Ｅ１５（ｃｍ−２）、Ｐ型ＭＯＳＦＥＴ用ポリシリコン電極２２にはホウ素（Ｂ）を３Ｅ１５（ｃｍ−２）とした。
不純物を活性化した後、実施例１と同様のサリサイド工程により、ソース・ドレイン拡散層８及びポリシリコンゲート電極２１、２２にＮｉシリサイドを形成した。この場合のゲート電極２１、２２上のＮｉシリサイドはゲート絶縁膜３には達していない。
図１２は、このようにして作製した比較例１におけるＰ型ＭＯＳＦＥＴのゲート容量（Ｃ）−ゲート電圧（Ｖ）特性である。
ゲート電極２１、２２にポリシリコンを用いているため、電極の空乏化が起こり、反転領域においてＥＯＴで約５オングストローム増加に相当する容量劣化が生じている。さらに、ポリシリコンと高誘電率ゲート絶縁膜との界面欠陥の影響により、電極フェルミレベルのピンニングが電極と絶縁膜との界面で起こり、トランジスタのしきい値電圧を制御できなくなるといった問題が生じている。
図９のフラットバンド電圧から求められる、ゲート絶縁膜にＨｆＳｉＯＮを用いた場合のポリシリコンの仕事関数は、不純物ドープによらず、４．１乃至４．３ｅＶ付近に固定されており、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）が−１．０乃至−０．８Ｖ程度の大きな値になってしまった。
比較例２
図１に示した従来例を実施例１に対する比較例２として用いる。
比較例２においては、図１に示すように、ゲート絶縁膜３にシリコン熱酸化膜を用い、ゲート電極２３、２４としては、ゲート電極の空乏化を回避するため、メタルゲート電極としてのＮｉＳｉ電極を用いた。
ゲート絶縁膜３として３ｎｍの熱酸化膜を用い、実施例１と同様な手法で図４（ｇ）の段階まで作製した後、ゲートポリシリコンに不純物注入と活性化アニールを行う。注入条件以外は実施例２と同条件で実施した。
注入量は、リン（Ｐ）及びホウ素（Ｂ）ともに、０乃至５Ｅ２０（ｃｍ−３）となるように変化させた。ＴＮｉ／ＴＳｉ＝０．５５となるＮｉを実施例１と同じ方法で堆積した後、摂氏４５０度、２分のアニーリングを行い、Ｎｉシリサイドを形成した。この場合、ゲート電極２３、２４の全体がＮｉＳｉ相となった。最後にＮｉの余剰エッチングを行った。
図１３は、Ｐ型及びＮ型ＭＯＳＦＥＴのＣ−Ｖ特性から得たＳｉＯ２膜上のＮｉＳｉ電極の仕事関数及びＨｆＳｉＯＮ膜上のＮｉＳｉ電極の仕事関数の不純物ドーズ量依存性を示すグラフである。
不純物元素とドーズ量を変えることにより、４．４乃至４．７ｅＶの範囲で仕事関数を変えることができることがわかった。従って、不純物ドープされたＮｉＳｉ電極を用いることにより、電極空乏化を回避することができ、従来のＣＭＯＳＦＥＴの構造をほとんど変更することなく、しきい値電圧（Ｖｔｈ）の制御に優れたメタルゲートＣＭＯＳＦＥＴを作製することができる。
ただし、これらの結果はゲート絶縁膜にＳｉＯ２を用いた場合であり、ゲートリーク電流を低減する必要がある低電力動作のＣＭＯＳＦＥＴには適用することはできない。
この問題を解決するため、比較例２のゲート絶縁膜３を、実施例１で説明したシリコン熱酸化膜上にＨｆＳｉＯＮを積層した構造に代えた素子を作製した。
図１３に示すように、ドーズ量によらず、ＨｆＳｉＯＮ膜上のＮｉＳｉ電極の仕事関数は４．５ｅＶで一定であり、ＨｆＳｉＯＮ膜上ではＮｉＳｉ中の不純物による仕事関数を制御することができないことがわかった。従って、ポリシリコン膜とＨｆＳｉＯＮ膜との界面で生じるフェルミピンニングによるＰ型ＭＯＳＦＥＴの高いしきい値電圧を０．１Ｖ程度しか改善することができず、低電力動作ＣＭＯＳで要求されるしきい値を達成するには至らない。
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
例えば、ゲート電極をシリサイド化するための金属元素と、ソース・ドレイン拡散層のシリサイド化に用いる金属元素の組合せは、実施例１においても述べたように、ソース・ドレイン拡散層のシリサイドの変質が起こらない温度範囲でゲートポリシリコンのシリサイド化を行うことができるという条件が満たされる必要があるが、それぞれのシリサイド金属元素の組み合わせに応じて、熱処理温度や時間等の条件を調整して、所望の効果を得ることが可能となる。例えば、低温でのシリサイド化が困難な金属であっても、長時間の熱処理を行うことにより、シリサイド化が可能であることもあるからである。
また、例えば、ゲート絶縁膜上のポリシリコンを非晶質シリコンに置き換え、あるいは、シリサイド化する金属の成膜温度を調整することにより、シリサイド化温度を低下させることが可能であり、これらの技術を必要に応じて併用することも可能である。
上記の目的を達成するため、本発明は、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する半導体装置において、前記ゲート絶縁膜が、金属酸化物、金属シリケート、または、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜を含み、前記ゲート電極が金属Ｍのシリサイドを主成分とし、少なくとも前記ゲート絶縁膜に接している側の組成がＭ ｘ Ｓｉ １−ｘ （０＜ｘ＜１）で表されるとき、ｐチャネル上のゲート電極に含まれる前記金属Ｍのシリサイドにおいてはｘ＞０．５であり、ｎチャネル上のゲート電極に含まれる前記金属Ｍのシリサイドにおいてはｘ≦０．５であり、前記金属Ｍは、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）及びバナジウム（Ｖ）から選択されるものであることを特徴とする半導体装置を提供する。
前記ゲート電極がＮｉシリサイドを主成分とし、前記ゲート絶縁膜に接する領域の組成がＮｉ ｘ Ｓｉ １−ｘ （０＜ｘ＜１）で表されるとき、前記ｐチャネル上のゲート電極に含まれる前記Ｎｉシリサイドにおいては０．６≦ｘ＜１であり、かつ、前記ｎチャネル上のゲート電極に含まれる前記Ｎｉシリサイドにおいては０＜ｘ≦０．５であることが好ましい。
前記ゲート電極がＮｉシリサイドを主成分とし、前記ｐチャネル上のゲート電極に含まれる前記Ｎｉシリサイドが、少なくとも前記ゲート絶縁膜に接する領域において、Ｎｉ ３ Ｓｉ相を主成分として含み、前記ｎチャネル上のゲート電極に含まれる前記Ｎｉシリサイドが、少なくとも前記ゲート絶縁膜に接する領域において、ＮｉＳｉ相もしくはＮｉＳｉ ２ 相を主成分として含むことが好ましい。
本発明は、さらに、ゲート絶縁膜上に多結晶シリコン（ｐｏｌｙ−Ｓｉ）を堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、前記ゲート電極上にＮｉ、Ｐｔ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｚｒ及びＶのいずれか１種類の金属の膜を成膜する工程と、前記ゲート電極及び前記金属を熱処理することによって、前記ゲート電極全体を前記金属のシリサイドとする工程と、シリサイド化しなかった前記金属を選択的にエッチング除去する工程と、を含み、前記金属をＭ、前記シリサイドの前記ゲート絶縁膜に接する領域の組成がＭ ｘ Ｓｉ １−ｘ （０＜ｘ＜１）で表されるとき、前記金属Ｍの膜厚を、ｐチャネル素子上においては、多結晶シリコンと金属Ｍとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＭｘＳｉ１−ｘ（０．５＜ｘ＜１）となるような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンと金属Ｍとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＭｘＳｉ１−ｘ（０＜ｘ≦０．５）となるような膜厚ｔ２とすることを特徴とする半導体装置の製造方法を提供する。
前記金属膜または前記ニッケル膜を成膜する工程は、ｎチャネル素子上とｐチャネル素子上に膜厚ｔ２の前記金属膜または前記ニッケル膜を堆積した後、ｎチャネル素子上にのみ前記金属または前記ニッケルに対して安定な拡散防止層を形成し、その後に、膜厚（ｔ１−ｔ２）の前記金属膜または前記ニッケル膜を堆積する工程からなるものとすることができる。
上記のように、ソース・ドレイン拡散層のコンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度でシリサイド化が可能であり、かつ、そのような温度でシリコン（Ｓｉ）の濃度が高い結晶相と金属の濃度が高い結晶相の両方を形成することが可能であれば、金属Ｍの材料としては、Ｎｉに限定するものではなく、タンタル（Ｔａ）、白金（Ｐｔ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）などを用いることも可能である。
これにより、図４（ｊ）に示すように、Ｎ型ＭＯＳＦＥＴ領域においてはゲート電極１９が、Ｐ型ＭＯＳＦＥＴ領域においてはゲート電極２０が形成される。
上述したような仕事関数から予想できるＣＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）の範囲は、チャネル不純物に対して、図８のようになる。すなわち、ＮｉＳｉ（仕事関数は約４．５ｅＶ）あるいはＮｉＳｉ２（仕事関数は約４．４ｅＶ）からなるＮｉシリサイドゲート電極はＮ型ＭＯＳＦＥＴに、Ｎｉ３Ｓｉ（仕事関数は約４．８ｅＶ）からなるＮｉシリサイドゲート電極はＰ型ＭＯＳＦＥＴに適用することができることがわかる。

Claims (31)

  1. シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置において、
    前記ゲート絶縁膜が、金属酸化物、金属シリケート、または、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜を含み、
    前記ゲート電極の少なくとも前記ゲート絶縁膜に接する領域の組成が、ＭｘＳｉ１−ｘ（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、
    さらに、ｐチャネル上のゲート電極に含まれる前記金属Ｍのシリサイドにおいてはｘ＞０．５であり、ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドにおいてはｘ≦０．５であることを特徴とする半導体装置。
  2. 前記高誘電率絶縁膜がＨｆまたはＺｒを含むことを特徴とする請求の範囲第１項に記載の半導体装置。
  3. 前記高誘電率絶縁膜と前記ゲート電極との間にＨｆまたはＺｒを含む層を有することを特徴とする請求の範囲第１項に記載の半導体装置。
  4. 前記高誘電率絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層との積層構造であることを特徴とする請求の範囲第１項に記載の半導体装置。
  5. 前記高誘電率絶縁膜がＨｆＳｉＯＮを含むことを特徴とする請求の範囲第１項に記載の半導体装置。
  6. 前記高誘電率絶縁膜と前記ゲート電極との間にＨｆＳｉＯＮ層を有することを特徴とする請求の範囲第１項に記載の半導体装置。
  7. 前記高誘電率絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆＳｉＯＮ層との積層構造であることを特徴とする請求の範囲第１項に記載の半導体装置。
  8. 前記金属Ｍが、サリサイドプロセスが可能であるシリサイドを形成し得る金属であることを特徴とする請求の範囲第１項乃至第７項の何れか一項に記載の半導体装置。
  9. 前記金属Ｍがニッケル（Ｎｉ）であることを特徴とする請求の範囲第１項乃至第７項の何れか一項に記載の半導体装置。
  10. 前記金属Ｍがニッケル（Ｎｉ）であるシリサイドのうち、前記ゲート絶縁膜に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ＜１）で表されるとき、ｐチャネル上のゲート電極に含まれる前記シリサイドにおいては０．６≦ｘ＜１であり、かつ、ｎチャネル上のゲート電極に含まれる前記シリサイドにおいては０＜ｘ≦０．５であることを特徴とする請求の範囲第９項に記載の半導体装置。
  11. ｐチャネル上のゲート電極に含まれる前記シリサイドが、少なくとも前記ゲート絶縁膜に接する領域において、Ｎｉ３Ｓｉ相を主成分として含み、ｎチャネル上のゲート電極に含まれる前記シリサイドが、少なくとも前記ゲート絶縁膜に接する領域において、ＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むことを特徴とする請求の範囲第９項に記載の半導体装置。
  12. シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置において、
    少なくとも、前記ゲート電極の前記ゲート絶縁膜に接する領域がＮｉ３Ｓｉ相を主成分として含むシリサイドで構成されることを特徴とする半導体装置。
  13. 前記ゲート絶縁膜が、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜を含むこと特徴とする請求の範囲第１２項に記載の半導体装置。
  14. 前記高誘電率絶縁膜がＨｆまたはＺｒを含むことを特徴とする請求の範囲第１３項に記載の半導体装置。
  15. 前記高誘電率絶縁膜と前記ゲート電極との間にＨｆまたはＺｒを含む層を有することを特徴とする請求の範囲第１３項に記載の半導体装置。
  16. 前記高誘電率絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆもしくはＺｒを含む層との積層構造であることを特徴とする請求の範囲第１３項に記載の半導体装置。
  17. 前記高誘電率絶縁膜がＨｆＳｉＯＮを含むことを特徴とする請求の範囲第１３項に記載の半導体装置。
  18. 前記高誘電率絶縁膜と前記ゲート電極との間にＨｆＳｉＯＮ層を有することを特徴とする請求の範囲第１３項に記載の半導体装置。
  19. 前記高誘電率絶縁膜が、シリコン酸化膜もしくはシリコン酸窒化膜と、ＨｆＳｉＯＮ層との積層構造であることを特徴とする請求の範囲第１３項に記載の半導体装置。
  20. 前記ゲート電極がＰ型ＭＯＳＦＥＴに用いられることを特徴とする請求の範囲第１２項乃至第１９項の何れか一項に記載の半導体装置。
  21. 前記ゲート絶縁膜上に多結晶シリコン（ｐｏｌｙ−Ｓｉ）を堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、
    前記ゲート電極上に前記金属Ｍを成膜する工程と、
    前記ゲート電極及び前記金属Ｍを熱処理することによって、前記ゲート電極全体を前記金属Ｍのシリサイドとする工程と、
    シリサイド化しなかった金属を選択的にエッチング除去する工程と、を含み、
    前記金属Ｍの膜厚を、ｐチャネル素子上においては、多結晶シリコンと金属Ｍとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＭｘＳｉ１−ｘ（０．５＜ｘ＜１）となるような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンと金属Ｍとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＭｘＳｉ１−ｘ（０＜ｘ≦０．５）となるような膜厚ｔ２とすることを特徴とする請求の範囲第１項乃至第９項の何れか一項に記載の半導体装置の製造方法。
  22. 前記ゲート絶縁膜上に多結晶シリコンを堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、
    前記ゲート電極上にニッケル（Ｎｉ）膜を成膜する工程と、
    前記ゲート電極及び前記ニッケル膜を熱処理することによって、前記ゲート電極全体をＮｉシリサイド（ＮｉＳｉ）とする工程と、
    シリサイド化しなかったニッケルを選択的にエッチング除去する工程と、を含み、
    前記ニッケル膜の膜厚を、ｐチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＮｉｘＳｉ１−ｘ（０．６≦ｘ＜１）となるような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時に前記ゲート絶縁膜に接する領域の組成がＮｉｘＳｉ１−ｘ（０＜ｘ≦０．５）となるような膜厚ｔ２とすることを特徴とする請求の範囲第１０項に記載の半導体装置の製造方法。
  23. 前記ゲート絶縁膜上に多結晶シリコンを堆積し、前記多結晶シリコンを所望の寸法のゲート電極に加工する工程と、
    前記ゲート電極上にニッケル（Ｎｉ）膜を成膜する工程と、
    前記ゲート電極及び前記ニッケル膜を熱処理することによって、前記ゲート電極全体をＮｉシリサイド（ＮｉＳｉ）とする工程と、
    シリサイド化しなかったニッケルを選択的にエッチング除去する工程と、を含み、
    前記ニッケル膜の膜厚を、ｐチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時にＮｉ３Ｓｉ相を主成分として含むような膜厚ｔ１とし、ｎチャネル素子上においては、多結晶シリコンとニッケルとが反応してシリサイド化した時にＮｉＳｉ相もしくはＮｉＳｉ２相を主成分として含むような膜厚ｔ２とすることを特徴とする請求の範囲第１１項に記載の半導体装置の製造方法。
  24. 前記ニッケル膜の膜厚ＴＮｉと前記多結晶シリコンの膜厚ＴＳｉとの比をＴＮｉ／ＴＳｉ≧１．６０とすることにより、Ｎｉ３Ｓｉ相を主成分として含む前記ゲート電極を得ることを特徴とする請求の範囲第２３項に記載の半導体装置の製造方法。
  25. 前記ニッケル膜の膜厚ＴＮｉと前記多結晶シリコンの膜厚ＴＳｉとの比を０．５５≦ＴＮｉ／ＴＳｉ≦０．９５とすることにより、ＮｉＳｉ相を主成分として含む前記ゲート電極を得ることを特徴とする請求の範囲第２３項に記載の半導体装置の製造方法。
  26. 前記ニッケル膜の膜厚ＴＮｉと前記多結晶シリコンの膜厚ＴＳｉとの比を０．２８≦ＴＮｉ／ＴＳｉ≦０．５４とし、かつ、シリサイド化のための熱処理温度を摂氏６５０度以上とすることにより、ＮｉＳｉ２相を主成分として含む前記ゲート電極を得ることを特徴とする請求の範囲第２３項に記載の半導体装置の製造方法。
  27. 前記金属Ｍまたは前記ニッケル膜を成膜する工程が、
    ｎチャネル素子上とｐチャネル素子上に膜厚ｔ２を堆積した後、ｎチャネル素子上にのみ金属Ｍまたはニッケルに対して安定な拡散防止層を形成し、その後に、膜厚ｔ１−ｔ２を堆積する工程からなることを特徴とする請求の範囲第２１項乃至第２３項の何れか一項に記載の半導体装置の製造方法。
  28. 前記拡散防止層が前記金属Ｍのシリサイドに対して選択的にエッチングできるものであることを特徴とする請求の範囲第２７項に記載の半導体装置の製造方法。
  29. 前記拡散防止層がＴｉＮまたはＴａＮを主成分とすることを特徴とする請求の範囲第２７項に記載の半導体装置の製造方法。
  30. 前記シリサイド化の熱処理温度が前記半導体装置の拡散層コンタクト領域に形成されている金属シリサイドの抵抗値を増大させない温度であることを特徴とする請求の範囲第２１項乃至第２９項の何れか一項に記載の半導体装置の製造方法。
  31. 前記ゲート絶縁膜上にポリシリコンを堆積し、前記ポリシリコンを所望の寸法のゲート電極に加工する工程と、
    前記ゲート電極上にニッケル（Ｎｉ）膜を成膜する工程と、
    前記ゲート電極及び前記ニッケル膜を熱処理することによって、前記ゲート電極全体をＮｉシリサイド（ＮｉＳｉ）とする工程と、
    シリサイド化しなかったニッケルを選択的にエッチング除去する工程と、を含み、
    前記ニッケル膜の膜厚ＴＮｉと前記ポリシリコンの膜厚ＴＳｉとの比がＴＮｉ／ＴＳｉ≧１．６０となることを特徴とする請求の範囲第１２項乃至第２０項の何れか一項に記載の半導体装置の製造方法。
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