JPWO2006098369A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JPWO2006098369A1
JPWO2006098369A1 JP2007508182A JP2007508182A JPWO2006098369A1 JP WO2006098369 A1 JPWO2006098369 A1 JP WO2006098369A1 JP 2007508182 A JP2007508182 A JP 2007508182A JP 2007508182 A JP2007508182 A JP 2007508182A JP WO2006098369 A1 JPWO2006098369 A1 JP WO2006098369A1
Authority
JP
Japan
Prior art keywords
film
gallium
silicon film
forming
doped silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007508182A
Other languages
English (en)
Other versions
JP5395354B2 (ja
Inventor
聖康 田中
聖康 田中
若林　整
整 若林
豊二 山本
豊二 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2007508182A priority Critical patent/JP5395354B2/ja
Publication of JPWO2006098369A1 publication Critical patent/JPWO2006098369A1/ja
Application granted granted Critical
Publication of JP5395354B2 publication Critical patent/JP5395354B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2

Abstract

半導体基板（１）の表面に成膜されたゲート絶縁膜（２）上にシリコン膜を成膜する。このシリコン膜にガリウムをドーピングしてガリウムドープシリコン膜（１０）を形成する。このガリウムドープシリコン膜の熱処理を行う。熱処理されたガリウムドープシリコン膜上にニッケル膜（１２）を成膜する。窒素雰囲気中又は高真空中でシンターを行うことにより、ニッケル膜が成膜されたガリウムドープシリコン膜をニッケルシリサイド反応させてゲート電極を形成する。シリサイドゲート電極を備えたＭＩＳＦＥＴをこのような方法で製造することにより、シリサイドゲート電極の仕事関数を従来よりも大幅に変動できるようになる。その結果、低消費電力で高駆動能力を有するＭＩＳＦＥＴを低コストで製造することが可能となる。

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、金属絶縁物半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）のゲート電極をシリサイド材料により形成する半導体装置の製造方法及び半導体装置に関する。
近年、半導体装置の集積密度を高めて性能を向上させるために、半導体装置の構成要素であるＭＩＳＦＥＴの微細化が進んでいる。これに伴って、トランジスタのチャネル長も短くなってきている。しかし、チャネル長が短くなると、トランジスタのしきい値が低下してリーク電流が増大する短チャネル効果が顕著になってくる。この短チャネル効果を抑制するために、比例縮小の考え方に基づくスケーリング則に従ったいくつかの方法が提案されている。ゲート絶縁膜の薄膜化は、その提案の１つに挙げられる。
これまで、スケーリング則に則ったデバイス性能の向上方針に従っていれば、良好な短チャネル特性を維持でき、かつ、チャネル長の縮小と低電圧でのチャネル電荷量増加を実現できたため、低消費電力で高駆動能力を達成することが可能であった。しかし、ゲート長が１００ｎｍより短いＭＩＳＦＥＴでは、不純物がドーピングされた多結晶シリコン（Ｓｉ）ゲート電極が空乏化するため、ゲート絶縁膜を薄膜化しても、高いチャネルキャリア濃度が得られ難くなっている。これにより、ゲート絶縁膜が電気的に厚くなることから、ゲート絶縁膜の薄膜化によるＭＩＳＦＥＴの駆動能力向上が達成され難くなっている。
このようなゲート電極の空乏化の問題を解決するために、ゲート電極を既存の不純物をドーピングした多結晶シリコンから、シリサイド材料又は金属材料に置き換えることが提案されている。シリサイド材料と金属材料のどちらを選択するかに関して、現状では、シリサイド材料が有力と考えられている。以下、その理由について説明する。
金属材料をＣＭＯＳプロセスに適用する金属ゲートプロセスの場合、金属ゲート電極の微細加工性及び耐熱性の点で問題がある。これらの問題を回避するには、ソース・ドレイン拡散領域を形成した後にゲート電極を形成するゲートラストプロセスが必要と考えられるが、微細化が困難であることとコスト増が問題である。即ち、微細化に伴って、ゲート孔にゲート絶縁膜と金属膜を形成する場合の埋め込みが困難となり、さらにそれらの工程増加により製造コストが増加する。また、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの集積化には、ゲート電極に別々の金属を用いる必要があり、製造上の問題からゲート絶縁膜の信頼性低下を招くおそれがある。
一方、シリサイドゲート材料をＣＭＯＳプロセスに適用するシリサイドゲートプロセスの場合、ゲート電極加工は、これまで培われてきた多結晶シリコンのノウハウが適用できるため、微細加工性は高い。また、耐熱性に関しても、ソース・ドレイン拡散領域の活性加熱処理前に金属ゲートを形成する金属ゲートプロセスに比べて、熱処理後に形成するシリサイドゲートプロセスの方が耐熱性に関する要求を緩めることができる。これらの理由により、シリサイドゲートプロセスは、次期ＣＭＯＳプロセスの候補と考えられている。
シリサイドゲートプロセスにおいて、ゲート電極にどのシリサイド材料を選択するかは重要な事項である。シリサイド材料にもいろいろな種類があるが、そのうち、ニッケルシリサイド（ＮｉＳｉ）は、ゲート絶縁膜との還元性がないため、絶縁膜の信頼性を維持できることが確認されている。さらに、ニッケルシリサイドは、チタンシリサイド（ＴｉＳｉ2）のように、細線になると抵抗値が高くなる細線効果が起きず、微細なＣＭＯＳのゲート電極に適用してもゲート抵抗を十分低く維持できるため、ＬＳＩの高速動作性能をさらに向上できる可能性が高い。これらの理由により、シリサイドゲートプロセスにおいて、ＮｉＳｉ材料が次期ゲート電極材料の候補と考えられている。
しかし、シリサイドゲートプロセスには、解決すべき課題として、シリサイドゲート電極の仕事関数を制御することがある。即ち、ＮｉＳｉゲート電極をＣＭＯＳに適用する場合、ＮｉＳｉ材料の仕事関数をｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのために制御して集積化するプロセス技術が確立されていないのである。ＮｉＳｉ材料の仕事関数は、約４．６５ｅＶである。これに対し、これまでのゲート電極材料である、ｎ+型多結晶シリコンの仕事関数は約４．１７ｅＶ、ｐ+型多結晶シリコンの仕事関数は約５．１２ｅＶであるから、既存のＬＳＩ回路への適用には、既存の多結晶シリコンゲート電極並みの仕事関数値を目標にＮｉＳｉの仕事関数を大幅に変動させる技術が必要となる。
ここで、上記仕事関数の意味について説明する。一般的な物質の仕事関数は、自由電子が平坦で清浄な物質面から真空中に放出されるのに必要な最小エネルギーで定義される。
これに対し、ＭＩＳＦＥＴの分野では、ゲート電極の材料の仕事関数とシリコン基板の仕事関数との差がＭＩＳＦＥＴのしきい値電圧を決定するのに大きく影響する。しかし、このしきい値電圧は、ゲート絶縁膜内や、ゲート電極とゲート絶縁膜との界面、さらには、ゲート絶縁膜とシリコン基板との界面のそれぞれにおける固定電荷や界面準位に影響される。このため、ＭＩＳＦＥＴの分野における「ゲート電極の仕事関数」は、上記した一般的な物質の仕事関数に、上記固定電荷や界面準位の影響をも含めた意味を有している。
以上説明した、既存の多結晶シリコンゲート電極並みの仕事関数値を目標にＮｉＳｉの仕事関数を大幅に変動させる技術について、いくつか提案されている。まず、文献１（J. Kedzierski, et al., ”Metal-Gate FinFET and fully-depleted SOI devices using total gate silicidation", IEDM technical Digest, 2002, p.247-250）には、ボロン（Ｂ）をドーピングした多結晶シリコンをニッケルシリサイド反応させてＮｉＳｉゲート電極を形成する半導体装置の製造方法が記載されている。この製造方法によれば、ＮｉＳｉゲート電極の仕事関数は、４．７４ｅＶになる。以下、この技術を第１の従来例と呼ぶ。
また、文献２（C. Cabral, Jr., et al., "Dual Workfunction Fully Silicided Metal Gates", 2004 Symposium on VLSI Technology Digest of Technical Papers, 2004, p.184-185）には、アルミニウム（Ａｌ）をドーピングした多結晶シリコンをニッケルシリサイド反応させてＮｉＳｉゲート電極を形成する半導体装置の製造方法が記載されている。この製造方法によれば、ＮｉＳｉの仕事関数は、４．７９ｅＶになる。以下、この技術を第２の従来例と呼ぶ。
さらに、文献３（D. S. Yu, et al., “Fully Silicided NiSi and Germanided NiGeDual Gates on SiO2 n-and p-MOSFETs", IEEE Electron Device Letters, Vol.24, No.11, Novenber 2003 p.739-741）には、多結晶シリコン膜の換わりにポリゲルマニウム膜を成膜した後、ニッケルゲルマナイド反応させてＮｉＧｅゲート電極を形成する半導体装置の製造方法が記載されている。この製造方法によれば、ＮｉＧｅゲート電極の仕事関数は、５．２ｅＶまで変化する。以下、この技術を第３の従来例と呼ぶ。
なお、文献４（特開平１−１３８７３０号）には、ｎチャネルのＭＯＳトランジスタのゲート材料として、電子親和力の大きな物質、即ち、Ｂ、Ａｌ、Ｇａ等をドーピングしたｐ型多結晶シリコン又は、ＮｉＳｉ、ＮｉＳｉ2等のシリサイドを用いる半導体装置が記載されている。以下、この技術を第４の従来例と呼ぶ。
また、文献５（特開２００３−１００７７０号）には、ゲート電極及びソース・ドレイン領域の表層にアンチモン（Ｓｂ）やＧａ等をイオン注入した後、シリコンと反応させて多結晶シリコン膜とニッケルシリサイドからなるゲート電極を形成する半導体装置の製造方法が記載されている。以下、この技術を第５の従来例と呼ぶ。
しかし、上記した第１及び第２の従来例では、ｐ+型多結晶シリコンと比べて仕事関数制御が不十分であると思われる。また、仮に、上記した第１及び第２の従来例のように、ＮｉＳｉに不純物をドーピングしてｐ型ＭＩＳＦＥＴを形成した場合でも、ＮｉＳｉゲート電極の仕事関数の違いから、既存の設計値より基板不純物濃度をさらに薄め、しきい値電圧を低める努力が必要となる。具体的な数値としては、ｐ型ＭＩＳＦＥＴに関しては、基板不純物濃度を薄めることにより、しきい値電圧を０．３Ｖ以上、下げなければならない。そのため、基板不純物濃度の極端な低濃度化が必要になり、短チャネル特性について大幅な劣化を招くであろうと予測することができる。
一方、上記した第３の従来例は、ＣＭＯＳプロセスには適用しにくいという問題がある。
また、上記した第４の従来例では、専ら隣接するｎチャネルのＭＯＳトランジスタを分離するトレンチ部内面に設けられた補償物質層により、トレンチアイソレーションにおけるリーク電流減少や短チャネル効果の発生を防止している。従って、上記した第４の従来例では、上記した第１〜第３の従来例が有するそれぞれの問題を解決できるものではない。
また、上記した第５の従来例では、ゲート電極の表面及びソース・ドレイン領域の表面にＮｉ膜及びＴｉＮ膜を順次形成した後、これらを反応させてＮｉＳｉ膜を形成している。従って、Ｎｉ膜及びＴｉＮ膜を順次形成する工程と、ゲート電極をサリサイド構造とした後に残存するＮｉ膜及びＴｉＮ膜を除去する工程とが必要であり、工程数が増加するという課題があった。さらに、上記した第４及び第５の従来例には、ＮｉＳｉの仕事関数を大幅に変動させる技術については、何ら開示も示唆もされていない。
本発明はこのような課題を解決するためになされたものであり、その目的は、シリサイドゲート電極を備えたＭＩＳＦＥＴ等の半導体装置について、シリサイドゲート電極の仕事関数を従来よりも大幅に変動できるようにすることにある。
このような目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の表面に成膜されたゲート絶縁膜上にシリコン膜を成膜する工程と、前記シリコン膜にガリウムをドーピングしてガリウムドープシリコン膜を形成する工程と、前記ガリウムドープシリコン膜の熱処理を行う工程と、熱処理された前記ガリウムドープシリコン膜上にニッケル膜を成膜する工程と、窒素雰囲気中及び高真空中のいずれかでシンターを行うことにより、前記ニッケル膜が成膜された前記ガリウムドープシリコン膜をニッケルシリサイド反応させてゲート電極を形成する工程とを備えることを特徴とする。
また、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜からなるゲート電極とを備え、上述した半導体装置の製造方法により製造されたことを特徴とする。
また、本発明の半導体装置は、半導体基板と、前記半導体基板上の一部に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜からなるゲート電極と、前記半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域の表面に形成されたソース・ドレインシリサイド膜とを備え、ゲート電極は、ソース・ドレインシリサイド膜よりも膜厚が薄いことを特徴とする。
本発明によれば、シリサイドゲート電極を備えたＭＩＳＦＥＴ等の半導体装置について、シリサイドゲート電極の仕事関数を従来よりも大幅に変動できるようになる。その結果、低消費電力で高駆動能力を有する半導体装置を低コストで製造することが可能となる。
図１Ａ〜図１Ｆは、本発明の実施例１に係る半導体装置の製造方法を示す工程図である。 図２は、Ｇａのドーズ量に対する仕事関数のシフトについての実験結果の一例を示す図である。 図３Ａ〜図３Ｄは、本発明の実施例２に係る半導体装置の製造方法を示す工程図である。 図４Ａ〜図４Ｅは、本発明の実施例３に係る半導体装置の製造方法を示す工程図である。
実施例１．
図１Ａ〜図１Ｆは、本発明の実施例１に係る半導体装置の製造方法を示す工程図である。本発明の実施例１では、図１Ｆに示すＧａドープＮｉＳｉゲート電極１１を有するｐ型ＭＩＳＦＥＴの製造方法について説明する。以下、順を追ってその製造工程を説明する。
まず、ｎ型の不純物がドーピングされたシリコン（Ｓｉ）基板１を準備する。このＳｉ基板１の表面から深さ方向に所定深さ、例えば、３００ｎｍの領域におけるｎ型不純物濃度は、例えば、５×１０16ｃｍ-3 〜５×１０18ｃｍ-3である。Ｓｉ基板１上に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などにより図示せぬ素子分離領域を形成した後、熱酸化法又はラジカル酸窒化法によりゲート絶縁膜２を成膜する。このゲート絶縁膜２は、シリコン酸化膜又はシリコン酸窒化膜のどちらであっても良い。また、ゲート絶縁膜２の膜厚は、例えば、０．５ｎｍ〜５ｎｍ程度である。
次に、後にＮｉＳｉゲート電極となるべき多結晶シリコン膜３を化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いてゲート絶縁膜２上に成膜する。その後、この多結晶シリコン膜３上にイオン注入の保護マスクとなるマスクシリコン酸化膜（第１のマスク）４をＣＶＤ法を用いて成膜する。ここで、多結晶シリコン膜３の膜厚は、例えば、７５ｎｍであり、マスクシリコン酸化膜４の膜厚は、例えば、５０ｎｍである。また、マスクシリコン酸化膜４は、材料としてシリコン酸化膜の換わりに同等の膜厚を有するシリコン窒化膜を用いても良い。以上説明した製造工程により、図１Ａに示す中間製造物が製造される。
次に、リゾグラフィー技術を用いてゲート電極をパターニングし、ドライエッチング法を用いてマスクシリコン酸化膜４、多結晶シリコン膜３及びゲート絶縁膜２に対して垂直性の高いエッチングを行って、Ｓｉ基板１の表面を部分的に露出させる。次に、Ｓｉ基板１の露出部分にエクステンション領域５を形成するために、Ｂやフッ化ボロン（ＢＦ2）などのｐ型不純物をイオン注入する。エクステンション領域５の深さは、例えば、２０ｎｍであり、また不純物濃度は、例えば、１×１０19ｃｍ-3〜１×１０21ｃｍ-3である。以上説明した製造工程により、図１Ｂに示す中間製造物が製造される。
次に、サイドウォール６を形成する。サイドウォール６の構造としては、例えば、シリコン酸化膜の単層構造又はシリコン窒化膜の単層構造が考えられる。まず、シリコン酸化膜の単層構造によりサイドウォール６を形成した場合、Ｇａドープ多結晶シリコン膜１０をニッケルシリサイド化する前に、Ｇａドープ多結晶シリコン膜１０上に成膜されたマスクシリコン窒化膜をエッチングで取り除く必要がある。このとき、エッチング溶液として、サイドウォール６のシリコン酸化膜に対するエッチング選択性が高いリン酸溶液を用いれば、マスクシリコン窒化膜を完全に取り除くことができる一方、サイドウォール６を残すことができる。しかし、コバルトシリサイド（ＣｏＳｉ2）からなるソース・ドレインシリサイド膜７を形成する前の処理において、フッ化水素酸（ＨＦ）溶液処理によりシリコン酸化膜がエッチングされるため、ソース・ドレインシリサイド膜７が接合深さの浅いエクステンション領域５の上に形成される。これにより、ソース又はドレインと基板電極が導通してしまい、接合リーク電流の増加が懸念される。一方、シリコン窒化膜の単層構造によりサイドウォール６を形成した場合、サイドウォール６とエクステンション領域５との接触面で界面荒れが発生する可能性があり、このことがエクステンション領域５の抵抗増加を招くおそれがある。
しかし、以上説明した２つの問題は、シリコン酸化膜とシリコン窒化膜の積層構造によりサイドウォール６を形成することで解決することができる。以下、サイドウォール６の形成手順について説明する。まず、シリコン酸化膜をＣＶＤ法を用いて均等に、かつ、等方的（コンフォーマル）に成膜する。成膜されたシリコン酸化膜の膜厚は、例えば、１０ｎｍである。次に、シリコン窒化膜をＣＶＤ法を用いてコンフォーマルに成膜する。成膜したシリコン窒化膜の膜厚は、例えば、７０ｎｍである。その後、ドライエッチング法を用いて、成膜したシリコン酸化膜及びシリコン窒化膜の厚さの分だけを垂直性の高いエッチングで取り除く。上記の例では、サイドウォール６の側壁膜厚は、８０ｎｍになる。
次に、Ｓｉ基板１の露出部分にソース・ドレイン拡散領域８を形成するために、例えば、ＢやＢＦ2など、周期表の第III族の元素からなるｐ型不純物のイオン注入を行う。ソース・ドレイン拡散領域８に注入されたｐ型不純物の不純物濃度は、例えば、１×１０19ｃｍ-3〜１×１０22ｃｍ-3である。ソース・ドレイン拡散領域８の接合深さは、例えば、１００ｎｍである。なお、多結晶シリコン膜３は、マスクシリコン酸化膜４に覆われている。従って、エクステンション領域５を形成する際と、このソース・ドレイン拡散領域８を形成する際とにそれぞれ行われたイオン注入では、多結晶シリコン膜３には不純物はほとんど注入されていない。このため、多結晶シリコン膜３へのｐ型不純物の注入量は、後述する工程で多結晶シリコン膜３に注入されるガリウム（Ｇａ）の注入量に比べて、２桁以上低い値にすることができる。
次に、注入した不純物を電気的に活性化させるために、急速加熱（ＲＴＡ：Rapid Thermal Annealing）処理法を用いて、所定の加熱温度（例えば、９００℃〜１１００℃）及び所定の加熱時間（例えば、２０秒以下）という条件の下において、上記したイオン注入が終了した中間製造物についてアニールを行う。次に、ソース・ドレイン拡散領域８の表面に、ＮｉＳｉ、ＣｏＳｉ2、ＴｉＳｉ2のいずれかからなるソース・ドレインシリサイド膜７を形成する。
以下、ソース・ドレインシリサイド膜７の形成手順について、ＣｏＳｉ2を例にとって、説明する。まず、アニールが終了した中間製造物の表面を、硫酸（Ｈ2ＳＯ4）と過酸化水素水（Ｈ2Ｏ2）とを３：１の割合で混合した混合液（ＳＰＭ：sulfuric acid／hydrogen peroxide／mix）（以下、「ＳＰＭ溶液」と称する。）で洗浄した後、アンモニア（ＮＨ４ＯＨ）と過酸化水素水（Ｈ2Ｏ2）と純水（Ｈ2Ｏ）とを１：１：５の割合で混合したＳＣ−１溶液で洗浄することにより、清浄する。
次に、上記清浄後の中間製造物をＨＦ溶液に浸漬させ、ソース・ドレイン拡散領域８の表面に形成された自然酸化膜を完全に除去した後、超純水で洗浄し、乾燥させる。次に、上記自然酸化膜が除去された状態の中間製造物の表面に、スパッタ法又は蒸着法を用いて、Ｃｏ膜を、例えば、１ｎｍ〜２０ｎｍ程度だけ成膜する。その後、窒素雰囲気中又は例えば、１ｍＴｏｒｒ以下の真空中で、所定の加熱温度（例えば、６５０℃〜８００℃）及び所定の加熱時間（例えば、１０秒〜１０分）という条件の下において、シンターを行う。このシンター工程は、必要であれば、例えば、７００℃の低温シンターと、例えば、８００℃の高温シンターとの２回の工程に分けて行っても良い。このシンター工程で発生した余剰な反応生成物等は、上記ＳＰＭ溶液又は、塩酸（ＨＣｌ）と過酸化水素水（Ｈ2Ｏ2）と純水（Ｈ2Ｏ）とを１：１：６の割合で混合したＳＣ−２溶液のいずれかで除去する。このとき、上記したように、多結晶シリコン膜３は、マスクシリコン酸化膜４に覆われているため、シリサイド化せず、ソース・ドレイン拡散領域８の表面にだけ、ソース・ドレインシリサイド膜７が形成される。以上説明した製造工程により、図１Ｃに示す中間製造物が製造される。
次に、図１Ｃに示す中間製造物の表面に、プラズマＣＶＤ法を用いて、シリサイドマスク酸化膜（第２のマスク）９を、例えば、４００℃以下の低温で成膜する。シリサイドマスク酸化膜９を低温で成膜する理由は、ソース・ドレインシリサイド膜７の熱安定性を維持するためである。シリサイドマスク酸化膜９の膜厚は、１００００ｎｍ〜５００００ｎｍ程度あれば良い。シリサイドマスク酸化膜９の表面は、下地であるソース・ドレインシリサイド膜７の凹凸の影響を受けて平坦ではない。そこで、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を行い、シリサイドマスク酸化膜９の表面を平坦化するとともに、マスクシリコン酸化膜４を除去して多結晶シリコン膜３の表面が現れるまで研磨を行う。
これにより、図１Ｄに示すように、ソース・ドレイン拡散領域８の表面は、シリサイドマスク酸化膜９で覆われている一方、多結晶シリコン膜３の表面が現れた状態になる。次に、表面が現れた多結晶シリコン膜３にイオン注入法を用いてＧａをドーピングすることにより、Ｇａドープ多結晶シリコン膜１０を形成する。この場合の注入エネルギーは、Ｇａイオンが多結晶シリコン膜３を突き抜けてＳｉ基板１に到達しない程度であれば良く、例えば、５ｋｅＶである。また、Ｇａのドーズ量は、Ｇａドープ多結晶シリコン膜１０をニッケルシリサイド化したときに所期の仕事関数が得られるように、例えば、５×１０12ｃｍ-2〜５×１０16ｃｍ-2の間で条件を設定すれば良い。
次に、ＲＴＡ処理法を用いて、所定の加熱温度（例えば、７５０℃〜１１００℃）及び所定の加熱時間（例えば、２０秒以下）という条件の下において、上記したＧａイオンの注入が終了した中間製造物、特に、Ｇａドープ多結晶シリコン膜１０について熱処理を行う。この熱処理は、ニッケルシリサイドの仕事関数シフトに必要な前処理である。図２は、Ｇａのドーズ量に対する仕事関数のシフトについての実験結果の一例を示している。この実験では、上記熱処理は、加熱温度を９５０℃とし、加熱時間を１０秒とした。以上説明した製造工程により、図１Ｄに示す中間製造物が製造される。
次に、ＧａドープＮｉＳｉゲート電極１１を形成する。以下、ＧａドープＮｉＳｉゲート電極１１の形成手順について説明する。まず、図１Ｄに示す中間製造物をＨＦ溶液に浸漬させ、Ｇａドープ多結晶シリコン膜１０の表面に形成された自然酸化膜を完全に除去した後、超純水で洗浄し、乾燥させる。このとき、シリサイドマスク酸化膜９もＨＦ溶液によりエッチングされるが、シリサイドマスク酸化膜９の膜厚は、Ｇａドープ多結晶シリコン膜１０上の自然酸化膜の膜厚に比べて十分に厚いため、シリサイドマスク酸化膜９は、このＨＦ処理後も残存している。
次に、上記自然酸化膜が除去された状態の中間製造物の表面に、スパッタ法、蒸着法あるいはＣＶＤ法を用いて、Ｎｉ膜１２を、例えば、Ｇａドープ多結晶シリコン膜１０の膜厚の０．３倍〜０．６倍の厚さだけ成膜する（図１Ｅ参照）。その後、窒素雰囲気中又は例えば、１ｍＴｏｒｒ以下の真空中で、所定の加熱温度（例えば、３５０℃〜６００℃）及び所定の加熱時間（例えば、１０秒〜１０分）という条件の下において、シンターを行うことにより、ＧａドープＮｉＳｉゲート電極１１を形成する。このシンター工程で発生した余剰な反応生成物等は、上記ＳＰＭ溶液等で除去する。以上説明した製造工程により、図１Ｆに示す半導体装置、即ち、ＧａドープＮｉＳｉゲート電極１１を有するｐ型ＭＩＳＦＥＴが製造される。
本発明の実施例１では、図１Ｄ及び図１Ｆに示すように、ソース・ドレインシリサイド膜７とＧａドープＮｉＳｉゲート電極１１とを別々にシリサイド化している。これにより、ソース・ドレイン拡散領域８では接合リーク電流が増加しないようにソース・ドレインシリサイド膜７を比較的薄く製造することができる一方、ゲート電極としては、厚いＧａドープＮｉＳｉゲート電極１１を形成することができる。また、ソース・ドレイン拡散領域８にＮｉＳｉに比べ高温まで熱安定性の高いＣｏＳｉ2を用いた場合には、プラズマＣＶＤ法を用いてシリサイドマスク酸化膜９を成膜する際に加わる熱に対して、ソース・ドレインシリサイド膜７の安定性を維持することができる。
従って、本発明の実施例１によれば、製造工程の工程数は増加するが、サリサイドプロセスを用いることなく、後にゲート電極となるべき多結晶シリコン膜３だけを選択的にニッケルシリサイド化することにより、ゲート長によるＮｉＳｉ組成比依存性を改善することができ、安定なＮｉＳｉゲート電極を形成することができる。また、ゲート絶縁膜の薄膜化によるＭＩＳＦＥＴの駆動能力向上を達成することができる。
また、本発明の実施例１によれば、ゲート絶縁膜２とＧａドープＮｉＳｉゲート電極１１との少なくとも界面部分にＧａがドーピングされている。そして、この界面部分におけるＧａの濃度は、１×１０17ｃｍ-3以上であって、Ｓｉ結晶中のＧａ固溶限界濃度以下である。また、この界面部分におけるＧａは、ゲート絶縁膜２中に存在して、固定電荷又はトラップ準位となるものである。従って、本発明の実施例１によれば、ＧａドープＮｉＳｉゲート電極１１の仕事関数を、Ｇａのドープ量に応じて、通常のニッケルシリサイドの仕事関数である４．６６ｅＶからｐ+型多結晶シリコンの仕事関数である５．１７ｅＶ並みにまで大幅に変動させることができる。
実施例２．
図３Ａ〜図３Ｄは、本発明の実施例２に係る半導体装置の製造方法を示す工程図である。本発明の実施例２では、リソグラフィー技術を用いて、図３Ｄに示す、上記実施例１で説明したＧａドープＮｉＳｉゲート電極を有するｐ型ＭＩＳＦＥＴ２１と、上記文献２に開示されているアンチモン（Ｓｂ）等をドーピングしたＮｉＳｉゲート電極を有するｎ型ＭＩＳＦＥＴ２２とからなるＣＭＯＳを集積化する製造方法について、説明する。
以下では、ｎ型ＭＩＳＦＥＴ２２のＮｉＳｉゲート電極を製造する際に、Ｓｂをドーピングする例について説明するが、ヒ素（Ａｓ）又はリン（Ｐ）をドーピングしても良い。
なお、図３Ａに示す製造工程より前の製造工程については、上記実施例１で説明した、図１Ａ〜図１Ｃに示す製造工程と同様である。従って、図３Ａ〜図３Ｄにおいて、図１Ａ〜図１Ｆの各部に対応する部分には同一の符号を付け、その説明を省略する。ただし、図３Ａ〜図３Ｄには、上記実施例１で説明及び図示をともに省略した素子分離領域２３を図示している。また、ｎ型ＭＩＳＦＥＴ領域２２のＳｉ基板２４の表面から深さ方向の、例えば、３００ｎｍの領域には、ｐ型不純物が、例えば、５×１０16ｃｍ-3〜５×１０18ｃｍ-3程度の不純物濃度で存在する。
以下、順を追って上記ＣＭＯＳの製造工程を説明する。図１Ｄに示すイオン注入法を用いたＧａのイオン注入前に、図３Ａに示すように、リソグラフィー技術を用いて、ｎ型ＭＩＳＦＥＴ領域２２をレジストマスク２５で覆った後、Ｇａをドーピングする。
これにより、ｐ型ＭＩＳＦＥＴ領域２１の表面が現れた多結晶シリコン膜３にＧａがドーピングされ、Ｇａドープ多結晶シリコン膜１０が形成される。この場合の注入エネルギーは、Ｇａイオンが多結晶シリコン膜３を突き抜けてＳｉ基板２４に到達しない程度であれば良く、例えば、５ｋｅＶである。また、Ｇａのドーズ量は、Ｇａドープ多結晶シリコン膜１０をニッケルシリサイド化したときに所期の仕事関数が得られるように、例えば、５×１０12ｃｍ-2〜５×１０16ｃｍ-2の間で条件を設定すれば良い。以上説明した製造工程により、図３Ａに示す中間製造物が製造される。
次に、レジストマスク２５を剥離した後、同様にリソグラフィー技術を用いて、ｐ型ＭＩＳＦＥＴ領域２１をレジストマスク２６で覆い、Ｓｂをドーピングする。これにより、ｎ型ＭＩＳＦＥＴ領域２２の表面が現れた多結晶シリコン膜３にＳｂがドーピングされ、Ｓｂドープ多結晶シリコン膜２７が形成される。この場合の注入エネルギーは、Ｓｂイオンが多結晶シリコン膜３を突き抜けてＳｉ基板２４に到達しない程度であれば良く、例えば、１０ｋｅＶである。以上説明した製造工程により、図３Ｂに示す中間製造物が製造される。
次に、ＲＴＡ処理法を用いて、所定の加熱温度（例えば、７５０℃〜１１００℃）及び所定の加熱時間（例えば、２０秒以下）という条件の下において、上記したＧａイオン及びＳｂイオンの注入が終了した中間製造物、特に、Ｇａドープ多結晶シリコン膜１０及びＳｂドープ多結晶シリコン膜２７について熱処理を行う。この熱処理は、ニッケルシリサイドの仕事関数シフトに必要な前処理である。
次に、ＧａドープＮｉＳｉゲート電極１１及びＳｂドープＮｉＳｉゲート電極２８を同時に形成する。以下、ＧａドープＮｉＳｉゲート電極１１及びＳｂドープＮｉＳｉゲート電極２８の形成手順について説明する。まず、図３Ｂに示す中間製造物をＨＦ溶液に浸漬させ、レジストマスク２６と、Ｇａドープ多結晶シリコン膜１０及びＳｂドープ多結晶シリコン膜２７の表面にそれぞれ形成された自然酸化膜とを完全に除去した後、超純水で洗浄し、乾燥させる。このとき、シリサイドマスク酸化膜９もＨＦ溶液によりエッチングされるが、シリサイドマスク酸化膜９の膜厚は、Ｇａドープ多結晶シリコン膜１０及びＳｂドープ多結晶シリコン膜２７上の自然酸化膜の膜厚に比べて十分に厚いため、シリサイドマスク酸化膜９は、このＨＦ処理後も残存している。
次に、上記自然酸化膜が除去された状態の中間製造物の表面に、スパッタ法、蒸着法あるいはＣＶＤ法を用いて、Ｎｉ膜２９を、例えば、Ｇａドープ多結晶シリコン膜１０及びＳｂドープ多結晶シリコン膜２７の膜厚の０．３倍〜０．６倍の厚さだけ成膜する（図３Ｃ参照）。その後、窒素雰囲気中又は例えば、１ｍＴｏｒｒ以下の真空中で、所定の加熱温度（例えば、３５０℃〜６００℃）及び所定の加熱時間（例えば、１０秒〜１０分）という条件の下において、シンターを行うことにより、ＧａドープＮｉＳｉゲート電極１１及びＳｂドープＮｉＳｉゲート電極２８を形成する。このシンター工程で発生した余剰な反応生成物等は、上記ＳＰＭ溶液等で除去する。以上説明した製造工程により、図３Ｄに示す半導体装置、即ち、ＧａドープＮｉＳｉゲート電極１１を有するｐ型ＭＩＳＦＥＴと、ＳｂドープＮｉＳｉゲート電極２８を有するｎ型ＭＩＳＦＥＴとからなるＣＭＯＳが製造される。
このように、本発明の実施例２によれば、上述した実施例１に係る半導体装置の製造方法で得られる効果を損なうことなく、ＣＭＯＳを集積化することができる。また、本発明の実施例２によれば、リソグラフィー技術を用いるだけでシリサイドゲートＣＭＯＳを集積化することができるので、他のゲートラストプロセスによる金属ゲートＣＭＯＳと比較して、コストメリットと絶縁膜信頼性が高いと言える。
実施例３．
図４Ａ〜図４Ｅは、本発明の実施例３に係る半導体装置の製造方法を示す工程図である。本発明の実施例３では、図４Ｅに示すＧａドープＮｉＳｉゲート電極１１を有するｐ型ＭＩＳＦＥＴの製造方法について説明する。本発明の実施例３では、ソース・ドレイン拡散領域の表面及びゲート電極の表面を同時にシリサイド化するサリサイド（Salicide：Self-Aligned Silicide）プロセスを適用している。このサリサイドプロセスをＭＩＳＦＥＴの製造方法に適用した場合、ゲート電極上に成膜されるＮｉ膜の膜厚とソース・ドレイン拡散領域上に成膜されるＮｉ膜の膜厚とが等しくなるため、Ｎｉシンター工程を経てそれぞれ形成されるゲート電極上のＮｉＳｉ膜の膜厚と、ソース・ドレイン拡散領域上のＮｉＳｉ膜の膜厚とが等しくなる。
しかし、ゲート長が１５０ｎｍ以下になると、サリサイドプロセスをＭＩＳＦＥＴの製造方法に適用した場合、ゲート電極上のＮｉＳｉ膜の膜厚の方がソース・ドレイン拡散領域上のＮｉＳｉ膜の膜厚より厚くなる傾向にある。そこで、本発明の実施例３では、この現象を積極的に利用している。即ち、上記したように、サリサイドプロセスをＭＩＳＦＥＴの製造方法に適用することにより、ソース・ドレイン拡散領域上のＮｉＳｉ膜の膜厚がゲート電極上のＮｉＳｉ膜の膜厚より薄くなる。このため、ソース・ドレイン拡散領域では、ソース又はドレインと基板電極とが導通することに起因する接合リーク電流の増加を抑制することができるとともに、ゲート電極となるべき多結晶シリコン膜のすべてをニッケルシリサイド化することができる。
以下、順を追ってサリサイドプロセスをＭＩＳＦＥＴの製造方法に適用した製造工程を説明する。まず、ｎ型の不純物がドーピングされたＳｉ基板３１を準備する。このＳｉ基板３１の表面から深さ方向に所定深さ、例えば、３００ｎｍの領域におけるｎ型不純物濃度は、例えば、５×１０16ｃｍ-3 〜５×１０18ｃｍ-3である。Ｓｉ基板３１上に、公知のＬＯＣＯＳ法やＳＴＩ法などにより図示せぬ素子分離領域を形成した後、熱酸化法又はラジカル酸窒化法によりゲート絶縁膜３２を成膜する。このゲート絶縁膜３２は、シリコン酸化膜又はシリコン酸窒化膜のどちらであっても良い。また、ゲート絶縁膜３２の膜厚は、例えば、０．５ｎｍ〜５ｎｍ程度である。
次に、後にＮｉＳｉゲート電極となるべき多結晶シリコン膜３３をＣＶＤ法を用いてゲート絶縁膜３２上に成膜する。ここで、多結晶シリコン膜３３の膜厚は、例えば、１０ｎｍ〜１００ｎｍ（好ましくは、５０ｎｍ）である。次に、多結晶シリコン膜３３にイオン注入法を用いてＧａをドーピングすることにより、Ｇａドープ多結晶シリコン膜３４を形成する。この場合の注入エネルギーは、Ｇａイオンが多結晶シリコン膜３３を突き抜けてＳｉ基板３１に到達しない程度であれば良く、例えば、５ｋｅＶである。また、Ｇａのドーズ量は、Ｇａドープ多結晶シリコン膜３４をニッケルシリサイド化したときに所期の仕事関数が得られるように、例えば、５×１０12ｃｍ-2〜５×１０16ｃｍ-2の間で条件を設定すれば良い。以上説明した製造工程により、図３Ａに示す中間製造物が製造される。
次に、Ｇａドープ多結晶シリコン膜３４上にイオン注入の保護マスクとなるマスクシリコン酸化膜３５をＣＶＤ法を用いて成膜する。ここで、マスクシリコン酸化膜３５の膜厚は、例えば、７０ｎｍである。次に、リゾグラフィー技術を用いてゲート電極をパターニングし、ドライエッチング法を用いてマスクシリコン酸化膜３５、Ｇａドープ多結晶シリコン膜３４及びゲート絶縁膜３２に対して垂直性の高いエッチングを行って、Ｓｉ基板３１の表面を部分的に露出させる。
ここで、マスクシリコン酸化膜３５は、材料としてシリコン酸化膜のかわりに同等の膜厚を有するシリコン窒化膜を用いても良い。ただし、イオン注入の保護マスクとしてシリコン窒化膜（以下、「マスクシリコン窒化膜」と称する。）を用いた場合、図４Ｃに示すサイドウォール３７の材料は、シリコン酸化膜を用いなければならない。以下、その理由を説明する。即ち、サイドウォール３７の材料としてシリコン酸化膜を用いた場合、Ｇａドープ多結晶シリコン膜３４をニッケルシリサイド化する前に、Ｇａドープ多結晶シリコン膜３４上に成膜されたマスクシリコン窒化膜をエッチングで取り除く必要がある。
このとき、エッチング溶液として、サイドウォール３７のシリコン酸化膜に対するエッチング選択性が高いリン酸溶液を用いれば、マスクシリコン窒化膜を完全に取り除くことができる一方、サイドウォール３７を残すことができる。しかし、ＣｏＳｉ2からなるソース・ドレインシリサイド膜７を形成する前の処理において、ＨＦ溶液処理によりシリコン酸化膜がエッチングされるため、ソース・ドレインシリサイド膜４１が接合深さの浅いエクステンション領域３６の上に形成される。これにより、ソース又はドレインと基板電極が導通してしまい、接合リーク電流の増加が懸念される。そこで、この接合リーク電流の増加を招かないようにするために、サイドウォール３７を残す必要がある。
一方、マスクシリコン酸化膜３５の材料としてシリコン酸化膜を用いた場合、マスクシリコン酸化膜３５の材料としてシリコン窒化膜を用いた場合とは逆の理由により、サイドウォール３７の材料は、シリコン窒化膜を用いなければならない。そして、Ｇａドープ多結晶シリコン膜３４上に成膜されたマスクシリコン酸化膜３５をエッチングで取り除く際のエッチング溶液として、ＨＦ溶液を用いると良い。ただし、サイドウォール３７とエクステンション領域３６との接触面で界面荒れが発生する可能性があり、このことがエクステンション領域３６の抵抗増加を招くおそれがある。そのような場合には、シリコン酸化膜とシリコン窒化膜とを積層した積層サイドウォールを用いると良い。以下の説明では、マスクシリコン酸化膜３５の材料としてシリコン酸化膜を用いた場合について説明する。
次に、Ｓｉ基板３１の露出部分にエクステンション領域３６を形成するために、ＢやＢＦ2などのｐ型不純物をイオン注入する。エクステンション領域３６の深さは、例えば、２０ｎｍであり、また不純物濃度は、例えば、１×１０19ｃｍ-3〜１×１０21ｃｍ-3である。なお、エクステンション領域３６は、上記ｐ型不純物のイオン注入により結晶欠陥が発生している場合があるため、この結晶欠陥を除去するための熱処理工程を施しても良い。上記したように、Ｇａドープ多結晶シリコン膜３４に熱処理を行うことにより、Ｇａドープ多結晶シリコン膜３４をニッケルシリサイド化すると、仕事関数をＧａのドープ量に応じて、通常のニッケルシリサイドの仕事関数である４．６６ｅＶからｐ+型多結晶シリコンの仕事関数である５．１７ｅＶ並みにまで変化させることができる。従って、上記結晶欠陥を除去するための熱処理工程をＧａドープ多結晶シリコン膜３４に必要な熱処理として実施できるので、工程数の増加を抑えることができる。以上説明した製造工程により、図４Ｂに示す中間製造物が製造される。
次に、サイドウォール３７を形成する。サイドウォール３７の構造としては、上記した理由により、シリコン酸化膜とシリコン窒化膜の積層構造を採用する。以下、サイドウォール３７の形成手順について説明する。まず、シリコン酸化膜をＣＶＤ法を用いてコンフォーマルに成膜する。成膜されたシリコン酸化膜の膜厚は、例えば、１０ｎｍである。次に、シリコン窒化膜をＣＶＤ法を用いてコンフォーマルに成膜する。成膜したシリコン窒化膜の膜厚は、例えば、７０ｎｍである。その後、ドライエッチング法を用いて、成膜したシリコン酸化膜及びシリコン窒化膜の厚さの分だけを垂直性の高いエッチングで取り除く。上記の例では、サイドウォール３７の側壁膜厚は、８０ｎｍになる。
次に、Ｓｉ基板３１の露出部分にソース・ドレイン拡散領域３８を形成するために、例えば、ＢやＢＦ2など、周期表の第III族の元素からなるｐ型不純物のイオン注入を行う。ソース・ドレイン拡散領域３８に注入されたｐ型不純物の不純物濃度は、例えば、１×１０19ｃｍ-3〜１×１０22ｃｍ-3である。ソース・ドレイン拡散領域３８の接合深さは、例えば、１００ｎｍである。なお、Ｇａドープ多結晶シリコン膜３４は、マスクシリコン酸化膜３５に覆われている。従って、エクステンション領域３６を形成する際と、このソース・ドレイン拡散領域３８を形成する際とにそれぞれ行われたイオン注入では、Ｇａドープ多結晶シリコン膜３４には不純物はほとんど注入されていない。このため、Ｇａドープ多結晶シリコン膜３４へのｐ型不純物の注入量は、Ｇａの注入量に比べて、２桁以上低い値にすることができる。以上説明した製造工程により、図４Ｃに示す中間製造物が製造される。
次に、図４Ｃに示す中間製造物をＨＦ溶液に浸漬させ、マスクシリコン酸化膜３５を全て除去した後、不純物の活性化アニールを行う。上記したエクステンション領域３６へのｐ型不純物のイオン注入によりエクステンション領域３６に発生している結晶欠陥除去のための熱処理工程を行わなかった場合でも、この活性化アニール工程により、ニッケルシリサイド化前のＧａドープ多結晶シリコン膜３４の熱処理を実施することができる。
この熱処理は、上記したＲＴＡ処理法であり、所定の加熱温度（例えば、９００℃〜１１００℃）及び所定の加熱時間（例えば、２０秒以下）という条件の下において行う。
次に、上記アニールが終了した中間製造物をＨＦ溶液に浸漬させ、マスクシリコン酸化膜３５、ソース・ドレイン拡散領域３８の表面に形成された自然酸化膜及びＧａドープ多結晶シリコン膜３４の表面に形成された自然酸化膜を全て除去した後、超純水で洗浄し、乾燥させる。次に、上記自然酸化膜が除去された状態の中間製造物の表面に、スパッタ法、蒸着法あるいはＣＶＤ法を用いて、Ｎｉ膜３９を、例えば、１５ｎｍ〜２０ｎｍの厚さだけ成膜する（図４Ｄ参照）。その後、窒素雰囲気中又は例えば、１ｍＴｏｒｒ以下の真空中で、所定の加熱温度（例えば、３５０℃〜６００℃）及び所定の加熱時間（例えば、１０秒〜１０分）という条件の下において、シンターを行うことにより、ＧａドープＮｉＳｉゲート電極４０及びソース・ドレインシリサイド膜４１を形成する。このシンター工程で発生した余剰な反応生成物等は、上記ＳＰＭ溶液等で除去する。以上説明した製造工程により、図４Ｅに示す半導体装置、即ち、ＧａドープＮｉＳｉゲート電極４０を有するｐ型ＭＩＳＦＥＴが製造される。
このように、本発明の実施例３によれば、通常のＭＩＳＦＥＴ製造プロセスに対して、多結晶シリコン膜３３へのＧａのイオン注入工程、マスクシリコン酸化膜３５の成膜工程、マスクシリコン酸化膜３５の除去工程を追加するだけで、ＧａドープＮｉＳｉゲート電極４０を有するｐ型ＭＩＳＦＥＴを製造することができる。また、本発明の実施例３によれば、ゲート電極のニッケルシリサイド化の前に必要なＧａドープ多結晶シリコン膜３４の熱処理と、エクステンション領域３６にｐ型不純物のイオン注入したことによりエクステンション領域３６に発生している結晶欠陥を除去するための熱処理とを同時に行うことができるため、スループロセスの熱履歴もこれまでのＣＭＯＳプロセスと換わることはない。何故なら、一般的に、熱処理工程が増加すると、それに伴って短チャネルＭＩＳＦＥＴ素子の性能が劣化したり、オフ特性が劣化することが懸念されるが、本発明の実施例３によれば、熱処理工程が増えることがないからである。
以上、この実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述の各実施例では、いずれもｎ型Ｓｉ基板を用いる例を示したが、これに限定されず、ｐ型Ｓｉ基板を用いるとともに、各ソース・ドレイン拡散領域等の導電型を上述の各実施例とは逆にしても、上述の各実施例で述べたと略同様の作用効果を得ることができる。さらに、Ｓｉ以外の半導体基板を用いても良い。
また、上述の各実施例は、その目的及び構成等に特に矛盾や問題がない限り、互いの技術を流用することができる。

Claims (16)

  1. 半導体基板の表面に成膜されたゲート絶縁膜上にシリコン膜を成膜する工程と、
    前記シリコン膜にガリウムをドーピングしてガリウムドープシリコン膜を形成する工程と、
    前記ガリウムドープシリコン膜の熱処理を行う工程と、
    熱処理された前記ガリウムドープシリコン膜上にニッケル膜を成膜する工程と、
    窒素雰囲気中及び高真空中のいずれかでシンターを行うことにより、前記ニッケル膜が成膜された前記ガリウムドープシリコン膜をニッケルシリサイド反応させてゲート電極を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記シリコン膜を成膜する工程の後に、前記シリコン膜上に第１のマスクを成膜する工程と、
    前記第１のマスク、前記シリコン膜及び前記ゲート絶縁膜をパターニングして前記半導体基板の表面を部分的に露出させる工程と、
    前記半導体基板の露出部分にソース・ドレイン拡散領域を形成する工程と、
    前記ソース・ドレイン拡散領域の表面にシリサイド膜を形成する工程と、
    前記シリサイド膜上に第２のマスクを成膜する工程と、
    前記第１のマスクを除去して前記シリコン膜の表面を露出させる工程と
    をさらに備え、
    前記ガリウムドープシリコン膜を形成する工程は、露出させる工程の後に行なうことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記シリコン膜のｎ型半導体素子領域にアンチモン、ヒ素及びリンのいずれかをドーピングしてアンチモン等ドープシリコン膜を形成する工程をさらに備え、
    前記ガリウムドープシリコン膜を形成する工程は、前記シリコン膜のｐ型半導体素子領域にガリウムをドーピングし、
    前記熱処理を行う工程は、前記ガリウムドープシリコン膜及び前記アンチモン等ドープシリコン膜の熱処理を行い、
    前記ニッケル膜を成膜する工程は、熱処理された、前記ガリウムドープシリコン膜及び前記アンチモン等ドープシリコン膜上に前記ニッケル膜を成膜し、
    前記ゲート電極を形成する工程は、前記ニッケル膜が成膜された、前記ガリウムドープシリコン膜及び前記アンチモン等ドープシリコン膜をニッケルシリサイド反応させることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 熱処理を行う工程の後に、前記シリコン膜及び前記ゲート絶縁膜をパターニングして前記半導体基板の表面を部分的に露出させる工程と、
    前記半導体基板の露出部分にソース・ドレイン拡散領域を形成する工程とをさらに備え、
    前記ニッケル膜を成膜する工程は、前記ガリウムドープシリコン膜及び前記ソース・ドレイン拡散領域上に前記ニッケル膜を成膜し、
    前記ゲート電極を形成する工程は、前記ニッケル膜が成膜された、前記ガリウムドープシリコン膜及び前記アンチモン等ドープシリコン膜をニッケルシリサイド反応させることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 熱処理する工程では、加熱温度が７５０℃〜１１００℃、加熱時間が２０秒以下であることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 熱処理する工程は、前記半導体基板のソース・ドレイン領域に形成されたエクステンション領域に発生している結晶欠陥を除去するための熱処理を兼ねていることを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記ガリウムドープシリコン膜を形成する工程では、前記ガリウムのドーズ量が５×１０12ｃｍ-2〜５×１０16ｃｍ-2であることを特徴とする請求項１記載の半導体装置の製造方法。
  8. 前記ニッケル膜を成膜する工程は、前記ガリウムドープシリコン膜の膜厚の０．３倍〜０．６倍の厚さだけ前記ニッケル膜を成膜することを特徴とする請求項１記載の半導体装置の製造方法。
  9. 前記ニッケル膜を成膜する工程は、前記ガリウムドープシリコン膜及び前記アンチモン等ドープシリコン膜のいずれかの膜厚の０．３倍〜０．６倍の厚さだけ前記ニッケル膜を成膜することを特徴とする請求項３記載の半導体装置の製造方法。
  10. 前記ゲート電極を形成する工程では、加熱温度が３５０℃〜６００℃であり、加熱時間が１０秒〜１０分であることを特徴とする請求項１記載の半導体装置の製造方法。
  11. 前記半導体基板は、シリコンからなることを特徴とする請求項１記載の半導体装置の製造方法。
  12. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜からなるゲート電極とを備え、
    請求項１記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
  13. 前記ゲート絶縁膜と前記ガリウムドープシリコン膜との少なくとも界面部分にガリウムがドーピングされていることを特徴とする請求項１２記載の半導体装置。
  14. 前記ゲート絶縁膜と前記ガリウムドープシリコン膜との少なくとも界面部分のガリウムの濃度は、１×１０17ｃｍ-3以上であって、シリコン結晶中のガリウム固溶限界濃度以下であることを特徴とする請求項１３記載の半導体装置。
  15. 前記ゲート絶縁膜と前記ガリウムドープシリコン膜との少なくとも界面部分にドーピングされているガリウムは、前記ゲート絶縁膜中に存在して固定電荷及びトラップ準位のいずれかとなることを特徴とする請求項１３記載の半導体装置。
  16. 半導体基板と、
    前記半導体基板上の一部に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたガリウムドープニッケルシリサイド膜からなるゲート電極と、
    前記半導体基板に形成されたソース・ドレイン領域と、
    前記ソース・ドレイン領域の表面に形成されたソース・ドレインシリサイド膜とを備え、
    ゲート電極は、ソース・ドレインシリサイド膜よりも膜厚が薄いことを特徴とする半導体装置。
JP2007508182A 2005-03-15 2006-03-15 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP5395354B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007508182A JP5395354B2 (ja) 2005-03-15 2006-03-15 半導体装置の製造方法及び半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005073234 2005-03-15
JP2005073234 2005-03-15
PCT/JP2006/305133 WO2006098369A1 (ja) 2005-03-15 2006-03-15 半導体装置の製造方法及び半導体装置
JP2007508182A JP5395354B2 (ja) 2005-03-15 2006-03-15 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JPWO2006098369A1 true JPWO2006098369A1 (ja) 2008-08-28
JP5395354B2 JP5395354B2 (ja) 2014-01-22

Family

ID=36991711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007508182A Expired - Fee Related JP5395354B2 (ja) 2005-03-15 2006-03-15 半導体装置の製造方法及び半導体装置

Country Status (2)

Country Link
JP (1) JP5395354B2 (ja)
WO (1) WO2006098369A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1916706B1 (en) * 2006-10-23 2016-08-31 Imec Method for forming a semiconductor device and semiconductor device thus obtained
JP2011029610A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP5658916B2 (ja) * 2009-06-26 2015-01-28 株式会社半導体エネルギー研究所 半導体装置
JP2019080008A (ja) * 2017-10-26 2019-05-23 信越半導体株式会社 基板の熱処理方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
US6927117B2 (en) * 2003-12-02 2005-08-09 International Business Machines Corporation Method for integration of silicide contacts and silicide gate metals
JP2005353832A (ja) * 2004-06-10 2005-12-22 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2006098369A1 (ja) 2006-09-21
JP5395354B2 (ja) 2014-01-22

Similar Documents

Publication Publication Date Title
JP3974507B2 (ja) 半導体装置の製造方法
US7528450B2 (en) Semiconductor device having NMOSFET and PMOSFET and manufacturing method therefor
US8022486B2 (en) CMOS semiconductor device
US7687869B2 (en) Semiconductor device and method of manufacturing the same
JP5157450B2 (ja) 半導体装置およびその製造方法
JP2009503902A (ja) 半導体金属合金への完全変換により得られる金属ゲートｍｏｓｆｅｔ及びその製造方法
EP1872407A2 (en) Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled cmos devices
JP2007335834A (ja) 半導体装置およびその製造方法
JPH0992728A (ja) 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
US5741725A (en) Fabrication process for semiconductor device having MOS type field effect transistor
JP2005217275A (ja) 半導体装置およびその製造方法
WO2007058042A1 (ja) 半導体装置およびその製造方法
JP2004096041A (ja) 半導体装置およびその製造方法
JP5395354B2 (ja) 半導体装置の製造方法及び半導体装置
WO2007148600A1 (ja) 半導体装置およびその製造方法
JP4163164B2 (ja) 半導体装置およびその製造方法
JPWO2007094110A1 (ja) 半導体装置およびその製造方法
US7915695B2 (en) Semiconductor device comprising gate electrode
JP5386271B2 (ja) 半導体装置および半導体装置の製造方法
JPWO2006129637A1 (ja) 半導体装置
US20090140354A1 (en) Semiconductor Device and Method for Manufacturing the Same
JP2008047586A (ja) 半導体装置およびその製造方法
JP2005294799A (ja) 半導体装置およびその製造方法
WO2009084376A1 (ja) 半導体装置及びその製造方法
JP2006024587A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120709

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121010

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121017

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20121109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131018

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees