JPWO2007094110A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極と、ソース・ドレイン領域を有する電界効果トランジスタを有する半導体装置であって、ゲート電極は、ゲート絶縁膜に接する部分に、当該電界効果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結晶化Ｎｉシリサイド領域を有する半導体装置。

Description

本発明は、フルシリサイドゲート電極を有する半導体装置およびその製造方法に関するものであり、特にＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する技術である。
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化を防ぐ技術が検討されている。
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、ｎ型ＭＯＳＦＥＴ（以下「ｎＭＯＳ」）、ｐ型ＭＯＳＦＥＴ（以下「ｐＭＯＳ」）のしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
高性能ＣＭＯＳトランジスタではＶｔｈを±０．１ｅＶ程度とする必要があるが、そのためｎＭＯＳでは仕事関数がｎ型ｐｏｌｙ−Ｓｉの仕事関数（４．０ｅＶ）以下の材料を、ｐＭＯＳではｐ型ｐｏｌｙ−Ｓｉの仕事関数（５．２ｅＶ）以上の材料をゲート電極に用いる必要がある。
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をｎＭＯＳのゲート電極、ｐＭＯＳのゲート電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。
例えば、非特許文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。
一方、ｐｏｌｙ−ＳｉをＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したフルシリサイド電極に関する技術が最近注目されている。
例えば、特許文献１（米国特許公開第２００５／００７００６２号明細書）には、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉを完全にシリサイド化して得られたシリサイド電極を用いることで、（１）形成プロセスが従来ＣＭＯＳプロセスと整合性が高くなり、（２）ＳｉＯ２上でシリサイド化前のｐｏｌｙ−Ｓｉへの不純物添加により、しきい値電圧制御が行えることが開示されている。
このことから、フルシリサイド電極は有望なメタルゲートと考えられている。特に不純物添加によるしきい値制御は、従来半導体プロセスで用いられている不純物（ｐＭＯＳ用：Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、ｎＭＯＳ用：Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を用いると、ｎＭＯＳ用には４．２〜４．４ｅＶ程度の、またｐＭＯＳ用には４．７〜４．９ｅＶ程度の実効仕事関数が得られている。このようなしきい値変化は、シリサイド化時に上記の添加不純物がいわゆる「雪かき」効果によってシリサイド電極／ＳｉＯ２ゲート絶縁膜界面に偏析することによって生じる。不純物添加によるしきい値制御は、ｐＭＯＳとｎＭＯＳの作りわけが可能であることから、ＳｉＯ２をゲート絶縁膜に用いたトランジスタのしきい値制御法として有望と考えられている。
また、特許文献２（特開２００５−１２９５５１号公報）に記載の技術では、ｎＭＯＳ用にはゲート電極のＮｉ組成が３０〜６０％でｎ型不純物を含む場合、ｐＭＯＳ用にはゲート電極のＮｉ組成が４０〜７０％でｐ型不純物を含む場合、各々４．１ｅＶ程度及び５．１ｅＶ程度の実効仕事関数が得られている。
しかしながら、上記の技術にはそれぞれ以下のような問題がある。
異なる仕事関数を持った異種の金属あるいは合金を作り分けるデュアルメタルゲート技術は、ｐＭＯＳとｎＭＯＳのどちらかのゲート絶縁膜上に堆積されたメタル層をエッチング除去するプロセスが必要であり、そのエッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が低下する。
ＳｉＯ２ゲート絶縁膜上のゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−ＳｉをＮｉで完全にシリサイド化して得られたＮｉＳｉ電極（ニッケルモノシリサイド電極）を適用する場合、上述のようにｎＭＯＳ用に得られている実効仕事関数は４．２〜４．４ｅＶ程度であり、またｐＭＯＳ用に得られている実効仕事関数は４．７〜４．９ｅＶ程度であるが、高性能トランジスタの実現には、実効仕事関数の制御によってより低いしきい値を実現することが必要である。
特許文献２においては、ｎＭＯＳ用にはゲート電極のＮｉ組成が３０〜６０％でｎ型不純物を含む場合、ｐＭＯＳ用にはゲート電極のＮｉ組成が４０〜６０％でｐ型不純物を含む場合には、それぞれ４．１ｅＶ程度及び５．１ｅＶ程度の実効仕事関数が得られている。しかしながら、この組成領域において高性能なｎＭＯＳ及びｐＭＯＳに必要なしきい値を実現できる実効仕事関数（ｎＭＯＳ用：４．０ｅＶ、ｐＭＯＳ用：５．２ｅＶ）を持つＮｉシリサイド電極は見出されていない。
ゲート電極のＮｉ組成が４０％以上である場合、そのゲート電極とＳｉＯ２ゲート絶縁膜との密着性が非常に低いため、ゲート電極／絶縁膜界面でのはがれが起きやすく、その結果、素子性能が低下しやすい。また、ゲート電極のＮｉ組成が４０％以上の場合、電極起因の圧縮応力がゲート絶縁膜に加わり、ゲート絶縁膜の信頼性が低下することが知られている（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト［Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ］２００５，ｐ．７０９）。以上の点からＮｉシリサイド電極のＮｉ組成は４０％よりも小さいことが好ましいが、この組成領域において高性能なｐＭＯＳに必要なしきい値を実現できるＮｉシリサイド電極は見出されていない。
ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため、一回のシリサイド化でｎＭＯＳ及びｐＭＯＳのシリサイド電極を形成できることが好ましい。そのためにはｎＭＯＳ及びｐＭＯＳのＮｉフルシリサイド電極の組成は同一であることが必要であるが、ｎＭＯＳとｐＭＯＳのゲート電極を構成するシリサイドが同一の組成でありながら、高性能なＣＭＯＳデバイスに必要なしきい値を実現できる実効仕事関数（ｎＭＯＳ用：４．０ｅＶ、ｐＭＯＳ用：５．２ｅＶ）を持つＮｉシリサイド電極は見出されていない。
素子の微細化に伴い、トランジスタのしきい値のバラツキを抑制することも求められている。
本発明の目的は、素子の特性や信頼性を向上させた半導体装置およびその製造方法を提供することにある。
本発明によれば、以下の半導体装置およびその製造方法が提供される。
（１）シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極と、ソース・ドレイン領域を有する電界効果トランジスタを有する半導体装置であって、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、当該電界効果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結晶化Ｎｉシリサイド領域を有する半導体装置。
（２）前記結晶化Ｎｉシリサイド領域を構成するシリサイドは、ＮｉｘＳｉ１−ｘ（０．２≦ｘ＜０．４）で表される組成をもつ上記１項に記載の半導体装置。
（３）前記結晶化Ｎｉシリサイド領域を構成するシリサイドがＮｉＳｉ２相からなる上記１項又は２項に記載の半導体装置。
（４）前記シリコン基板は、少なくともゲート絶縁膜と接する部分に、Ｐチャネルトランジスタの場合はフッ素原子を含有する領域を有し、Ｎチャネルトランジスタの場合は窒素原子を含有する領域を有する上記１項から３項のいずれかに記載の半導体装置。
（５）シリコン基板と、
前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＰチャネル電界効果トランジスタと、
前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＮチャネル電界効果トランジスタとを備えた半導体装置であって、
第１ゲート電極は、少なくとも第１ゲート絶縁膜に接する部分に、ｐ型不純物を含む結晶化Ｎｉシリサイド領域を有し、
第２ゲート電極は、少なくとも第２ゲート絶縁膜に接する部分に、ｎ型不純物を含む結晶化Ｎｉシリサイド領域を有する半導体装置。
（６）第１及び第２のゲート電極の結晶化Ｎｉシリサイド領域を構成するシリサイドは、ＮｉｘＳｉ１−ｘ（０．２≦ｘ＜０．４）で表される組成をもつ上記５項に記載の半導体装置。
（７）第１及び第２のゲート電極の結晶化Ｎｉシリサイド領域を構成するシリサイドがＮｉＳｉ２相からなる上記５項に記載の半導体装置。
（８）第１及び第２ゲート電極は、それぞれ第１及び第２ゲート絶縁膜に接する部分に、その上方より高濃度の不純物元素を含む領域を有する上記５項から７項のいずれかに記載の半導体装置。
（９）第１及び第２ゲート電極は、それぞれ第１及び第２ゲート絶縁膜に接する部分に、不純物濃度が１×１０２０ｃｍ−３以上である領域を有する上記５項から８項のいずれかに記載の半導体装置。
（１０）第１及び第２ゲート絶縁膜がシリコン酸化膜またはシリコン酸窒化膜である上記５項から９項のいずれかに記載の半導体装置。
（１１）第１及び第２ゲート絶縁膜は、それぞれ第１及び第２ゲート電極と接するシリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜を有する上記５項から９項のいずれかに記載の半導体装置。
（１２）前記シリコン基板は、少なくとも第１ゲート絶縁膜と接する部分にフッ素原子を含有する領域を有する上記５項から１１項に記載の半導体装置。
（１３）前記シリコン基板は、少なくとも第２ゲート絶縁膜と接する部分に窒素原子を含有する領域を有する上記５項から１２項に記載の半導体装置。
（１４）上記５項に記載の半導体装置の製造方法であって、
ｎ型活性領域とｐ型活性領域を有するシリコン基板を用意する工程と、
前記シリコン基板上に、第１及び第２ゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上にゲート用シリコン膜を形成する工程と、
Ｐチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜にｐ型不純物を添加する工程と、
Ｎチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜にｎ型不純物を添加する工程と、
前記ゲート用シリコン膜を加工してゲートパターンを形成する工程と、
Ｐチャネル電界効果トランジスタを形成する領域に第１ソース・ドレイン領域を形成する工程と、
Ｎチャネル電界効果トランジスタを形成する領域に第２ソース・ドレイン領域を形成する工程、
前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
前記ゲートパターンが露出するように層間絶縁膜の上層部分を除去する工程と、
露出したゲートパターン上にニッケル膜を形成する工程と、
熱処理を行って前記ゲートパターンをシリサイド化して第１及び第２ゲート電極を形成する工程と、
シリサイド化しなかった前記ニッケル膜の余剰ニッケルを選択的に除去する工程を有する半導体装置の製造方法。
（１５）ｐ型不純物およびｎ型不純物をイオン注入法により添加する上記１４項に記載の半導体装置の製造方法。
（１６）第１及び第２ゲート絶縁膜用の絶縁膜の形成前に、Ｐチャネル電界効果トランジスタを形成する領域において、シリコン基板にフッ素を添加する工程を有する上記１４項又は１５項に記載の半導体装置。
（１７）第１及び第２ゲート絶縁膜用の絶縁膜の形成前に、Ｎチャネル電界効果トランジスタを形成する領域において、シリコン基板に窒素を添加する工程を有する上記１４項から１６項のいずれかに記載の半導体装置。
本発明によれば、高性能で信頼性の高いトランジスタ及びその簡便な製造方法を提供できる。
本発明の半導体装置の一実施形態を示す模式的断面図である。 結晶化Ｎｉシリサイドの組成と、シリサイド化前の多結晶シリコンとＮｉの膜厚比（Ｎｉ膜厚／Ｓｉ膜厚）との関係を示す図である。 結晶化Ｎｉシリサイドの実効仕事関数とＮｉ組成と不純物添加効果との関係を示す図である。 本発明の実施形態に従って作製したシリサイド電極の仕事関数により実現できるトランジスタのしきい値の範囲の説明図である。 本発明に係る半導体装置の製造方法を説明するための工程断面図である。 本発明に係る半導体装置の製造方法を説明するための工程断面図である。 本発明に従って作製したＭＯＳＦＥＴのドレイン電流−ゲート電圧特性の測定結果を示す図である（図７（ａ）はｎＭＯＳ、図７（ｂ）はｐＭＯＳの測定結果を示す）。 従来技術（比較例）に係わるＮｉシリサイド組成と、シリサイド化前の多結晶シリコンとＮｉの膜厚比との関係を示す図である。 従来技術（比較例）に係わるＮｉシリサイドの実効仕事関数とＮｉ組成との関係を示す図である。 本発明および従来技術（比較例）に従って作製したトランジスタのしきい値のバラツキを示す図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 本発明の半導体装置の他の実施形態を示す模式的断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。 本発明の半導体装置の第３の実施形態を示す模式的断面図である。 本発明の第３の実施形態（フッ素添加）に従って製造されるトランジスタのしきい値の範囲を示す図である。 本発明の第３の実施形態（窒素添加）に従って製造されるトランジスタのしきい値の範囲を示す図である。
以下、本発明を実施形態に基づき詳細に説明する。
本発明は、下記事項を新たに見出し、これに基づいて得られたものである。
ゲート絶縁膜上に、結晶性が高い不純物元素添加Ｎｉシリサイドからなるゲート電極を形成した場合、シリサイドのＮｉ組成の減少に伴い不純物元素添加による実効仕事関数変化（不純物元素添加の場合と無添加（ｕｎｄｏｐｅ）の場合との差）が増大し、従来技術によるものと比べてしきい値制御により適した実効仕事関数を実現できる。特にＮｉ組成が４０％より小さく、不純物元素が添加された結晶化Ｎｉシリサイドをゲート電極に用いると、従来技術によるものと比べて低いしきい値のｐＭＯＳ及びｎＭＯＳを実現できる。
上記事項は以下のようなＭＯＳ容量を用いた予備実験から見出された。
まず、シリコン基板上にＳｉＯ２ゲート絶縁膜（膜厚：３ｎｍ）を形成し、その上に膜厚８０ｎｍの多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜を形成した。
次に、ｐｏｌｙ−Ｓｉ膜に対して不純物元素をイオン注入した。添加する不純物元素は、トランジスタのチャネル領域の導電型と反対の導電型（すなわちゲート絶縁膜直下のチャネルが形成されるシリコン基板活性領域の導電型と反対の導電型）のものを用いた。たとえばｎＭＯＳを実現するためには、Ｓｉに対してｎ型不純物であるＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどを、ｐＭＯＳを実現するためには、Ｓｉに対してｐ型不純物であるＢ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなどをイオン注入することができる。
その後、ｐｏｌｙ−Ｓｉ膜（膜厚：ＴＳｉ）上にＮｉ膜（膜厚：ＴＮｉ）を堆積し、次いで熱処理を行ってｐｏｌｙ−Ｓｉ膜をフルシリサイド化した。
表１に、シリサイド化前のｐｏｌｙ−Ｓｉ膜（Ｓｉ膜）とＮｉ膜の厚みの比と、シリサイド化により形成されたニッケルシリサイドの結晶相の種類との関係を示す。
表１に示すように、Ｎｉシリサイドの結晶相は、ｐｏｌｙ−Ｓｉ膜上に堆積したＮｉ膜の厚さ、すなわち、ｐｏｌｙ−Ｓｉに供給されるＮｉの量に対して段階的に決まる。例えば、実効仕事関数に影響を与えるゲート電極／絶縁膜界面付近のＮｉシリサイドの結晶相を主にＮｉＳｉ相としたい場合は、ｐｏｌｙ−Ｓｉ膜の厚さ（ＴＳｉ）とＮｉ膜の厚さ（ＴＮｉ）の比（ＴＮｉ／ＴＳｉ）を０．５５〜０．９５の範囲に設定すればよく、また主にＮｉ３Ｓｉ相にしたい場合は、ＴＮｉ／ＴＳｉを１．６以上にすればよい。ゲート電極／絶縁膜界面付近のＮｉシリサイドの結晶相をＮｉＳｉ２相を主成分とするシリサイドにする場合は、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の範囲にしてかつシリサイド化温度を６００℃以上、好ましくは６５０℃以上にすることが必要である。Ｎｉシリサイドの仕事関数を決定する組成比（Ｎｉ／（Ｎｉ＋Ｓｉ））は、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉなどの結晶相の形成によりほぼ自己整合的に決まるため、同じ結晶相を得る（すなわち同じ仕事関数を得る）ことができるＮｉ膜の厚みやシリサイド化温度などのプロセス条件のマージンが広く、製造プロセスに起因するバラツキを抑えることができる。
Figure 2007094110
 このフルシリサイド化の際に、不純物元素が「雪かき」効果によってシリサイド電極／絶縁膜界面近傍に偏析した。その際、偏析した不純物元素の濃度が、その界面近傍において、１×１０２０ｃｍ−３を下回るとほとんど実効仕事関数が変化しなかった。したがって、実効仕事関数を変化させるためには、ゲート電極／ゲート絶縁膜界面近傍のゲート電極部分にその上方より高濃度の不純物を含む不純物偏析領域を有することが好ましく、その不純物偏析領域の不純物濃度が１×１０２０ｃｍ−３以上であることが好ましい。一方、素子の信頼性の点から、この不純物偏析領域の不純物濃度は１×１０２３ｃｍ−３以下が好ましく、５×１０２２ｃｍ−３以下がより好ましい。すなわち、本発明におけるゲート電極は、ゲート絶縁膜と接する部分に上記濃度範囲で不純物元素を含むことが好ましい。また、ゲート電極における上記濃度範囲にある不純物領域（不純物偏析領域）は、ゲート電極／絶縁膜界面から厚み方向（基板平面に垂直方向）に沿って５ｎｍ以上にわたって存在することが好ましい。
上記のように作製したＭＯＳ容量のＮｉシリサイドは、その結晶相をＸＲＤで特定した。表１に示すように、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の場合は形成されるＮｉシリサイドは実質的にＮｉＳｉ２からなる。ただし、ＸＲＤにおいて、ＮｉＳｉ２はピーク強度が弱くＮｉＳｉのピークが見られる。ＸＰＳによるシリサイド電極組成の深さ方向分析によれば、電極表面側に若干Ｎｉ組成がＮｉＳｉ２のものに比べて高いところがあり、ＮｉＳｉは主にその部分に存在すると考えられる。ＴＮｉ／ＴＳｉ＝０．５５〜０．９５の場合は形成されるＮｉシリサイドは実質的にＮｉＳｉからなる。また、ＴＮｉ／ＴＳｉが１．６以上の場合は形成されるＮｉシリサイドは実質的にＮｉ３Ｓｉからなる。
図２は、上記のように作製したＭＯＳ容量の電極／絶縁膜界面付近における電極中Ｎｉ組成とシリサイド化前のＮｉ膜厚／ｐｏｌｙ−Ｓｉ膜厚（Ｓｉ膜厚）の比（ＴＮｉ／ＴＳｉ）との関係を示す。電極中Ｎｉ組成はＸＰＳ測定から求めた。電極組成のエラーバーはＸＰＳによる多点測定におけるバラツキを示す。
この図より、界面付近における電極中Ｎｉ組成はＴＮｉ／ＴＳｉ比に応じて段階的に決まることがわかる。例えば、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４、０．５５〜０．９５、及び１．６以上の場合、界面付近における電極中Ｎｉ組成はそれぞれ３３．３±７％、５０±５％、及び７５±５％であった。これらの組成はそれぞれ実質的にＮｉＳｉ２のＮｉ組成（３３．３％）、ＮｉＳｉのＮｉ組成（５０％）、及びＮｉ３ＳｉのＮｉ組成（７５％）に一致した。これは、界面付近における電極中Ｎｉ組成が、表１に見られるように結晶相によって自己整合的に決定されているためと考えられる。
図３に、上記のようにして作製したＭＯＳ容量について、不純物元素を添加していない場合（ｕｎｄｏｐｅ）、Ａｓを添加した場合及びＢを添加した場合（Ａｓ及びＢのｐｏｌｙ−Ｓｉ中への添加量はいずれも５×１０２０ｃｍ−３）の結晶化Ｎｉシリサイドの実効仕事関数と界面付近のシリサイド電極組成との関係を示す。電極組成のエラーバーはＸＰＳによる多点測定におけるバラツキを示す。また、図中にはその組成における主結晶相を示した。
この図からわかるように、不純物無添加の場合は、結晶化Ｎｉシリサイドの実効仕事関数は組成にほとんど依存しない。よって、たとえＮｉ組成が±５％程度ばらついてもしきい値のバラツキは抑制される。
一方、不純物を添加した場合を見ると、Ｎｉ組成の減少（Ｓｉ組成の増加）に伴い、不純物添加による実効仕事関数変化（不純物添加の場合と無添加の場合との差）が増大している。特に主結晶相がＮｉＳｉ２であるＮｉ組成２６原子％から４０原子％の領域における実効仕事関数は、Ａｓ添加の場合で４．０ｅＶ、Ｂ添加の場合で５．２ｅＶとなり、高性能ＣＭＯＳＦＥＴデバイスに必要な実効仕事関数（ｎＭＯＳ用：４．０ｅＶ以下、ｐＭＯＳ用：５．２ｅＶ以上）が実現できる。
不純物添加による実効仕事関数変化が、Ｎｉシリサイド中のＮｉ組成の減少（Ｓｉ組成の増加）に伴い増加する傾向は、仕事関数を変調する効果を持つすべての不純物に対して確認した。特に結晶化ＮｉＳｉ２における実効仕事関数は、ｎ型不純物（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなど）の場合で４．０ｅＶ以下、ｐ型不純物（Ｂ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなど）の場合で５．２ｅＶ以上となり、高性能ＣＭＯＳデバイスに必要な実効仕事関数（ｎＭＯＳ用：４．０ｅＶ以下、ｐＭＯＳ用：５．２ｅＶ以上）が実現できることを確認した。
このような不純物添加による実効仕事関数変化の電極中Ｎｉ組成依存性は、特開２００５−１２９５５１号公報（特許文献２）で開示されている傾向とは全く異なる。特にｐ型の不純物を添加した場合、実効仕事関数の電極中Ｎｉ組成依存性が本実施形態と特許文献２との場合で逆になっている。
これは以下のような理由による。特許文献２の場合、不純物添加による実効仕事関数変化（不純物添加の場合と無添加の場合との差）が不純物種および量のみに依存し、Ｎｉシリサイド電極の組成にほとんど依存しない。また、不純物無添加のＮｉシリサイド電極の実効仕事関数はＮｉ組成の増加（３０原子％から１００原子％）に伴い増加する（４．４３ｅＶから５．１ｅＶ）。これに対して、本実施形態の場合、図３に示すように不純物無添加の結晶化Ｎｉシリサイドの実効仕事関数はＮｉ組成にほとんど依存せず、不純物添加による実効仕事関数変化はＮｉ組成の減少（Ｓｉ組成の増加）に伴い増大する。このように、本発明と特許文献２の技術とは、不純物添加による実効仕事関数変化の電極組成依存性が大きく相違している。この相違は、後に比較例で述べるように形成方法の違いによる結晶性の違いに起因すると考えられる。
図３に示すように、不純物が添加されたＮｉシリサイドの実効仕事関数は、Ｎｉ組成に影響を受けるため、Ｎｉ組成が自己整合的に決定されるシリサイドを形成することが好ましい。すなわち、熱力学的に安定である結晶相を主結晶相とするシリサイドを形成することが好ましく、特にＮｉＳｉ２結晶相が主結晶相であるシリサイドを形成することが好ましい。前述したように、ＮｉＳｉ２結晶相の形成により、Ｎｉ組成が自己整合的に決まるため、プロセス条件のマージンが広く、製造プロセスに起因するＮｉ組成のバラツキを抑えることができる。すなわち、不純物が添加された結晶化ＮｉＳｉ２をゲート電極に適用した本発明によれば、電極組成がフルシリサイド化時に自己整合的に決定されるため、しきい値のバラツキが抑えられたトランジスタを形成することができる。また、Ｎｉ組成が４０原子％未満のシリサイドを形成できるため、シリサイド電極とゲート絶縁膜との密着性が良好になり、またゲート絶縁膜へのゲート電極起因の圧縮応力を抑制でき、信頼性の高いトランジスタを形成することができる。
酸化膜厚が１．８ｎｍの場合、実効仕事関数から予想できるＭＯＳＦＥＴのしきい値（Ｖｔｈ）の範囲は、チャネル不純物濃度に対して図４に示すようになる。不純物元素を添加して実効仕事関数がｎＭＯＳ用に４．０ｅＶ以下、もしくはｐＭＯＳ用に５．２ｅＶ以上に変調されている結晶化Ｎｉシリサイド電極を用いる本発明によれば、通常のＣＭＯＳデバイスのチャネル濃度（１０１７〜１０１８ｃｍ−３）において従来の不純物元素添加ＮｉＳｉ電極を用いることでは得られなかった０．１Ｖ程度の低いしきい値を持つ高性能用デバイスを実現することができる。
本発明において、ゲート電極を構成する結晶化Ｎｉシリサイドは、そのＮｉ組成が４０原子％未満であることが好ましい。Ｎｉ組成が４０原子％未満であると、シリコン酸化膜（ＳｉＯ２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）等のゲート絶縁膜に対する密着性が良く、また電極起因の応力もほとんど発生しないため、ＭＯＳＦＥＴの高信頼性化を実現できる。
本発明において、ゲート電極を構成する結晶化ＮｉシリサイドのＮｉ組成は、ゲート空乏化抑制およびゲート抵抗低減の観点からは５原子％以上が好ましく、１０原子％以上であることがより好ましく、さらにしきい値制御の点から２０原子％以上が好ましく、２５原子％以上がより好ましく、３０原子％以上であることが特に好ましい。前述の信頼性向上に加えて、しきい値制御を考慮すると、このＮｉ組成は３８％原子以下が好ましく、３５％以下がより好ましい。なお、Ｎｉ組成は、原子数基準で、ＮｉとＳｉとの合計量に対するＮｉ量の比（Ｎｉ／（Ｎｉ＋Ｓｉ））を百分率で示す。すなわち、ゲート空乏化防止、ゲート抵抗低減、信頼性向上の観点からＮｉｘＳｉ１−ｘ（０．１≦ｘ＜０．４）で表されるＮｉシリサイドが好ましく、これらの観点に加えてしきい値制御を考慮するとＮｉｘＳｉ１−ｘ（０．２≦ｘ＜０．４）がより好ましい。さらに、式中のｘは、上述の観点から上記のＮｉ組成の好ましい範囲にあることが好ましい。
本発明におけるゲート電極は、所望の実効仕事関数を得る点から、上記のＮｉ組成を持つ結晶化シリサイドの領域が、ゲート電極／絶縁膜界面から厚み方向（基板平面に垂直方向）に沿って５ｎｍ以上にわたって存在することが好ましく、１０ｎｍ以上がより好ましい。
本発明は、上述した不純物を添加した結晶化Ｎｉシリサイド電極をゲート電極に適用しているため、ＣＭＯＳデバイスを作製する場合、後述するように、一回のシリサイド化工程でｎＭＯＳ用及びｐＭＯＳ用のＮｉシリサイド電極を形成することができる。よって、工程数を削減でき、プロセスが簡便化されるためコスト低減を図ることができる。
本発明におけるゲート絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）またはシリコン酸窒化膜（ＳｉＯＮ膜）を用いることができる。また、ゲート絶縁膜としてＨｆＳｉＯＮ膜等の高誘電率絶縁膜を用いてもよい。この場合、不純物添加によるしきい値変化幅はＳｉＯ２及びＳｉＯＮゲート絶縁膜を用いた場合に比べて小さくなるが、ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜を介在させることにより実効仕事関数変化を大きくでき、その結果、ＭＯＳＦＥＴにおいて低いしきい値を実現することができる。高誘電率絶縁膜とシリコン基板の間にはシリコン酸化膜やシリコン酸窒化膜を設けてもよい。
図１に、不純物元素が添加されたＮｉシリサイドをゲート電極に用いたＣＭＯＳＦＥＴ構造の模式的断面図を示す。図中の符号１はシリコン基板、２は素子分離領域、３はゲート絶縁膜、６はエクステンション拡散領域、７はゲート側壁、８ソース・ドレイン拡散領域、１１は層間絶縁膜、１３はｎ型フルシリサイド電極、１４はｐ型フルシリサイド電極、１９及び２０は不純物偏析領域を示す。このようなＣＭＯＳ構造によれば、ゲート電極の空乏化回避による効果に加えて、これまで困難とされていた高性能トランジスタを高い信頼性を付与しながら、高い再現性で実現できる。
上記の構成に加えて、ｐＭＯＳ領域のシリコン基板において、少なくともゲート絶縁膜と接する部分にフッ素原子を有するとゲート電極の実効仕事関数を０．１ｅＶ程度大きくでき、その結果ｐＭＯＳにおいてしきい値を０．１Ｖ程度低くすることができる。また、ｎＭＯＳ領域のシリコン基板において、少なくともゲート絶縁膜と接する部分に窒素原子を有するとゲート電極の実効仕事関数を０．１ｅＶ程度小さくでき、その結果ｎＭＯＳにおいてしきい値を０．１Ｖ程度低くすることができる。
本発明においては、ｐＭＯＳのゲート電極の仕事関数とｎＭＯＳのゲート電極の仕事関数は、前述の通り、ゲート電極を構成するシリサイドの組成と、シリサイドに含有される不純物により制御することができる。すなわち、ｐＭＯＳ領域とｎＭＯＳ領域にゲート材料として同一組成の結晶化シリサイドを形成し、ｐＭＯＳ領域のシリサイドとｎＭＯＳ領域のシリサイドが異なる不純物を含有していればよい。したがって、本発明の製造方法においては、ゲート絶縁膜上にゲート材料を形成した後に、これを除去する工程を実施することなく、ｐＭＯＳとｎＭＯＳ間で異なる仕事関数を持ったゲート電極を形成することができる。そのため、ゲート絶縁膜表面がウェットエッチング液や有機溶剤に晒されることがなく、ゲート絶縁膜の品質が損なわれることはない。その結果、信頼性に優れたＣＭＯＳデバイスを作製することができる。また、ゲート材料への不純物の添加は、イオン注入等のこれまでに確立された技術により精度よく行うことができるため、しきい値のバラツキを抑えることができる。
以下、本発明をより具体的に図面を参照して説明する。
第１の実施形態
図５（ａ）〜（ｈ）、図６（ｉ）〜（ｊ）は、本発明の第１の実施形態に関わるＭＯＳＦＥＴの製造工程を示す断面図である。
まず、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にＳｉＯＮからなるゲート絶縁膜３を形成した。
次に、図５（ａ）に示すようにゲート絶縁膜３上に厚さ８０ｎｍのｐｏｌｙ−Ｓｉ膜４を形成し、このＰｏｌｙ−Ｓｉ膜に対し、レジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、ｎＭＯＳ領域及びｐＭＯＳ領域にそれぞれ異なる不純物元素をイオン注入した。ｎＭＯＳ領域にはＡｓを、またｐＭＯＳ領域にはＢを注入した。各々の注入エネルギー及びドーズ量は、Ａｓ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２であった。
その後、図５（ｂ）に示すように厚さ１５０ｎｍのシリコン酸化膜５を積層した。
次に、図５（ｃ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、ｐｏｌｙ−Ｓｉ膜４とシリコン酸化膜５の積層膜を加工してゲート電極パターンを形成した。続いて、ゲート電極パターンをマスクとして、イオン注入を行い、エクステンション拡散領域６を自己整合的に形成した。この工程をｎＭＯＳ領域とｐＭＯＳ領域についてそれぞれ実施した。
次に、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによって、図５（ｄ）に示すようにゲート側壁７を形成した。
次に、ｎＭＯＳ領域とｐＭＯＳ領域の一方をマスクして他方の領域について、再度イオン注入を行い、ソース・ドレイン拡散領域８を形成した。この工程をｎＭＯＳ領域とｐＭＯＳ領域についてそれぞれ実施した。ソース・ドレイン拡散領域は、後に熱処理を行って活性化される。
次に、図５（ｅ）に示すように、厚さ２０ｎｍの金属膜９をスパッタにより全面に堆積し、続いて、サリサイド技術により、ゲート電極パターン、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図５（ｆ）））。このシリサイド層１０として、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）層を形成した。このようなＮｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
次に、図５（ｇ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜１１を形成した。
この層間絶縁膜１１をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によって平坦化し、続いて、図５（ｈ）に示すように層間絶縁膜のエッチバックを行うことでゲート電極パターンのｐｏｌｙ−Ｓｉ膜４を露出させた。
次に、図６（ｉ）に示すように、ゲート電極パターン部のｐｏｌｙ−Ｓｉ膜４をシリサイド化するためのＮｉ膜１２を堆積した。この工程でのＮｉ膜厚は、ｐｏｌｙ−ＳｉとＮｉが十分に反応してシリサイドを形成した時に、ゲート絶縁膜に接している部分の組成がＮｉＳｉ２となるような膜厚を設定する。本実施形態では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。
その後、６５０℃、２分の熱処理により、ｐｏｌｙ−ＳｉとＮｉを十分に反応させて結晶化ＮｉＳｉ２からなるゲート電極１３、１４を形成した。このシリサイド化においてｎＭＯＳ領域のシリサイド電極中の添加元素（Ａｓ）は、図６（ｊ）に示すように電極／絶縁膜界面近傍に偏析し、層状の不純物偏析領域１９が形成された。また、ｐＭＯＳ領域のシリサイド電極中の添加元素（Ｂ）も図６（ｊ）に示すように電極／絶縁膜界面近傍に偏析し、層状の不純物偏析領域２０が形成された。
最後に、熱処理工程においてシリサイド化反応しなかった余剰のＮｉ膜を、硫酸過酸化水素水溶液を用いてウェットエッチング除去した。その後、通常の方法に従ってコンタクトプラグ及び上層配線（不図示）を形成した。
以上のような工程を経ることにより、図６（ｊ）に示すような、ｎＭＯＳ領域とｐＭＯＳ領域で電極／絶縁膜界面近傍に異なる不純物元素が偏析したフルシリサイド電極をもつＣＭＯＳ構造を形成した。このようにして作製したＭＯＳＦＥＴにおいてシリサイド電極の実効仕事関数はｎＭＯＳで４．０ｅＶ、ｐＭＯＳで５．２ｅＶであった。
図７（ａ）は、実効仕事関数が４．０ｅＶに変調されているゲート電極（ＮｉＳｉ２電極）を有するｎＭＯＳのドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は５×１０１７ｃｍ−３であり、図４の実効仕事関数が４．０ｅＶから予想されるＶｔｈは０．１Ｖである。図７（ａ）より、ＮｉＳｉ２電極を有するｎＭＯＳのＶｔｈは実効仕事関数から予想されたとおり０．１Ｖとなっている。さらに、このトランジスタにおいて電子移動度は、ゲート電極にｐｏｌｙ−Ｓｉを用い、ゲート絶縁膜にＳｉＯ２を用いたトランジスタと同等の値を得ることができることを確認した。
図７（ｂ）は、実効仕事関数が５．２ｅＶに変調されているゲート電極（ＮｉＳｉ２電極）を有するｐＭＯＳのドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は５×１０１７ｃｍ−３であり、図４の実効仕事関数が５．２ｅＶから予想されるＶｔｈは−０．１Ｖである。図７（ｂ）より、ＮｉＳｉ２電極を有するｐＭＯＳのＶｔｈは実効仕事関数から予想されたとおり−０．１Ｖとなっている。さらに、このトランジスタにおいて電子移動度は、ゲート電極にｐｏｌｙ−Ｓｉを用い、ゲート絶縁膜にＳｉＯ２を用いたトランジスタと同等の値を得ることができることを確認した。
なお、ｐＭＯＳ用Ｎｉフルシリサイド電極にＢ以外のｐ型ドーパント不純物（Ａｌ、Ｉｎ、Ｇａ、Ｔｌ）を添加した場合、及びｎＭＯＳ用Ｎｉフルシリサイド電極にＡｓ以外のｎ型ドーパント不純物（Ｎ、Ｐ、Ｓｂ、Ｂｉ）を添加した場合であっても同様な効果が得られた。
また、結晶化ＮｉＳｉ２電極をゲート電極に用いた場合、ＳｉＯ２やＳｉＯＮ（シリコン酸窒化膜）からなるゲート絶縁膜との密着性も良く、さらにゲート電極起因の応力もほとんど発生しないため、信頼性の高いＭＯＳＦＥＴを提供できる。
ＣＭＯＳデバイスを作製する場合、本発明によれば、一回のシリサイド化でｎＭＯＳ及びｐＭＯＳのＮｉフルシリサイド電極を形成でき、工程が簡便化されるため、製造コストを低減することができる。
以上に示したとおり、不純物元素が添加された結晶化したＮｉフルシリサイド電極（ＮｉＳｉ２電極）とＳｉＯＮゲート絶縁膜を組み合わせることで優れたトランジスタ特性を得ることができる。
比較例
特開２００５−１２９５５１号公報（特許文献２）に開示されている方法に従って、シリコン基板上に熱酸化膜を介してｐｏｌｙ−Ｓｉ膜を形成し、その上にＮｉ膜を形成して、４００℃、１分間の熱処理を行い、シリサイド化反応を生じさせ、その際、ｐｏｌｙ−Ｓｉ膜の一定の厚みに対して、厚みの異なるＮｉ膜を形成し、熱処理することにより、Ｎｉ含有量の異なるシリサイド化層を形成した。シリサイド化層における絶縁膜との界面付近の不純物濃度は１０２１ｃｍ−３以上であった。
形成したシリサイド化層のＸＲＤスペクトルを測定した結果、特にニッケル膜厚（ＴＮｉ）／ｐｏｌｙ−Ｓｉ膜厚（ＴＳｉ）＜０．５５の場合においては、結晶化に伴うピークが見られないか、もしくは非常に強度が弱く、すなわち、形成されたシリサイド化層は非晶質であるか、結晶性が非常に低かった。
図８は、上記のＭＯＳ容量のシリサイド化層（シリサイド電極）のＮｉ組成（シリサイド化層と絶縁膜との界面付近の組成）と、シリサイド化前のＮｉ／ｐｏｌｙ−Ｓｉ膜厚比（ＴＮｉ／ＴＳｉ）との関係を示す。このＮｉ組成はＸＰＳ測定から求めた。図中のＮｉ組成のエラーバーはＸＰＳによる多点測定におけるバラツキを示す。この図より、シリサイド化層のＮｉ組成はＴＮｉ／ＴＳｉ比に応じて連続的に変化していることがわかる。
図９に、Ａｓ添加およびＢ添加の場合とともに、不純物無添加の場合のシリサイド化層の実効仕事関数を示す。この図より、不純物無添加の場合、シリサイド化層の実効仕事関数はＮｉ組成の増加に伴い増大することがわかる。よって、例えばＮｉ組成が±５％程度ばらつくと０．１〜０．２Ｖ程度のしきい値のバラツキが起こる。この傾向は、本発明に従って形成した前述の結晶化Ｎｉフルシリサイド電極の場合と全く異なる。このような電極組成による実効仕事関数変化の違いは、形成方法の違いからくる結晶性の相違に起因すると考えられる。特許文献２に開示されている方法では４００℃、１分の加熱によりシリサイド化を行っているが、得られたシリサイド化層は上述のように非晶質もしくは非常に結晶性が低かった。一方、本発明におけるシリサイド化条件は、ＴＮｉ／ＴＳｉが０．５５以上の場合は４００℃で５分、ＴＮｉ／ＴＳｉ＜０．５５の場合は６５０℃で２分であったため、結晶性の良好なＮｉシリサイド電極が形成され、特にＴＮｉ／ＴＳｉ＜０．５５の場合において結晶性の高い良好なＮｉシリサイド電極が形成された。
図９には、特許文献２に記載の方法で形成された、不純物（Ａｓ、Ｂ）が添加されたシリサイド化層の実効仕事関数も示されている。この図より、不純物を添加した場合も、母体のシリサイド化層のＮｉ組成の増加に従って実効仕事関数も増加している。すなわち、Ｎｉ組成に応じた実効仕事関数変化（不純物添加の場合と無添加の場合との差）の大きな増加は見られない。この傾向は、本発明に従って形成した結晶化Ｎｉフルシリサイド電極の場合と全く異なる。すなわち、本発明における結晶化Ｎｉフルシリサイド電極においては、Ｎｉ組成の減少（Ｓｉ組成の増加）に伴い、実効仕事関数変化が増大する。このような不純物添加による実効仕事関数変化の電極組成依存性の違いは、上述の不純物無添加の場合と同様に形成方法の違いからくる結晶性の相違に起因すると考えられる。
また、特許文献２に記載の方法で形成した不純物を添加したシリサイド化層の実効仕事関数は、Ｎｉ組成が３０−６０原子％でｎ型不純物を含む場合には４．１ｅＶ程度の実効仕事関数が得られ、一方、Ｎｉ組成が４０−７０原子％でｐ型不純物を含む場合には５．１ｅＶ程度の実効仕事関数が得られているが、高性能なｎＭＯＳ及びｐＭＯＳに必要なしきい値を実現できる実効仕事関数（ｎＭＯＳ用：４．０ｅＶ、ｐＭＯＳ用：５．２ｅＶ）を持つＮｉシリサイド電極は得られなかった。また、特にＮｉ組成が４０原子％以上である場合、ＮｉとＳｉＯ２ゲート絶縁膜との密着性が非常に低いため、シリサイド化層／絶縁膜界面でのはがれが頻繁に起こった。また、Ｎｉ組成が４０原子％以上であると、シリサイド化層に起因する圧縮応力が絶縁膜に加わりゲート絶縁膜の信頼性が低下する。
また、特許文献２に記載の方法で形成した不純物添加シリサイド化層は、特許文献２にも記述があるように化学量論比組成のＮｉシリサイドではないため、形成後の熱処理によって膜中の組成分布が変化し、その結果、実効仕事関数が非常にばらつくことが観測された。図１０は、本発明に従って形成した不純物添加結晶化ＮｉＳｉ２をゲート電極に用いたトランジスタにおけるしきい値のバラツキ、及び特許文献２に記載の方法で形成した不純物添加Ｎｉシリサイド化層（Ｎｉ組成はＮｉＳｉ２と同じ３３．３％）をゲート電極に用いたトランジスタにおけるしきい値のバラツキを示す。バラツキの絶対量は、本発明に従った場合は４ｍＶ、特許文献２に従った場合は１５０ｍＶであった。
第２の実施形態
図１１（ａ）〜（ｈ）、図１２（ｉ）〜（ｋ）及び図１３（ｌ）〜（ｎ）は、本発明の第２の実施形態に関わるＭＯＳＦＥＴの製造工程を示した断面図である。
本実施形態では、ゲート電極形成のためのシリサイド化後にソース・ドレイン拡散領域にシリサイド層を形成し、またＭＯＳＦＥＴのチャネルにひずみを加え電子移動度を向上させるためシリコン窒化膜を形成する工程を含む。
ソース・ドレイン拡散領域の形成工程まで（図１１（ａ）〜（ｄ））は第１の実施形態と同様の工程（図６（ａ）〜（ｄ））であるので説明を省略し、次工程（図１１（ｅ））から説明する。なお、本実施形態においては、ｎＭＯＳ領域のｐｏｌｙ−Ｓｉ膜にはＳｂを、ｐＭＯＳ領域のｐｏｌｙ−Ｓｉ膜にはＩｎを添加した。
図１１（ｅ）に示すようにＣＶＤ法によって全面にシリコン窒化膜１５を形成した。この窒化膜は、後に層間絶縁膜１１をウェット処理で除去する際に、基板などを保護する役割を持つ。
次に、図１１（ｆ）に示すようにＣＶＤ法によってシリコン酸化膜からなる層間絶縁膜１１を形成した。
この層間絶縁膜１１をＣＭＰ技術によって平坦化し、次いで層間絶縁膜のエッチバックを行うことで図１１（ｇ）に示すようにゲート電極パターンのｐｏｌｙ−Ｓｉ膜４を露出させた。
次に、図１１（ｈ）に示すように、ゲート電極パターンのｐｏｌｙ−Ｓｉ膜４をシリサイド化するためのＮｉ膜１２を堆積した。この工程でのＮｉ膜厚は、ｐｏｌｙ−ＳｉとＮｉが十分に反応してシリサイドを形成した時に、ゲート絶縁膜に接している部分の組成がＮｉＳｉ２となるような膜厚を設定する。本実施形態では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。
その後、６５０℃、２分の熱処理により、ｐｏｌｙ−ＳｉとＮｉを十分に反応させて結晶化ＮｉＳｉ２電極１３、１４を形成した。このシリサイド化においてｎＭＯＳ領域のシリサイド電極中の添加元素（Ｓｂ）は図１２（ｉ）に示すように電極／絶縁膜界面近傍に偏析し、層状の不純物偏析領域１９が形成された。また、ｐＭＯＳ領域のシリサイド電極中の添加元素（Ｉｎ）も図１２（ｉ）に示すように電極／絶縁膜界面近傍に偏析し、層状の不純物偏析領域２０が形成された。
その後、熱処理工程においてシリサイド化反応しなかった余剰のＮｉ膜を、ウェットエッチング除去した。
次に、図１２（ｊ）に示すように、層間絶縁膜１１をフッ化水素酸水溶液で除去し、続いてシリコン窒化膜１５を燐酸で除去した。
次に、厚さ２０ｎｍの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図１２（ｋ）））。このシリサイド層１０として、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）層を形成した。このようなＮｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
次に、図１３（ｌ）に示すようにＣＶＤ法によって全面に、ｎ型チャネルに引っ張り応力を加え電子移動度を向上させるためにシリコン窒化膜１６を形成した。
次に、図１３（ｍ）に示すようにレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、ｐＭＯＳ領域上のシリコン窒化膜１６にイオン注入を行い、シリコン窒化膜１６の応力を緩和した。
次に、図１３（ｎ）に示すようにＣＶＤ法によってシリコン酸化膜の層間絶縁膜１７を形成した。
最後に、通常の方法に従ってコンタクトプラグ及び上層配線（不図示）を形成して、ｎＭＯＳ領域とｐＭＯＳ領域で電極／絶縁膜界面付近に異なる不純物元素が偏析したフルシリサイド電極１３及び１４をもつＣＭＯＳ構造を形成した。このようにして作製したＭＯＳＦＥＴにおいてフルシリサイド電極１３の実効仕事関数はｎＭＯＳで４．０ｅＶ、ｐＭＯＳで５．２ｅＶであった。
本実施形態においても、第１の実施形態と同様、Ｖｔｈは実効仕事関数から予想されたとおりｎＭＯＳで０．１Ｖ及びｐＭＯＳで−０．１Ｖとなっている。さらに、このトランジスタにおいて電子移動度は、ゲート電極にｐｏｌｙ−Ｓｉを用い、ゲート絶縁膜にＳｉＯ２を用いたトランジスタと同等の値を得ることができることを確認した。
なお、ｐＭＯＳ用Ｎｉフルシリサイド電極にＩｎ以外のｐ型不純物（Ｂ、Ａｌ、Ｇａ、Ｔｌ）を添加した場合、及びｎＭＯＳ用Ｎｉフルシリサイド電極にＳｂ以外のｎ型不純物（Ｎ、Ｐ、Ａｓ、Ｂｉ）を添加した場合であっても同様な効果が得られた。
以上に示したとおり、不純物が添加された結晶化Ｎｉフルシリサイド電極（ＮｉＳｉ２電極）とＳｉＯＮゲート絶縁膜を組み合わせることで優れたトランジスタ特性を得ることができる。
第３の実施形態
図１５（ａ）〜（ｅ）は、本発明の第３の実施形態に関わるＭＯＳＦＥＴの製造工程を示す断面図である。本実施形態では、より低いしきい値を実現するため、ｐチャネルが形成されるｐＭＯＳ領域のシリコン基板に対してはフッ素を、ｎチャネルが形成されるｎＭＯＳ領域のシリコン基板に対しては窒素をイオン注入する工程を含む。
まず、図１５（ａ）に示すように、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。
続いて、図１５（ｂ）に示すように、通常のリソグラフィー工程とイオン注入法を用いて、素子分離されたシリコン基板表面にｎＭＯＳ領域１０１及びｐＭＯＳ領域１０２を形成した。チャネルを形成する基板中の不純物濃度は、微細なＭＯＳＦＥＴにおいて短チャネル効果によるデバイス劣化を抑制するために５×１０１７〜１０１８ｃｍ−３程度にした。
次に、図１５（ｃ）に示すように、ｎＭＯＳ領域１０１及びｐＭＯＳ領域１０２表面にそれぞれ膜厚１６ｎｍ及び３ｎｍ程度の犠牲酸化膜１０３及び１０４を形成した。
その後、通常のリソグラフィー工程とイオン注入法を用いて、一方の領域をマスクした状態で、犠牲酸化膜１０３及び１０４の上からシリコン基板に対して、ｎＭＯＳ領域１０１にはフッ素を、ｐＭＯＳ領域１０２には窒素をイオン注入した。注入エネルギー及びドーズ量は、フッ素および窒素とも例えば１５ＫｅＶ及び１×１０１５ｃｍ−２とした。この条件でイオン注入を行った場合、犠牲酸化膜１０３及び１０４直下の窒素１０５及びフッ素１０６の量をＳＩＭＳ法で定量したところ、ともに１×１０２０ｃｍ−３程度であった。
次に、９００℃１０秒程度の熱処理を行い、その後、フッ酸溶液により犠牲酸化膜１０３及び１０４を除去した。
続いて、図１５（ｄ）に示すように膜厚１．８ｎｍのＳｉＯ２ゲート絶縁膜３を形成した。
ゲート絶縁膜３の形成以降は、第１の実施形態に関わるＭＯＳＦＥＴの製造工程と同様な工程を実施して、図１６に示すＣＭＯＳを形成した。このＣＭＯＳは、ゲート電極／絶縁膜界面近傍にｐＭＯＳとｎＭＯＳ間で異なる添加元素（ｎＭＯＳ領域ではＡｓなどのｎ型不純物１９、ｐＭＯＳ領域ではＢなどのｐ型不純物２０）が偏析した不純物偏析領域を持つＮｉＳｉ２フルシリサイド電極１３及び１４を有し、かつｐチャネル領域にはフッ素１０５を、ｎチャネル領域には窒素１０６を有する。作製したＭＯＳＦＥＴにおいて、ＳｉＯ２ゲート絶縁膜３直下のシリコン基板中の窒素１０５及びフッ素１０６の量をＳＩＭＳ法で定量したところ、それぞれ１×１０１９ｃｍ−３程度及び１×１０１７ｃｍ−３程度であった。
図１７は、上記のように作製したＭＯＳＦＥＴにおいて、フッ素の注入量を変化させることによってＭＯＳＦＥＴ形成後のシリコン基板中のフッ素量を変化させた場合のｐＭＯＳのしきい値を表す。しきい値の絶対値はフッ素量の増大に伴い低下し、フッ素量１×１０１７ｃｍ−３程度でおよそ０．１Ｖに達する。図１７より、実質的にしきい値を変化させるという観点からは、ゲート絶縁膜直下チャネル中のフッ素量は１×１０１６ｃｍ−３以上が好ましく、５×１０１６ｃｍ−３以上がより好ましい。一方、フッ素量が２×１０１７ｃｍ−３を超えると、イオン注入に伴う結晶欠陥形成のためソース・ドレイン領域における接合リークが増大する傾向がある。さらに、フッ素量が５×１０１７ｃｍ−３を超えると、増速酸化が促進されるため、微細ＣＭＯＳデバイス形成に必要な膜厚２ｎｍ以下のゲート絶縁膜の制御が困難になる傾向がある。したがって、増速酸化、イオン注入に伴う結晶欠陥形成を抑制する観点からは、ゲート絶縁膜直下チャネル中のフッ素量は、５×１０１７ｃｍ−３以下が好ましく、２×１０１７ｃｍ−３以下がより好ましい。
図１８は、上記のように作製したＭＯＳＦＥＴにおいて、窒素の注入量を変化させることによってＭＯＳＦＥＴ形成後のシリコン基板中の窒素量を変化させた場合のｎＭＯＳのしきい値を表す。しきい値は窒素量の増大に伴い低下し、窒素量１×１０１９ｃｍ−３程度でおよそ０．１Ｖに達する。図１８より、実質的にしきい値を変化させるという観点からは、ゲート絶縁膜直下チャネル中のフッ素量は１×１０１８ｃｍ−３以上が好ましく、５×１０１８ｃｍ−３以上がより好ましい。一方、窒素量が多すぎると、特に１×１０２０ｃｍ−３を超えると、ゲート絶縁膜の信頼性が劣化する傾向がある。したがって、ゲート絶縁膜の信頼性劣化を抑制する観点からは、ゲート絶縁膜直下チャネル中の窒素量は、１×１０２０ｃｍ−３以下が好ましく、５×１０１９ｃｍ−３以下がより好ましい。
本実施形態で示したように、実質的にＮｉＳｉ２の組成を持ち不純物が添加された結晶化したＮｉフルシリサイドからなるゲート電極と、ゲート絶縁膜／シリコン基板界面近傍にフッ素や窒素を含有する領域を有するシリコン基板とを組み合わせることで、第１の実施形態に比べてさらに低いしきい値を有するＣＭＯＳデバイスを得ることができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を適宜選択して実施することができる。
例えば、ゲートリーク電流を低減したい場合には、ゲート絶縁膜としてＨｆＳｉＯＮなどのいわゆる高誘電率絶縁膜を用いることもできる。この場合、シリコン酸化膜やシリコン酸窒化膜を用いた場合に比べてしきい値変化は減少する。しかし、図１４に示すようにゲート電極と高誘電率絶縁膜２１との間に、シリコン酸化膜、シリコン酸窒化膜もしくはシリコン窒化膜をキャップ膜２２として介在させることにより実効仕事関数を小さくすることができ、その結果、低いしきい値を実現できる。高誘電率絶縁膜と基板の間にはシリコン酸化膜やシリコン酸窒化膜を設けてもよい。
なお、本明細書において、ゲート電極の「実効仕事関数」とは、一般にＣＶ測定によるフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピニングの等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。また、「高誘電率絶縁膜」とは一般にゲート絶縁膜として従来用いられていた二酸化ケイ素（ＳｉＯ２）からなる絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素の誘電率よりも誘電率が高いことを意味し、その具体的数値が限定されるものではない。

Claims (17)

  1. シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極と、ソース・ドレイン領域を有する電界効果トランジスタを有する半導体装置であって、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、当該電界効果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結晶化Ｎｉシリサイド領域を有する半導体装置。
  2. 前記結晶化Ｎｉシリサイド領域を構成するシリサイドは、ＮｉｘＳｉ１−ｘ（０．２≦ｘ＜０．４）で表される組成をもつ請求項１に記載の半導体装置。
  3. 前記結晶化Ｎｉシリサイド領域を構成するシリサイドがＮｉＳｉ２相からなる請求項１又は２に記載の半導体装置。
  4. 前記シリコン基板は、少なくともゲート絶縁膜と接する部分に、Ｐチャネルトランジスタの場合はフッ素原子を含有する領域を有し、Ｎチャネルトランジスタの場合は窒素原子を含有する領域を有する請求項１から３のいずれかに記載の半導体装置。
  5. シリコン基板と、
    前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ソース・ドレイン領域を有するＰチャネル電界効果トランジスタと、
    前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ソース・ドレイン領域を有するＮチャネル電界効果トランジスタとを備えた半導体装置であって、
    第１ゲート電極は、少なくとも第１ゲート絶縁膜に接する部分に、ｐ型不純物を含む結晶化Ｎｉシリサイド領域を有し、
    第２ゲート電極は、少なくとも第２ゲート絶縁膜に接する部分に、ｎ型不純物を含む結晶化Ｎｉシリサイド領域を有する半導体装置。
  6. 第１及び第２のゲート電極の結晶化Ｎｉシリサイド領域を構成するシリサイドは、ＮｉｘＳｉ１−ｘ（０．２≦ｘ＜０．４）で表される組成をもつ請求項５に記載の半導体装置。
  7. 第１及び第２のゲート電極の結晶化Ｎｉシリサイド領域を構成するシリサイドがＮｉＳｉ２相からなる請求項５に記載の半導体装置。
  8. 第１及び第２ゲート電極は、それぞれ第１及び第２ゲート絶縁膜に接する部分に、その上方より高濃度の不純物元素を含む領域を有する請求項５から７のいずれかに記載の半導体装置。
  9. 第１及び第２ゲート電極は、それぞれ第１及び第２ゲート絶縁膜に接する部分に、不純物濃度が１×１０２０ｃｍ−３以上である領域を有する請求項５から８のいずれかに記載の半導体装置。
  10. 第１及び第２ゲート絶縁膜がシリコン酸化膜またはシリコン酸窒化膜である請求項５から９のいずれかに記載の半導体装置。
  11. 第１及び第２ゲート絶縁膜は、それぞれ第１及び第２ゲート電極と接するシリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜を有する請求項５から９のいずれかに記載の半導体装置。
  12. 前記シリコン基板は、少なくとも第１ゲート絶縁膜と接する部分にフッ素原子を含有する領域を有する請求項５から１１に記載の半導体装置。
  13. 前記シリコン基板は、少なくとも第２ゲート絶縁膜と接する部分に窒素原子を含有する領域を有する請求項５から１２に記載の半導体装置。
  14. 請求項５に記載の半導体装置の製造方法であって、
    ｎ型活性領域とｐ型活性領域を有するシリコン基板を用意する工程と、
    前記シリコン基板上に、第１及び第２ゲート絶縁膜用の絶縁膜を形成する工程と、
    前記絶縁膜上にゲート用シリコン膜を形成する工程と、
    Ｐチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜にｐ型不純物を添加する工程と、
    Ｎチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜にｎ型不純物を添加する工程と、
    前記ゲート用シリコン膜を加工してゲートパターンを形成する工程と、
    Ｐチャネル電界効果トランジスタを形成する領域に第１ソース・ドレイン領域を形成する工程と、
    Ｎチャネル電界効果トランジスタを形成する領域に第２ソース・ドレイン領域を形成する工程、
    前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
    前記ゲートパターンが露出するように層間絶縁膜の上層部分を除去する工程と、
    露出したゲートパターン上にニッケル膜を形成する工程と、
    熱処理を行って前記ゲートパターンをシリサイド化して第１及び第２ゲート電極を形成する工程と、
    シリサイド化しなかった前記ニッケル膜の余剰ニッケルを選択的に除去する工程を有する半導体装置の製造方法。
  15. ｐ型不純物およびｎ型不純物をイオン注入法により添加する請求項１４に記載の半導体装置の製造方法。
  16. 第１及び第２ゲート絶縁膜用の絶縁膜の形成前に、Ｐチャネル電界効果トランジスタを形成する領域において、シリコン基板にフッ素を添加する工程を有する請求項１４又は１５に記載の半導体装置。
  17. 第１及び第２ゲート絶縁膜用の絶縁膜の形成前に、Ｎチャネル電界効果トランジスタを形成する領域において、シリコン基板に窒素を添加する工程を有する請求項１４から１６のいずれかに記載の半導体装置。
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