CN101375403B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：硅衬底；和场效应晶体管，所述场效应晶体管包括在所述硅衬底上的栅极绝缘膜，在所述栅极绝缘膜上的栅电极，以及源漏区。所述栅电极在与所述栅极绝缘膜接触的部分中包括，结晶Ni硅化物区，其包含杂质元素，所述杂质元素的导电类型与所述场效应晶体管中的沟道区的导电类型相反。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及具有全硅化物栅电极的半导体器件及其制造方法，更具体地，涉及提高MOS型场效应晶体管(MOSFET：金属氧化物半导体场效应晶体管)的性能和可靠性的技术。
背景技术
在需要越来越小的晶体管的先进CMOS(互补MOS)器件的开发过程中，会出现由于多晶硅电极的耗尽引起的驱动电流的衰退的问题。从这个问题的角度，正在开发一种意在阻止驱动电流衰退的技术，即通过使用金属栅电极从而避免电极的耗尽。
认为可用于金属栅电极的材料包括单质金属、金属氮化物和硅，但是在任何情况下，需要能够将n型MOSFET(以下称为“nMOS”)和p型MOSFET(以下称为“pMOS”)的阈值电压(Vth)能够设置为适当的水平。
而对于高性能CMOS晶体管来说需要将Vth设置为大约±0.1eV，为了满足所述需求，栅电极必须使用在nMOS情况下其功函数不大于n型多晶硅(4.0eV)的材料或者在pMOS情况下其功函数不大于p型多晶硅(5.2eV)的材料。
为了实现这些目的，提出一种方法，通过分别使用具有用于nMOS和pMOS的栅电极的不同功函数的异质金属或合金来控制晶体管的Vth(双金属栅技术)。
例如，在非专利文献1(国际电子器件会议技术摘要，2002年， 第359页)中描述了，在SiO2上形成的Ta和Ru的功函数分别是4.125eV和4.95eV，并且在这两个电极之间功函数可以调制0.8eV。
另一方面，用Ni、Hf、W等完全硅化物化多晶硅的全硅化物电极技术目前正吸引了很多注意。
例如，专利文献1(美国专利申请公开No.2005/0070062)公开了，通过将SiO2作为栅极绝缘膜，以及通过完全硅化物化其中注入了包含P和B的杂质的多晶硅所获得的硅化物电极作为栅电极，(1)可使得形成工艺与传统CMOS工艺更加兼容，和(2)可通过在硅化物化之前向SiO2上的多晶硅中添加杂质来控制阈值电压。
本发明提出全硅化物电极是有前景的金属电极。具体地，通过添加杂质的方式可以控制阈值，使得在nMOS情况下有效功函数为大约4.2至4.4eV，在pMOS情况下有效功函数为大约4.7至4.9eV，所述杂质是传统半导体工艺中使用的杂质(在pMOS情况下是B、Al、Ga、In和Tl，在nMOS情况下是N、P、As、Sb和Bi)。这种阈值的改变是由于在硅化物化时所谓的“雪犁”效应导致添加的杂质偏析在硅电极/SiO2栅极绝缘膜界面上而发生的。由于通过添加杂质来控制阈值使得pMOS和nMOS能够差异化生产，所以认为将SiO2作为栅极绝缘膜使用来控制晶体管阈值是有前景的方法。
而且，根据专利文献2所述的技术(日本专利申请公开No.2005-129551)，其中在nMOS情况下栅电极具有的Ni含量为30％至60％并包含n型杂质，而且在pMOS情况下栅电极具有的Ni含量为40％至70％并包含p型杂质，所以分别获得大约4.1eV和5.1eV的有效功函数。
然而，这些技术具有以下问题。
用于差异化生产具有不同功函数的异质金属或合金的双金属栅技术需要通过刻蚀去除在pMOS或nMOS栅极绝缘膜上沉积的金属层的工艺，在刻蚀期间该工艺降低了栅极绝缘膜的质量，从而使得元件的性能特性和可靠性下降。
当NiSi(镍单硅化物电极)电极作为SiO2栅极绝缘膜上的栅电极使用时，其中所述NiSi电极是通过将杂质(例如P和B)注入多晶硅并用Ni完全硅化物化所述多晶硅来获得的，如上所述，在nMOS情况下获得的有效功函数为大约4.2至4.4eV，或者在pMOS情况下获得的有效功函数为大约4.7至4.9eV，但是高性能晶体管的实现需要通过控制有效功函数获得更低阈值。
根据专利文献2，其中在nMOS情况下栅电极具有的Ni含量为30％至60％并包含n型杂质，以及在pMOS情况下栅电极具有的Ni含量为40％至70％并包含p型杂质，所以可分别获得大约4.1eV和5.1eV的有效功函数。然而，没有发现这样的Ni硅化物电极，即具有允许获得在该组成区中实现高性能nMOS和pMOS所需阈值的有效功函数(在nMOS情况下是4.0eV，以及在pMOS情况下是5.2eV)。
由于当栅电极的Ni含量为40％或更高时，栅电极和SiO2栅极绝缘膜之间的粘附紧密度很差，所以栅电极/绝缘膜界面易于分离，因此常常会降低元件性能。而且，当栅电极的Ni含量为40％或更高时，已知归因于电极的压应力作用于栅极绝缘膜上，并导致栅极绝缘膜的可靠性下降(国际电子器件会议技术摘要，2005年，第709页)。由这几点的原因，优选地，Ni硅化物电极的Ni含量小于40％，但是还没有公开能够获得在该含量区中高性能pMOS所需阈值的Ni硅化物电极。
在制造CMOS器件过程中，从简化工艺降低成本的角度，优选地在一轮硅化物化中形成nMOS和pMOS硅化物电极。为了达到这个目的，用于nMOS和pMOS的Ni全硅化物栅电极必须具有相同的组成， 但是没有Ni硅化物电极具有允许实现高性能CMOS器件所需阈值(对于nMOS是4.0eV，以及对于pMOS是5.2eV)的有效功函数，而目前仅发现构成nMOS和pMOS栅电极的硅化物具有相同的组成。
在元件小型化的同时，还需要抑制晶体管阈值的不均匀性。
发明内容
本发明的目的在于提供一种提高元件性能和可靠性的半导体器件及其制造方法。
根据本发明，提供以下半导体器件及其制造方法。
(1)一种半导体器件，包括：
硅衬底；和
场效应晶体管，所述场效应晶体管包括在所述硅衬底上的栅极绝缘膜、在所述栅极绝缘膜上的栅电极、以及源漏区，其中
所述栅电极至少在与所述栅极绝缘膜接触的部分中包括，包含杂质元素的结晶Ni硅化物区，所述杂质元素的导电类型与所述场效应晶体管中的沟道区的导电类型相反。
(2)如条目1所述的半导体器件，其中构成所述结晶Ni硅化物区的硅化物具有由NixSi1-x(0.2≤x＜0.4)表示的组成。
(3)如条目1或2所述的半导体器件，其中构成所述结晶Ni硅化物区的硅化物包括NiSi2相。
(4)如条目1至3中任一条所述的半导体器件，其中所述硅衬底至少在与所述栅极绝缘膜接触的部分中包括：在P沟道晶体管的情况下含有氟原子的区域以及在N沟道晶体管的情况下含有氮原子的区域。
(5)一种半导体器件，包括：
硅衬底；
P沟道场效应晶体管，所述P沟道场效应晶体管包括在所述硅衬 底上的第一栅极绝缘膜、在所述第一栅极绝缘膜上的第一栅电极、以及第一源漏区；和
N沟道场效应晶体管，所述N沟道场效应晶体管包括在所述硅衬底上的第二栅极绝缘膜、在所述第二栅极绝缘膜上的第二栅电极、以及第二源漏区；其中
所述第一栅电极至少在与所述第一栅极绝缘膜接触的部分中包括，含有p型杂质的结晶Ni硅化物区，和
所述第二栅电极至少在与所述第二栅极绝缘膜接触的部分中包括，含有n型杂质的结晶Ni硅化物区。
(6)如条目5所述的半导体器件，其中构成所述第一和第二栅电极的所述结晶Ni硅化物区的硅化物具有由NixSi1-x(0.2≤x＜0.4)表示的组成。
(7)如条目5所述的半导体器件，其中构成所述第一和第二栅电极的所述结晶Ni硅化物区的硅化物包括NiSi2相。
(8)如条目5至7中任一条所述的半导体器件，其中所述第一和第二栅电极在分别与所述第一和第二栅极绝缘膜接触的部分中包括，含有比在区域之上更高浓度的杂质元素的区域。
(9)如条目5至8中任一条所述的半导体器件，其中所述第一和第二栅电极在分别与所述第一和第二栅极绝缘膜接触的部分中包括，具有杂质浓度为1×1020cm-3或更高的区域。
(10)如条目5至9中任一条所述的半导体器件，其中所述第一和第二栅极绝缘膜是氧化硅膜或氮氧化硅膜。
(11)如条目5至9中任一条所述的半导体器件，其中所述第一和第二栅极绝缘膜包括分别与所述第一和第二栅电极接触的氧化硅膜、氮氧化硅膜或氮化硅膜。
(12)如条目5至11中任一条所述的半导体器件，其中所述硅衬底至少在与所述第一栅极绝缘膜接触的部分中包括，含有氟原子的区域。
(13)如条目5至12中任一条所述的半导体器件，其中所述硅衬底至少在与所述第二栅极绝缘膜接触的部分中包括，含有氮原子的 区域。
(14)一种制造如项目5所述的半导体器件的方法，包括：
提供含有n型有源区和p型有源区的硅衬底；
在所述硅衬底上形成用于第一和第二栅极绝缘膜的绝缘膜；
在所述绝缘膜上形成用于栅极的硅膜；
在形成P沟道场效应晶体管的区域中，向用于栅极的所述硅膜添加p型杂质；
在形成N沟道场效应晶体管的区域中，向用于栅极的所述硅膜添加n型杂质；
通过加工用于栅极的所述硅膜形成栅极图形；
在形成所述P沟道场效应晶体管的区域中，形成第一源漏区；
在形成所述N沟道场效应晶体管的区域中，形成第二源漏区；
形成层间绝缘膜，以覆盖所述栅极图形；
去除所述层间绝缘膜的上部，以暴露所述栅极图形；
在所述暴露的栅极图形上形成镍膜；
进行热处理以硅化物化所述栅极图形，从而形成第一和第二栅电极；和
选择性去除所述镍膜的未硅化物化部分的剩余镍。
(15)如条目14所述的半导体器件制造方法，其中通过离子注入添加所述p型杂质和所述n型杂质。
(16)如条目14或15所述的半导体器件，进一步包括：在形成用于所述第一和第二栅极绝缘膜的所述绝缘膜之前，在形成所述P沟道场效应晶体管的区域中向所述硅衬底添加氟。
(17)如条目14至16中任一条所述的半导体器件，进一步包括：在形成用于所述第一和第二栅极绝缘膜的所述绝缘膜之前，在形成所述N沟道场效应晶体管的区域中向所述硅衬底添加氮。
根据本发明，可提供具有高性能和可靠性的晶体管及其简单的制造方法。
附图说明
图1是根据本发明示例性实施例的半导体器件的剖面简图；
图2是示出结晶Ni硅化物的组成与膜厚度比率之间的关系的示图，所述膜厚度比率是在硅化物化之前的多晶硅与Ni的厚度比(Ni膜厚度/Si膜厚度)；
图3是示出结晶Ni硅化物的有效功函数、Ni含量和添加杂质的效果之间的关系的示图；
图4是示出可使用根据本发明示范性实施例制造的硅化物电极的功函数实现的晶体管阈值范围的示图；
图5是根据本发明示范性实施例的半导体器件制造方法的步骤的剖面图；
图6是根据本发明示范性实施例的半导体器件制造方法的步骤的剖面图；
图7是示出根据本发明制造的MOSFET的漏电流-栅电压特性的测量结果的示图(图7(a)示出对于nMOS的测量结果，图7(b)示出对于pMOS的测量结果)；
图8是示出根据现有技术(比较实例)的Ni硅化物的组成与膜厚度比率之间的关系的示图，所述膜厚度比率是硅化物化之前多晶硅和Ni之间的膜厚度比；
图9是示出根据现有技术(比较实例)的Ni硅化物的有效功函数与Ni含量之间的关系的示图；
图10是根据本发明和现有技术(比较实例)制造的晶体管阈值的不均匀性示图；
图11是根据本发明第二示范性实施例的半导体器件制造方法的步骤的剖面图；
图12是根据本发明第二示范性实施例的半导体器件制造方法的步骤的剖面图；
图13是根据本发明第二示范性实施例的半导体器件制造方法的步骤的剖面图；
图14是示出根据本发明另一示范性实施例的半导体器件的剖面简 图；
图15是根据本发明第三示范性实施例的半导体器件制造方法的步骤的剖面图；
图16是示出根据本发明第三示范性实施例的半导体器件的剖面简图；
图17是示出根据本发明第三示范性实施例制造的(添加氟的)晶体管阈值范围的示图；和
图18是示出根据本发明第三示范性实施例制造的(添加氮的)晶体管阈值范围的示图。
具体实施方式
以下参照本发明示例性实施例具体地描述本发明。
本发明基于以下新发现的事实。
当在栅极绝缘膜上形成栅电极，并且栅电极由已经添加了杂质元素的高结晶Ni硅化物构成时，由于杂质元素的添加而导致的有效功函数的改变(添加杂质元素的情况和未掺杂的情况之间的差异)随着所述硅化物中Ni含量的减少而增加，并且可实现比基于已有技术更加适合于阈值控制的有效功函数。具体地，将其中Ni含量小于40％并添加了杂质元素的结晶Ni硅化物用于栅电极，则可实现比基于已有技术的pMOS和nMOS阈值更低的pMOS和nMOS。
上述发现可以使用MOS电容由以下初步试验导出。
首先，在硅衬底上形成SiO2栅极绝缘膜(厚度：3nm)，并且在该膜上形成厚度为80nm的多晶硅膜。
接下来，在多晶硅膜中离子注入杂质元素。所添加的杂质元素的导电类型与晶体管的沟道区的导电类型相反(即，所添加的杂质元素 的导电类型与沟道形成处的栅极绝缘膜正下方的硅衬底有源区的导电类型相反)。例如，为了实现nMOS，可以离子注入相对于Si是n型杂质的N、P、As、Sb、Bi等，为了实现pMOS，可以离子注入相对于Si是p型杂质的B、Al、In、Ga、Tl等。
之后，在多晶硅膜(厚度：TSi)上沉积Ni膜(厚度：TNi)，然后通过热处理来完全硅化物化多晶硅膜。
表1示出硅化物化之前的多晶硅膜(Si膜)与Ni膜之间的厚度比，以及通过硅化物化形成的镍硅化物的结晶相类型。
如表1所示，镍硅化物的结晶相是相对于在多晶硅膜上沉积的Ni膜的厚度，即向多晶硅提供的Ni的量逐步地确定的。例如，当期望使Ni硅化物的结晶相即主要是NiSi相，接近栅电极/绝缘膜界面而影响有效功函数时，多晶硅膜的厚度TSi和Ni膜的厚度TNi之间的比率(TNi/TSi)可设置在0.55至0.95之间，或者当期望使Ni硅化物的结晶相主要为Ni3Si相时，TNi/TSi可设置为1.6或更高。当期望使主成分为NiSi2相的Ni硅化物的结晶相接近栅电极/绝缘膜界面时，需要将TNi/TSi设置在0.28至0.54之间，并且硅化物化温度不低于600℃，更优选地，不低于650℃。由于确定Ni硅化物的功函数的组成比率(Ni/(Ni+Si))是通过结晶相(例如NiSi2、NiSi或Ni3Si)的形成以实际上自匹配的方式确定的，因而所允许的用于获得相同结晶相(即获得相同功函数)的加工条件的裕度很宽，使得可以抑制由于制造工艺导致的波动，所述加工条件包括Ni膜厚度和硅化物化温度。
[表1]
Figure G2006800528143D00101
在全硅化物化的过程中，“雪犁”效应使得杂质元素偏析在硅化物电极/绝缘膜界面附近。此时，当偏析在该界面附近的杂质元素的浓度下降到1×1020cm-3以下时，有效功函数几乎不变。因此，为了改变有效功函数，优选地，在栅电极/栅极绝缘膜界面附近的栅电极部分中具有偏析杂质区，所述偏析杂质区含有比区域之上浓度更高的杂质，并且优选地偏析杂质区中的杂质浓度不低于1×1020cm-3。另一方面，从元件可靠性的角度，优选地，偏析杂质区中的杂质浓度不高于1×1023cm-3，甚至更优选地，不高于5×1022cm-3。因此，优选地，在本发明中使用的栅电极在其与栅极绝缘膜接触的部分中包含上述浓度范围内的杂质元素。还优选地，该栅电极中的该浓度范围的杂质区(偏析杂质区)从栅电极/绝缘膜界面，在其厚度方向(与衬底平面垂直的方向)表现为5nm或更高。
如上所述制造的MOS电容的Ni硅化物的结晶相可以通过XRD来识别。如表1所示，TNi/TSi＝0.28至0.54时，形成的Ni硅化物基本由NiSi2构成。然而，在XRD中，NiSi2的峰强度较弱，并且可见NiSi的峰。根据通过XPS在深度方向上对硅化物电极组成进行的分析，在电 极表面侧发现比NiSi2中略高的Ni含量，因此NiSi主要出现在该部分中。TNi/TSi＝0.55至0.95时，形成的Ni硅化物基本由NiSi构成。TNi/TSi为1.6或更高时，形成的Ni硅化物基本由Ni3Si构成。
图2示出如上述制造的MOS电容的电极/绝缘膜界面附近的电极中Ni含量与硅化物化之前的Ni膜厚度/多晶硅膜厚度(Si膜厚度)的比率(TNi/TSi)之间的关系。从XPS测量中得到电极中的Ni含量。电极组成的误差条线代表在多点XPS测量中的波动。
从该示图可以看出界面附近的电极中的Ni含量是根据TNi/TSi比率逐步确定的。例如，在TNi/TSi＝0.28至0.54、0.55至0.95和1.6或更高时，界面附近的电极中的Ni含量分别为33.3±7％、50±5％和75±5％。这些组成基本分别对应于NiSi2的Ni含量(33.3％)、NiSi的Ni含量(50％)和Ni3Si的Ni含量(75％)。如表1所示，这可能是用结晶相自匹配地确定界面附近的电极中的Ni含量引起的。
图3示出根据如上所述制造的MOS电容，在结晶Ni硅化物的有效功函数与以下情况中的界面附近的硅化物电极组成之间的关系，所述情况包括：没有添加杂质元素(未掺杂)情况，添加As的情况，以及添加B的情况下(在多晶硅中添加As和B的剂量都是5×1020cm-3)。电极组成的误差条线代表在多点XPS测量中的波动。该图示出该组成下的主要结晶相。
从该图看出，当没有添加杂质元素时，结晶Ni硅化物的有效功函数几乎不依赖于组成。因此，即使Ni含量在±5％左右波动，也可以抑制阈值的波动。
考虑添加任意杂质的情况，随着Ni含量的减少(Si含量的增加)，由于杂质添加导致的有效功函数的改变(添加任意杂质的情况和未掺杂情况之间的差异)增大。具体地，在Ni含量原子百分比为26％至40％ 的区域中，该区域中的主结晶相是NiSi2，在As掺杂时，有效功函数为4.0eV，或在B掺杂时，有效功函数为5.2eV，意味着可实现用于高性能CMOSFET器件所需(对于nMOS是4.0eV或更小，对于pMOS是5.2eV或更大)的有效功函数。
通过能够调制功函数的每一个杂质来确定有效功函数的改变趋势，所述有效功函数的改变是由添加杂质引起的，并随着Ni硅化物中Ni含量的减少(Si含量增加)而增加。具体地，在结晶NiSi2中的有效功函数在带有n型杂质(N、P、As、Sb、Bi等)时是4.0eV或更小，在带有p型杂质(B、Al、In、Ga、Tl等)时是5.2eV或更大，这表明可以实现高性能CMOS器件的有效功函数的要求(nMOS是4.0eV或更小，pMOS是5.2eV或更大)。
由于杂质添加引起的有效功函数的改变对电极中Ni含量的依赖性与日本专利申请公开No.2005-129551(专利文献2)中所公开的趋势完全不同。具体地，添加了任意p型杂质的情况下，示范性实施例和专利文献2之中的电极中Ni含量的有效功函数对于电极中Ni含量的依赖性总体倾向是相反的。
这是由于以下原因。在专利文献2的情况中，由于杂质添加引起的有效功函数的改变(添加杂质元素的情况和未掺杂的情况之间的差异)只依赖于杂质的类型和杂质的量，而几乎不依赖于Ni硅化物电极的组成。而且，随着Ni含量的增加(原子百分比从30％到100％)，未掺杂的Ni硅化物电极的有效功函数增加(从4.43eV到5.1eV)。在本示范性实施例的情况中，与专利文献2不同，未掺杂的结晶Ni硅化物的有效功函数几乎不依赖于Ni含量，并且如图3所示，随着Ni含量减少(Si含量增加)，有效功函数的改变增加。这样，本发明和根据专利文献2的技术在由于杂质添加而引起的有效功函数的改变对于电极组成的依赖性方面明显不同。这种差异可能归因于如以下参照比较实例所描述的形成方法中的差异导致的结晶差异。
如图3所示，作为受到Ni含量影响的掺杂Ni硅化物的有效功函数，优选地，以自匹配方式形成确定其中Ni含量的硅化物。即，优选地，形成主结晶相是热力稳定结晶相的硅化物，特别地，形成主结晶相是NiSi2结晶相的硅化物。如上所述，由于NiSi2结晶相的形成引起以自匹配的方式确定Ni含量，因而所允许的加工条件的裕度很宽，使得可以抑制由于制造工艺导致的波动，因此，根据本发明，其中掺杂结晶NiSi2可应用于栅电极，由于在全硅化物化时以自匹配的方式确定电极组成，所以可以形成限制其阈值波动的晶体管。而且，由于可形成其Ni含量原子百分比低于40％的硅化物，所以在硅化物电极和栅极绝缘膜之间的粘附变紧，并且可抑制归因于栅电极的施加于栅极绝缘膜上的压应力，从而能够形成更可靠的晶体管。
在氧化物膜厚度为1.8nm的情况下，如图4所示，示出可从有效功函数预测的MOSFET的阈值(Vth)范围以及与之相关的沟道杂质浓度。根据本发明，本发明使用结晶Ni硅化物电极，可以将其有效功函数在nMOS情况下通过添加杂质元素调制为4.0eV或更小或在pMOS情况下调制为5.2eV或更大，可实现具有大约0.1V的低阈值的高性能器件，这不能够通过使用以通常CMOS器件中的沟道浓度(1017至1018cm-3)掺杂传统杂质的NiSi电极来实现的。
根据本发明，优选地，组成栅电极的结晶Ni硅化物的Ni含量原子百分比低于40％。原子百分比低于40％的Ni含量使得栅电极能够和栅极绝缘膜粘附得更紧密，例如硅氧化物膜(SiO2膜)和氮氧化硅膜(SiON膜)，并且几乎完全防止可归因于电极的应力的发生，从而能够提高MOSFET的可靠性。
根据本发明，优选地，从抑制栅极耗尽和降低栅极电阻的观点，组成栅电极的结晶Ni硅化物的Ni含量原子百分比不低于5％，更优选地，原子百分比不低于于10％；从阈值控制的观点，进一步优选地， 原子百分比不低于20％，更优选地，原子百分比不低于25％，特别优选地原子百分比不低于30％。在上述可靠性提高之外，考虑阈值控制方面，优选地，Ni含量原子百分比不超过38％，更优选地，原子百分比不超过35％。顺便提及，用按原子数统计的Ni的量与Ni和Si的总量之比的百分数(Ni/(Ni+Si))来代表Ni含量。因此，由NixSi1-x(0.1≤x＜0.4)表示的Ni硅化物优选地考虑到抑制栅极耗尽、减少栅极电阻和提高可靠性，并且在这些原因之外考虑到阈值控制，NixSi1-x(0.2≤x＜0.4)是更优选的。进一步优选地，从上述观点，这些分子式中的x是在Ni含量的优选范围内。
优选地，根据本发明的栅电极，考虑获得期望的有效功函数，有带有上述Ni含量的结晶硅化物的区域，所述区域在厚度方向(与衬底平面垂直的方向)从栅电极/绝缘膜界面延伸5nm或更多，更优选地，该区域延伸10nm或更多。
由于根据本发明如上所述的掺杂结晶Ni硅化物电极应用于栅电极，所以当制造CMOS器件时，可以在如随后所述的单独的硅化物化步骤中形成nMOS和pMOS的Ni硅化物电极。从而，可以减少步骤数目和简化工艺，从而节省成本。
作为本发明的栅极绝缘膜，可使用氧化硅膜(SiO2膜)或氮氧化硅膜(SiON膜)。也可以使用高介电常数绝缘膜(例如HfSiON膜)作为栅极绝缘膜。在这种情况下，尽管由于杂质添加而导致的阈值的改变的范围小于使用SiO2和SiON栅极绝缘膜的情况，但是可通过将氧化硅膜、氮氧化硅膜或氮化硅膜放置在与栅电极接触的部分中来增加有效功函数的改变，并且这能够在MOSFET中实现低阈值。在高介电常数绝缘膜和硅衬底之间，可以还提供氧化硅膜或氮氧化硅膜。
图1示出作为栅电极使用的掺杂Ni硅化物的CMOSFET结构的剖面简图。在该图中，标号1表示硅衬底；标号2表示元件分隔区；标 号3表示栅极绝缘膜；标号6表示延伸扩散区；标号7表示栅极侧壁；标号8表示源漏扩散区；标号11表示层间绝缘膜；标号13表示n型全硅化物栅电极；标号14表示p型全硅化物栅电极；标号19和20表示偏析杂质区。在避免栅电极耗尽的效应之外，这种CMOS结构可获得目前认为无法实现的具有高水平可靠性和重复性的高性能晶体管。
在上述配置之外，如果在pMOS区的硅衬底中，至少在与栅极绝缘膜接触的部分中提供氟原子，则栅电极的有效功函数可增加大约0.1eV，从而使得pMOS中的阈值减少大约0.1V。而且，如果在nMOS区的硅衬底中，至少在与栅极绝缘膜接触的部分中提供氮原子，则栅电极的有效功函数可减少大约0.1eV，从而使得nMOS中的阈值降低大约0.1V。
根据本发明，如上所述，可通过构成栅电极的硅化物的组成和硅化物中包含的杂质来控制pMOS的栅电极的功函数和nMOS的栅电极的功函数。因此，可通过包含不同杂质的pMOS区的硅化物和nMOS区的硅化物，在pMOS区和nMOS区中形成具有相同组成的结晶硅化物作为栅极材料。从而，在根据本发明的制造过程中，在栅极绝缘膜上形成栅极材料之后，不需要执行去除该栅极材料的步骤，并且可形成在pMOS和nMOS之间具有不同功函数的栅电极。因为这个原因，栅极绝缘膜的表面不暴露于湿法刻蚀液体或有机溶剂中，因此不会对栅极绝缘膜的质量产生不良效果。其结果是可以制造高可靠性的CMOS器件。而且，由于可通过已经建立的技术(例如离子注入)精确完成向栅极材料中添加杂质，因此可抑制阈值的波动。
以下参照附图更详细描述本发明。
第一示范性实施例
图5(a)至5(h)、图6(i)至6(j)是示出本发明第一示范性实施例的MOSFET制造过程的剖面图。
首先，使用STI(浅沟槽隔离)技术在硅衬底1的表面区域中形成元件分隔区2。然后，在分隔元件的硅衬底表面上形成由SiON组成的栅极绝缘膜3。
接下来，如图5(a)所示，在栅极绝缘膜3上形成厚度为80nm的多晶硅膜4，并且与使用抗蚀剂的普通PR过程结合进行离子注入，在该多晶硅膜的nMOS区和pMOS区中离子注入不同的杂质元素。向nMOS区注入As，向pMOS区注入B。注入能量和剂量分别对于As为5KeV和5×1015cm-2，对于B为2KeV和6×1015cm-2。
之后，如图5(b)所示堆叠形成厚度为150nm的氧化硅膜5。
接下来，如图5(c)所示，使用光刻技术和RIE(反应离子刻蚀)技术加工堆叠的多晶硅膜4和氧化硅膜5，以形成栅电极图形。然后，使用栅电极图形作为掩模进行离子刻蚀，从而以自匹配方式形成延伸扩散区6。nMOS区和pMOS区均执行该步骤。
接下来，如图5(d)所示，通过连续沉积氮化硅膜和氧化硅膜并然后对它们进行回蚀以形成栅极侧壁7。
接下来，遮掩nMOS区和pMOS区中的一个，并向其他区域再次执行离子注入，以形成源漏扩散区8。nMOS区和pMOS区均执行该步骤。通过随后的热处理激活源漏扩散区。
接下来，如图5(e)所示，通过溅射，在各处沉积厚度为20nm的金属膜9，并且通过以栅电极图形、栅极侧壁和元件隔离区作为掩模的自对准硅化物技术(salicide technique)在源漏扩散区中单独形成厚度大约为40nm的硅化物层10(图5(f))。作为硅化物层10，形成可使接触电阻最小化的Ni单硅化物(NiSi)层。也可以使用Co硅化物 或Ti硅化物来代替这种Ni硅化物。
接下来，如图5(g)所示，可通过CVD(化学气相沉积)形成由氧化硅膜构成的层间绝缘膜11。
使用CMP(化学机械抛光)技术对层间绝缘膜11进行平整化，随后通过对图5(h)所示的层间绝缘膜回蚀，以暴露带有栅电极图形的多晶硅膜4。
接下来，如图6(i)所示，沉积Ni膜12，其用于硅化物化带有栅电极图形部分的多晶硅膜4。在该步骤中的Ni膜厚度设置为使得当多晶硅和Ni充分反应形成硅化物时，在与栅极绝缘膜接触的部分中形成NiSi2。在本示范性实施例中，通过在室温下DC磁控溅射形成厚度为25nm的Ni膜。
之后，在650℃热处理2分钟使多晶硅和Ni彼此充分反应，以形成由结晶NiSi2构成的栅电极13和14。在该硅化物中，如图6(j)所示nMOS区中的硅化物电极中的掺杂物(As)偏析在电极/绝缘膜界面附近以形成片状偏析杂质区19。如图6(j)所示pMOS区中的硅化物电极中的掺杂物(B)偏析在电极/绝缘膜界面附近以形成片状偏析杂质区20。
最后，使用硫酸过氧化氢的水溶液进行刻蚀，以去除在热处理步骤中没5有硅化物化的剩余Ni膜。之后，通过通常方法形成接触塞和上层布线(未示出)。
通过这些步骤，形成具有全硅化物电极的CMOS结构，其中如图6(j)所示，nMOS区和pMOS区之间不同的杂质元素偏析在在电极/绝缘膜界面附近。在这样制造的MOSFET中，硅化物电极的有效功函数是对于nMOS为4.0eV，对于pMOS为5.2eV。
图7(a)示出在具有其有效功函数已经调制为4.0eV的栅电极(NiSi2电极)的nMOS中漏电流对于栅极电压的依赖性。沟道浓度是5×1017cm-3，从图4中所示的4.0eV的有效功函数可预测的Vth是0.1V。根据图7(a)，如从有效功函数预测的，具有NiSi2电极的nMOS的Vth是0.1V。可以进一步确定的是，在该晶体管中的电子迁移率具有可以与使用用于栅电极的多晶硅和用于栅极绝缘膜的SiO2的晶体管中的相应量比较的值。
图7(b)示出在具有其有效功函数已经调制为5.2eV的栅电极(NiSi2电极)的pMOS的漏电流对于栅极电压依赖性。沟道浓度是5×1017cm-3，可以预测图4中所示的5.2eV的有效功函数的Vth是-0.1V。根据图7(b)，如从有效功函数预测的，具有NiSi2电极的pMOS的Vth是-0.1V。可以进一步确定的是，在该晶体管中的电子迁移率可具有可以与使用对于栅电极的多晶硅和对于栅极绝缘膜的SiO2的晶体管中的相应量比较的值。
顺便提及，即使在向pMOS的Ni全硅化物电极中添加B之外的其它p型掺杂物杂质(Al、In、Ga、Tl)，以及向nMOS的Ni全硅化物电极中添加As之外的其他p型掺杂物杂质(N、P、Sb、Bi)时，也可实现类似的效果。
而且，在将结晶NiSi2电极作为栅电极使用的情况下，由于它与由SiO2或SiON(氮氧化硅膜)构成的栅极绝缘膜紧密地粘附在一起，并且几乎不产生归因于栅电极的压力，所以可提供高可靠性的MOSFET。
当制造CMOS器件时，根据本发明，可以在单独的硅化物化步骤中形成nMOS和pMOS的Ni全硅化物电极，因此可简化工艺，从而节省制造成本。
如这里所公开的，可通过组合已经添加杂质元素的结晶Ni全硅化物电极(NiSi2电极)和SiON栅极绝缘膜来获得优秀的晶体管性能特性。
比较实例
根据在日本专利申请公开No.2005-129551(专利文献2)中公开的方法形成硅化物化层，所述方法如下：通过热氧化物膜在硅衬底上形成多晶硅膜；在其上形成Ni膜；在400℃下进行1分钟的热处理，以引起硅化物化反应。根据该过程，通过在具有一定厚度的多晶硅膜上形成不同厚度的Ni膜来形成不同Ni含量的硅化物化层，并对它们进行热处理。在其与绝缘膜的界面附近的硅化物化层上的杂质浓度是1021cm-3或更高。
公开了对形成的硅化物化层的XRD光谱的测量，特别地，在镍膜厚度(TNi)/多晶硅膜厚度(TSi)的比率小于0.55的情况下，伴随着结晶没有峰值，或者峰值的强度极弱；即，发现形成的硅化物化层是非结晶的或结晶度非常低。
图8示出在硅化物化前Ni膜/多晶硅膜厚度比(TNi/TSi)与MOS电容(硅化物化层和绝缘膜之间的界面附近的组成)的硅化物化层(硅化物电极)之间的关系。从XPS测量能够得到该Ni含量。在示图中Ni含量的误差条线代表在多点XPS测量中的波动。从该示图可以看出在硅化物化层中的Ni含量随着TNi/TSi比率连续地变化。
图9示出在未掺杂情况下以及添加As和添加B的情况下硅化物化层的有效功函数。从该示图可以看出，在未掺杂的情况下，随着Ni含量的增加，硅化物化层的有效功函数上升。因此，例如，Ni含量以大约±5％波动，会使得阈值在0.1至0.2左右波动。该趋势与根据上述本发明实施例形成的结晶Ni全硅化物电极的情况完全不同。由于电极组成的有效功函数的变化的差异可能是由于形成方法差异所导致的结 晶差异。根据专利文献2公开的方法，在400℃下热处理1分钟获得硅化物化时，发现所获得的硅化物化层如上面所述的或者是非结晶的或结晶度非常低。另一方面，根据本发明的实施例的硅化物化条件是400℃下持续5分钟，TNi/TSi为0.55或以上或650℃下持续2分钟，TNi/TSi小于0.55，所以可形成优良结晶度的Ni硅化物电极，并且特别地当TNi/TSi小于0.55时，可形成高结晶度的Ni硅化物电极。
图9还示出用专利文献2所述的方法形成的硅化物化层的有效功函数，所述硅化物化层掺杂了杂质(As和B)。从该示图可以看出，在掺杂的情况下，随着母硅化物化层的Ni含量的增加，有效功函数也升高。因此，不能观察到根据Ni含量，有效功函数改变(添加任意杂质的情况和未掺杂情况之间的差异)的显著增加。该趋势与根据本发明形成的结晶Ni全硅化物电极的情况完全不同。因此，在根据本发明的结晶Ni全硅化物电极中，随着Ni含量的减少(Si含量的增加)，有效功函数的改变增加。由于杂质的添加的有效功函数的改变对于电极组成的依赖性的差异可能是因为如未掺杂情况中所述的由于形成方法的差异所导致的结晶差异。
而且，发现由专利文献2中所述的方法形成的掺杂硅化物化层的有效功函数是大约4.1eV，其中Ni含量是原子百分比30％至60％并包含n型杂质，而在Ni含量是原子百分比40％至70％并包含p型杂质的情况下获得大约5.1eV的有效功函数，但是不能获得具有可实现用于高性能的nMOS和pMOS所需的阈值(对于nMOS是4.0eV，以及对于pMOS是5.2eV)的有效功函数的Ni硅化物电极。而且，由于特别地在Ni含量是原子百分比40％或更高的情况下在Ni和SiO2栅极绝缘膜之间的粘着性很弱，所以在硅化物化层/绝缘膜界面上频繁发生分离现象。而且，当Ni含量是原子百分比40％原子百分比或更高时，可归因于硅化物化层的栅极绝缘膜上的压应力作用于绝缘膜上，导致栅极绝缘膜的可靠性下降。
而且，由于由专利文献2中所述的方法形成的掺杂硅化物化层不是在专利文献2中本身所述的化学计量组成的Ni硅化物，所以在形成之后的热处理使得层中的含量分布改变，从而可观察到有效功函数有明显的波动。图10示出使用根据本发明形成的掺杂结晶的NiSi作为栅电极的晶体管阈值的波动，图10还示出使用根据专利文献2中所述的方法形成的掺杂Ni硅化物化层(Ni含量是33.3％，与NiSi2相同)作为栅电极的晶体管阈值波动。在根据本发明实施例的情况下，波动的绝对量是4mV。在根据专利文献2的情况下，波动的绝对量是150mV。
第二示范性实施例
图11(a)至11(h)、图12(i)至12(j)和图13(l)至13(n)是示出根据本发明第二示范性实施例的MOSFET制造过程的剖面图。
在本示范性实施例中，包括以下步骤：在用于形成栅电极的硅化物化之后，在源漏扩散区中形成硅化物层；形成氮化硅膜以使MOSFET的沟道扭曲，从而提高电子迁移率。
由于在源漏扩散区形成之前的步骤(图11(a)至11(d))类似于在第一实施例中的对应部分(图6(a)至6(h))，所以将忽略对它们的描述，下面说明将涉及接下来的步骤(图11(e))。顺便提及，在本示范性实施例中，向nMOS区中的多晶硅膜添加Sb，向pMOS区中的多晶硅膜添加In。
如图11(e)所示，通过CVD方法在各处形成氮化硅膜15。当通过随后的湿法工艺去除层间绝缘膜11时，该氮化膜具有保护衬底等的作用。
接下来，如图11(f)所示，通过CVD方法形成由氧化硅膜构成的层间绝缘膜11。
用CMP技术对层间绝缘膜11平整化，然后对图11(g)所示的层间绝缘膜回蚀，以暴露具有栅电极图形的多晶硅膜4。
接下来，如图11(h)所示，沉积Ni膜1 2，其用于硅化物化带有栅电极图形的多晶硅膜4。该步骤中的Ni膜厚度设置为，使得当多晶硅和Ni充分反应以形成硅化物时，与栅极绝缘膜接触的部分的组成变成NiSi2。在本示范性实施例中，通过在室温下DC磁控溅射形成厚度为25nm的Ni膜。
之后，在650℃下热处理2分钟使得多晶硅和Ni彼此充分反应，以形成结晶的NiSi2电极13和14。在该硅化物中，nMOS区中的硅化物电极中的掺杂物(Sb)偏析在电极/绝缘膜界面附近如图12(i)所示，以形成片状偏析杂质区19。pMOS区中的硅化物电极中的掺杂物(In)偏析在电极/绝缘膜界面附近如图12(i)所示，以形成片状偏析杂质区20。
之后，通过湿法刻蚀去除在热处理步骤中没有硅化物化的剩余Ni膜。
接下来，如图12(j)所示，通过氢氟酸的水溶液去除层间绝缘膜11，随后通过磷酸去除氮化硅膜15。
接下来，通过溅射，在各处沉积厚度为20nm的金属膜，并且通过使用栅电极图形、栅极侧壁和源极隔离区作为掩模的自对准硅化物技术在源漏扩散区中单独形成厚度为大约40nm的硅化物层10(图12(k))。形成可使接触电阻最小化的Ni单硅(NiSi)层作为硅化物层10。也可以使用Co硅化物或Ti硅化物代替这种Ni硅化物。
接下来，如图13(l)所示，用CVD方法，在各处形成氮化硅膜16，以在n型沟道上施加张应力，从而提高电子迁移率。
接下来，如图13(m)所示，通过与使用抗蚀剂的普通PR过程结合，对pMOS区域上的氮化硅膜16进行离子注入，从而减轻在氮化硅膜16上的应力。
接下来，如图13(n)所示，用CVD方法形成氧化硅膜的层间绝缘膜17。
最后，用一般方法形成接触塞和上层布线(未示出)，从而获得具有全硅化物栅电极13和14的CMOS结构，其中nMOS区域和pMOS区域之间不同的杂质元素偏析在电极/绝缘膜界面附近。在这样制造的MOSFET中，全硅化物电极13的有效功函数对于nMOS为4.0eV，对于pMOS为5.2eV。
在本示范性实施例中，如第一示范性实施例中，与从有效功函数预测的一样，对于nMOS，Vth是0.1V，对于pMOS，Vth是-0.1V。进一步确定的是，在该晶体管中的电子迁移率具有可以与使用用于栅电极的多晶硅和用于栅极绝缘膜的SiO2的晶体管中相应量的比较的值。
顺便提及，即使向pMOS的Ni全硅化物电极添加In之外的其他p型掺杂杂质(B、Al、Ga、Tl)，以及向nMOS的Ni全硅化物电极添加Sb之外的其他p型掺杂物杂质(N、P、As、Bi)时，也可获得类似的效果。
如这里所公开的，可通过组合已经添加有杂质元素的结晶Ni全硅化物电极(NiSi2电极)和SiON栅极绝缘膜来实现优秀的晶体管性能特性。
第三示范性实施例
图15(a)至15(d)是示出根据本发明第三示范性实施例的MOSFET 制造过程的剖面图。从实现低阈值的角度，本示范性实施例包括下面步骤，即在形成p沟道的情况下，向pMOS区域的硅衬底离子注入氟；在形成n沟道的情况下，向nMOS区域的硅衬底离子注入氮。
首先，如图15(a)所示，采用STI(浅沟槽隔离)技术在硅衬底1的表面区域中形成元件分隔区2。
然后，如图15(b)所示，使用通常的光刻步骤和离子注入在元件分隔的硅衬底表面中形成nMOS区域101和pMOS区域102。将形成沟道的衬底中的杂质浓度设置在大约5×1017和1018cm-3之间，以抑制由于微MOSFET中的短沟道效应引起的器件损耗。
接下来，如图15(c)所示，在nMOS区域101和pMOS区域102的表面上形成厚度分别大约为16nm和3nm的牺牲氧化物膜103和104。
之后，通过在遮蔽其中一个区域的状态下使用通常光刻步骤和离子注入，从牺牲氧化物膜103和104上将氮离子注入到nMOS区域101中，将氟注入到pMOS区域102中。例如注入能量和剂量对于氟和氮都是15Kev和1×1015cm-2。在牺牲氧化物膜103和104正下方的氮105和氟106的量通过SIMS方法检验，并且发现都是大约1×1020cm-3。
接下来，在900℃下进行大约10秒钟的热处理，随后用氢氟酸溶液去除牺牲氧化物膜103和104。
然后，如图15(d)所示，形成厚度为1.8nm的SiO2栅极绝缘膜3。
在形成栅极绝缘膜3之后，执行与第一实施例中的MOSFET制造工艺类似的工艺，以形成图16中所示的CMOS。该CMOS具有NiSi2全硅化物栅电极13和14，所述硅化物栅电极在栅电极/绝缘膜界面附 近具有偏析杂质区，在pMOS和nMOS之间不同的杂质元素(对于nMOS区域是n型杂质19，例如As，对于pMOS区域是p型杂质20，例如B)偏析在所述偏析杂质区中，并且CMOS在p沟道区域中进一步具有氟106，在n沟道区域中具有氮105。在制造的MOSFET中的SiO2栅极绝缘膜3的正下方的氮105和氟106的量通过SIMS方法进行检验，并且发现其量分别是大约1×1019cm-3和1×1017cm-3。
图17示出当MOSFET形成之后通过改变氟的注入量而使得硅衬底中氟的量变化时，如上所述制造的MOSFET中pMOS的阈值。随着氟的量的增加，阈值的绝对值下降，在氟的量大约为1×1017cm-3时，阈值绝对值达到大约0.1V。从图17看出，从基本改变阈值的观点，优选地，栅极绝缘膜正下方的沟道中氟的量是1×1016cm-3或更多，更优选地，是5×1016cm-3或更多。另一方面，如果氟的量超过2×1017cm-3，考虑到伴随着离子注入形成的晶体缺陷，在源漏区域中的结漏趋向于增加。而且，如果氟的量超过5×1017cm-3，则促进加速氧化，导致趋向于难以控制形成微小CMOS器件所需的2nm或更小厚度的栅极绝缘膜。因此，从抑制加速氧化和伴随离子注入形成的晶体缺陷的角度，优选地，对于栅极绝缘膜正下方的沟道中氟的量是5×1017cm-3或更多，更优选地，是2×1017cm-3或更多。
图18示出当MOSFET形成之后通过改变氮的注入量而使得硅衬底中氮的量变化时，如上所述制造的MOSFET中pMOS的阈值。随着氮的量的增加，所述阈值下降，在氮量大约为1×1019cm-3时，阈值达到大约0.1V。从图18看出，从基本改变阈值的观点，优选地，对于栅极绝缘膜正下方的沟道中氮的量是1×1018cm-3或更多，更优选地，是5×1018cm-3或更多。另一方面，如果氮的量超过1×1020cm-3，栅极绝缘膜的可靠性趋向于降低。因此，从抑制栅极绝缘膜的可靠性降低的观点，优选地，对于栅极绝缘膜正下方的沟道中氮的量是1×1020cm-3或更少，更优选地，是5×1019cm-3或更少。
如参照本示范性实施例所示，通过将由结晶Ni全硅化物构成的栅电极与硅衬底组合，可获得阈值远大于第一实施例的CMOS器件，所述结晶Ni全硅化物基本具有已经添加杂质的NiSi组成，所述硅衬底在栅极绝缘膜/硅衬底界面附近具有包含氟或氮的区域。
尽管到此已经描述了本发明若干示范性实施例，但是本发明不限于这些示例性实施例，并且可在不脱离本发明精神的情况下通过适当选择材料和结构来实现本发明。
例如，如果期望减少栅极漏电流，可使用所谓的高介电常数绝缘膜，例如HfSiON，作为栅极绝缘膜。在这种情况下，阈值改变可小于使用氧化硅膜或氮氧化硅膜的情况。然而，如图14所示，通过设置氧化硅膜、氮氧化硅膜、氮化硅膜作为插入栅电极和高介电常数绝缘膜21之间的盖帽层膜22，可降低有效功函数，其结果是实现低阈值。在高介电常数绝缘膜和衬底之间，也可以提供氧化硅膜和氮氧化硅膜。
顺便提及，在本说明书中，栅电极的“有效功函数”通常通过CV方法从平带得到，并且除了栅电极自身的功函数之外，还受到绝缘膜中的固定电荷、界面上形成的偶极子、费米能级钉扎等影响。其与构成栅电极的材料的基本“功函数”有所区别。而且，术语“高介电常数绝缘膜”用于与通常用作栅极绝缘膜的由二氧化硅(SiO2)构成的绝缘膜区分，并意味着其具有比二氧化硅更高的介电常数，但是其具体的值不受该术语的限制。

Claims (17)

1.一种半导体器件，包括：
硅衬底；和
P沟道场效应晶体管，场效应晶体管包括在所述硅衬底上的栅极绝缘膜、在所述栅极绝缘膜上的栅电极、以及源漏区，其中
所述栅电极至少在与所述栅极绝缘膜接触的部分中包括，包含p型杂质元素的结晶Ni硅化物区；
其中构成所述结晶Ni硅化物区的硅化物具有由NixSi1-x表示的组成，其中0.2≤x＜0.4；并且
所述栅极绝缘膜包括氧化硅膜、氮氧化硅膜或者氮化硅膜，所述氧化硅膜、氮氧化硅膜或者氮化硅膜与栅电极的所述结晶Ni硅化物区接触。
2.如权利要求1所述的半导体器件，其中所述栅极绝缘膜还包括在所述氧化硅膜、氮氧化硅膜或者氮化硅膜下方的高介电常数绝缘膜。
3.如权利要求1所述的半导体器件，其中构成所述结晶Ni硅化物区的硅化物包括NiSi2相。
4.如权利要求1至3中任一项所述的半导体器件，其中所述硅衬底至少在与所述栅极绝缘膜接触的部分中包括：在P沟道晶体管的情况下含有氟原子的区域以及在N沟道晶体管的情况下含有氮原子的区域。
5.一种半导体器件，包括：
硅衬底；
P沟道场效应晶体管，所述P沟道场效应晶体管包括在所述硅衬底上的第一栅极绝缘膜、在所述第一栅极绝缘膜上的第一栅电极、以及第一源漏区；和
N沟道场效应晶体管，所述N沟道场效应晶体管包括在所述硅衬底上的第二栅极绝缘膜、在所述第二栅极绝缘膜上的第二栅电极、以及第二源漏区，其中
所述第一栅电极至少在与所述第一栅极绝缘膜接触的部分中包括，含有p型杂质的结晶Ni硅化物区；
所述第二栅电极至少在与所述第二栅极绝缘膜接触的部分中包括，含有n型杂质的结晶Ni硅化物区；
其中构成所述第一和第二栅电极的所述结晶Ni硅化物区的硅化物具有由NixSi1-x表示的组成，其中0.2≤x＜0.4；
所述第一栅极绝缘膜包括氧化硅膜、氮氧化硅膜或者氮化硅膜，所述氧化硅膜、氮氧化硅膜或者氮化硅膜与所述第一栅电极的所述结晶Ni硅化物区接触；并且
所述第二栅极绝缘膜包括氧化硅膜、氮氧化硅膜或者氮化硅膜，所述氧化硅膜、氮氧化硅膜或者氮化硅膜与所述第二栅电极的所述结晶Ni硅化物区接触。
6.如权利要求5所述的半导体器件，其中所述第一栅极绝缘膜还包括在所述氧化硅膜、氮氧化硅膜或者氮化硅膜下方的高介电常数绝缘膜；并且
所述第二栅极绝缘膜还包括在所述氧化硅膜、氮氧化硅膜或者氮化硅膜下方的高介电常数绝缘膜。
7.如权利要求5所述的半导体器件，其中构成所述第一和第二栅电极的所述结晶Ni硅化物区的硅化物包括NiSi2相。
8.如权利要求5所述的半导体器件，其中所述第一栅电极包括下部Ni硅化物区和上部Ni硅化物区，所述下部Ni硅化物区与所述第一栅极绝缘膜接触，所述上部Ni硅化物区包括所述第一栅电极的上表面，所述下部Ni硅化物区包含比所述上部Ni硅化物区的杂质元素的浓度高的杂质元素；以及
所述第二栅电极包括下部Ni硅化物区和上部Ni硅化物区，所述下部Ni硅化物区与所述第二栅极绝缘膜接触，所述上部Ni硅化物区包括所述第二栅电极的上表面，所述下部Ni硅化物区包含比所述上部Ni硅化物区的杂质元素的浓度高的杂质元素。
9.如权利要求5至8中任一项所述的半导体器件，其中所述第一和第二栅电极在分别与所述第一和第二栅极绝缘膜接触的部分中包括，具有杂质浓度为1×1020cm-3或更高的区域。
10.如权利要求5至8中任一项所述的半导体器件，其中所述第一和第二栅极绝缘膜是氧化硅膜或氮氧化硅膜。
11.如权利要求5至8中任一项所述的半导体器件，其中所述硅衬底至少在与所述第一栅极绝缘膜接触的部分中包括，含有氟原子的区域。
12.如权利要求5至8中任一项所述的半导体器件，其中所述硅衬底至少在与所述第二栅极绝缘膜接触的部分中包括，含有氮原子的区域。
13.如权利要求11所述的半导体器件，其中所述硅衬底至少在与所述第二栅极绝缘膜接触的部分中包括，含有氮原子的区域。
14.一种制造如权利要求5所述的半导体器件的方法，包括：
提供包括n型有源区和p型有源区的硅衬底；
在所述硅衬底上形成用于第一和第二栅极绝缘膜的绝缘膜；
在所述绝缘膜上形成用于栅极的硅膜；
在形成P沟道场效应晶体管的区域中，向用于栅极的所述硅膜中添加p型杂质；
在形成N沟道场效应晶体管的区域中，向用于栅极的所述硅膜中添加n型杂质；
通过加工用于栅极的所述硅膜形成栅极图形；
在形成所述P沟道场效应晶体管的所述区域中，形成第一源漏区；
在形成所述N沟道场效应晶体管的所述区域中，形成第二源漏区；
形成层间绝缘膜，以覆盖所述栅极图形；
去除所述层间绝缘膜的上部，以暴露所述栅极图形；
在所述暴露的栅极图形上形成镍膜；
进行热处理以硅化物化所述栅极图形，从而形成第一和第二栅电极；并
选择性去除所述镍膜的未被硅化物化部分的剩余镍。
15.如权利要求14所述的方法，其中通过离子注入添加所述p型杂质和所述n型杂质。
16.如权利要求14所述的方法，进一步包括：在形成用于所述第一和第二栅极绝缘膜的所述绝缘膜之前，在形成所述P沟道场效应晶体管的区域中向所述硅衬底添加氟。
17.如权利要求14至16中任一项所述的方法，进一步包括：在形成用于所述第一和第二栅极绝缘膜的所述绝缘膜之前，在形成所述N沟道场效应晶体管的区域中向所述硅衬底添加氮。
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