KR20080098421A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

반도체 디바이스는 실리콘 기판; 및 실리콘 기판 상에 게이트 절연막, 게이트 절연막 상의 게이트 전극, 및 소스 영역과 드레인 영역들을 포함한 전계 효과 트랜지스터를 포함한다. 게이트 전극은 게이트 절연막에 접촉하는 부분에 전계 효과 트랜지스터의 채널 영역의 도전성과 반대인 도전성의 불순물 원소를 함유한 결정화 Ni 실리사이드 영역을 포함한다.
전계 효과 트랜지스터, 이온 주입, 실리사이드화, 결정화 Ni 실리사이드, 게이트 전극

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
기술 분야
본 발명은 풀 실리사이드 게이트 전극 (full silicide gate electrode) 을 갖는 반도체 디바이스와 그의 제조 방법에 관한 것으로, 특히 MOS 형 전계 효과 트랜지스터들 (MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 의 성능과 신뢰성을 강화하는 기술에 관한 것이다.
배경 기술
점점 작은 트랜지스터가 요구되는 최첨단의 CMOS (상보형 MOS) 디바이스의 개발에 있어서, 다결정 실리콘 (poly-Si) 전극의 공핍 (depletion) 에 따라 구동 전류에 대한 열화의 문제를 제기하고 있다. 이 문제 때문에, 금속 게이트 전극들을 적용하여 구동 전류의 열화를 방지함으로써 전극의 공핍을 회피하는 기술을 연구하고 있다.
금속 게이트 전극들을 위해 사용하는데 고려되는 재료들은 순금속, 금속 질화물 및 실리사이드들을 포함하나, 어느 경우에서도 n-형 MOSFET (이하에서 "nMOS") 및 p-형 MOSFET (이하에서 "pMOS") 의 임계 전압들 (Vth) 이 적절한 레벨들로 설정될 수 있도록 요구된다.
고성능 CMOS 트랜지스터들에 대해서는 Vth 를 약 ±0.1 eV 로 설정하도록 요 구되는데 반해, 이 요구사항을 만족시키기 위하여 nMOS 의 경우 n-형 poly-Si 의 일 함수 (4.0 eV) 이하의 재료를 또는 pMOS 의 경우 p-형 poly-Si 의 일 함수 (5.2 eV) 이상의 재료를 게이트 전극을 위해 사용할 필요가 있다.
이들 목적을 실현하는 수단으로서는, nMOS 게이트 전극 및 pMOS 게이트 전극 (듀얼 금속 게이트 기술) 을 위해 상이한 일 함수들을 갖는 이종 금속들 (heterogeneous metals) 또는 합금들을 개별적으로 이용함으로써 트랜지스터의 Vth 를 제어하는 방법을 제안한다.
예를 들어, 비 특허 문헌 1 (International electron devices meeting technical digest 2002, p. 359) 에서는, SiO2 에 형성된 Ta 및 Ru 의 일 함수들이 각각 4.125 eV 및 4.95 eV 이며, 이들 두 개의 전극들 간에 0.8 eV 만큼의 일 함수 변조가 가능하다는 것을 기술한다.
한편, poly-Si 를 Ni, Hf, W 등으로 완전히 실리사이드화 하는 풀 실리사이드 전극들에 관한 기술이 최근 주목을 끌고 있다.
예를 들어, 특허 문헌 1 (미국 특허 공개 공보 제 2005/0070062 호) 에서는 게이트 절연막으로서 SiO2 와 게이트 전극으로서 P 및 B 를 포함한 불순물들을 주입한 poly-Si 의 풀 실리사이드화에 의해 획득된 실리사이드 전극을 이용하여 (1) 종래의 CMOS 처리들과 더욱 양립할 수 있게 형성 프로세스를 행할 수 있고, (2) SiO2 상의 실리사이드화 전에 poly-Si 에 불순물들을 첨가하여 임계 전압을 제어할 수 있음을 개시한다.
본 개시물은 풀 실리사이드 전극이 전도유망한 금속 게이트임을 제안한다. 특히, 불순물들을 첨가하여 가능하게 된 임계치 제어는 종래의 반도체 처리들에 사용되는 불순물들 (pMOS 의 경우 B, Al, Ga, In 및 Tl 이나 nMOS 의 경우 N, P, As, Sb 및 Bi) 이 적용되는 경우, nMOS 의 경우 약 4.2 eV 내지 4.4 eV 이거나 pMOS 의 경우 약 4.7 eV 내지 4.9 eV 인 실효 일 함수을 얻었다. 이러한 임계치의 변화들은 실리사이드화 시에 소위 “스노우플로잉 (snowplowing)” 효과에 의해 실리사이드 전극/SiO2 게이트 절연막 계면에 첨가된 불순물들의 분리로부터 발생한다. 불순물들의 첨가에 의해 임계 제어가 pMOS 및 nMOS 의 차별화된 제조를 가능케 하기 때문에, 게이트 절연막으로서 SiO2 를 이용한 트랜지스터의 임계치를 제어하는 전도유망한 방법이 고려된다.
또한, 특허 문헌 2 (일본 특허 공개 공보 제 2005-129551 호) 에서 서술된 기술에서는, nMOS 용으로는 게이트 전극들이 30% 내지 60% 인 Ni 함유량을 갖고 n-형 불순물들을 포함하며, pMOS 용으로는 게이트 전극들이 40% 내지 70% 인 Ni 함유량을 갖고 p-형 불순물들을 포함하는 경우, 각각 약 4.1 eV 및 5.1 eV 인 실효 일 함수들을 얻었다.
그러나, 이들 기술들은 다음의 문제들을 수반한다.
상이한 일 함수들을 갖는 이종 금속들이나 합금들의 차별화된 제조를 위한 듀얼 금속 게이트 기술은 에칭에 의해 pMOS 게이트 절연막이나 nMOS 게이트 절연막 상에 성막된 금속층을 제거하는 공정을 필요로 하며, 이것은 에칭 동안 게이트 절 연막의 품질을 열화시켜 소자의 성능 특성들 및 신뢰성의 저하를 야기한다.
SiO2 게이트 절연막 상의 게이트 전극으로서 poly-Si 에 P 와 B 와 같은 불순물을 주입하고 Ni 를 갖는 poly-Si 를 풀 실리사이드화하여 획득된 NiSi 전극 (니켈 모노실리사이드 전극) 이 사용되는 경우, 위에서 서술된 바와 같이 nMOS 를 위해 달성된 실효 일 함수는 약 4.2 eV 내지 4.4 eV 이거나 pMOS 를 위해 달성된 실효 일 함수는 약 4.7 eV 내지 4.9 eV 이지만, 고성능 트랜지스터의 실현에서는 실효 일 함수를 제어하여 낮은 임계치의 달성을 필요로 한다.
특허 문헌 2 에서는, nMOS 용으로는 게이트 전극들의 Ni 함유량은 30% 내지 60% 이고 n-형 불순물들을 포함하는 경우와, pMOS 용으로는 게이트 전극들의 Ni 함유량은 40% 내지 60% 이고 p-형 불순물들을 포함하는 경우, 각각 약 4.1 eV 및 5.1 eV 인 실효 일 함수들을 획득한다. 그러나, 이러한 조성 영역에서 고성능 nMOS 및 pMOS 를 실현하기 위해 요구된 임계치의 달성을 가능케 하는 실효 일 함수들 (nMOS 의 경우 4.0 eV 및 pMOS 의 경우 5.2 eV) 을 갖는 Ni 실리사이드 전극이 아직까지는 발견되지 않았다.
게이트 전극의 Ni 함유량이 40% 이상인 경우 게이트 전극 및 SiO2 게이트 절연막 간의 밀착성이 매우 불량하기 때문에, 게이트 전극/절연막 계면에서 벗겨지기 쉽고, 종종 소자 성능의 열화를 야기한다. 또한, 게이트 전극의 Ni 함유량이 40% 이상인 경우, 전극에 기인한 압축 응력 (compressive stress) 이 게이트 절연막에 작용하여 게이트 절연막의 신뢰성의 감소를 야기하는 것으로 공지되어 있다 (International electron devices meeting technical digest 2005, p.709). 이러한 점들 때문에, Ni 실리사이드 전극의 Ni 함유량이 40% 미만인 것이 바람직하지만, 이 함유량 영역에서 고성능 pMOS 를 위해 요구되는 임계치를 실현할 수 있는 Ni 실리사이드 전극은 아직까지 발견되지 않았다.
CMOS 디바이스의 제조 시, 공정의 단순화를 통해 비용 절감의 목적으로 일 순환의 실리사이드화에서 nMOS 실리사이드 전극 및 pMOS 실리사이드 전극 모두가 형성되는 것이 바람직하다. 이 목적을 달성하기 위하여, nMOS 의 Ni 풀 실리사이드 게이트 전극 및 pMOS 의 Ni 풀 실리사이드 전극이 동일한 조성을 갖는 것이 필요하지만, nMOS 게이트 전극 및 pMOS 게이트 전극을 구성하는 실리사이드들이 동일한 조성을 가지면서 고성능 CMOS 디바이스에 요구된 임계치들의 실현을 가능케 하는 실효 일 함수들 (nMOS 의 경우 4.0eV 이고 pMOS 의 경우 5.2eV) 을 갖는 Ni 실리사이드 전극은 아직까지 발견되지 않았다.
또한, 소자의 소형화에 따라, 트랜지스터의 임계치들의 불균형을 억제하도록 요구된다.
발명의 개시
본 발명의 목적은 소자들의 성능 및 신뢰성을 강화시킨 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따르면, 다음의 반도체 디바이스들 및 그 제조 방법이 제공된다.
(1) 실리콘 기판; 및
상기 실리콘 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 게이트 전 극, 및 소스 영역과 드레인 영역을 포함하는 전계 효과 트랜지스터를 포함하고,
상기 게이트 전극은 적어도 상기 게이트 절연막과 접촉하는 부분에 상기 전계 효과 트랜지스터의 채널 영역의 도전 유형과 반대인 도전 유형의 불순물 원소를 함유한 결정화 Ni 실리사이드 영역을 포함하는, 반도체 디바이스.
(2) (1) 항에 있어서,
상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드는 NixSi1 -x (0.2≤ x < 0.4) 로 표현된 조성을 갖는, 반도체 디바이스.
(3) (1) 항 또는 (2) 항에 있어서,
상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드는 NiSi2 상 (phase) 을 포함하는, 반도체 디바이스.
(4) (1) 항 내지 (3) 항 중 어느 한 항에 있어서,
상기 실리콘 기판은 적어도 상기 게이트 절연막과 접촉하는 부분에 P-채널 트랜지스터의 경우 불소 원자들을 함유하는 영역과 N-채널 트랜지스터의 경우 질소 원자들을 함유하는 영역을 포함하는, 반도체 디바이스.
(5) 실리콘 기판;
상기 실리콘 기판 상의 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상의 제 1 게이트 전극, 및 제 1 소스 영역과 제 1 드레인 영역을 포함하는 P-채널 전계 효과 트랜지스터; 및
상기 실리콘 기판 상의 제 2 게이트 절연막, 상기 제 2 게이트 절연막 상의 제 2 게이트 전극, 및 제 2 소스 영역과 제 2 드레인 영역을 포함하는 N-채널 전계 효과 트랜지스터를 포함하고,
상기 제 1 게이트 전극은 적어도 상기 제 1 게이트 절연막과 접촉하는 부분에, p-형 불순물들을 함유하는 결정화 Ni 실리사이드 영역을 포함하고,
상기 제 2 게이트 전극은 적어도 상기 제 2 게이트 절연막과 접촉하는 부분에, n-형 불순물들을 함유하는 결정화 Ni 실리사이드 영역을 포함하는, 반도체 디바이스.
(6) (5) 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드들은 NixSi1 -x (0.2≤ x < 0.4) 로 표현된 조성을 갖는, 반도체 디바이스.
(7) (5) 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드들은 NiSi2 상을 포함하는, 반도체 디바이스.
(8) (5) 항 내지 (7) 항 중 어느 한 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 접촉하는 부분에 그 상부보다 높은 농도의 불순물 원소를 함유하는 영역들을 포함하는, 반도체 디바이스.
(9) (5) 항 내지 (8) 항 중 어느 한 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 접촉하는 부분에 1×1020 cm-3 이상인 불순물 농도를 갖는 영역들을 포함하는, 반도체 디바이스.
(10) (5) 항 내지 (9) 항 중 어느 한 항에 있어서,
상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 실리콘 산화막 또는 실리콘 산질화막인, 반도체 디바이스.
(11) (5) 항 내지 (9) 항 중 어느 한 항에 있어서,
상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 각각 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 접촉하는 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막을 포함하는, 반도체 디바이스.
(12) (5) 항 내지 (11) 항 중 어느 한 항에 있어서,
상기 실리콘 기판은 적어도 상기 제 1 게이트 절연막과 접촉하는 부분에 불소 원자들을 함유한 영역을 포함하는, 반도체 디바이스.
(13) (5) 항 내지 (12) 항 중 어느 한 항에 있어서,
상기 실리콘 기판은 적어도 상기 제 2 게이트 절연막과 접촉하는 부분에 질소 원자를 함유한 영역을 포함하는, 반도체 디바이스.
(14) (5) 항에 기재된 반도체 디바이스를 제조하는 방법으로서,
n-형 활성 영역과 p-형 활성 영역을 포함하는 실리콘 기판을 제공하는 단계;
상기 실리콘 기판 상에 제 1 게이트 절연막과 제 2 게이트 절연막용 절연막 을 형성하는 단계;
상기 절연막 상부에 게이트용 실리콘막을 형성하는 단계;
상기 P-채널 전계 효과 트랜지스터가 형성되는 영역의 게이트용 실리콘막에 p-형 불순물을 첨가하는 단계;
상기 N-채널 전계 효과 트랜지스터가 형성되는 영역의 게이트용 실리콘막에 n-형 불순물을 첨가하는 단계;
상기 게이트용 실리콘막을 처리하여 게이트 패턴을 형성하는 단계;
P-채널 전계 효과 트랜지스터가 형성되는 상기 영역에 제 1 소스 영역과 제 1 드레인 영역을 형성하는 단계;
N-채널 전계 효과 트랜지스터가 형성되는 상기 영역에 제 2 소스 영역과 제 2 드레인 영역을 형성하는 단계;
상기 게이트 패턴을 피복하도록 층간절연막을 형성하는 단계;
상기 층간절연막의 상부를 제거하여 상기 게이트 패턴을 노출하는 단계;
상기 노출된 게이트 패턴 상부에 니켈막을 형성하는 단계;
열처리를 수행하여 상기 게이트 패턴을 실리사이드화함으로써 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계; 및
상기 니켈막의 실리사이드화되지 않은 부분의 잉여 니켈을 선택적으로 제거하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
(15) (14) 항에 있어서,
상기 p-형 불순물과 상기 n-형 불순물은 이온 주입에 의해 첨가되는, 반도체 디바이스를 제조하는 방법.
(16) (14) 항 또는 (15) 항에 있어서,
상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막용 상기 절연막을 형성하기 전에 상기 P-채널 전계 효과 트랜지스터가 형성되는 영역의 상기 실리콘 기판에 불소를 첨가하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
(17) (14) 항 내지 (16) 항 중 어느 한 항에 있어서,
상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막용 상기 절연막을 형성하기 전에 상기 N-채널 전계 효과 트랜지스터가 형성되는 영역의 상기 실리콘 기판에 질소를 첨가하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
본 발명에 따르면, 고성능 및 신뢰성을 갖는 트랜지스터와 그를 제조하는 단순한 제조 방법을 제공할 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 예시적 실시형태에 따른 반도체 디바이스를 나타내는 개략적인 단면도;
도 2 는 결정화 Ni 실리사이드의 조성, 및 실리사이드화 전의 다결정 실리콘과 Ni 간의 막 두께 비율 (Ni 막 두께/Si 막 두께) 사이의 관계를 도시하는 도면;
도 3 은 결정화 Ni 실리사이드의 실효 일 함수, Ni 함유량, 및 불순물의 첨가의 효과에 대한 관계를 도시하는 도면;
도 4 는 본 발명의 예시적 실시형태에 따라 제조된 실리사이드 전극의 일 함수를 갖고 실현될 수 있는 트랜지스터의 임계치 범위를 나타내는 도면;
도 5 는 본 발명의 예시적 실시형태에 따른 반도체 디바이스 제조 방법의 공정 단면도;
도 6 은 본 발명의 예시적 실시형태에 따른 반도체 디바이스 제조 방법의 공정 단면도;
도 7 은 본 발명에 따라 제조된 MOSFET 의 드레인 전류-게이트 전압 특성들의 측정 결과를 나타내는 도면 (도 7(a) 는 nMOS 를 위한 측정 결과를 도시하고, 도 7(b) 는 pMOS 를 위한 측정 결과를 도시함);
도 8 은 종래 기술 (비교예) 에 따른 Ni 실리사이드의 조성 및 실리사이드화 전의 다결정 실리콘과 Ni 간의 막 두께 비율 사이의 관계를 도시하는 도면;
도 9 는 종래 기술 (비교예) 에 따른 Ni 실리사이드의 실효 일함수와 Ni 함유량 간의 관계를 도시하는 도면;
도 10 은 본 발명 및 종래 기술 (비교예) 에 따라 제조된 트랜지스터의 임계치의 불균일성을 도시하는 도면;
도 11 은 본 발명의 예시적 제 2 실시형태에 따른 반도체 디바이스 제조 방법의 공정 단면도이다;
도 12 는 본 발명의 예시적 제 2 실시형태에 따른 반도체 디바이스 제조 방법의 공정 단면도;
도 13 은 본 발명의 예시적 제 2 실시형태에 따른 반도체 디바이스 제조 방법의 공정 단면도;
도 14 는 본 발명의 다른 예시적 실시형태에 따른 반도체 디바이스를 나타내 는 개략적인 단면도;
도 15 는 본 발명의 예시적 제 3 실시형태에 따른 반도체 디바이스 제조 방법의 공정 단면도;
도 16 은 본 발명의 예시적 제 3 실시형태에 따른 반도체 디바이스를 나타내는 개략적 단면도;
도 17 은 본 발명의 예시적 제 3 실시형태 (불소 첨가) 에 따라 제조되는 트랜지스터의 임계치 범위를 나타내는 도면; 및
도 18 은 본 발명의 예시적 제 3 실시형태 (질소 첨가) 에 따라 제조되는 트랜지스터의 임계치 범위를 나타내는 도면.
발명의 실시를 위한 최선예
이하에서는 본 발명의 예시적인 실시형태들을 참조하여 본 발명을 상세히 설명한다.
본 발명은 새롭게 발견되는 다음의 사실들에 기초한다.
게이트 절연막 상에 불순물 원소들이 첨가된 결정성이 높은 Ni 실리사이드로 이루어진 게이트 전극을 형성하는 경우, 실리사이드의 Ni 함유량의 감소에 따라서 불순물 원소들의 첨가에 의해 실효 일 함수의 변화 (불순물 원소들이 첨가된 경우와 언도핑된 경우의 차이) 가 증가되고, 종래 기술에 기초한 것보다 임계치 제어에 적합한 실효 일 함수를 달성할 수 있다. 특히, Ni 함유량이 40% 미만이고, 불순문 원소들이 첨가된 결정화 Ni 실리사이드를 게이트 전극을 위해 사용하는 경우, 종래 기술에 기초하는 것보다 낮은 임계치의 pMOS 및 nMOS 를 실현할 수 있다.
이상의 발견은 다음의 MOS 커패시턴스를 이용한 예비 실험으로부터 유도되었다.
우선, 실리콘 기판 상에 SiO2 게이트 절연막 (두께: 3nm) 을 형성하고, 그 게이트 절연막 상에 두께 80 nm 인 다결정 실리콘 (poly-Si) 막을 형성하였다.
다음으로, poly-Si 막으로 불순물 원소들을 이온 주입하였다. 첨가된 불순물 원소들은 트랜지스터의 채널 영역의 도전 유형과 반대인 도전 유형 (즉, 게이트 절연막의 바로 아래의 채널이 형성되는 실리콘 기판 활성 영역의 도전 유형과 반대인 도전 유형) 이다. 예를 들어, nMOS 를 실현하기 위하여, Si 에 대해 n-형 불순물들인 N, P, As, Sb, Bi 등을 이온 주입할 수 있고, pMOS 를 실현하기 위하여, Si 에 대해 p-형 불순물들인 B, Al, In, Ga, Tl 등을 이온 주입할 수 있다.
그 후, poly-Si 막 (두께: TSi) 상에 Ni 막 (두께: TNi) 을 성막하고, 뒤이어 열처리로 poly-Si 막을 풀 실리사이드화 하였다.
표 1 에서는 한쪽에 실리사이드화 (silicidation) 전의 poly-Si 막과 Ni 막 간의 두께 비율과 다른 쪽에 실리사이드화에 의해 형성된 니켈 실리사이드의 결정상 (crystalline phase) 의 유형을 나타낸다.
표 1 에 도시된 바와 같이, 니켈 실리사이드의 결정상은 poly-Si 막 상에 성막된 Ni 막의 두께, 즉 poly-Si 에 공급되는 Ni 의 양에 비례하여 순차적으로 결정된다. 예를 들어, 실효 일 함수에 영향을 미치는, 게이트 전극/게이트 절연막 계면 부근의 Ni 실리사이드의 결정상, 주로 NiSi 상을 만드는 것을 희망하는 경우, poly-Si 막의 두께 (TSi) 와 Ni 막의 두께 (TNi) 간의 비율 (TNi/TSi) 을 0.55 내지 0.95 의 범위로 설정할 수 있고, 주로 Ni3Si 상을 만드는 것을 희망하는 경우, TNi/TSi 는 1.6 이상으로 설정할 수 있다. 게이트 전극/게이트 절연막 계면 부근의 Ni 실리사이드의 결정상을 주성분이 NiSi2 상인 실리사이드로 만드는 것을 희망하는 경우, 0.28 내지 0.54 의 범위로 TNi/TSi 를 설정하고 600℃ 이상, 더욱 바람직하게는 650℃ 이상으로 실리사이드화 온도를 설정하는 것이 필요하다. Ni 실리사이드의 일 함수를 결정하는 조성 비율 (Ni/(Ni+Si)) 이 NiSi2, NiSi 또는 Ni3Si 와 같은 결정상의 형성에 의해 가상 자기-정합 방식으로 결정되기 때문에, 동일한 결정상을 얻기 위한 (즉, 동일한 일 함수를 얻기 위한) Ni 막 두께 및 실리사이드화 온도를 포함한 프로세스 조건들로 허용되는 마진들이 광범위하여 제조 공정에 기인하는 불균형을 억제하는 것이 가능하다.
[표 1]
Ni 막 두께/Si 막 두께의 비율
0.28-0.54 0.55-0.95 1.6 이상
어닐링 온도 650℃ NiSi2 (+NiSi)
600℃ NiSi
500℃ NiSi NiSi Ni3Si (+NiSi)
450℃ NiSi Ni3Si (+NiSi)
400℃ NiSi Ni3Si (+NiSi)
이 풀 실리사이드화 동안, 불순물 원소들은 "스노우플로우잉 (snowplowing)" 효과에 의해 실리사이드 전극/절연막 계면 근처에서 분리된다. 그 때, 분리된 불순물 원소들의 농도가 그 계면 근처에서 1×1020 cm-3 아래로 떨어졌을 때, 실효 일 함수는 거의 변하지 않았다. 따라서, 실효 일 함수를 변경하기 위하여, 게이트 전극/게이트 절연막 계면 근처의 게이트 전극 부분에서는 상부 영역보다 고농도 불순물을 함유한 불순물 분리 영역을 갖는 것이 바람직하고, 그 불순물 분리 영역의 불순물 농도가 1×1020 cm-3 이상 되는 것이 바람직하다. 한편, 소자들의 신뢰성 관점에서는, 이 불순물 분리 영역의 농도가 1×1023 cm-3 이하인 것이 바람직하고, 심지어 5×1022 cm-3 이하인 것이 더욱 바람직하다. 따라서, 본 발명에서 사용하는 게이트 전극은 게이트 절연막과 접촉하는 부분에 위에서 언급된 농도 범위의 불순물 원소들을 함유하는 것이 바람직하다. 또한, 게이트 전극에서의 본 농도 범위인 불순물 영역 (불순물 분리 영역) 은 게이트 전극/절연막 계면으로부터 두께 방향 (기판면으로부터 수직 방향) 으로부터 5 nm 이상 정도로 존재하는 것이 바람직하다.
위에서 서술된 바와 같이 제조된 MOS 커패시턴스의 Ni 실리사이드의 결정상은 XRD 에 의해 식별되었다. 표 1 에 도시된 바와 같이, TNi/TSi = 0.28 내지 0.54 인 경우에, 형성되는 Ni 실리사이드는 사실상 NiSi2 로 이루어진다. 그러나, XRD 에서, NiSi2 는 피크 세기가 약하고, NiSi 의 피크가 목격된다. XPS 에 의해 실리사이드 전극 조성의 깊이 방향 (depthwise direction) 분석에 따르면, 전극 표면 측에서 NiSi2 내의 Ni 함유량보다 약간 많은 Ni 함유량이 발견되고, 따라서 NiSi 는 그 부분에 주로 존재한다. TNi/TSi = 0.55 내지 0.95 인 경우에서, 형성되는 Ni 실리사이드는 사실상 NiSi 로 이루어진다. TNi/TSi 가 1.6 이상인 경우, 형성되는 Ni 실리사이드는 사실상 Ni3Si 로 이루어진다.
도 2 는 위에서 서술된 바와 같이 제조된 MOS 커패시턴스의 전극/절연막 계면 부근에서 게이트 전극 중 Ni 함유량 및 실리사이드화 전의 Ni 막 두께/poly-Si 막 두께 (Si 막 두께) 의 비율 (TNi/TSi) 간의 관계를 나타낸다. 전극 중 Ni 함유량은 XPS 측정으로부터 구하였다. 전극 조성의 오류 바들 (error bars) 은 다수의 점 XPS 측정에서 변동폭들 (fluctuations) 을 나타낸다.
본 도면으로부터 계면 부근에서 전극 중 Ni 함유량이 TNi/TSi 비율에 따라 계단 모양으로 결정되는 것으로 이해된다. 예를 들어, TNi/TSi = 0.28 내지 0.54, 0.55 내지 0.95, 및 1.6 이상에서, 계면 부근에서 게이트 전극 중 Ni 함유량이 각각 33.3±7%, 50±5% 및 75±5% 이었다. 이들 조성들은 각각 NiSi2 의 Ni 함유량 (33.3%), NiSi 의 Ni 함유량 (50%), 및 Ni3Si 의 Ni 함유량 (75%) 에 사실상 대응되었다. 이것은 아마 표 1 에 도시된 바와 같이 결정상에 의해 계면 부근에서 전극 중 Ni 함유량이 자기-정합 결정 때문이다.
도 3 은 위에서 서술된 바와 같이 제조된 MOS 커패시턴스에 대해서, 불순물 원소들을 첨가하지 않았던 경우 (언도프트), As 를 첨가한 경우, 및 B 를 첨가한 경우 (poly-Si 중 첨가된 As 및 B 의 도즈량은 모두 5 × 1020 cm- 3 임) 에서 결정화된 Ni 실리사이드의 실효 일 함수와 계면 부근에서 실리사이드 전극 조성 간의 관계를 나타낸다. 전극 조성의 오류 바들은 다수의 점 XPS 측정에서 변동폭을 나타낸다. 도면은 그 조성 중 주 결정상을 나타낸다.
본 도면에서 도시되는 바와 같이, 불순물 원소들을 첨가하지 않았을 경우, 결정화 Ni 실리사이드의 실효 일 함수는 조성에 거의 의존하지 않는다. 따라서, Ni 함유량이 ±5% 정도에 의해 변화하더라도, 임계치들의 변동폭은 억제될 수 있다.
임의의 불순물을 첨가한 경우들을 살펴보면, Ni 함유량의 감소 (Si 함유량의 증가) 에 따라 불순물 첨가에 의해 실효 일 함수의 변화 (임의의 불순물을 첨가한 경우와 언도프트된 경우 간의 차이) 는 증가한다. 특히, 주 결정상이 NiSi2 이고 Ni 함유량이 26 원자% 내지 40 원자% 인 영역에서, 실효 일 함수는 As 도핑 하에서 4.0 eV 또는 B 도핑 하에서 5.2 eV 가 되며, 고성능 CMOSFET 디바이스에 대해 요구된 실효 일 함수 (nMOS 를 위해 4.0 eV 이하, pMOS 를 위해 5.2 eV 이상) 가 실현될 수 있음을 나타낸다.
불순물 첨가에 의해 실효 일 함수의 변화가 Ni 실리사이드 중 Ni 함유량의 감소 (Si 함유량의 증가) 에 따라 증가하는 경향은 일 함수를 변조시키는 효과를 갖는 모든 불순물에 대해서 확인하였다. 특히, 결정화 NiSi2 에서 실효 일 함수는 n-형 불순물들 (N, P, As, Sb, Bi 등) 의 경우 4.0 eV 이하이고 p-형 불순물들 (B, Al, In, Ga, Tl 등) 의 경우 5.2 eV 이상이었고, 이것은 고성능 CMOS 디바이스들을 위한 실효 일 함수 요구사항 (nMOS 을 위해 4.0 eV 이하, pMOS 을 위해 5.2 eV 이상) 이 실현될 수 있음을 나타낸다.
불순물 첨가에 의한 실효 일 함수의 변화에 대한 전극 중 Ni 함유량의 본 의존성은 일본 공개 공보 제 2005-129551 호 (특허 문헌 2) 에 개시된 경향과 전적으로 상이하다. 특히, 임의의 p-형 불순물을 첨가한 경우, 실효 일 함수에 대한 전극 중 Ni 함유량의 의존 경향은 본 예시적 실시형태와 특허 문헌 2 의 경우 간에서 반대로 된다.
이것은 다음 이유에 기인한다. 특허 문헌 2 의 경우에서는, 불순물 첨가에 의한 실효 일 함수의 변화 (임의의 불순물을 첨가한 경우와 언도프트된 경우 간의 차이) 가 불순물의 유형 및 양에만 의존하나, Ni 실리사이드 전극의 조성에 거의 의존하지 않는다. 또한, 언도프트된 Ni 실리사이드 전극의 실효 일 함수는 Ni 함유량 (약 30 원자% 내지 100 원자%) 의 증가에 따라 상승한다 (4.43 eV 내지 5.1 eV). 본 예시적 실시형태의 경우에서, 그와 다르게, 언도프트된 결정화 Ni 실리사이드의 실효 일 함수가 Ni 함유량에 거의 의존하지 않고, 실효 일 함수의 변화는 도 3 에 도시된 바와 같이 Ni 함유량의 감소 (Si 함유량의 증가) 에 따라 증가한다. 본 방식에서, 본 발명 및 특허 문헌 2 에 따른 기술은 불순물 첨가에 의해 실효 일 함수의 변화에 대한 전극 조성의 의존이 크게 상이하다. 이 차이는 아마 비교예를 참조하여 이후에 서술되는 바와 같이 형성 방법의 차이로부터 생긴 결정성의 차이에 기인한다.
도 3 에 도시된 바와 같이, 도핑된 Ni 실리사이드의 실효 일 함수는, Ni 함유량에 의해 영향받기 때문에, Ni 함유량이 자기-정합 방식으로 결정되는 실리사이드를 형성하는 것이 바람직하다. 즉, 열역학적으로 안정한 결정상을 주 결정상으로 하는 실리사이드를 형성하는 것, 특히 NiSi2 결정상을 주 결정상으로 하는 실리사이드를 형성하는 것이 바람직하다. 위에서 언급한 바와 같이, NiSi2 결정상의 형성이 자기-정합 방식으로 Ni 함유량을 결정하기 때문에, 프로세스 조건들에 대해 허용된 마진들은 광범위하여 제조 프로세스에 기인한 Ni 함유량의 변동폭을 억제하는 것이 가능하게 된다. 따라서, 도핑된 결정화 NiSi2 를 게이트 전극에 적용할 수도 있는 본 발명에 따르면, 전극 조성이 풀 실리사이드화 때에 자기-정합 방식으로 결정되기 때문에, 임계치 변동폭을 억제하는 트랜지스터를 형성하는 것이 가능하게 된다. 또한, Ni 함유량이 40 원자% 미만인 실리사이드가 형성될 수 있기 때문에, 실리사이드 전극 및 게이트 절연막 간의 접합은 견고해지고, 게이트 전극에 기인한 게이트 절연막의 압축 응력은 억제되어 더욱 신뢰할 수 있는 트랜지스터가 형성되는 것이 가능할 수 있다.
산화막의 두께가 1.8 nm 인 경우, 실효 일 함수로부터 예상 가능한 MOSFET 의 임계치 (Vth) 범위는 채널 불순물 농도에 대해서 도 4 에 도시된 바와 같이 된 다. 불순물 원소들을 첨가하여 nMOS 의 경우 4.0 eV 이하 또는 pMOS 의 경우 5.2 eV 이상으로 실효 일 함수가 변조될 수 있는 결정화 Ni 실리사이드 전극을 이용하는 본 발명에 따르면, 보통 CMOS 디바이스들의 채널 농도 (1017 내지 1018 cm-3) 에서 종래의 불순물 원소가 도핑된 NiSi 전극을 이용하여 달성될 수 없는 레벨인 약 0.1 V 의 낮은 임계치를 갖는 고성능 디바이스를 실현할 수 있다.
본 발명에 따르면, 게이트 전극을 구성하는 결정화 Ni 실리사이드는 Ni 함유량이 40 원자% 미만이 되는 것이 바람직하다. 40 원자% 미만인 Ni 함유량에서는 게이트 전극이 실리콘 산화막 (SiO2 막) 및 실리콘 산질화막 (SiON 막) 과 같은 게이트 절연막에 더욱 단단히 접착하는 것을 가능하게 하고, 전극에 기인한 스트레스가 발생하는 것을 거의 완전히 방지하여 MOSFET 의 신뢰성을 강화하는 것을 가능하게 만든다.
본 발명에 따르면, 게이트 디플리션 (gate depletion) 의 억제 및 게이트 저항을 감소시키는 관점에서 게이트 전극을 구성하는 결정화 Ni 실리사이드의 Ni 함유량이 5 원자% 이상 되는 것이 바람직하고, 10 원자% 이상 되는 것이 더욱 바람직하고; 또한 임계치 제어의 관점에서 20 원자% 이상 되는 것이 바람직하고, 25 원자% 이상 되는 것이 더욱 바람직하고, 30 원자% 이상 되는 것이 특히 바람직하다. 상술된 신뢰성 강화에 더하여 임계치 제어 양태를 고려하면, Ni 함유량이 38 원자% 이하 되는 것이 바람직하고, 35 % 이하 되는 것이 더욱 바람직하다. 또한, Ni 함유량은 원자 수의 관점에서 Ni 와 Si 의 전체 양에 대한 Ni 양의 비율 (Ni/(Ni+Si)) 에 대한 퍼센티지로 표현된다. 따라서, 게이트 디플리션을 억제하고, 게이트 저항을 줄이고, 신뢰성을 개선하는 관점으로부터 NixSi1 -x (0.1 ≤ x < 0.4) 에 의해 나타내지는 Ni 실리사이드가 바람직하고, 이들 점들에 더하여 임계치 제어를 고려하면 NixSi1 -x (0.2 ≤ x < 0.4) 가 더욱 바람직하다. 또한, 이들 공식들 중 x 는 위에서 언급된 관점으로부터 Ni 함유량에 대한 바람직한 범위 내에 있는 것이 바람직하다.
본 발명에 따른 게이트 전극은 원하는 실효 일 함수를 달성의 목적으로 위에서 언급된 바와 같은 Ni 함유량을 갖는 결정화 실리사이드의 영역을 갖고, 이 영역은 게이트 전극/절연막 계면으로부터 두께 방향 (기판 면에 수직인 방향) 으로 5 nm 이상 확장하는 것이 바람직하고, 10 nm 이상인 것이 더욱 바람직하다.
본 발명에 따르면, 위에서 언급된 바와 같이 도핑된 결정화 Ni 실리사이드 전극을 게이트 전극에 적용하기 때문에, CMOS 디바이스를 제조할 경우, 이하에서 서술되는 바와 같은 단일 실리사이드화 단계로 nMOS 용 및 pMOS 용 Ni 실리사이드 전극을 형성할 수 있다. 따라서, 단계들의 수는 감소되고, 프로세스가 단순화되어 비용을 절감시킬 수 있다.
본 발명의 게이트 절연막으로서는, 실리콘 산화막 (SiO2 막) 또는 실리콘 산질화막 (SiON 막) 을 사용할 수 있다. 또한, 게이트 절연막으로서 HfSiON 막과 같은 고 유전율 절연막을 사용할 수도 있다. 이 경우, 불순물 첨가에 의한 임계치 변화의 범위는 SiO2 및 SiON 게이트 절연막을 사용하는 경우보다 작지만, 게이 트 전극과 접촉하는 부분에 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막을 배치하여 실효 일 함수의 변화를 증가시킬 수 있고, 이것은 MOSFET 에서 낮은 임계치를 실현하는 것이 가능하게 할 것이다. 고 유전율 절연막과 실리콘 기판 간에서는, 실리콘 산화막 또는 실리콘 산질화막이 제공될 수도 있다.
도 1 은 도핑된 Ni 실리사이드를 게이트 전극으로서 사용하는 CMOSFET 구조의 개략적 단면도를 도시한다. 본 도면에서, 참조 부호 1 은 실리콘 기판; 참조 부호 2 는 소자 분리 영역; 참조 부호 3 은 게이트 절연막; 참조 부호 6 은 연장 확산 영역; 참조 부호 7 은 게이트 측벽; 참조 부호 8 은 소스-드레인 확산 영역; 참조 부호 11 은 층간 절연막; 참조 부호 13 은 n-형 풀 실리사이드 게이트 전극; 참조 부호 14 는 p-형 풀 실리사이드 게이트 전극; 참조 부호 19 및 20 은 불순물 분리 영역들을 나타낸다. 이러한 CMOS 구조에서는 게이트 전극 디플리션을 회피하는 효과뿐만 아니라 지금까지 실행 불가능한 것으로 고려되는 높은 수준의 신뢰성 및 재생산성을 갖는 고성능 트랜지스터를 달성할 수 있다.
위에서 서술된 구조뿐만 아니라, pMOS 영역의 실리콘 기판에서, 적어도 게이트 절연막과 접촉하는 부분에 불소 원자들을 제공하면, 게이트 전극의 실효 일 함수를 약 0.1 eV 만큼 증가시켜 pMOS 의 임계치를 약 0.1 V 만큼 감소시킬 수 있다. 또한, nMOS 영역의 실리콘 기판에서 적어도 게이트 절연막과 접촉하는 부분에 질소 원자들을 제공하면, 게이트 전극의 실효 일 함수를 약 0.1 eV 만큼 감소시켜 nMOS 의 임계치를 약 0.1 V 만큼 낮아지게 할 수 있다.
본 발명에 따르면, pMOS 의 게이트 전극의 일 함수와 nMOS 의 게이트 전극의 일함수는, 위에서 언급된 바와 같이 게이트 전극을 이루는 실리사이드의 조성 및 실리사이드 내에 함유된 불순물들에 의해 제어될 수 있다. 따라서, pMOS 영역 및 nMOS 영역의 게이트 재료로서 동일 조성의 결정화 실리사이드들을 형성하면서 pMOS 영역의 실리사이드와 nMOS 영역의 실리사이드가 상이한 불순물들을 함유할 수 있다. 따라서, 본 발명에 따른 제조 공정에서는, 게이트 절연막 상에 게이트 재료의 형성 후에, 이 게이트 재료를 제거하는 단계가 수행될 필요가 없어 pMOS 및 nMOS 간의 일 함수 차이를 갖는 게이트 전극을 형성할 수 있다. 이 이유로, 게이트 절연막의 표면이 습식 에칭 액체나 유기 솔벤트에 노출되지 않고, 따라서 게이트 절연막의 품질은 유해한 영향을 받지 않는다. 결국, 높은 신뢰성을 갖는 CMOS 디바이스를 제조할 수 있다. 또한, 게이트 재료에 불순물의 첨가는 이온 주입과 같은 이미 확립된 기술에 의해 정확하게 수행될 수 있기 때문에 임계치의 변동폭을 억제할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명을 구체적으로 설명한다.
예시적 제 1 실시형태
도 5(a) 내지 도 5(h), 도 6(i) 내지 도 6(j) 는 본 발명의 예시적 제 1 실시형태에 관계하는 MOSFET 제조 공정을 도시하는 단면도들이다.
우선, 실리콘 기판 (1) 의 표면 영역에 쉘로우 트랜치 분리 (STI) 기술을 적용하여 소자 분리 영역 (2) 을 형성하였다. 이후, 소자-분리된 실리콘 기판 표면 상에 SiON 으로 이루어진 게이트 절연막 (3) 을 형성하였다.
다음으로, 도 5(a) 에서 도시된 바와 같이, 게이트 절연막 (3) 상에 두께가 80 nm 인 poly-Si 막 (4) 을 형성하였고, 레지스트를 이용한 보통 PR 프로세스와 결합하여 이온 주입을 수행함으로써 본 poly-Si 막에 대해 nMOS 영역과 pMOS 영역으로 상이한 불순물 원소들을 이온-주입하였다. nMOS 영역에는 As 를, pMOS 영역에서는 B 를 주입하였다. 주입 에너지 및 도즈량은 As 의 경우 각각 5 KeV 및 5×1015 cm- 2 이고 B 의 경우 각각 2 KeV 및 6×1015 cm- 2 이었다.
이후, 도 5(b) 에 도시된 바와 같이 두께가 150 nm 인 실리콘 산화막 (5) 을 적층하였다.
다음으로, 도 5(c) 에 도시된 바와 같이, 리소그래피 기술 및 반응성 이온 에칭 (RIE) 기술을 이용하여 적층된 poly-Si 막 (4) 과 실리콘 산화막 (5) 을 처리함으로써 게이트 전극 패턴을 형성하였다. 이후, 게이트 전극 패턴을 마스크로서 이용하여 이온 주입을 수행함으로써 연장 확산 영역 (6) 을 자기-정합 방식으로 형성하였다. 본 단계는 nMOS 영역과 pMOS 영역 각각에 대해 수행되었다.
다음으로, 실리콘 질화막과 실리콘 산화막을 순차적으로 성막하고, 이어서 에칭 백 (etching back) 하여 도 5(d) 에 도시된 바와 같이 게이트 측벽 (7) 을 형성하였다.
다음으로, nMOS 영역과 pMOS 영역 중 하나를 마스킹하고 다른 영역에 이온 주입을 다시 수행하여 소스-드레인 확산 영역 (8) 을 형성하였다. 본 단계를 nMOS 영역과 pMOS 영역 각각에 수행하였다. 소스-드레인 확산 영역은 후속 열 처리에 의해 활성화된다.
다음으로, 도 5(e) 에 도시된 바와 같이, 두께가 20 nm 인 금속막 (9) 을 스퍼터링에 의해 전체에 성막하였고, 게이트 전극 패턴, 게이트 측벽 및 소자 분리 영역을 마스크로서 이용한 실리사이드 기술에 의해 소스-드레인 확산 영역에 단독으로 두께가 약 40 nm 인 실리사이드층 (10) 을 형성하였다 (도 5(f)). 본 실리사이드층 (10) 으로서, 콘택 저항을 최소화할 수 있는 Ni 모노실리사이드 (NiSi) 층을 형성하였다. 이러한 Ni 실리사이드 대신에, Co 실리사이드나 Ti 실리사이드가 사용될 수도 있다.
다음으로, 도 5(g) 에 도시된 바와 같이, 화학 기상 증착 (CVD) 방법에 의해 실리콘 산화막으로 이루어진 층간절연막 (11) 을 형성하였다.
이 층간절연막 (11) 을 화학적 기계적 연마 (CMP) 기술에 의해 평탄화하고, 이어서 도 5(h) 에 도시된 바와 같이 층간절연막을 다시 에칭하여 게이트 전극 패턴의 poly-Si 막 (4) 을 노출시켰다.
다음으로, 도 6(i) 에 도시된 바와 같이, 게이트 전극 패턴 부분의 poly-Si 막 (4) 을 실리사이드화 하기 위한 Ni 막 (12) 을 성막하였다. 본 단계에서 Ni 막 두께는 poly-Si 와 Ni 가 충분히 반응하여 실리사이드를 형성하였을 때 게이트 절연막과 접촉하는 부분에 NiSi2 를 형성하도록 설정한다. 본 예시적 실시형태에서는, DC 마그네트론 스퍼터링에 의해 실온에서 25 nm 인 Ni 막을 형성하였다.
그 후, 650℃ 에서 2 분 동안 열처리에 의해 poly-Si 및 Ni 를 서로 충분히 반응시켜 결정화 NiSi2 로 이루어진 게이트 전극들 (13 및 14) 을 형성하였다. 본 실리사이드화에서, nMOS 영역의 실리사이드 전극 내의 도펀트 (As) 는 도 6(j) 에 도시된 바와 같이 전극/절연막 계면의 부근에서 분리되어 얇은 불순물 분리 영역 (19) 을 형성하였다. 또한, pMOS 영역의 실리사이드 전극 내의 도펀트 (B) 는 도 6(j) 에 도시된 바와 같이 전극/절연막 계면의 부근에서 분리되어 얇은 불순물 분리 영역 (20) 을 형성하였다.
마지막으로, 열처리 단계에서 실리사이드화 되지 않은 여분의 Ni 막을 황산-과산화수소의 수용액을 이용한 습식 에칭에 의해 제거하였다. 그 후, 통상의 방법들에 의해 콘택 플러그 및 상부층 배선 (미도시) 을 형성하였다.
이들 단계들을 밟아, 도 6(j) 에 도시된 바와 같이 전극/절연막 계면의 부근에서 nMOS 영역과 pMOS 영역 간에 차이를 나게 하는 불순물 원소들을 분리시키는 풀 실리사이드 전극들을 갖는 CMOS 구조를 형성하였다. 본 방식으로 제조된 MOSFET 에서, 실리사이드 전극의 실효 일 함수는 nMOS 의 경우 4.0 eV 이고, pMOS 의 경우 5.2 eV 였다.
도 7(a) 는 실효 일 함수가 4.0 eV 로 조정된 게이트 전극 (NiSi2 전극) 을 갖는 nMOS 의 드레인 전류에 대한 게이트 전압의 의존성을 나타낸다. 채널 농도는 5×1017 cm- 3 이고, 도 4 에 도시된 4.0 eV 인 실효 일 함수로부터 예상되는 Vth 는 0.1 V 이다. 도 7(a) 에 따르면, NiSi2 전극을 갖는 nMOS 의 Vth 는 실효 일 함수로부터 예상되는 바와 같이 0.1 V 이다. 또한, 본 트랜지스터의 전자 이동도는 게이트 전극용 poly-Si 와 게이트 절연막용 SiO2 를 이용한 트랜지스터 의 전자 이동도와 필적하는 값을 가질 수 있음이 확인되었다.
도 7(b) 에서는 실효 일 함수가 5.2 eV 로 조정된 게이트 전극 (NiSi2 전극) 을 갖는 pMOS 의 드레인 전류에 대한 게이트 전압의 의존성을 나타낸다. 채널 농도는 5×1017 cm- 3 이고, 도 4 에 도시된 5.2 eV 인 실효 일 함수로부터 예상되는 Vth 는 -0.1 V 이다. 도 7(b) 에 따르면, NiSi2 전극을 갖는 pMOS 의 Vth 는 실효 일 함수로부터 예상되는 바와 같이 -0.1 V 이다. 또한, 본 트랜지스터의 전자 이동도는 게이트 전극용 poly-Si 와 게이트 절연막용 SiO2 를 이용한 트랜지스터의 전자 이동도와 필적하는 값을 가질 수 있음이 확인되었다.
부가적으로, pMOS 용 Ni 풀 실리사이드 전극에 B 이외의 p-형 도펀트 불순물들 (Al, In, Ga, Tl) 을 첨가한 경우, 및 nMOS 용 Ni 풀 실리사이드 전극에 As 이외의 n-형 도펀트 불순물들 (N, P, Sb, Bi) 을 첨가한 경우에서도, 유사한 효과가 달성되었다.
또한, 결정화 NiSi2 전극이 게이트 전극으로 사용되는 경우, SiO2 또는 SiON (실리콘 산질화막) 으로 이루어진 게이트 절연막과 단단하게 접착하고 게이트 전극에 기인한 스트레스가 거의 발생하지 않기 때문에, 상당히 신뢰할 수 있는 MOSFET 을 제공할 수 있다.
CMOS 디바이스가 제조될 경우, 본 발명에 따르면, 단일 실리사이드 단계로 nMOS 및 pMOS 에 대한 Ni 풀 실리사이드 전극을 형성하여 공정을 단순화시킴으로써 제조 단가를 절약할 수 있다.
지금까지 개시된 바와 같이, 불순물 원소들이 첨가된 결정화 Ni 풀 실리사이드 전극 (NiSi2 전극) 과 SiON 게이트 절연막을 결합하여 우수한 트랜지스터 성능 특성들을 달성할 수 있다.
비교예
실리사이드화층은 다음과 같은 일본 특허 공개 공보 제 2005-129551 호 (특허 문헌 2) 에 개시된 방법에 따라 형성되었다: 실리콘 기판 상에 열 산화막를 통해 poly-Si 막을 형성하고; poly-Si 막 상에 Ni 막을 형성하며; 400℃ 에서 1 분 동안 열 처리를 수행하여 실리사이드화 반응이 일어나게 하였다. 본 프로세스에 따르면, 소정 두께를 갖는 poly-Si 막들 상에 두께가 상이한 Ni 막들을 형성하고, Ni 막들에 열처리를 행하여 Ni 함유량이 상이한 실리사이드화층들을 형성하였다. 실리사이드화층들에서 절연막과의 계면의 부근에서 자신의 불순물 농도는 1021 cm-3 이상이었다.
형성된 실리사이드화층의 XRD 스펙트럼의 측정은 드러났고, 특히 니켈 막 두께 (TNi)/poly-Si 막 두께 (TSi) 의 비율은 0.55 미만인 경우에 결정화에 수반한 피크가 없거나 피크의 세기가 매우 약하였다; 즉 형성된 실리사이드화층은 비-결정이나 결정성이 매우 낮은 것으로 확인되었다.
도 8 은 MOS 커패시턴스의 실리사이드화층 (실리사이드 전극) 의 Ni 함유량 (실리사이드층과 절연막 간의 계면 부근에서의 조성) 및 실리사이드화 전의 Ni 막 두께/poly-Si 막 두께의 비율 (TNi/TSi) 간의 관계를 나타낸다. 이 Ni 함유량은 XPS 측정으로부터 산출되었다. 도면 중 Ni 함유량의 오류 바들은 다수의 점 XPS 측정에서 변동폭들을 나타낸다. 본 도면으로부터 실리사이드화층 내의 Ni 함유량은 TNi/TSi 비율에 따라 연속적으로 변화하는 것으로 이해된다.
도 9 는 As 첨가 및 B 첨가의 경우들과 함께 언도프된 경우의 실리사이드화층의 실효 일 함수를 도시한다. 본 도면에서, 언도프된 경우는, Ni 함유량의 증가에 따라 실리사이드화층의 실효 일 함수가 상승하는 것으로 이해된다. 따라서, 예를 들어, 약 ±5% 만큼 Ni 함유량의 변동폭은 0.1 내지 0.2 V 정도 만큼 임계치 변동폭을 야기할 것이다. 이 경향은 위에서 서술된 바와 같이 본 발명의 실시형태에 따라 형성된 결정화 Ni 풀 실리사이드의 경우와 전혀 상이하다. 이러한 전극 조성에 기인한 실효 일 함수 변화의 차이는 아마 형성 방법의 차이로부터 생기는 결정성의 차이일 것이다. 특허 문헌 2 에 개시된 방법에 따라 400℃ 에서 1 분 동안의 열 처리에 의해 실리사이드화를 달성하지만, 획득된 실리사이드화층은 위에서 언급된 바와 같이 비-결정이나 결정성이 매우 낮게 발견되었다. 한편, 본 발명의 실시형태에 따른 실리사이드화 조건이 TNi/TSi 는 0.55 이상인 경우 400℃ 에서 5분 동안, TNi/TSi 가 0.55 미만인 경우 650℃ 에서 2분 동안이었기 때문에, 우수한 결정성의 Ni 실리사이드 전극을 형성하고, 특히 TNi/TSi 가 0.55 미만인 경우에 높은 결정성인 Ni 실리사이드 전극을 형성한다.
또한, 도 9 에서는 특허 문헌 2 에 기재된 방법에 의해 제조되는, 불순물들 (As 및 B) 이 도핑된 실리사이드화층의 실효 일 함수들을 나타낸다. 본 도면에서는 도핑된 경우뿐만 아니라, 모체의 실리사이드화층의 Ni 함유량의 증가에 따라 실효 일 함수가 상승하는 것으로 이해된다. 따라서, Ni 함유량에 따라 일 함수의 변화 (임의의 불순물이 첨가된 경우와 언도핑된 경우 간의 차이) 에서 현저한 증가가 발견되지 않는다. 이 경향은 본 발명에 따라 형성된 결정화 Ni 풀 실리사이드 전극의 경우와 전혀 다르다. 따라서, 본 발명에 따른 결정화 Ni 풀 실리사이드 전극에서는, Ni 함유량의 감소 (Si 함유량의 증가) 에 따라 실효 일 함수의 변화가 증가한다. 이러한 불순물들의 첨가에 기인한 실효 일 함수 변화의 전극-조성 의존성의 차이는 아마 위에서 서술된 언도핑된 경우에서처럼 형성 방법으로부터 생긴 결정성 차이일 것이다.
또한, 특허 문헌 2 에 기재된 방법에 의해 제조되는 도핑된 실리사이드화층의 실효 일 함수는 Ni 함유량이 30 원자% 내지 60 원자% 이고, n-형 불순물들을 함유하는 경우 약 4.1 eV 인 것으로 나타나고, Ni 함유량이 40 원자% 내지 70 원자% 이고, p-형 불순물들을 함유하는 경우 약 5.1 eV 인 실효 일 함수가 획득되었지만, 고성능 nMOS 및 pMOS 에 대해 요구되는 임계치를 실현할 수 있는 실효 일 함수 (nMOS 를 위해 4.0 eV, pMOS 를 위해 5.2 eV) 를 갖는 Ni 실리사이드 전극이 획득되지 않았다. 또한, Ni 함유량이 40 원자% 이상인 경우에 특히 Ni 및 SiO2 게이트 절연막 간의 접착력이 매우 약하기 때문에, 실리사이드층/절연막 계면에서 벗어 남 (coming-off) 이 자주 발생하였다. 또한, Ni 함유량이 40 원자% 이상인 경우, 실리사이드화층에 기인한 게이트 절연막에 대한 압축 응력이 절연막에 작용하여 게이트 절연막의 신뢰성의 저하를 야기한다.
또한, 특허 문헌 2 에 기재된 방법에 의해 형성되는 도핑된 실리사이드화층이 특허 문서 2 자신에 기술되는 것처럼 화학양론적 조성 (stoichiometric　composition) 의 Ni 실리사이드가 아니기 때문에, 형성 후 열 처리는 그 층 내의 함유량 분포가 변화시켜 실효 일 함수가 현저하게 동요되는 것을 관찰하게 된다. 도 10 은 본 발명에 따라 형성되는 도핑된 결정 NiSi 를 게이트 전극들로서 이용한 트랜지스터들의 임계치들의 변동을 도시하며, 또한 게이트 전극들과 같이 특허 문헌 2 에 기재된 방법에 의해 형성되는 도핑된 Ni 실리사이드화층 (Ni 함유량이 NiSi2 와 동일하게 33.3% 였음) 을 이용한 트랜지스터들의 임계치들의 변동을 도시한다. 본 발명의 실시형태에 따른 경우, 변동의 절대적 양은 4 mV 였다. 특허 문헌 2 에 따른 경우, 변동의 절대적 양은 150 mV 이었다.
예시적 제 2 실시형태
도 11(a) 내지 도 11(h), 도 12(i) 내지 도 12(k), 및 도 13(l) 내지 도 13(n) 은 본 발명의 예시적 제 2 실시형태에 따른 MOSFET 제조 공정을 나타내는 단면도들이다.
본 예시적 실시형태에서, 다음의 단계들을 포함한다: 게이트 전극 형성을 위한 실리사이드화 후에 소스-드레인 확산 영역에 실리사이드층을 형성하는 단계; 및 MOSFET 의 채널을 왜곡시켜 전자 이동도를 강화하기 위해 실리콘 질화막을 형성하는 단계.
소스-드레인 확산 영역 형성까지의 단계들 (도 11(a) 내지 도 11(d)) 이 예시적 제 1 실시형태에서 그들의 대응 단계들 (도 6(a) 내지 도 6(d)) 과 유사하기 때문에, 그들의 설명은 생략하고, 다음 단계 (도 11(e)) 부터 설명한다. 부수적으로, 본 예시적 실시형태에서, nMOS 영역의 poly-Si 막에 Sb 를 첨가하였고, pMOS 영역의 poly-Si 막에 In 을 첨가하였다.
도 11(e) 에 도시된 바와 같이 CVD 방법에 의해 전체 상부에 실리콘 질화막 (15) 을 형성하였다. 본 질화막은 층간 절연막 (11) 을 습식 처리에 의해 제거할 때 기판 등을 보호하는 역할을 한다.
다음으로, 도 11(f) 에 도시된 바와 같이 CVD 방법에 의해 실리콘 산화막으로 이루어진 층간 절연막 (11) 을 형성하였다.
본 층간 절연막 (11) 을 CMP 기술에 의해 평탄화하였고, 이후 층간 절연막을 에칭 백 하여 도 11(g) 에 도시된 바와 같이 게이트 전극 패턴의 poly-Si 막 (4) 을 노출시켰다.
다음으로, 도 11(h) 에 도시된 바와 같이, 게이트 전극 패턴의 poly-Si 막 (4) 을 실리사이드화 하기 위한 Ni 막 (12) 을 성막하였다. 본 단계에서의 Ni 막 두께는 poly-Si 및 Ni 가 서로 충분히 반응시켜 실리사이드를 형성할 때 게이트 절연막과 접촉하는 부분의 조성이 NiSi2 가 되도록 설정된다. 본 예시적 실시형 태에서는, DC 마그네트론 스퍼터링에 의해 실온에서 25 nm 인 Ni 막을 형성하였다.
그 후, 650℃ 에서 2 분 동안 열 처리에 의해 poly-Si 및 Ni 를 서로 충분히 반응시켜 결정화 NiSi2 전극들 (13 및 14) 을 형성하였다. 본 실리사이드화에서, nMOS 영역의 실리사이드 전극 중의 도펀트 (Sb) 는 도 12(i) 에 도시된 바와 같이 전극/절연막 계면의 부근에서 분리되어 얇은 불순물 분리 영역 (19) 을 형성하였다. 또한, pMOS 영역의 실리사이드 전극 중의 도펀트 (In) 는 도 12(i) 에 도시된 바와 같이 전극/절연막 계면의 부근에서 분리되어 얇은 불순물 분리 영역 (20) 을 형성하였다.
그 후, 열 처리 단계에서 실리사이드화 반응하지 않았던 잉여 Ni 막을 습식 에칭에 의해 제거하였다.
다음으로, 도 12(j) 에 도시된 바와 같이, 층간 절연막 (11) 을 불화수소산 (hydrofluoric acid) 수용액으로 제거하였고, 이어서 실리콘 질화막 (15) 을 인산으로 제거하였다.
다음으로, 두께가 20 nm 인 금속막을 스퍼터링에 의해 전체 상부에 성막하고, 게이트 전극, 게이트 측벽 및 소자 분리 영역을 마스크로서 이용한 실리사이드 기술에 의해 소스-드레인 확산 영역에만 두께가 약 40 nm 인 실리사이드층 (10) 을 형성하였다 (도 12(k)). 실리사이드층 (10) 으로서는, 콘택 저항을 최소화할 수 있는 Ni 모노실리사이드 (NiSi) 층을 형성하였다. 이러한 Ni 실리사이드 대신, Co 실리사이드나 Ti 실리사이드가 사용될 수도 있다.
다음으로, 도 13(l) 에 도시된 바와 같이, CVD 방법에 의해 전체 상부에 n-형 채널에 인장 응력 (tensile stress) 을 가하여 전자 이동도를 강화하기 위하여 실리콘 질화막 (16) 을 형성하였다.
다음으로, 도 13(m) 에 도시된 바와 같이, 레지스트를 이용한 통상의 PR 처리와 결합한 이온 주입을 실시하여 pMOS 영역 상의 실리콘 질화막 (16) 에 이온 주입을 행함으로써 실리콘 질화막 (16) 에 대한 스트레스를 완화시켰다.
다음으로, 도 13(n) 에 도시된 바와 같이, CVD 방법에 의해 실리콘 산화막인 층간 절연막 (17) 을 형성하였다.
마지막으로, 통상의 방법들에 의해 콘택 플러그 및 상부층 배선 (미도시) 을 형성하였고, 이로써 nMOS 영역과 pMOS 영역 간의 전극/절연막 계면의 부근에서 상이한 불순물 원소들이 분리되는 풀 실리사이드 게이트 전극들 (13 및 14) 을 갖는 CMOS 구조를 획득하였다. 본 방식으로 제조된 MOSFET 에서는, 풀 실리사이드 전극 (13) 의 실효 일 함수는 nMOS 의 경우 4.0 eV 이고, pMOS 의 경우 5.2 eV 이었다.
예시적 실시형태에서도 본 예시적 제 1 실시형태와 동일, 실효 일 함수로부터 예상되는 바와 같이 Vth 가 nMOS 의 경우 0.1 V 이고, pMOS 의 경우 -0.1 V 이다. 또한, 본 트랜지스터의 전자 이동도는 게이트 전극용 poly-Si 와 게이트 절연막용 SiO2 를 이용한 트랜지스터의 전자 이동도와 필적하는 값을 가질 수 있음이 확인되었다.
부수적으로, pMOS 용 Ni 풀 실리사이드 전극에 In 이외의 p-형 불순물들 (B, Al, Ga, Tl) 을 첨가하고 nMOS 용 Ni 풀 실리사이드 전극에 Sb 이외의 n-형 불순물들 (N, P, As, Bi) 을 첨가하는 경우라 할지라도, 유사한 효과들을 달성하였다.
지금까지 서술된 바와 같이, 불순물 원소들을 첨가한 결정화 Ni 풀 실리사이드 전극 (NiSi2 전극) 과 SiON 게이트 절연막을 결합함으로써 우수한 트랜지스터 성능 특성을 달성할 수 있다.
예시적 제 3 실시형태
도 15(a) 내지 도 15(e) 는 본 발명의 예시적 제 3 실시형태에 따른 MOSFET 제조 공정을 도시하는 단면도들이다. 본 예시적 실시형태들에서는 낮은 임계치를 실현하는 목적으로, p-채널이 형성되는 pMOS 영역의 실리콘 기판에 불소를, n-채널이 형성되는 nMOS 영역의 실리콘 기판에 질소를 이온 주입하는 단계를 포함한다.
우선, 도 15(a) 에 도시된 바와 같이, 실리콘 기판 (1) 의 표면 영역 내에 STI 기술을 적용하여 소자 분리 영역 (2) 을 형성하였다.
이후, 도 15(b) 에 도시된 바와 같이, 통상의 리소그래피 단계와 이온 주입을 이용하여 소자 분리된 실리콘 기판 표면 내에 nMOS 영역 (101) 및 pMOS 영역 (102) 을 형성하였다. 채널을 형성하는 기판 중의 불순물 농도는 약 5×1017 과 1018 cm-3 사이로 설정되어 미소 MOSFET 의 단-채널 효과에 의한 디바이스 열화를 억제하였다.
다음으로, 도 15(c) 에 도시된 바와 같이, nMOS 영역 (101) 및 pMOS 영역 (102) 의 표면에 두께가 각각 약 16 nm 및 3 nm 인 희생 산화막들 (103 및 104) 을 형성하였다.
그 후, 영역들 중 하나가 마스킹되는 상태에서 통상의 리소그래피 단계 및 이온 주입을 이용하여, 희생 산화막들 (103 및 104) 상부로부터 실리콘 기판의 nMOS 영역 (101) 에 불소, 및 pMOS 영역 (102) 에 질소를 주입하였다. 주입 에너지와 도즈량은 예를 들어, 불소 및 질소 모두를 위해 각각 15 KeV 및 1×1015 cm-2 였다. 희생 산화막들 (103 및 104) 바로 아래의 질소 (105) 및 불소 (106) 의 양은 SIMS 방법에 의해 평가되었고, 모두 약 1×1020 cm- 3 인 것으로 확인되었다.
다음으로, 900℃ 에서 약 10 초 동안 열 처리를 수행하였고, 이어서 불화수소산 용액에 의해 희생 산화막들 (103 및 104) 을 제거하였다.
이후, 도 15(d) 에 도시된 바와 같이, 두께가 1.8 nm 인 SiO2 게이트 절연막 (3) 을 형성하였다.
게이트 절연막 (3) 의 형성 후에, 예시적 제 1 실시형태와 관련한 MOSFET 제조 프로세스와 유사한 프로세스를 수행하여 도 16 에 도시된 CMOS 를 형성하였다. 이 CMOS 는 게이트 전극/절연막 계면의 부근에서 pMOS 및 nMOS 간에 상이한 도펀트 원소들 (nMOS 영역의 경우 As 와 같은 n-형 불순물 (19) 및 pMOS 영역의 경우 B 와 같은 p-형 불순물 (20)) 이 분리되는 불순물 분리 영역들을 갖는 NiSi2 풀 실 리사이드 게이트 전극들 (13 및 14) 을 갖고, 또한 p-채널 영역 내에 불소 (105) 와 n-채널 영역에 질소 (106) 를 갖는다. 제조된 MOSFET 에서의 SiO2 게이트 절연막 (3) 바로 아래의 실리콘 기판 중의 질소 (105) 와 불소 (106) 의 양을 SIMS 방법에 의해 평가하고, 각각 약 1×1019 cm-3 및 1×1017 cm- 3 인 것으로 확인되었다.
도 17 은 불소의 주입 양을 변화시켜 MOSFET 형성 후에 실리콘 기판 중의 불소의 양을 변화시킨 경우 위에서 서술된 바와 같이 제조된 MOSFET 내의 pMOS 의 임계치를 도시한다. 임계치의 절대값은 불소 양의 증가에 따라 감소되어 약 1×1017 cm- 3 인 불소 양에서 약 0.1 V 에 도달한다. 도 17 로부터 도시된 바와 같이, 사실상 임계치를 변화시키는 관점에서, 게이트 절연막의 바로 아래의 채널 중의 불소 양은 1×1016 cm-3 이상인 것이 바람직하고, 5×1016 cm-3 이상인 것이 더욱 바람직하다. 한편, 불소 양이 2×1017 cm-3 을 초과하면, 이온 주입에 따른 결정 결함 형성 때문에 소스-드레인 영역에서의 접합 누설이 증가하는 경향이 있다. 또한, 불소 양이 5×1017 cm-3 을 초과하면, 가속된 산화가 촉진되어 미소 CMOS 디바이스의 형성에 요구되는 두께가 2 nm 이하인 게이트 절연막의 제어를 어렵게 만드는 경향이 있다. 따라서, 가속된 산화 및 이온 주입에 따른 결정 결함 형성을 억제하는 관점에서, 게이트 절연막 바로 아래의 채널 중의 불소 양이 5×1017 cm-3 이하인 것이 바람직하고, 2×1017 cm-3 이하인 것이 더욱 바람직하다.
도 18 은 질소의 주입 양을 변화시켜 MOSFET 형성 후에 실리콘 기판 중의 질소의 양을 변화시킨 경우 위에서 서술된 바와 같이 제조된 MOSFET 내의 nMOS 의 임계치를 도시한다. 임계치는 질소 양의 증가에 따라 감소되어 약 1×1019 cm- 3 인 질소 양에서 약 0.1 V 에 도달한다. 도 18 로부터 도시된 바와 같이, 사실상 임계치를 변화시키는 관점에서, 게이트 절연막의 바로 아래의 채널 중의 질소 양이 1×1018 cm-3 이상인 것이 바람직하고, 5×1018 cm-3 이상인 것이 더욱 바람직하다. 한편, 질소 양이 매우 크면, 특히 1×1020 cm-3 을 초과하면, 게이트 절연막의 신뢰성은 열화되는 경향이 있다. 따라서, 게이트 절연막의 신뢰성의 열화를 억제하는 관점에서, 게이트 절연막 바로 아래의 채널 중의 질소 양은 1×1020 cm-3 이하인 것이 바람직하고, 5×1019 cm-3 이하인 것이 더욱 바람직하다.
본 예시적 실시형태를 참조하여 나타낸 바와 같이, 사실상 불순물들이 첨가된 NiSi2 조성을 갖는 결정화 Ni 풀 실리사이드로 이루어진 게이트 전극과 게이트 절연막/실리콘 기판 계면의 부근에서 불소나 질소를 함유한 영역을 갖는 실리콘 기판을 결합시켜 예시적 제 1 실시형태의 임계치보다 매우 낮은 임계치를 갖는 CMOS 디바이스를 획득할 수 있다.
지금까지 본 발명의 예시적 실시형태들을 서술하였으나, 본 발명은 이들 예시적 실시형태들에 제한되지 않고, 본 발명의 사상을 이탈하지 않고 재료들과 구조를 적절히 선택하여 구현될 수 있다.
예를 들어, 게이트 누설 전류를 감소시키는 것을 희망하는 경우, 게이트 절연막으로서 HfSiON 와 같은 소위 고 유전율 절연막을 이용할 수 있다. 이 경우, 실리콘 산화막이나 실리콘 산질화막을 사용하는 경우들보다 임계치 변화는 적을 것이다. 그러나, 도 14 에 도시된 바와 같이, 게이트 전극과 고 유전율 절연막 (21) 간에 개재하는 캡 막 (22) 으로서 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막을 배치함으로써, 실효 일 함수를 감소시켜 그 결과 낮은 임계치를 실현할 수 있다. 고 유전율 절연막과 기판 간에서는 실리콘 산화막 또는 실리콘 산질화막을 제공될 수도 있다.
부수적으로, 본 상세한 설명에서, 게이트 전극의 "실효 일 함수 (effective work function)" 는 일반적으로 CV 측정에 의해 플렛 밴드로부터 산출되고, 게이트 전극 자신의 일 함수뿐만 아니라 절연막 중의 고정 전하, 계면 상에 형성된 다이폴, 페르미 레벨 피닝 (Fermi level pinning) 에 의해 영향을 받는다. 게이트 전극을 구성하는 재료의 본질적인 "일 함수" 와 구별된다. 또한, "고 유전율 절연막" 이란 용어는 게이트 절연막으로서 종래에 사용되는 이산화 규소 (SiO2) 로 이루어지는 절연막과 구별하도록 사용되고, 이산화 규소의 유전율보다 큰 유전율을 갖는 것을 의미하나, 그 구체적인 값은 이 용어에 의해 제한되지 않는다.

Claims (17)

  1. 실리콘 기판; 및
    상기 실리콘 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 게이트 전극, 및 소스 영역과 드레인 영역을 포함하는 전계 효과 트랜지스터를 포함하고,
    상기 게이트 전극은 적어도 상기 게이트 절연막과 접촉하는 부분에 상기 전계 효과 트랜지스터의 채널 영역의 도전 유형과 반대인 도전 유형의 불순물 원소를 함유한 결정화 Ni 실리사이드 영역을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드는 NixSi1 -x (0.2≤ x < 0.4) 로 표현된 조성을 갖는, 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드는 NiSi2 상 (phase) 을 포함하는, 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 적어도 상기 게이트 절연막과 접촉하는 부분에 P-채널 트랜지스터의 경우 불소 원자들을 함유한 영역과 N-채널 트랜지스터의 경우 질소 원자들을 함유한 영역을 포함하는, 반도체 디바이스.
  5. 실리콘 기판;
    상기 실리콘 기판 상의 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상의 제 1 게이트 전극, 및 제 1 소스 영역과 제 1 드레인 영역을 포함하는 P-채널 전계 효과 트랜지스터; 및
    상기 실리콘 기판 상의 제 2 게이트 절연막, 상기 제 2 게이트 절연막 상의 제 2 게이트 전극, 및 제 2 소스 영역과 제 2 드레인 영역을 포함하는 N-채널 전계 효과 트랜지스터를 포함하고,
    상기 제 1 게이트 전극은 적어도 상기 제 1 게이트 절연막과 접촉하는 부분에, p-형 불순물들을 함유하는 결정화 Ni 실리사이드 영역을 포함하고,
    상기 제 2 게이트 전극은 적어도 상기 제 2 게이트 절연막과 접촉하는 부분에, n-형 불순물들을 함유하는 결정화 Ni 실리사이드 영역을 포함하는, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드들은 NixSi1 -x (0.2≤ x < 0.4) 로 표현된 조성을 갖는, 반도체 디바이스.
  7. 제 5 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상기 결정화 Ni 실리사이드 영역을 구성하는 실리사이드들은 NiSi2 상을 포함하는, 반도체 디바이스.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 접촉하는 부분에 그 상부보다 고농도의 불순물 원소를 함유하는 영역들을 포함하는, 반도체 디바이스.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막과 접촉하는 부분에 1×1020 cm-3 이상인 불순물 농도를 갖는 영역들을 포함하는, 반도체 디바이스.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 실리콘 산화막 또는 실리콘 산질화막인, 반도체 디바이스.
  11. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막은 각각 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 접촉하는 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막을 포함하는, 반도체 디바이스.
  12. 제 5 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 적어도 상기 제 1 게이트 절연막과 접촉하는 부분에 불소 원자들을 함유한 영역을 포함하는, 반도체 디바이스.
  13. 제 5 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 적어도 상기 제 2 게이트 절연막과 접촉하는 부분에 질소 원자를 함유한 영역을 포함하는, 반도체 디바이스.
  14. 제 5 항에 기재된 반도체 디바이스를 제조하는 방법으로서,
    n-형 활성 영역과 p-형 활성 영역을 포함하는 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 제 1 게이트 절연막과 제 2 게이트 절연막용 절연막을 형성하는 단계;
    상기 절연막 상부에 게이트용 실리콘막을 형성하는 단계;
    상기 P-채널 전계 효과 트랜지스터가 형성되는 영역의 게이트용 실리콘막에 p-형 불순물을 첨가하는 단계;
    상기 N-채널 전계 효과 트랜지스터가 형성되는 영역의 게이트용 실리콘막에 n-형 불순물을 첨가하는 단계;
    상기 게이트용 실리콘막을 처리하여 게이트 패턴을 형성하는 단계;
    P-채널 전계 효과 트랜지스터가 형성되는 상기 영역에 제 1 소스 영역과 제 1 드레인 영역을 형성하는 단계;
    N-채널 전계 효과 트랜지스터가 형성되는 상기 영역에 제 2 소스 영역과 제 2 드레인 영역을 형성하는 단계;
    상기 게이트 패턴을 피복하도록 층간절연막을 형성하는 단계;
    상기 층간절연막의 상부를 제거하여 상기 게이트 패턴을 노출하는 단계;
    상기 노출된 게이트 패턴 상부에 니켈막을 형성하는 단계;
    열처리를 수행하여 상기 게이트 패턴을 실리사이드화함으로써 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계; 및
    상기 니켈막의 실리사이드화되지 않은 부분의 잉여 니켈을 선택적으로 제거하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  15. 제 14 항에 있어서,
    상기 p-형 불순물과 상기 n-형 불순물은 이온 주입에 의해 첨가되는, 반도체 디바이스를 제조하는 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막용 상기 절연막을 형성하기 전에 상기 P-채널 전계 효과 트랜지스터가 형성되는 영역의 상기 실리콘 기판에 불소를 첨가하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막용 상기 절연막을 형성하기 전에 상기 N-채널 전계 효과 트랜지스터가 형성되는 영역의 상기 실리콘 기판에 질소를 첨가하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
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