WO2007094110A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Definitions

  • the present invention relates to a semiconductor device having a full silicide gate electrode and a method for manufacturing the same, and in particular, to improve the performance and reliability of a MOS field effect transistor (MOSFET). This is a technology related to sexualization.
  • MOSFET MOS field effect transistor
  • CMOS complementary MOS
  • poly-Si polycrystalline silicon
  • nMOS n-type MOSFET
  • pMOS p-type MOSFET
  • CMOS transistors require Vth to be about ⁇ 0. LeV. Therefore, nMOS uses a material with a work function force of less than poly-Si work function (4. OeV), and pMOS uses p-type poly— It is necessary to use a material with a work function of Si (5.2 eV) or higher for the gate electrode.
  • Non-Patent Document 1 International electron devices meeting technical digest 2002, p. 359 describes the work of Ta and Ru formed on SiO. Each function is 4.1
  • Patent Document 1 US Patent Publication No. 2005Z0070062
  • SiO silicon dioxide
  • impurities such as P and B are implanted as a gate electrode
  • threshold voltage can be controlled by adding pure substances.
  • the full silicide electrode is considered as a promising metal gate.
  • the threshold control by impurity additive is used for impurities used in conventional semiconductor processes (for pMO S: B, Al, Ga, In, Tl, nMOS: N, P, As, Sb, Bi).
  • nMOS an effective work function of about 4.2 to 4.4 eV is obtained for nMOS, and 4.7 to 4.9 eV for pMOS.
  • Such a threshold change is caused by segregation at the interface of the silicide electrode ZSiO gate insulating film due to the so-called “snow plowing” effect of the above-described added impurities during silicidation.
  • Threshold control by impurity addition is possible as pMOS and nMOS can be made separately, so it is promising as a threshold control method for transistors using SiO as the gate insulating film.
  • the dual metal gate technology that forms different alloys with different work functions is a process that etches and removes the metal layer deposited on the gate insulating film of either pMOS or nMOS. This is necessary, and the quality of the gate insulating film is deteriorated during the etching, so that the device characteristics and reliability are lowered.
  • NiSi electrode (nickel monosilicide electrode) obtained by fully siliciding the material with Ni is suitable.
  • the effective work function obtained for nMOS is about 4.2 to 4.4 eV
  • the effective work function obtained for pMOS is about 4.7 to 4.9 eV.
  • the gate electrode has a Ni composition of 30-60% and contains n-type impurities.
  • the gate electrode has a Ni composition of 40-60% and is p-type.
  • impurities are included, effective work functions of about 4. leV and 5. leV are obtained, respectively.
  • Ni silicide electrodes with an effective work function for nMOS: 4. OeV, for pMOS: 5.2 eV that can realize the threshold values necessary for high-performance nMOS and pMOS in this composition region have been found. Nah ...
  • the device performance tends to deteriorate as soon as peeling occurs at the gate electrode Z insulating film interface.
  • the Ni composition of the gate electrode is 40% or more, compressive stress due to the electrode is applied to the gate insulating film, which reduces the reliability of the gate insulating film!
  • nMOS and pMOS silicide electrodes can be formed by one-time silicidation to reduce costs by simplifying the process!
  • the composition of the nMOS and pMOS Ni full-silicide electrodes must be the same.
  • High-performance CMOS devices while the nMOS and pMOS gate electrodes have the same composition.
  • No Ni silicide electrode has been found that has an effective work function (nMOS: 4. OeV, pMOS: 5.2 eV) that can realize the value without the necessity.
  • An object of the present invention is to provide a semiconductor device with improved element characteristics and reliability and a method for manufacturing the same.
  • a semiconductor device comprising a silicon substrate, a gate insulating film on the silicon substrate, a gate electrode on the gate insulating film, and a field effect transistor having a source / drain region,
  • the silicide constituting the crystallized Ni silicide region is Ni Si (0.2 ⁇ x ⁇ 0.
  • the silicon substrate has a region containing a fluorine atom in the case of a P-channel transistor and a region containing a nitrogen atom in the case of an N-channel transistor at least in a portion in contact with the gate insulating film. 4.
  • the semiconductor device according to any one of 1 to 3 above.
  • a P-channel field effect transistor having a first gate insulating film on the silicon substrate, a first gate electrode on the first gate insulating film, and a first source and drain region;
  • a semiconductor device comprising: a second gate insulating film on the silicon substrate; a second gate electrode on the second gate insulating film; and an N-channel field effect transistor having a second source and drain region,
  • the first gate electrode has a crystallized Ni silicide region containing a p-type impurity at least in a portion in contact with the first gate insulating film,
  • the second gate electrode is a semiconductor device having a crystallized Ni silicide region containing an n-type impurity in at least a portion in contact with the second gate insulating film.
  • the first and second gate electrodes each include a region containing an impurity element having a high concentration from above the portions in contact with the first and second gate insulating films, respectively.
  • a semiconductor device according to any one of the above.
  • the first and second gate insulating films each include a silicon oxynitride film, a silicon oxynitride film, or a silicon nitride film in contact with the first and second gate electrodes, respectively.
  • a semiconductor device according to any one of the above.
  • a method for manufacturing a semiconductor device comprising: a step of selectively removing surplus nickel in the nickel film that has a saliency.
  • a semiconductor device according to item 14 or 15.
  • the semiconductor device according to any one of items 4 to 16.
  • FIG. 1 is a schematic cross-sectional view showing an embodiment of a semiconductor device of the present invention.
  • FIG. 2 is a graph showing the relationship between the composition of crystallized Ni silicide and the film thickness ratio between polycrystalline silicon and Ni (Si film thickness, ZSi film thickness) before silicidation.
  • FIG. 3 A graph showing the relationship between the effective work function of crystallized Ni silicide, the Ni composition, and the effect of impurity addition.
  • FIG. 4 is an explanatory diagram of a threshold range of a transistor that can be realized by a work function of a silicide electrode manufactured according to an embodiment of the present invention.
  • FIG. 5 is a process sectional view for explaining the method for manufacturing a semiconductor device according to the invention.
  • FIG. 6 is a process sectional view for explaining the method for manufacturing a semiconductor device according to the invention.
  • FIG. 7 is a diagram showing measurement results of drain current and gate voltage characteristics of a MOSFET fabricated according to the present invention (FIG. 7 (a) shows nMOS and FIG. 7 (b) shows pMOS measurement results).
  • FIG. 8 is a graph showing the relationship between the Ni silicide composition according to the prior art (comparative example) and the film thickness ratio between polycrystalline silicon and Ni before silicidation.
  • FIG. 9 is a graph showing the relationship between the effective work function of Ni silicide and the Ni composition.
  • FIG. 10 is a diagram showing a threshold value variation of a transistor manufactured according to the present invention and a conventional technique (comparative example).
  • FIG. 11 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 13 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view showing another embodiment of a semiconductor device of the invention.
  • FIG. 15 is a sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view showing a third embodiment of the semiconductor device of the present invention.
  • FIG. 17 shows a threshold of a transistor manufactured according to the third embodiment of the present invention (fluorine addition).
  • FIG. 18 is a diagram showing a threshold range of a transistor manufactured according to the third embodiment (nitrogen addition) of the present invention.
  • a SiO gate insulating film (film thickness: 3 nm) is formed on a silicon substrate, and a film thickness of 80 nm is formed thereon.
  • a nanocrystalline silicon (poly-Si) film was formed.
  • an impurity element was ion-implanted into the poly-Si film.
  • the impurity element to be added one having a conductivity type opposite to the conductivity type of the channel region of the transistor (that is, a conductivity type opposite to the conductivity type of the silicon substrate active region in which the channel immediately below the gate insulating film is formed) was used.
  • nMOS, N, P, As, Sb, Bi, etc. which are n-type impurities for Si
  • pMOS, B, Al which are p-type impurities, for Si , In, Ga, Tl, etc. can be ion-implanted.
  • a Ni film (film thickness: T) is deposited on the poly-Si film (film thickness: T), and then heat treatment is performed.
  • the poly-Si film was fully silicided.
  • Table 1 shows the relationship between the ratio of the thickness of the poly-Si film (Si film) and the Ni film before silicidation and the type of crystal phase of nickel silicide formed by silicide.
  • the crystal phase of Ni silicide is determined stepwise with respect to the thickness of the Ni film deposited on the poly-Si film, that is, the amount of Ni supplied to poly-Si. .
  • the Ni silicide crystal phase near the gate electrode Z insulating film interface that affects the effective work function is mainly the NiSi phase
  • phase is a silicide mainly composed of NiSi phase
  • the range of ⁇ / ⁇ 0.28-0.54
  • the silicidation temperature must be 600 ° C or higher, preferably 650 ° C or higher.
  • the composition ratio (NiZ (Ni + Si)) that determines the work function of Ni silicide is NiSi, N
  • the same crystal phase Since the crystal phase of iSi, Ni Si, etc. is almost self-aligned, the same crystal phase
  • the thickness of the Ni film that can be obtained (that is, the same work function can be obtained) can suppress variations due to the manufacturing process in which the margin of process conditions such as silicide temperature is wide.
  • the impurity elements prayed near the silicide electrode z insulating film interface due to the “snow plowing” effect.
  • the concentration of the impure element was less than 1 X 10 2 cm _3 near the interface, the effective work function hardly changed. Therefore, in order to change the effective work function, it is preferable that the gate electrode portion near the gate electrode Z gate insulating film interface has an impurity segregation region containing a higher concentration of impurities from above the impurity segregation region. It is preferable that the impurity concentration of is 1 ⁇ 10 2 G cm _3 or more.
  • the impurity concentration of the impurity segregation area is more preferably 1 X 10 23 cm_ 3 or less preferably fixture 5 X 10 22 cm_ 3 below. That is, the gate electrode according to the present invention preferably contains an impurity element in the above concentration range in a portion in contact with the gate insulating film.
  • the impurity region (impurity segregation region) in the above-mentioned concentration range in the gate electrode extends along the thickness direction (perpendicular to the substrate plane) from the gate electrode Z insulating film interface. It is preferable to exist over 5 nm.
  • NiSi has a weak peak intensity
  • NiSi Ni silicide formed when ⁇ / ⁇ is 1.6 or more
  • Figure 2 shows the ratio of the Ni composition in the electrode near the interface of the electrode Z insulating film of the MOS capacitor fabricated as described above and the Ni film thickness before the silicidation Zpoly—Si film thickness (Si film thickness) ( ⁇ / ⁇ )
  • Ni Si relationship Shows Ni Si relationship.
  • the Ni composition in the electrode was determined from XPS measurements.
  • the electrode composition error bars show variations in multipoint measurement by XPS.
  • the Ni composition in the electrode near the interface is determined in stages according to the ⁇ / ⁇ ratio.
  • the Ni composition in the electrode near the interface was 33.3 ⁇ 7%, 50 ⁇ 5%, and 75 ⁇ 5%, respectively.
  • These compositions are essentially NiSi Ni composition (33.3%), N
  • compositional power of Ni in the electrode is determined in a self-aligned manner depending on the crystal phase as shown in Table 1.
  • Fig. 3 shows the MOS capacitor fabricated as described above in the case where V is not doped with an impurity element (undope), when As is added, and when B is added (As and The amount of B added to poly-Si is 5 x 10 20 cm “ 3 ).
  • the relationship between the effective work function of Ni silicide and the silicide electrode composition near the interface is shown.
  • the variation in multipoint measurement by XPS is shown, and the main crystal phase in the composition is shown in the figure.
  • the effective work function changes due to the impurities added (impurity added and no added) as the Ni composition decreases (Si composition increases). Difference) is increasing.
  • the main crystal phase is NiSi.
  • Ni composition is 26 atomic%.
  • the effective work function in the case of As addition is 4. OeV, and in the case of B addition is 5.2 eV.
  • Effective work function required for high-performance CMOSFET devices for nMOS: 4. OeV or less, for pM OS: 5. 2eV or more).
  • the effective work function of Ni silicide doped with impurities is Since it is affected, it is preferable to form a silicide whose Ni composition is determined in a self-aligned manner. In other words, it is preferable to form a silicide having a thermodynamically stable crystal phase as a main crystal phase. In particular, a silicide in which a NiSi crystal phase is a main crystal phase is formed.
  • the Ni composition is determined in a self-aligned manner by the formation of the NiSi crystal phase.
  • the electrode composition is determined in a self-aligned manner during full silicide, a transistor with reduced threshold variation can be formed.
  • silicide with a Ni composition of less than 40 atomic% can be formed, the adhesion between the silicide electrode and the gate insulating film is improved, and the compressive stress caused by the gate electrode on the gate insulating film can be suppressed, resulting in reliability.
  • a high transistor can be formed.
  • the MOSFET threshold value (Vth) that can be predicted from the effective work function is as shown in Fig. 4 with respect to the channel impurity concentration.
  • the impurity element is added and the effective work function is modulated to 4. OeV or less for nMOS or 5.2 eV or more for pMOS.
  • the crystallized Ni silicide constituting the gate electrode preferably has a Ni composition of less than 40 atomic%.
  • the adhesion to a gate insulating film such as a silicon oxide film (SiO film) or a silicon oxynitride film (SiON film) is good.
  • the Ni composition of the crystallized Ni silicide constituting the gate electrode is preferably 10 atomic% or more, preferably 5 atomic% or more from the viewpoint of suppressing gate depletion and reducing gate resistance. More preferably, from the viewpoint of threshold control, 20 atomic% or more is preferable 25 atomic% or more is more preferable 30 atomic% or more is particularly preferable. Considering threshold control in addition to the reliability improvement described above, this Ni composition is preferably 38% atom or less. More preferably, it is 35% or less.
  • the Ni composition indicates the ratio of Ni amount to the total amount of Ni and Si (NiZ (Ni + Si)) as a percentage based on the number of atoms.
  • Ni silicide represented by Ni Si (0.1 ⁇ ⁇ ⁇ 0.4) is preferred in terms of preventing gate depletion, reducing gate resistance, and improving reliability.
  • Ni Si (0.2 ⁇ x ⁇ 0.4) is more preferable in consideration of control.
  • X in the formula is preferably in the above Ni composition range from the above viewpoint.
  • the region of crystallized silicide having the above Ni composition is in the thickness direction from the gate electrode Z insulating film interface (perpendicular to the substrate plane). It is preferable to exist over 5nm along lOnm or more.
  • the present invention uses the above-described crystallized Ni silicide electrode doped with impurities as the gate electrode, when fabricating a CMOS device, as described later, the nMOS and Ni silicide electrode for pMOS can be formed. Therefore, the number of steps can be reduced, and the process can be simplified, so that the cost can be reduced.
  • a nitride film (SiON film) can be used. Further, a high dielectric constant insulating film such as an HfSiON film may be used as the gate insulating film. In this case, the threshold change width due to the impurity addition is smaller than that in the case of using the Si O and SiON gate insulating film, but it is in contact with the gate electrode.
  • the effective work function change can be increased by interposing a silicon oxide film, silicon oxynitride film, or silicon nitride film in the portion, and as a result, a low threshold value can be realized in the MOSFET.
  • a silicon oxide film or a silicon oxynitride film may be provided between the high dielectric constant insulating film and the silicon substrate.
  • Fig. 1 shows a schematic cross-sectional view of a CMOSFET structure using Ni silicide doped with an impurity element as a gate electrode.
  • reference numeral 1 is a silicon substrate
  • 2 is an element isolation region
  • 3 is a gate insulating film
  • 6 is an extension diffusion region
  • 7 is a gate sidewall
  • 11 is an interlayer insulating film
  • 13 is an n-type full film.
  • a silicide electrode, 14 is a p-type full silicide electrode
  • 19 and 20 are impurity segregation regions.
  • the effective work function of the gate electrode can be increased by about 0. leV.
  • the threshold can be lowered by about 0. IV.
  • the effective work function of the gate electrode can be reduced by about 0.leV, and as a result, nM OS! Can be lowered by about 0. IV.
  • the work function of the gate electrode of the pMOS and the work function of the gate electrode of the nMOS can be controlled by the composition of the silicide constituting the gate electrode and the impurities contained in the silicide. it can. That is, crystallized silicide having the same composition as the gate material is formed in the pMOS region and the nMOS region, and the silicide in the pMOS region and the silicide in the nMOS region may contain different impurities. Therefore, in the manufacturing method of the present invention, after forming the gate material on the gate insulating film, the gate electrode having a different work function is formed between the pMOS and the nMOS without performing the process of removing the gate material.
  • CMOS device with excellent reliability can be manufactured.
  • impurities can be added to the gate material with high accuracy using techniques established so far, such as ion implantation, variations in threshold voltage can be suppressed.
  • FIGS. 5 (a) to (h) and FIGS. 6 (i) to (j) are cross-sectional views showing the MOSFET manufacturing steps according to the first embodiment of the present invention.
  • the element isolation region 2 was formed on the surface region of the silicon substrate 1 by using STI (Shallow Trench Isolation) technology. Subsequently, a gate insulating film 3 having SiON force was formed on the surface of the silicon substrate from which the elements were separated.
  • STI Shallow Trench Isolation
  • a poly-Si film 4 having a thickness of 80 nm is formed on the gate insulating film 3, and a normal PR process using a resist is applied to the Poly-Si film.
  • ion implantation thus, different impurity elements were ion-implanted into the nMOS region and the pMOS region, respectively.
  • the laminated film of the poly-Si film 4 and the silicon oxide film 5 is processed by using the lithography technique and the RIE (Reactive Ion Etching) technique.
  • a gate electrode pattern was formed.
  • ion implantation was performed using the gate electrode pattern as a mask to form the extension diffusion region 6 in a self-aligned manner. This process was performed separately for the nMOS region and the pMOS region.
  • a gate side wall 7 was formed as shown in FIG. 5 (d) by sequentially depositing a silicon nitride film and a silicon oxide film, followed by etching back.
  • nMOS region and the pMOS region were masked and connected to the other region, and ion implantation was performed again to form the source / drain diffusion region 8. This process was performed for the nMOS region and the pMOS region, respectively.
  • the source / drain diffusion region is activated by a subsequent heat treatment.
  • a metal film 9 having a thickness of 20 nm is deposited on the entire surface by sputtering, and then the gate electrode pattern, the gate sidewall, and the element isolation region are masked by salicide technology.
  • a silicide layer 10 having a thickness of about 40 nm was formed only in the source and drain diffusion regions (FIG. 5 (f))).
  • a Ni monosilicide (NiSi) layer that can have the lowest contact resistance was formed.
  • Co silicide or Ti silicide instead of Ni silicide.
  • an interlayer insulating film 11 made of a silicon oxide film was formed by a CVD (Chemical Vapor Deposition) method.
  • the interlayer insulating film 11 is planarized by CMP (Chemical Mechanical Polishing) technology, and then the interlayer insulating film is etched back as shown in FIG. 4 was exposed.
  • CMP Chemical Mechanical Polishing
  • the poly-Si film 4 in the gate electrode pattern portion is silicided.
  • Ni film 12 was deposited.
  • the Ni film thickness in this process is such that the composition of the part in contact with the gate insulating film becomes NiSi when poly-Si and Ni sufficiently react to form silicide.
  • Ni was deposited to 25 nm at room temperature by DC magnetron sputtering.
  • a structure was formed.
  • the effective work function of the silicide electrode was 4. OeV for nMOS and 5.2 eV for pMOS.
  • Fig. 7 (a) shows that the effective work function is modulated to 4. OeV and the gate electrode (NiSi electrode) is present.
  • FIG. 2 shows the gate voltage dependence of the nMOS drain current.
  • Channel concentration is 5 X 10 17 cm_ 3
  • Vth the effective work function of FIG. 4 would be expected from 4.
  • OEV is 0. IV.
  • Fig. 7 (a) the Vth of the nMOS with NiSi electrode was predicted from the effective work function.
  • the electron mobility should be equivalent to that of a transistor using poly-Si for the gate electrode and SiO for the gate insulating film.
  • Fig. 7 (b) shows that the effective work function is modulated to 5.2 eV and the gate electrode (NiSi electrode) is provided.
  • FIG. 2 shows the gate voltage dependence of the pMOS drain current.
  • Channel concentration is 5 X 10 17 cm_ 3
  • Vth the effective work function of FIG. 4 would be expected from the 5.
  • 2 eV is 0. IV.
  • the Vth of the pMOS with a NiSi electrode is predicted from the effective work function. As you can see, it is 0. IV.
  • the electron mobility of this transistor is equivalent to that of a transistor using poly-Si for the gate electrode and SiO for the gate insulating film.
  • nMOS and pMOS Ni full silicide electrodes can be formed with one silicidation, and the process is simplified, so that the manufacturing cost can be reduced. it can.
  • Patent Document 2 a poly-Si film is formed on a silicon substrate through a thermal oxide film, and a Ni film is formed thereon. Heat treatment is performed at 400 ° C for 1 minute to cause silicidation reaction. At that time, Ni film with different thickness is formed with respect to a certain thickness of poly-Si film, and heat treatment is performed. Silicidation layers with different contents were formed. Not pure concentration in the vicinity of the interface with the insulating film in Shirisaidi ⁇ were 10 21 CM_ 3 or more.
  • the force or strength is very weak, that is, the formed silicide layer is amorphous.
  • the force crystallinity is very low.
  • FIG. 8 shows the Ni composition (composition near the interface between the silicide layer and the insulating film) of the silicide layer (silicide electrode) of the above-mentioned MOS capacitor and the NiZpoly-Si film thickness ratio ( ⁇ / ⁇ ).
  • This Ni composition was obtained from XPS measurement.
  • FIG. 9 shows the effective work function of the silicide layer in the case of an As-added and B-added case and in the case of an impurity-free case. From this figure, it can be seen that the effective work function of the silicide layer increases with increasing Ni composition when no impurities are added. Therefore, for example, when the Ni composition varies by about 5%, threshold variation of about 0.1 to 0.2 V occurs. This tendency is completely different from the above-mentioned crystallized Ni full silicide electrode formed according to the present invention. This difference in effective work function change due to electrode composition is thought to be due to the difference in crystallinity resulting from the difference in formation method. In the method disclosed in Patent Document 2, the ability to conduct silicidation by heating at 400 ° C.
  • silicidation conditions in the present invention are 5 minutes at 400 ° C when ⁇ / ⁇ is 0.55 or more, and 2 minutes at 650 ° C when ⁇ / ⁇ ⁇ 0.55.
  • FIG. 9 also shows the effective work function of the silicide layer formed by the method described in Patent Document 2 and doped with impurities (As, B). From this figure, even when impurities are added, the effective work function increases as the Ni composition of the base silicide layer increases. In other words, there is no significant increase in the effective work function change (difference between the case where impurities are added and the case where no impurities are added) depending on the Ni composition. This tendency is completely different from that of the crystallized Ni full silicide electrode formed according to the present invention. That is, in the crystallized Ni fluoricide electrode according to the present invention, the effective work function change increases as the Ni composition decreases (the Si composition increases!). The difference in the dependence of the effective work function due to the impurity addition on the electrode composition depends on the difference in crystallinity resulting from the difference in the formation method as in the case of no addition of impurities.
  • the effective work function of the silicide layer doped with impurities formed by the method described in Patent Document 2 is about 4. leV when the Ni composition is 30-60 atomic% and 11-type impurities are included.
  • the effective work function is obtained, while the Ni composition is 40-70 atomic% and contains impurities Is a force that has an effective work function of about 5 leV Ni with an effective work function (for nMOS: 4. OeV, for pMOS: 5.2 eV) that can achieve the threshold required for high-performance nMOS and pMOS
  • the silicide electrode was unobtainable.
  • the Ni composition is 40 atomic% or more, the adhesion between Ni and the SiO gate insulating film is very low.
  • the impurity-added silicide layer formed by the method described in Patent Document 2 is not a Ni silicide having a stoichiometric ratio as described in Patent Document 2, and therefore, after the formation, It was observed that the composition distribution in the film was changed by heat treatment, and as a result, the effective work function varied greatly.
  • FIG. 10 shows the impurity doped crystallized NiSi formed in accordance with the present invention.
  • the threshold value variation in the transistor used for the electrode is shown.
  • the absolute amount of variation was 4 mV in accordance with the present invention and 150 mV in accordance with Patent Document 2.
  • FIG. 11 (a) to (! 1), FIG. 12 (i) to (k), and FIG. 13 (1) to (n) are cross-sectional views showing the MOSFET manufacturing process according to the second embodiment of the present invention.
  • FIG. 12 (i) to (k) are cross-sectional views showing the MOSFET manufacturing process according to the second embodiment of the present invention.
  • a silicide layer is formed in the source / drain diffusion region after the silicide for forming the gate electrode, and a silicon nitride film is formed to improve the electron mobility by applying strain to the MOSFET channel.
  • the process of carrying out is included.
  • Sb is added to the poly-Si film in the nMOS region
  • In is added to the poly-Si film in the pMOS region.
  • a silicon nitride film 15 was formed on the entire surface by the CVD method. This nitride film serves to protect the substrate and the like when the interlayer insulating film 11 is later removed by wet processing. [0100] Next, as shown in FIG. 11 (f), an interlayer insulating film 11 made of a silicon oxide film was formed by the CVD method.
  • the interlayer insulating film 11 is flattened by CMP technology, and then the interlayer insulating film is etched back to expose the poly-Si film 4 of the gate electrode pattern as shown in FIG. 11 (g). It was.
  • a Ni film 12 for siliciding the poly-Si film 4 of the gate electrode pattern was deposited.
  • the Ni film thickness in this process is such that the composition of the part in contact with the gate insulating film becomes NiSi when poly-Si and Ni sufficiently react to form silicide.
  • Ni was deposited to 25 nm at room temperature by DC magnetron sputtering.
  • the additive element (Sb) in the inside was prayed near the electrode Z insulating film interface, and a layered impurity segregation region 19 was formed.
  • the additive element (In) in the silicide electrode in the pMOS region was also prayed near the electrode Z insulating film interface as shown in FIG. 12 (i), and a layered impurity segregation region 20 was formed.
  • the interlayer insulating film 11 was removed with a hydrofluoric acid aqueous solution, and then the silicon nitride film 15 was removed with phosphoric acid.
  • a metal film having a thickness of 20 nm is deposited on the entire surface by sputtering, and the salicide technique is used to mask the gate electrode, the gate sidewall, and the element isolation region as a mask to a thickness of about 40 nm only in the source / drain diffusion region.
  • the silicide layer 10 was formed (FIG. 12 (k))).
  • a Ni monosilicide (NiSi) layer that can have the lowest contact resistance was formed. You can use Co silicide or Ti silicide instead of Ni silicide!
  • a silicon nitride film 16 was formed on the entire surface by CVD to apply tensile stress to the n-type channel to improve electron mobility.
  • a normal PR process using a resist and ion implantation are combined.
  • ions were implanted into the silicon nitride film 16 on the pMOS region, and the stress of the silicon nitride film 16 was relieved.
  • a silicon oxide film interlayer insulating film 17 was formed by the CVD method.
  • a contact plug and an upper layer wiring are formed in accordance with a normal method, and a full silicide electrode 13 in which different impurity elements pray near the electrode Z insulating film interface in the nMOS region and pMOS region A CMOS structure with 14 was formed.
  • the effective work function of the full silicide electrode 13 was 4. OeV for nMOS and 5.2 eV for pMOS.
  • Vth is 0.4 for nMOS and 0.4 for pMOS, as expected, as in the case of the first embodiment.
  • the electron mobility is poly-Si for the gate electrode and SiO for the gate insulating film.
  • SiON gate insulating film can be combined to obtain excellent transistor characteristics.
  • 15 (a) to 15 (e) are cross-sectional views illustrating MOSFET manufacturing steps according to the third embodiment of the present invention.
  • fluorine is used for the silicon substrate in the pMOS region where the p channel is formed
  • nitrogen is used for the silicon substrate in the n MOS region where the n channel is formed. Ion implantation.
  • An isolation region 2 was formed using an (isolation) technique.
  • an nMOS region 101 and a pMOS region 102 are formed on the surface of the element-isolated silicon substrate using a normal lithography process and an ion implantation method. did.
  • sacrificial oxide films 103 and 104 having a thickness of about 16 nm and 3 nm were formed on the surfaces of the nMOS region 101 and the pMOS region 102, respectively.
  • the upper force of the sacrificial oxide films 103 and 104 is also applied to the nMOS region 101 with respect to the silicon substrate in a state where one region is masked using a normal lithography process and an ion implantation method.
  • Fluorine and nitrogen were implanted into the pMOS region 102.
  • the implantation energy and dose were set to, for example, 15 KeV and 1 ⁇ 10 15 cm — 2 for both fluorine and nitrogen. If ion implantation is carried out in this condition, when the amount of nitrogen 105 and fluorine 1 06 immediately below the sacrificial Sani ⁇ 103 and 104 were quantified by the SIMS method, were both 1 X 10 2G cm_ 3 about.
  • heat treatment was performed at 900 ° C. for about 10 seconds, and then the sacrificial oxide films 103 and 104 were removed with a hydrofluoric acid solution.
  • a SiO gate insulating film 3 having a thickness of 1.8 nm was formed.
  • CMOS After the formation of the gate insulating film 3, the same process as the MOSFET manufacturing process according to the first embodiment was performed to form the CMOS shown in FIG.
  • CMOS an impurity segregation region in which p-type impurities 19 such as As in the nMOS region and p-type impurities 20 such as B in the pMOS region are prayed near the gate electrode Z insulating film interface.
  • p-type impurities 19 such as As in the nMOS region
  • p-type impurities 20 such as B in the pMOS region
  • FIG. 17 shows the pM OS threshold when the amount of fluorine in the silicon substrate after the formation of the MOSFET is changed by changing the amount of fluorine implanted in the MOSFET fabricated as described above.
  • the absolute value of the threshold is decreased with increase of the fluorine content, approximately reaches 0. IV fluorine amount l X 10 17 cm_ about 3.
  • the amount of fluorine in the gate insulating film immediately under the channel is more preferably 1 X 10 16 cm_ 3 on more than the preferred device 5 X 10 16 cm_ 3 or more .
  • the amount of fluorine exceeds 2 X 10 17 cm_ 3, joined at the source 'drain region for crystal defect formation caused by the ion implantation Li Tend to increase. Further, when the fluorine content exceeds 5 X 10 17 cm_ 3, since Zosokusani ⁇ is accelerated, there is a tendency that control of the film thickness 2nm below the gate insulating film required for fine CMOS device formed becomes difficult . Therefore, the amount of fluorine in the channel directly below the gate insulating film is preferably 5 X 10 17 cm— 3 or less, with the viewpoint of suppressing the formation of crystal defects accompanying accelerated oxidation and ion implantation. 2 X 10 17 cm_ 3 The following is more preferable.
  • FIG. 18 shows the threshold value of the nMOS when the amount of nitrogen in the silicon substrate after the MOSFET is formed is changed by changing the amount of nitrogen implanted in the MOSFET manufactured as described above. Threshold decreases with increasing nitrogen content, approximately reaches 0. IV in nitrogen content 1 X 10 19 cm_ 3 extent.
  • the amount of fluorine in the gate insulating film immediately under channel 1 X 10 18 cm_ 3 or preferably tool 5 X 1 0 18 cm_ 3 or more is more preferable.
  • the nitrogen content is too high, especially exceeds a l X 10 2 ° cm_ 3, the reliability of the gate insulating film tends to be deteriorated. Therefore, suppressing force reliability deterioration of a gate insulating film also has a nitrogen content in the gate insulating film immediately under channel, 1 X 10 2 cm_ 3 or less preferably fixture 5 X 10 19 cm_ 3 or less is more preferable.
  • the crystal has a substantially NiSi composition and is doped with impurities.
  • CMOS device with a threshold can be obtained.
  • a so-called high dielectric constant insulating film such as HfSiON can be used as the gate insulating film.
  • the change in threshold value is reduced as compared with the case where a silicon oxide film or a silicon oxynitride film is used.
  • an effective work function is obtained by interposing a silicon oxide film, silicon oxynitride film or silicon nitride film as a cap film 22 between the gate electrode and the high dielectric constant insulating film 21.
  • a low threshold can be realized.
  • Between high dielectric constant insulating film and substrate May be provided with a silicon oxide film or a silicon oxynitride film.
  • the “effective work function” of the gate electrode is generally obtained from a flat band obtained by CV measurement, and in addition to the original work function of the gate electrode, It is affected by fixed charges, dipoles formed at the interface, Fermi level spinning, etc. It is distinguished from the original “work function” of the material constituting the gate electrode.
  • the “high dielectric constant insulating film” generally refers to a silicon dioxide (SiO2) film that has been used as a gate insulating film.
  • the dielectric constant is higher than the dielectric constant of silicon dioxide, and its specific value is not limited.

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Abstract

　シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極と、ソース・ドレイン領域を有する電界効果トランジスタを有する半導体装置であって、ゲート電極は、ゲート絶縁膜に接する部分に、当該電界効果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結晶化Ｎｉシリサイド領域を有する半導体装置。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、フルシリサイドゲート電極を有する半導体装置およびその製造方法に関 するものであり、特に MOS型電界効果トランジスタ（MOSFET: Metal Oxide Se miconductor Field Effect Transistor)の高性能化と高信頼性化に関する技 術である。
背景技術
[0002] トランジスタの微細化が進む先端 CMOS (相補型 MOS)デバイスの開発では多結 晶シリコン (poly— Si)電極の空乏化による駆動電流の劣化が問題となっている。そ こで、メタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化 を防ぐ技術が検討されて 、る。
[0003] メタルゲート電極に用いる材料として、純金属や金属窒化物ある!/ヽはシリサイド材料 等が検討されている力 いずれの場合においても、 n型 MOSFET (以下「nMOS」） 、 p型 MOSFET (以下「pMOS」 )のしき!/、値電圧 (Vth)を適切な値に設定可能でな ければならない。
[0004] 高性能 CMOSトランジスタでは Vthを ±0. leV程度とする必要がある力 そのため nMOSでは仕事関数力 型 poly— Siの仕事関数 (4. OeV)以下の材料を、 pMOS では p型 poly— Siの仕事関数（5. 2eV)以上の材料をゲート電極に用いる必要があ る。
[0005] これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金を nMOSのゲート電極、 pMOSのゲート電極にそれぞれ使!、分けることでトランジスタ の Vthを制御する方法 (デュアルメタルゲート技術）が提案されて 、る。
[0006] 例えば、非特許文献 1 (インターナショナル'エレクトロン 'デバイス 'ミーティング'テ クニカノレタづンェスト (International electron devices meeting technical di gest) 2002, p. 359)には、 SiO上に形成した Taと Ruの仕事関数はそれぞれ 4. 1
2
5eVと 4. 95eVであり、この二つの電極間で 0. 8eVの仕事関数変調が可能であると 述べられている。
[0007] 一方、 poly— Siを Ni、 Hf、 Wなどで完全にシリサイド化したフルシリサイド電極に関 する技術が最近注目されて 、る。
[0008] 例えば、特許文献 1 (米国特許公開第 2005Z0070062号明細書）には、ゲート絶 縁膜に SiOを用い、ゲート電極として、 Pや Bなどの不純物を注入した poly— Siを完
2
全にシリサイドィ匕して得られたシリサイド電極を用いることで、（1)形成プロセスが従来 CMOSプロセスと整合性が高くなり、 (2) SiO上でシリサイド化前の poly— Siへの不
2
純物添加により、しき 、値電圧制御が行えることが開示されて 、る。
[0009] このことから、フルシリサイド電極は有望なメタルゲートと考えられている。特に不純 物添カ卩によるしきい値制御は、従来半導体プロセスで用いられている不純物（pMO S用： B、 Al、 Ga、 In、 Tl、 nMOS用： N、 P、 As、 Sb、 Bi)を用いると、 nMOS用には 4. 2〜4. 4eV程度の、また pMOS用には 4. 7〜4. 9eV程度の実効仕事関数が得 られている。このようなしきい値変化は、シリサイドィ匕時に上記の添加不純物がいわゆ る「雪かき」効果によってシリサイド電極 ZSiOゲート絶縁膜界面に偏析することによ
2
つて生じる。不純物添カ卩によるしきい値制御は、 pMOSと nMOSの作りわけが可能で あることから、 SiOをゲート絶縁膜に用いたトランジスタのしきい値制御法として有望
2
と考えられている。
[0010] また、特許文献 2 (特開 2005— 129551号公報）に記載の技術では、 nMOS用に はゲート電極の Ni組成が 30〜60%で n型不純物を含む場合、 pMOS用にはゲート 電極の Ni組成が 40〜70%で p型不純物を含む場合、各々 4. leV程度及び 5. le V程度の実効仕事関数が得られて 、る。
[0011] し力しながら、上記の技術にはそれぞれ以下のような問題がある。
[0012] 異なる仕事関数を持った異種の金属ある 、は合金を作り分けるデュアルメタルゲー ト技術は、 pMOSと nMOSのどちらかのゲート絶縁膜上に堆積されたメタル層をエツ チング除去するプロセスが必要であり、そのエッチングの際にゲート絶縁膜の品質を 劣化させてしまうため、素子の特性や信頼性が低下する。
[0013] SiOゲート絶縁膜上のゲート電極として、 Pや Bなどの不純物を注入した poly— Si
2
を Niで完全にシリサイド化して得られた NiSi電極（ニッケルモノシリサイド電極）を適 用する場合、上述のように nMOS用に得られている実効仕事関数は 4. 2〜4. 4eV 程度であり、また pMOS用に得られている実効仕事関数は 4. 7〜4. 9eV程度であ る力 高性能トランジスタの実現には、実効仕事関数の制御によってより低いしきい 値を実現することが必要である。
[0014] 特許文献 2においては、 nMOS用にはゲート電極の Ni組成が 30〜60%で n型不 純物を含む場合、 pMOS用にはゲート電極の Ni組成が 40〜60%で p型不純物を含 む場合には、それぞれ 4. leV程度及び 5. leV程度の実効仕事関数が得られてい る。しかしながら、この組成領域において高性能な nMOS及び pMOSに必要なしき い値を実現できる実効仕事関数 (nMOS用： 4. OeV、 pMOS用： 5. 2eV)を持つ Ni シリサイド電極は見出されて ヽな 、。
[0015] ゲート電極の Ni組成力 0%以上である場合、そのゲート電極と SiOゲート絶縁膜
2
との密着性が非常に低いため、ゲート電極 Z絶縁膜界面でのはがれが起きやすぐ その結果、素子性能が低下しやすい。また、ゲート電極の Ni組成が 40%以上の場 合、電極起因の圧縮応力がゲート絶縁膜に加わり、ゲート絶縁膜の信頼性が低下す ることが知られて!/ヽる (インターナショナノレ ·エレクトロン ·デバイス ·ミーティング ·テク二 カノレタづンェスト [International electron devices meeting technical edges t] 2005, p. 709) o以上の点から Niシリサイド電極の Ni組成は 40%よりも小さいこと が好まし!/、が、この組成領域にぉ 、て高性能な pMOSに必要なしき 、値を実現でき る Niシリサイド電極は見出されて!/ヽな!、。
[0016] CMOSデバイスを作製する場合、工程の簡便化によるコスト低減のため、一回のシ リサイド化で nMOS及び pMOSのシリサイド電極を形成できることが好まし!/、。そのた めには nMOS及び pMOSの Niフルシリサイド電極の組成は同一であることが必要で ある力 nMOSと pMOSのゲート電極を構成するシリサイドが同一の組成でありなが ら、高性能な CMOSデバイスに必要なしき 、値を実現できる実効仕事関数 (nMOS 用： 4. OeV、 pMOS用： 5. 2eV)を持つ Niシリサイド電極は見出されていない。
[0017] 素子の微細化に伴い、トランジスタのしきい値のバラツキを抑制することも求められ ている。
発明の開示 [0018] 本発明の目的は、素子の特性や信頼性を向上させた半導体装置およびその製造 方法を提供することにある。
[0019] 本発明によれば、以下の半導体装置およびその製造方法が提供される。
[0020] (1)シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲ ート電極と、ソース'ドレイン領域を有する電界効果トランジスタを有する半導体装置 であって、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、当該電 界効果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結 晶化 Niシリサイド領域を有する半導体装置。
[0021] (2)前記結晶化 Niシリサイド領域を構成するシリサイドは、 Ni Si (0. 2≤x< 0.
4)で表される組成をもつ上記 1項に記載の半導体装置。
[0022] (3)前記結晶化 Niシリサイド領域を構成するシリサイドが NiSi相からなる上記 1項
2
又は 2項に記載の半導体装置。
[0023] (4)前記シリコン基板は、少なくともゲート絶縁膜と接する部分に、 Pチャネルトラン ジスタの場合はフッ素原子を含有する領域を有し、 Nチャネルトランジスタの場合は 窒素原子を含有する領域を有する上記 1項から 3項のいずれかに記載の半導体装 置。
[0024] (5)シリコン基板と、
前記シリコン基板上の第 1ゲート絶縁膜、第 1ゲート絶縁膜上の第 1ゲート電極、及 び第 1ソース'ドレイン領域を有する Pチャネル電界効果トランジスタと、
前記シリコン基板上の第 2ゲート絶縁膜、第 2ゲート絶縁膜上の第 2ゲート電極、及 び第 2ソース'ドレイン領域を有する Nチャネル電界効果トランジスタとを備えた半導 体装置であって、
第 1ゲート電極は、少なくとも第 1ゲート絶縁膜に接する部分に、 p型不純物を含む 結晶化 Niシリサイド領域を有し、
第 2ゲート電極は、少なくとも第 2ゲート絶縁膜に接する部分に、 n型不純物を含む 結晶化 Niシリサイド領域を有する半導体装置。
[0025] (6)第 1及び第 2のゲート電極の結晶化 Niシリサイド領域を構成するシリサイドは、 Ni Si _ (0. 2≤x< 0. 4)で表される組成をもつ上記 5項に記載の半導体装置。 [0026] (7)第 1及び第 2のゲート電極の結晶化 Niシリサイド領域を構成するシリサイドが Ni Si相からなる上記 5項に記載の半導体装置。
2
[0027] (8)第 1及び第 2ゲート電極は、それぞれ第 1及び第 2ゲート絶縁膜に接する部分 に、その上方より高濃度の不純物元素を含む領域を有する上記 5項から 7項の 、ず れかに記載の半導体装置。
[0028] (9)第 1及び第 2ゲート電極は、それぞれ第 1及び第 2ゲート絶縁膜に接する部分 に、不純物濃度が 1 X 102 cm_3以上である領域を有する上記 5項力も 8項のいずれ かに記載の半導体装置。
[0029] (10)第 1及び第 2ゲート絶縁膜がシリコン酸ィ匕膜またはシリコン酸窒化膜である上 記 5項から 9項のいずれかに記載の半導体装置。
[0030] (11)第 1及び第 2ゲート絶縁膜は、それぞれ第 1及び第 2ゲート電極と接するシリコ ン酸ィ匕膜、シリコン酸窒化膜またはシリコン窒化膜を有する上記 5項力 9項のいず れかに記載の半導体装置。
[0031] (12)前記シリコン基板は、少なくとも第 1ゲート絶縁膜と接する部分にフッ素原子を 含有する領域を有する上記 5項から 11項に記載の半導体装置。
[0032] (13)前記シリコン基板は、少なくとも第 2ゲート絶縁膜と接する部分に窒素原子を 含有する領域を有する上記 5項から 12項に記載の半導体装置。
[0033] (14)上記 5項に記載の半導体装置の製造方法であって、
n型活性領域と p型活性領域を有するシリコン基板を用意する工程と、
前記シリコン基板上に、第 1及び第 2ゲート絶縁膜用の絶縁膜を形成する工程と、 前記絶縁膜上にゲート用シリコン膜を形成する工程と、
Pチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜に p型不 純物を添加する工程と、
Nチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜に n型不 純物を添加する工程と、
前記ゲート用シリコン膜を加工してゲートパターンを形成する工程と、
Pチャネル電界効果トランジスタを形成する領域に第 1ソース ·ドレイン領域を形成 する工程と、 Nチャネル電界効果トランジスタを形成する領域に第 2ソース ·ドレイン領域を形成 する工程、
前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
前記ゲートパターンが露出するように層間絶縁膜の上層部分を除去する工程と、 露出したゲートパターン上にニッケル膜を形成する工程と、
熱処理を行って前記ゲートパターンをシリサイドィ匕して第 1及び第 2ゲート電極を形 成する工程と、
シリサイドィ匕しな力つた前記ニッケル膜の余剰ニッケルを選択的に除去する工程を 有する半導体装置の製造方法。
[0034] (15) p型不純物および n型不純物をイオン注入法により添加する上記 14項に記載 の半導体装置の製造方法。
[0035] (16)第 1及び第 2ゲート絶縁膜用の絶縁膜の形成前に、 Pチャネル電界効果トラン ジスタを形成する領域にぉ 、て、シリコン基板にフッ素を添加する工程を有する上記
14項又は 15項に記載の半導体装置。
[0036] (17)第 1及び第 2ゲート絶縁膜用の絶縁膜の形成前に、 Nチャネル電界効果トラン ジスタを形成する領域において、シリコン基板に窒素を添加する工程を有する上記 1
4項から 16項のいずれかに記載の半導体装置。
[0037] 本発明によれば、高性能で信頼性の高!、トランジスタ及びその簡便な製造方法を 提供できる。
図面の簡単な説明
[0038] [図 1]本発明の半導体装置の一実施形態を示す模式的断面図である。
[図 2]結晶化 Niシリサイドの組成と、シリサイド化前の多結晶シリコンと Niの膜厚比 (N i膜厚 ZSi膜厚)との関係を示す図である。
[図 3]結晶化 Niシリサイドの実効仕事関数と Ni組成と不純物添加効果との関係を示 す図である。
[図 4]本発明の実施形態に従って作製したシリサイド電極の仕事関数により実現でき るトランジスタのしきい値の範囲の説明図である。
[図 5]本発明に係る半導体装置の製造方法を説明するための工程断面図である。 [図 6]本発明に係る半導体装置の製造方法を説明するための工程断面図である。
[図 7]本発明に従って作製した MOSFETのドレイン電流 ゲート電圧特性の測定結 果を示す図である（図 7 (a)は nMOS、図 7 (b)は pMOSの測定結果を示す)。
[図 8]従来技術 (比較例）に係わる Niシリサイド組成と、シリサイドィ匕前の多結晶シリコ ンと Niの膜厚比との関係を示す図である。
[図 9]従来技術 (比較例）〖こ係わる Niシリサイドの実効仕事関数と Ni組成との関係を 示す図である。
[図 10]本発明および従来技術 (比較例）に従って作製したトランジスタのしきい値のバ ラツキを示す図である。
[図 11]本発明の第 2の実施形態に係る半導体装置の製造方法を説明するためのェ 程断面図である。
[図 12]本発明の第 2の実施形態に係る半導体装置の製造方法を説明するためのェ 程断面図である。
[図 13]本発明の第 2の実施形態に係る半導体装置の製造方法を説明するためのェ 程断面図である。
[図 14]本発明の半導体装置の他の実施形態を示す模式的断面図である。
[図 15]本発明の第 3の実施形態に係る半導体装置の製造方法を説明するためのェ 程断面図である。
[図 16]本発明の半導体装置の第 3の実施形態を示す模式的断面図である。
[図 17]本発明の第 3の実施形態 (フッ素添加）に従って製造されるトランジスタのしき
V、値の範囲を示す図である。
[図 18]本発明の第 3の実施形態 (窒素添加）に従って製造されるトランジスタのしきい 値の範囲を示す図である。
発明を実施するための最良の形態
[0039] 以下、本発明を実施形態に基づき詳細に説明する。
[0040] 本発明は、下記事項を新たに見出し、これに基づいて得られたものである。
[0041] ゲート絶縁膜上に、結晶性が高い不純物元素添加 Niシリサイドからなるゲート電極 を形成した場合、シリサイドの Ni組成の減少に伴 、不純物元素添加による実効仕事 関数変化 (不純物元素添加の場合と無添加 (undope)の場合との差)が増大し、従 来技術によるものと比べてしきい値制御により適した実効仕事関数を実現できる。特 に Ni組成が 40%より小さぐ不純物元素が添加された結晶化 Niシリサイドをゲート電 極に用いると、従来技術によるものと比べて低 、しき 、値の pMOS及び nMOSを実 現できる。
[0042] 上記事項は以下のような MOS容量を用いた予備実験から見出された。
[0043] まず、シリコン基板上に SiOゲート絶縁膜 (膜厚：3nm)を形成し、その上に膜厚 80
2
nmの多結晶シリコン (poly— Si)膜を形成した。
[0044] 次に、 poly— Si膜に対して不純物元素をイオン注入した。添加する不純物元素は 、トランジスタのチャネル領域の導電型と反対の導電型 (すなわちゲート絶縁膜直下 のチャネルが形成されるシリコン基板活性領域の導電型と反対の導電型)のものを用 いた。たとえば nMOSを実現するためには、 Siに対して n型不純物である N、 P、 As、 Sb、 Biなどを、 pMOSを実現するためには、 Siに対して p型不純物である B、 Al、 In、 Ga、 Tlなどをイオン注入することができる。
[0045] その後、 poly— Si膜 (膜厚: T )上に Ni膜 (膜厚: T )を堆積し、次いで熱処理を
Si Ni
行って poly— Si膜をフルシリサイドィ匕した。
[0046] 表 1に、シリサイド化前の poly— Si膜 (Si膜)と Ni膜の厚みの比と、シリサイドィ匕によ り形成されたニッケルシリサイドの結晶相の種類との関係を示す。
[0047] 表 1に示すように、 Niシリサイドの結晶相は、 poly— Si膜上に堆積した Ni膜の厚さ 、すなわち、 poly— Siに供給される Niの量に対して段階的に決まる。例えば、実効 仕事関数に影響を与えるゲート電極 Z絶縁膜界面付近の Niシリサイドの結晶相を主 に NiSi相としたい場合は、 poly— Si膜の厚さ (T )と Ni膜の厚さ（T )の比 (Τ /Ύ
Si Ni Ni S
)を 0· 55-0. 95の範囲に設定すればよぐまた主に Ni Si相にしたい場合は、 T i 3 Ni
/Ύ を 1. 6以上にすればよい。ゲート電極 Ζ絶縁膜界面付近の Niシリサイドの結晶
Si
相を NiSi相を主成分とするシリサイドにする場合は、 Τ /Ύ =0. 28-0. 54の範
2 Ni Si
囲にしてかつシリサイド化温度を 600°C以上、好ましくは 650°C以上にすることが必 要である。 Niシリサイドの仕事関数を決定する組成比（NiZ (Ni+ Si) )は、 NiSi、 N
2 iSi、 Ni Siなどの結晶相の形成によりほぼ自己整合的に決まるため、同じ結晶相を 得る (すなわち同じ仕事関数を得る)ことができる Ni膜の厚みゃシリサイドィ匕温度など のプロセス条件のマージンが広ぐ製造プロセスに起因するバラツキを抑えることがで きる。
[表 1]
Figure imgf000011_0001
このフルシリサイドィ匕の際に、不純物元素が「雪かき」効果によってシリサイド電極 z 絶縁膜界面近傍に偏祈した。その際、偏祈した不純物元素の濃度が、その界面近傍 において、 1 X 102 cm_3を下回るとほとんど実効仕事関数が変化しな力つた。したが つて、実効仕事関数を変化させるためには、ゲート電極 Zゲート絶縁膜界面近傍の ゲート電極部分にその上方より高濃度の不純物を含む不純物偏析領域を有すること が好ましぐその不純物偏析領域の不純物濃度が 1 X 102Gcm_3以上であることが好 ましい。一方、素子の信頼性の点から、この不純物偏析領域の不純物濃度は 1 X 10 23cm_3以下が好ましぐ 5 X 1022cm_3以下がより好ましい。すなわち、本発明におけ るゲート電極は、ゲート絶縁膜と接する部分に上記濃度範囲で不純物元素を含むこ とが好ましい。また、ゲート電極における上記濃度範囲にある不純物領域 (不純物偏 析領域）は、ゲート電極 Z絶縁膜界面から厚み方向（基板平面に垂直方向）に沿つ て 5nm以上にわたって存在することが好ましい。
[0049] 上記のように作製した MOS容量の Niシリサイドは、その結晶相を XRDで特定した 。表 1に示すように、 Τ /Ύ =0. 28〜0. 54の場合は形成される Niシリサイドは実
Ni Si
質的に NiSiからなる。ただし、 XRDにおいて、 NiSiはピーク強度が弱く NiSiのピ
2 2
ークが見られる。 XPSによるシリサイド電極組成の深さ方向分析によれば、電極表面 側に若干 Ni組成が NiSiのものに比べて高いところがあり、 NiSiは主にその部分に
2
存在すると考えられる。 Τ /Ύ =0. 55〜0. 95の場合は形成される Niシリサイドは
Ni Si
実質的に NiSiからなる。また、 Τ /Ύ が 1. 6以上の場合は形成される Niシリサイド
Ni Si
は実質的に Ni S らなる。
3
[0050] 図 2は、上記のように作製した MOS容量の電極 Z絶縁膜界面付近における電極 中 Ni組成とシリサイド化前の Ni膜厚 Zpoly— Si膜厚 (Si膜厚)の比 (Τ /Ύ )との
Ni Si 関係を示す。電極中 Ni組成は XPS測定から求めた。電極組成のエラーバーは XPS による多点測定におけるバラツキを示す。
[0051] この図より、界面付近における電極中 Ni組成は Τ /Ύ 比に応じて段階的に決ま
Ni Si
ること力 Sわ力る。 ί列えば、、 Τ /Ύ =0. 28〜0. 54、 0. 55〜0. 95、及び 1. 6以上
Ni Si
の場合、界面付近における電極中 Ni組成はそれぞれ 33. 3 ± 7%、 50± 5%、及び 75 ± 5%であった。これらの組成はそれぞれ実質的に NiSiの Ni組成（33. 3%)、 N
2
iSiの Ni組成（50%)、及び Ni Siの Ni組成（75%)に一致した。これは、界面付近に
3
おける電極中 Ni組成力 表 1に見られるように結晶相によって自己整合的に決定さ れているためと考えられる。
[0052] 図 3に、上記のようにして作製した MOS容量について、不純物元素を添加していな V、場合 (undope)、 Asを添カ卩した場合及び Bを添カ卩した場合 (As及び Bの poly— Si 中への添加量はいずれも 5 X 1020cm"3)の結晶化 Niシリサイドの実効仕事関数と界 面付近のシリサイド電極組成との関係を示す。電極組成のエラーバーは XPSによる 多点測定におけるバラツキを示す。また、図中にはその組成における主結晶相を示 した。
[0053] この図からわ力るように、不純物無添加の場合は、結晶化 Niシリサイドの実効仕事 関数は組成にほとんど依存しない。よって、たとえ Ni組成が ± 5%程度ばらついても しき 、値のバラツキは抑制される。
[0054] 一方、不純物を添加した場合を見ると、 Ni組成の減少（Si組成の増加）に伴 ヽ、不 純物添カ卩による実効仕事関数変化 (不純物添加の場合と無添加の場合との差)が増 大している。特に主結晶相が NiSiである Ni組成 26原子％力も 40原子％の領域に
2
おける実効仕事関数は、 As添加の場合で 4. OeV, B添加の場合で 5. 2eVとなり、 高性能 CMOSFETデバイスに必要な実効仕事関数 (nMOS用： 4. OeV以下、 pM OS用： 5. 2eV以上）が実現できる。
[0055] 不純物添カ卩による実効仕事関数変化が、 Niシリサイド中の Ni組成の減少（Si組成 の増加）に伴い増加する傾向は、仕事関数を変調する効果を持つすべての不純物 に対して確認した。特に結晶化 NiSiにおける実効仕事関数は、 n型不純物 (N、 P、
2
As、 Sb、 Biなど）の場合で 4. OeV以下、 p型不純物（B、 Al、 In、 Ga、 Tlなど）の場合 で 5. 2eV以上となり、高性能 CMOSデバイスに必要な実効仕事関数 (nMOS用： 4 . OeV以下、 pMOS用： 5. 2eV以上）が実現できることを確認した。
[0056] このような不純物添加による実効仕事関数変化の電極中 Ni組成依存性は、特開 2 005— 129551号公報 (特許文献 2)で開示されている傾向とは全く異なる。特に p型 の不純物を添加した場合、実効仕事関数の電極中 Ni組成依存性が本実施形態と特 許文献 2との場合で逆になつている。
[0057] これは以下のような理由による。特許文献 2の場合、不純物添加による実効仕事関 数変化 (不純物添加の場合と無添加の場合との差）が不純物種および量のみに依存 し、 Niシリサイド電極の組成にほとんど依存しない。また、不純物無添カ卩の Niシリサイ ド電極の実効仕事関数は Ni組成の増加（30原子％から 100原子％)に伴い増加す る（4. 43eVから 5. leV) Gこれに対して、本実施形態の場合、図 3に示すように不純 物無添加の結晶化 Niシリサイドの実効仕事関数は Ni組成にほとんど依存せず、不 純物添カ卩による実効仕事関数変化は Ni組成の減少（Si組成の増力！])に伴い増大す る。このように、本発明と特許文献 2の技術とは、不純物添カ卩による実効仕事関数変 化の電極組成依存性が大きく相違している。この相違は、後に比較例で述べるように 形成方法の違いによる結晶性の違いに起因すると考えられる。
[0058] 図 3に示すように、不純物が添加された Niシリサイドの実効仕事関数は、 Ni組成に 影響を受けるため、 Ni組成が自己整合的に決定されるシリサイドを形成することが好 ましい。すなわち、熱力学的に安定である結晶相を主結晶相とするシリサイドを形成 することが好ましぐ特に NiSi結晶相が主結晶相であるシリサイドを形成することが
2
好ましい。前述したように、 NiSi結晶相の形成により、 Ni組成が自己整合的に決ま
2
るため、プロセス条件のマージンが広ぐ製造プロセスに起因する Ni組成のバラツキ を抑えることができる。すなわち、不純物が添加された結晶化 NiSiをゲート電極に適
2
用した本発明によれば、電極組成がフルシリサイドィ匕時に自己整合的に決定される ため、しきい値のバラツキが抑えられたトランジスタを形成することができる。また、 Ni 組成が 40原子％未満のシリサイドを形成できるため、シリサイド電極とゲート絶縁膜と の密着性が良好になり、またゲート絶縁膜へのゲート電極起因の圧縮応力を抑制で き、信頼性の高いトランジスタを形成することができる。
[0059] 酸化膜厚が 1. 8nmの場合、実効仕事関数から予想できる MOSFETのしき 、値（ Vth)の範囲は、チャネル不純物濃度に対して図 4に示すようになる。不純物元素を 添カロして実効仕事関数が nMOS用に 4. OeV以下、もしくは pMOS用に 5. 2eV以 上に変調されて 、る結晶化 Niシリサイド電極を用いる本発明によれば、通常の CMO Sデバイスのチャネル濃度（1017〜1018cm_3)において従来の不純物元素添加 NiS i電極を用いることでは得られな力つた 0. IV程度の低 、しき 、値を持つ高性能用デ バイスを実現することができる。
[0060] 本発明にお 、て、ゲート電極を構成する結晶化 Niシリサイドは、その Ni組成が 40 原子％未満であることが好ましい。 Ni組成力 0原子％未満であると、シリコン酸ィ匕膜 (SiO膜)やシリコン酸窒化膜 (SiON膜)等のゲート絶縁膜に対する密着性が良ぐ
2
また電極起因の応力もほとんど発生しないため、 MOSFETの高信頼性ィ匕を実現で きる。
[0061] 本発明にお 、て、ゲート電極を構成する結晶化 Niシリサイドの Ni組成は、ゲート空 乏化抑制およびゲート抵抗低減の観点からは 5原子％以上が好ましぐ 10原子％以 上であることがより好ましぐさらにしきい値制御の点から 20原子％以上が好ましぐ 2 5原子％以上がより好ましぐ 30原子％以上であることが特に好ましい。前述の信頼 性向上に加えて、しきい値制御を考慮すると、この Ni組成は 38%原子以下が好まし ぐ 35%以下がより好ましい。なお、 Ni組成は、原子数基準で、 Niと Siとの合計量に 対する Ni量の比 (NiZ (Ni + Si) )を百分率で示す。すなわち、ゲート空乏化防止、 ゲート抵抗低減、信頼性向上の観点から Ni Si (0. 1≤χ< 0. 4)で表される Niシ リサイドが好ましぐこれらの観点に加えてしきい値制御を考慮すると Ni Si (0. 2 ≤x< 0. 4)がより好ましい。さらに、式中の Xは、上述の観点から上記の Ni組成の好 まし 、範囲にあることが好まし 、。
[0062] 本発明におけるゲート電極は、所望の実効仕事関数を得る点から、上記の Ni組成 を持つ結晶化シリサイドの領域が、ゲート電極 Z絶縁膜界面から厚み方向（基板平 面に垂直方向）に沿って 5nm以上にわたって存在することが好ましぐ lOnm以上が より好まし 、。
[0063] 本発明は、上述した不純物を添加した結晶化 Niシリサイド電極をゲート電極に適用 しているため、 CMOSデバイスを作製する場合、後述するように、一回のシリサイド化 工程で nMOS用及び pMOS用の Niシリサイド電極を形成することができる。よって、 工程数を削減でき、プロセスが簡便化されるためコスト低減を図ることができる。
[0064] 本発明におけるゲート絶縁膜としては、シリコン酸ィ匕膜 (SiO膜)またはシリコン酸
2
窒化膜 (SiON膜)を用いることができる。また、ゲート絶縁膜として HfSiON膜等の 高誘電率絶縁膜を用いてもよい。この場合、不純物添カ卩によるしきい値変化幅は Si O及び SiONゲート絶縁膜を用いた場合に比べて小さくなるが、ゲート電極と接する
2
部分に、シリコン酸ィ匕膜、シリコン酸窒化膜またはシリコン窒化膜を介在させることに より実効仕事関数変化を大きくでき、その結果、 MOSFETにおいて低いしきい値を 実現することができる。高誘電率絶縁膜とシリコン基板の間にはシリコン酸ィ匕膜ゃシリ コン酸窒化膜を設けてもよい。
[0065] 図 1に、不純物元素が添カ卩された Niシリサイドをゲート電極に用いた CMOSFET 構造の模式的断面図を示す。図中の符号 1はシリコン基板、 2は素子分離領域、 3は ゲート絶縁膜、 6はエクステンション拡散領域、 7はゲート側壁、 8ソース'ドレイン拡散 領域、 11は層間絶縁膜、 13は n型フルシリサイド電極、 14は p型フルシリサイド電極 、 19及び 20は不純物偏析領域を示す。このような CMOS構造によれば、ゲート電極 の空乏化回避による効果に加えて、これまで困難とされて 、た高性能トランジスタを 高 、信頼性を付与しながら、高 、再現性で実現できる。
[0066] 上記の構成に加えて、 pMOS領域のシリコン基板において、少なくともゲート絶縁 膜と接する部分にフッ素原子を有するとゲート電極の実効仕事関数を 0. leV程度大 きくでき、その結果 pMOSにおいてしきい値を 0. IV程度低くすることができる。また 、 nMOS領域のシリコン基板において、少なくともゲート絶縁膜と接する部分に窒素 原子を有するとゲート電極の実効仕事関数を 0. leV程度小さくでき、その結果 nM OSにお!/、てしき!、値を 0. IV程度低くすることができる。
[0067] 本発明においては、 pMOSのゲート電極の仕事関数と nMOSのゲート電極の仕事 関数は、前述の通り、ゲート電極を構成するシリサイドの組成と、シリサイドに含有され る不純物により制御することができる。すなわち、 pMOS領域と nMOS領域にゲート 材料として同一組成の結晶化シリサイドを形成し、 pMOS領域のシリサイドと nMOS 領域のシリサイドが異なる不純物を含有していればよい。したがって、本発明の製造 方法においては、ゲート絶縁膜上にゲート材料を形成した後に、これを除去するェ 程を実施することなぐ pMOSと nMOS間で異なる仕事関数を持ったゲート電極を形 成することができる。そのため、ゲート絶縁膜表面がウエットエッチング液や有機溶剤 に晒されることがなぐゲート絶縁膜の品質が損なわれることはない。その結果、信頼 性に優れた CMOSデバイスを作製することができる。また、ゲート材料への不純物の 添カ卩は、イオン注入等のこれまでに確立された技術により精度よく行うことができるた め、しきい値のバラツキを抑えることができる。
[0068] 以下、本発明をより具体的に図面を参照して説明する。
[0069] 第 1の実施形態
図 5 (a)〜 (h)、図 6 (i)〜 (j)は、本発明の第 1の実施形態に関わる MOSFETの製 造工程を示す断面図である。
[0070] まず、シリコン基板 1の表面領域に STI (Shallow Trench Isolation)技術を用 いて素子分離領域 2を形成した。続いて、素子分離されたシリコン基板表面に SiON 力もなるゲート絶縁膜 3を形成した。
[0071] 次に、図 5 (a)に示すようにゲート絶縁膜 3上に厚さ 80nmの poly— Si膜 4を形成し 、この Poly— Si膜に対し、レジストを用いた通常の PRプロセスとイオン注入を組み合 わせることにより、 nMOS領域及び pMOS領域にそれぞれ異なる不純物元素をィォ ン注入した。 nMOS領域には Asを、また pMOS領域には Bを注入した。各々の注入 エネルギー及びドーズ量は、 As注入の場合 5KeV及び 5 X 1015cm_2、 B注入の場 合 2KeV及び 6 X 1015cm_2であった。
[0072] その後、図 5 (b)に示すように厚さ 150nmのシリコン酸ィ匕膜 5を積層した。
[0073] 次に、図 5 (c)に示すように、リソグラフィー技術および RIE (Reactive Ion Etchi ng)技術を用いて、 poly— Si膜 4とシリコン酸ィ匕膜 5の積層膜を加工してゲート電極 パターンを形成した。続いて、ゲート電極パターンをマスクとして、イオン注入を行い、 エクステンション拡散領域 6を自己整合的に形成した。この工程を nMOS領域と pM OS領域にっ 、てそれぞれ実施した。
[0074] 次に、シリコン窒化膜とシリコン酸ィ匕膜を順次堆積し、その後エッチバックすることに よって、図 5 (d)に示すようにゲート側壁 7を形成した。
[0075] 次に、 nMOS領域と pMOS領域の一方をマスクして他方の領域につ!、て、再度ィ オン注入を行い、ソース'ドレイン拡散領域 8を形成した。この工程を nMOS領域と p MOS領域についてそれぞれ実施した。ソース'ドレイン拡散領域は、後に熱処理を 行って活性化される。
[0076] 次に、図 5 (e)に示すように、厚さ 20nmの金属膜 9をスパッタにより全面に堆積し、 続いて、サリサイド技術により、ゲート電極パターン、ゲート側壁および素子分離領域 をマスクとして、ソース'ドレイン拡散領域のみに厚さ約 40nmのシリサイド層 10を形 成した（図 5 (f) ) )。このシリサイド層 10として、コンタクト抵抗を最も低くすることができ る Niモノシリサイド (NiSi)層を形成した。このような Niシリサイドの代わりに Coシリサ イドや Tiシリサイドを用いてもょ ヽ。
[0077] 次に、図 5 (g)に示すように、 CVD (Chemical Vapor Deposition)法によってシ リコン酸ィ匕膜からなる層間絶縁膜 11を形成した。
[0078] この層間絶縁膜 11を CMP (Chemical Mechanical Polishing)技術によって 平坦化し、続いて、図 5 (h)に示すように層間絶縁膜のエッチバックを行うことでゲート 電極パターンの poly— Si膜 4を露出させた。
[0079] 次に、図 6 (i)に示すように、ゲート電極パターン部の poly— Si膜 4をシリサイド化す るための Ni膜 12を堆積した。この工程での Ni膜厚は、 poly— Siと Niが十分に反応 してシリサイドを形成した時に、ゲート絶縁膜に接している部分の組成が NiSiとなる
2 ような膜厚を設定する。本実施形態では、 DCマグネトロンスパッタ法により室温で Ni を 25nm成『旲した。
[0080] その後、 650°C、 2分の熱処理により、 poly— Siと Niを十分に反応させて結晶化 Ni Si力 なるゲート電極 13、 14を形成した。このシリサイド化において nMOS領域の
2
シリサイド電極中の添加元素 (As)は、図 6 (j)に示すように電極 Z絶縁膜界面近傍 に偏祈し、層状の不純物偏析領域 19が形成された。また、 pMOS領域のシリサイド 電極中の添加元素（B)も図 6 (j)に示すように電極 Z絶縁膜界面近傍に偏祈し、層 状の不純物偏析領域 20が形成された。
[0081] 最後に、熱処理工程にぉ 、てシリサイドィ匕反応しな力つた余剰の Ni膜を、硫酸過 酸ィ匕水素水溶液を用いてウエットエッチング除去した。その後、通常の方法に従って コンタクトプラグ及び上層配線 (不図示）を形成した。
[0082] 以上のような工程を経ることにより、図 6 (j)〖こ示すような、 nMOS領域と pMOS領域 で電極 Z絶縁膜界面近傍に異なる不純物元素が偏祈したフルシリサイド電極をもつ CMOS構造を形成した。このようにして作製した MOSFETにお!/、てシリサイド電極 の実効仕事関数は nMOSで 4. OeV、 pMOSで 5. 2eVであった。
[0083] 図 7 (a)は、実効仕事関数が 4. OeVに変調されて 、るゲート電極 (NiSi電極）を有
2 する nMOSのドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は 5 X 1017cm_3であり、図 4の実効仕事関数が 4. OeVから予想される Vthは 0. IVで ある。図 7 (a)より、 NiSi電極を有する nMOSの Vthは実効仕事関数から予想された
2
とおり 0. IVとなっている。さら〖こ、このトランジスタにおいて電子移動度は、ゲート電 極に poly— Siを用い、ゲート絶縁膜に SiOを用いたトランジスタと同等の値を得るこ
2
とができることを確認した。
[0084] 図 7 (b)は、実効仕事関数が 5. 2eVに変調されて 、るゲート電極 (NiSi電極）を有
2 する pMOSのドレイン電流のゲート電圧依存性を示したものである。チャネル濃度は 5 X 1017cm_3であり、図 4の実効仕事関数が 5. 2eVから予想される Vthは 0. IV である。図 7 (b)より、 NiSi電極を有する pMOSの Vthは実効仕事関数から予想され たとおり 0. IVとなっている。さらに、このトランジスタにおいて電子移動度は、ゲー ト電極に poly— Siを用い、ゲート絶縁膜に SiOを用いたトランジスタと同等の値を得
2
ることがでさることを確認した。
[0085] なお、 pMOS用 Niフルシリサイド電極に B以外の p型ドーパント不純物（Al、 In、 Ga 、 T1)を添カ卩した場合、及び nMOS用 Niフルシリサイド電極に As以外の n型ドーパン ト不純物 (N、 P、 Sb、 Bi)を添加した場合であっても同様な効果が得られた。
[0086] また、結晶化 NiSi電極をゲート電極に用いた場合、 SiOや SiON (シリコン酸窒化
2 2
膜)力もなるゲート絶縁膜との密着性も良ぐさらにゲート電極起因の応力もほとんど 発生しな!、ため、信頼性の高!ヽ MOSFETを提供できる。
[0087] CMOSデバイスを作製する場合、本発明によれば、一回のシリサイドィ匕で nMOS 及び pMOSの Niフルシリサイド電極を形成でき、工程が簡便化されるため、製造コス トを低減することができる。
[0088] 以上に示したとおり、不純物元素が添加された結晶化した Niフルシリサイド電極 (N iSi電極）と SiONゲート絶縁膜を組み合わせることで優れたトランジスタ特性を得る
2
ことができる。
[0089] 比較例
特開 2005— 129551号公報 (特許文献 2)に開示されている方法に従って、シリコ ン基板上に熱酸ィ匕膜を介して poly— Si膜を形成し、その上に Ni膜を形成して、 400 °C、 1分間の熱処理を行い、シリサイドィ匕反応を生じさせ、その際、 poly— Si膜の一 定の厚みに対して、厚みの異なる Ni膜を形成し、熱処理することにより、 Ni含有量の 異なるシリサイド化層を形成した。シリサイドィ匕層における絶縁膜との界面付近の不 純物濃度は 1021cm_3以上であった。
[0090] 形成したシリサイドィ匕層の XRDスペクトルを測定した結果、特にニッケル膜厚 (T )
Ni
Zpoly— Si膜厚 (T ) < 0. 55の場合においては、結晶化に伴うピークが見られない
Si
力 もしくは非常に強度が弱ぐすなわち、形成されたシリサイドィ匕層は非晶質である 力 結晶性が非常に低力つた。
[0091] 図 8は、上記の MOS容量のシリサイド化層（シリサイド電極）の Ni組成（シリサイドィ匕 層と絶縁膜との界面付近の組成）と、シリサイド化前の NiZpoly— Si膜厚比 (Τ /Ύ )との関係を示す。この Ni組成は XPS測定カゝら求めた。図中の Ni糸且成のエラーバ
Si
一は XPSによる多点測定におけるバラツキを示す。この図より、シリサイドィ匕層の Ni 組成は Τ /Ύ比に応じて連続的に変化していることがわかる。
Ni Si
[0092] 図 9に、 As添カ卩および B添カ卩の場合とともに、不純物無添カ卩の場合のシリサイドィ匕 層の実効仕事関数を示す。この図より、不純物無添加の場合、シリサイド化層の実効 仕事関数は Ni組成の増加に伴い増大することがわかる。よって、例えば Ni組成が士 5%程度ばらつくと 0. 1〜0. 2V程度のしきい値のバラツキが起こる。この傾向は、本 発明に従って形成した前述の結晶化 Niフルシリサイド電極の場合と全く異なる。この ような電極組成による実効仕事関数変化の違いは、形成方法の違いからくる結晶性 の相違に起因すると考えられる。特許文献 2に開示されている方法では 400°C、 1分 の加熱によりシリサイドィ匕を行っている力 得られたシリサイドィ匕層は上述のように非 晶質もしくは非常に結晶性が低力 た。一方、本発明におけるシリサイド化条件は、 Τ /Ύ が 0. 55以上の場合は 400°Cで 5分、 Τ /Ύ < 0. 55の場合は 650°Cで 2
Ni Si Ni Si
分であったため、結晶性の良好な Niシリサイド電極が形成され、特に T /Ύ < 0. 5
Ni Si
5の場合にぉ 、て結晶性の高 、良好な Niシリサイド電極が形成された。
[0093] 図 9には、特許文献 2に記載の方法で形成された、不純物 (As、 B)が添加されたシ リサイド化層の実効仕事関数も示されている。この図より、不純物を添加した場合も、 母体のシリサイドィ匕層の Ni組成の増加に従って実効仕事関数も増加して 、る。すな わち、 Ni組成に応じた実効仕事関数変化 (不純物添加の場合と無添加の場合との 差)の大きな増加は見られない。この傾向は、本発明に従って形成した結晶化 Niフ ルシリサイド電極の場合と全く異なる。すなわち、本発明における結晶化 Niフルシリ サイド電極においては、 Ni組成の減少（Si組成の増力!])に伴い、実効仕事関数変化 が増大する。このような不純物添カ卩による実効仕事関数変化の電極組成依存性の違 いは、上述の不純物無添加の場合と同様に形成方法の違いからくる結晶性の相違 に起因すると考えられる。
[0094] また、特許文献 2に記載の方法で形成した不純物を添加したシリサイドィ匕層の実効 仕事関数は、 Ni組成が 30— 60原子％で11型不純物を含む場合には 4. leV程度の 実効仕事関数が得られ、一方、 Ni組成が 40— 70原子％で 型不純物を含む場合に は 5. leV程度の実効仕事関数が得られている力 高性能な nMOS及び pMOSに 必要なしきい値を実現できる実効仕事関数 (nMOS用： 4. OeV、 pMOS用： 5. 2eV )を持つ Niシリサイド電極は得られな力つた。また、特に Ni組成が 40原子％以上であ る場合、 Niと SiOゲート絶縁膜との密着性が非常に低いため、シリサイドィ匕層
2 Z絶縁 膜界面でのはがれが頻繁に起こった。また、 Ni糸且成が 40原子％以上であると、シリ サイドィ匕層に起因する圧縮応力が絶縁膜に加わりゲート絶縁膜の信頼性が低下する
[0095] また、特許文献 2に記載の方法で形成した不純物添加シリサイドィ匕層は、特許文献 2にも記述があるように化学量論比糸且成の Niシリサイドではな 、ため、形成後の熱処 理によって膜中の組成分布が変化し、その結果、実効仕事関数が非常にばらつくこ とが観測された。図 10は、本発明に従って形成した不純物添加結晶化 NiSiをゲー
2 ト電極に用いたトランジスタにおけるしきい値のバラツキ、及び特許文献 2に記載の方 法で形成した不純物添加 Niシリサイド化層（Ni組成は NiSiと同じ 33. 3%)をゲート
2
電極に用いたトランジスタにおけるしきい値のバラツキを示す。バラツキの絶対量は、 本発明に従った場合は 4mV、特許文献 2に従った場合は 150mVであった。
[0096] 第 2の実施形態
図 11 (a)〜(！ 1)、図 12 (i)〜 (k)及び図 13 (1)〜 (n)は、本発明の第 2の実施形態 に関わる MOSFETの製造工程を示した断面図である。
[0097] 本実施形態では、ゲート電極形成のためのシリサイドィ匕後にソース ·ドレイン拡散領 域にシリサイド層を形成し、また MOSFETのチャネルにひずみを加え電子移動度を 向上させるためシリコン窒化膜を形成する工程を含む。
[0098] ソース ·ドレイン拡散領域の形成工程まで（図 11 (a)〜 (d) )は第 1の実施形態と同 様の工程（図 6 (a)〜 (d) )であるので説明を省略し、次工程（図 11 (e) )から説明する
。なお、本実施形態においては、 nMOS領域の poly— Si膜には Sbを、 pMOS領域 の poly— Si膜には Inを添カ卩した。
[0099] 図 11 (e)に示すように CVD法によって全面にシリコン窒化膜 15を形成した。この窒 化膜は、後に層間絶縁膜 11をウエット処理で除去する際に、基板などを保護する役 割を持つ。 [0100] 次に、図 11 (f)に示すように CVD法によってシリコン酸ィ匕膜からなる層間絶縁膜 11 を形成した。
[0101] この層間絶縁膜 11を CMP技術によって平坦ィ匕し、次いで層間絶縁膜のエッチバ ックを行うことで図 11 (g)に示すようにゲート電極パターンの poly— Si膜 4を露出させ た。
[0102] 次に、図 11 (h)に示すように、ゲート電極パターンの poly— Si膜 4をシリサイド化す るための Ni膜 12を堆積した。この工程での Ni膜厚は、 poly— Siと Niが十分に反応 してシリサイドを形成した時に、ゲート絶縁膜に接している部分の組成が NiSiとなる
2 ような膜厚を設定する。本実施形態では、 DCマグネトロンスパッタ法により室温で Ni を 25nm成『旲した。
[0103] その後、 650°C、 2分の熱処理により、 poly— Siと Niを十分に反応させて結晶化 Ni Si電極 13、 14を形成した。このシリサイド化において nMOS領域のシリサイド電極
2
中の添加元素（Sb)は図 12 (i)に示すように電極 Z絶縁膜界面近傍に偏祈し、層状 の不純物偏析領域 19が形成された。また、 pMOS領域のシリサイド電極中の添加元 素 (In)も図 12 (i)に示すように電極 Z絶縁膜界面近傍に偏祈し、層状の不純物偏析 領域 20が形成された。
[0104] その後、熱処理工程においてシリサイドィ匕反応しな力つた余剰の Ni膜を、ウエットェ ツチング除去した。
[0105] 次に、図 12 (j)に示すように、層間絶縁膜 11をフッ化水素酸水溶液で除去し、続い てシリコン窒化膜 15を燐酸で除去した。
[0106] 次に、厚さ 20nmの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲ ート電極、ゲート側壁および素子分離領域をマスクとして、ソース'ドレイン拡散領域 のみに厚さ約 40nmのシリサイド層 10を形成した（図 12 (k) ) )。このシリサイド層 10と して、コンタクト抵抗を最も低くすることができる Niモノシリサイド (NiSi)層を形成した 。このような Niシリサイドの代わりに Coシリサイドや Tiシリサイドを用いてもよ!、。
[0107] 次に、図 13 (1)に示すように CVD法によって全面に、 n型チャネルに引っ張り応力 を加え電子移動度を向上させるためにシリコン窒化膜 16を形成した。
[0108] 次に、図 13 (m)に示すようにレジストを用いた通常の PRプロセスとイオン注入を組 み合わせることにより、 pMOS領域上のシリコン窒化膜 16にイオン注入を行い、シリ コン窒化膜 16の応力を緩和した。
[0109] 次に、図 13 (n)に示すように CVD法によってシリコン酸ィ匕膜の層間絶縁膜 17を形 成した。
[0110] 最後に、通常の方法に従ってコンタクトプラグ及び上層配線 (不図示）を形成して、 nMOS領域と pMOS領域で電極 Z絶縁膜界面付近に異なる不純物元素が偏祈し たフルシリサイド電極 13及び 14をもつ CMOS構造を形成した。このようにして作製し た MOSFETにおいてフルシリサイド電極 13の実効仕事関数は nMOSで 4. OeV、 p MOSで 5. 2eVであった。
[0111] 本実施形態においても、第 1の実施形態と同様、 Vthは実効仕事関数力 予想さ れたとおり nMOSで 0. IV及び pMOSで 0. IVとなっている。さらに、このトランジ スタにおいて電子移動度は、ゲート電極に poly— Siを用い、ゲート絶縁膜に SiOを
2 用いたトランジスタと同等の値を得ることができることを確認した。
[0112] なお、 pMOS用 Niフルシリサイド電極に In以外の p型不純物（B、 Al、 Ga、 T1)を添 加した場合、及び nMOS用 Niフルシリサイド電極に Sb以外の n型不純物（N、 P、 As
、 Bi)を添加した場合であっても同様な効果が得られた。
[0113] 以上に示したとおり、不純物が添加された結晶化 Niフルシリサイド電極 (NiSi電極
2
)と SiONゲート絶縁膜を組み合わせることで優れたトランジスタ特性を得ることができ る。
[0114] 第 3の実施形態
図 15 (a)〜（e)は、本発明の第 3の実施形態に関わる MOSFETの製造工程を示 す断面図である。本実施形態では、より低いしきい値を実現するため、 pチャネルが 形成される pMOS領域のシリコン基板に対してはフッ素を、 nチャネルが形成される n MOS領域のシリコン基板に対しては窒素をイオン注入する工程を含む。
[0115] まず、図 15 (a)に示すように、シリコン基板 1の表面領域に STI (Shallow Trench
Isolation)技術を用いて素子分離領域 2を形成した。
[0116] 続いて、図 15 (b)に示すように、通常のリソグラフィー工程とイオン注入法を用いて 、素子分離されたシリコン基板表面に nMOS領域 101及び pMOS領域 102を形成 した。チャネルを形成する基板中の不純物濃度は、微細な MOSFETにおいて短チ ャネル効果によるデバイス劣化を抑制するために 5 X 1017〜： L018cm_3程度にした。
[0117] 次に、図 15 (c)〖こ示すように、 nMOS領域 101及び pMOS領域 102表面にそれぞ れ膜厚 16nm及び 3nm程度の犠牲酸化膜 103及び 104を形成した。
[0118] その後、通常のリソグラフィー工程とイオン注入法を用いて、一方の領域をマスクし た状態で、犠牲酸ィ匕膜 103及び 104の上力もシリコン基板に対して、 nMOS領域 10 1にはフッ素を、 pMOS領域 102には窒素をイオン注入した。注入エネルギー及びド ーズ量は、フッ素および窒素とも例えば 15KeV及び 1 X 1015cm_2とした。この条件 でイオン注入を行った場合、犠牲酸ィ匕膜 103及び 104直下の窒素 105及びフッ素 1 06の量を SIMS法で定量したところ、ともに 1 X 102Gcm_3程度であった。
[0119] 次に、 900°C10秒程度の熱処理を行い、その後、フッ酸溶液により犠牲酸ィ匕膜 10 3及び 104を除去した。
[0120] 続いて、図 15 (d)に示すように膜厚 1. 8nmの SiOゲート絶縁膜 3を形成した。
2
[0121] ゲート絶縁膜 3の形成以降は、第 1の実施形態に関わる MOSFETの製造工程と同 様な工程を実施して、図 16に示す CMOSを形成した。この CMOSは、ゲート電極 Z 絶縁膜界面近傍に pMOSと nMOS間で異なる添加元素（nMOS領域では Asなど の n型不純物 19、 pMOS領域では Bなどの p型不純物 20)が偏祈した不純物偏析領 域を持つ NiSiフルシリサイド電極 13及び 14を有し、かつ pチャネル領域にはフッ素
2
105を、 nチャネル領域には窒素 106を有する。作製した MOSFETにおいて、 SiO
2 ゲート絶縁膜 3直下のシリコン基板中の窒素 105及びフッ素 106の量を SIMS法で 定量したところ、それぞれ 1 X 1019cm_3程度及び 1 X 1017cm_3程度であった。
[0122] 図 17は、上記のように作製した MOSFETにおいて、フッ素の注入量を変化させる ことによって MOSFET形成後のシリコン基板中のフッ素量を変化させた場合の pM OSのしきい値を表す。しきい値の絶対値はフッ素量の増大に伴い低下し、フッ素量 l X 1017cm_3程度でおよそ 0. IVに達する。図 17より、実質的にしきい値を変化さ せるという観点からは、ゲート絶縁膜直下チャネル中のフッ素量は 1 X 1016cm_3以 上が好ましぐ 5 X 1016cm_3以上がより好ましい。一方、フッ素量が 2 X 1017cm_3を 超えると、イオン注入に伴う結晶欠陥形成のためソース'ドレイン領域における接合リ ークが増大する傾向がある。さらに、フッ素量が 5 X 1017cm_3を超えると、増速酸ィ匕 が促進されるため、微細 CMOSデバイス形成に必要な膜厚 2nm以下のゲート絶縁 膜の制御が困難になる傾向がある。したがって、増速酸化、イオン注入に伴う結晶欠 陥形成を抑制する観点力もは、ゲート絶縁膜直下チャネル中のフッ素量は、 5 X 1017 cm—3以下が好ましぐ 2 X 1017cm_3以下がより好ましい。
[0123] 図 18は、上記のように作製した MOSFETにおいて、窒素の注入量を変化させるこ とによって MOSFET形成後のシリコン基板中の窒素量を変化させた場合の nMOS のしきい値を表す。しきい値は窒素量の増大に伴い低下し、窒素量 1 X 1019cm_3程 度でおよそ 0. IVに達する。図 18より、実質的にしきい値を変化させるという観点力 は、ゲート絶縁膜直下チャネル中のフッ素量は 1 X 1018cm_3以上が好ましぐ 5 X 1 018cm_3以上がより好ましい。一方、窒素量が多すぎると、特に l X 102°cm_3を超え ると、ゲート絶縁膜の信頼性が劣化する傾向がある。したがって、ゲート絶縁膜の信 頼性劣化を抑制する観点力もは、ゲート絶縁膜直下チャネル中の窒素量は、 1 X 10 2 cm_3以下が好ましぐ 5 X 1019cm_3以下がより好ましい。
[0124] 本実施形態で示したように、実質的に NiSiの組成を持ち不純物が添加された結
2
晶化した Niフルシリサイドからなるゲート電極と、ゲート絶縁膜 Zシリコン基板界面近 傍にフッ素や窒素を含有する領域を有するシリコン基板とを組み合わせることで、第 1の実施形態に比べてさらに低いしきい値を有する CMOSデバイスを得ることができ る。
[0125] 以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるもの ではなぐ本発明の趣旨を逸脱しない範囲内において、材料及び構造を適宜選択し て実施することができる。
[0126] 例えば、ゲートリーク電流を低減したい場合には、ゲート絶縁膜として HfSiONなど のいわゆる高誘電率絶縁膜を用いることもできる。この場合、シリコン酸ィ匕膜ゃシリコ ン酸窒化膜を用いた場合に比べてしきい値変化は減少する。しかし、図 14に示すよ うにゲート電極と高誘電率絶縁膜 21との間に、シリコン酸ィ匕膜、シリコン酸窒化膜もし くはシリコン窒化膜をキャップ膜 22として介在させることにより実効仕事関数を小さく することができ、その結果、低いしきい値を実現できる。高誘電率絶縁膜と基板の間 にはシリコン酸ィ匕膜やシリコン酸窒化膜を設けてもよい。
なお、本明細書にぉ 、て、ゲート電極の「実効仕事関数」とは、一般に CV測定によ るフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁 膜中の固定電荷、界面に形成される双極子、フェルミレベルピユングの等の影響を 受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。また、「高誘 電率絶縁膜」とは一般にゲート絶縁膜として従来用いられていた二酸ィ匕ケィ素 (SiO
2
)からなる絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素の誘 電率よりも誘電率が高いことを意味し、その具体的数値が限定されるものではない。

Claims

請求の範囲
[1] シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート 電極と、ソース ·ドレイン領域を有する電界効果トランジスタを有する半導体装置であ つて、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、当該電界効 果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結晶化
Niシリサイド領域を有する半導体装置。
[2] 前記結晶化 Niシリサイド領域を構成するシリサイドは、 Ni Si (0. 2≤x< 0. 4) で表される組成をもつ請求項 1に記載の半導体装置。
[3] 前記結晶化 Niシリサイド領域を構成するシリサイドが NiSi相からなる請求項 1又は
2
2に記載の半導体装置。
[4] 前記シリコン基板は、少なくともゲート絶縁膜と接する部分に、 Pチャネルトランジス タの場合はフッ素原子を含有する領域を有し、 Nチャネルトランジスタの場合は窒素 原子を含有する領域を有する請求項 1から 3のいずれかに記載の半導体装置。
[5] シリコン基板と、
前記シリコン基板上の第 1ゲート絶縁膜、第 1ゲート絶縁膜上の第 1ゲート電極、及 び第 1ソース'ドレイン領域を有する Pチャネル電界効果トランジスタと、
前記シリコン基板上の第 2ゲート絶縁膜、第 2ゲート絶縁膜上の第 2ゲート電極、及 び第 2ソース'ドレイン領域を有する Nチャネル電界効果トランジスタとを備えた半導 体装置であって、
第 1ゲート電極は、少なくとも第 1ゲート絶縁膜に接する部分に、 p型不純物を含む 結晶化 Niシリサイド領域を有し、
第 2ゲート電極は、少なくとも第 2ゲート絶縁膜に接する部分に、 n型不純物を含む 結晶化 Niシリサイド領域を有する半導体装置。
[6] 第 1及び第 2のゲート電極の結晶化 Niシリサイド領域を構成するシリサイドは、 Ni S i (0. 2≤x< 0. 4)で表される組成をもつ請求項 5に記載の半導体装置。
[7] 第 1及び第 2のゲート電極の結晶化 Niシリサイド領域を構成するシリサイドが NiSi
2 相からなる請求項 5に記載の半導体装置。
[8] 第 1及び第 2ゲート電極は、それぞれ第 1及び第 2ゲート絶縁膜に接する部分に、そ の上方より高濃度の不純物元素を含む領域を有する請求項 5から 7のいずれかに記 載の半導体装置。
[9] 第 1及び第 2ゲート電極は、それぞれ第 1及び第 2ゲート絶縁膜に接する部分に、 不純物濃度が 1 X 102G Cm_3以上である領域を有する請求項 5から 8のいずれかに記 載の半導体装置。
[10] 第 1及び第 2ゲート絶縁膜がシリコン酸ィ匕膜またはシリコン酸窒化膜である請求項 5 力 9のいずれかに記載の半導体装置。
[11] 第 1及び第 2ゲート絶縁膜は、それぞれ第 1及び第 2ゲート電極と接するシリコン酸 化膜、シリコン酸窒化膜またはシリコン窒化膜を有する請求項 5から 9のいずれかに 記載の半導体装置。
[12] 前記シリコン基板は、少なくとも第 1ゲート絶縁膜と接する部分にフッ素原子を含有 する領域を有する請求項 5から 11に記載の半導体装置。
[13] 前記シリコン基板は、少なくとも第 2ゲート絶縁膜と接する部分に窒素原子を含有す る領域を有する請求項 5から 12に記載の半導体装置。
[14] 請求項 5に記載の半導体装置の製造方法であって、
n型活性領域と p型活性領域を有するシリコン基板を用意する工程と、
前記シリコン基板上に、第 1及び第 2ゲート絶縁膜用の絶縁膜を形成する工程と、 前記絶縁膜上にゲート用シリコン膜を形成する工程と、
Pチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜に p型不 純物を添加する工程と、
Nチャネル電界効果トランジスタを形成する領域の前記ゲート用シリコン膜に n型不 純物を添加する工程と、
前記ゲート用シリコン膜を加工してゲートパターンを形成する工程と、
Pチャネル電界効果トランジスタを形成する領域に第 1ソース ·ドレイン領域を形成 する工程と、
Nチャネル電界効果トランジスタを形成する領域に第 2ソース ·ドレイン領域を形成 する工程、
前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、 前記ゲートパターンが露出するように層間絶縁膜の上層部分を除去する工程と、 露出したゲートパターン上にニッケル膜を形成する工程と、
熱処理を行って前記ゲートパターンをシリサイドィ匕して第 1及び第 2ゲート電極を形 成する工程と、
シリサイドィ匕しな力つた前記ニッケル膜の余剰ニッケルを選択的に除去する工程を 有する半導体装置の製造方法。
[15] p型不純物および n型不純物をイオン注入法により添加する請求項 14に記載の半 導体装置の製造方法。
[16] 第 1及び第 2ゲート絶縁膜用の絶縁膜の形成前に、 Pチャネル電界効果トランジス タを形成する領域において、シリコン基板にフッ素を添加する工程を有する請求項 1
4又は 15に記載の半導体装置。
[17] 第 1及び第 2ゲート絶縁膜用の絶縁膜の形成前に、 Nチャネル電界効果トランジス タを形成する領域において、シリコン基板に窒素を添加する工程を有する請求項 14 力 16のいずれかに記載の半導体装置。
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