JP2008218852A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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【課題】チャネルに対してフッ素注入または窒素注入を行ったときのトランジスタ特性を改善できる半導体装置の製造方法を提供する。
【解決手段】半導体基板において、pMOSを形成するためのn型ウェル13へ、チャネルドーピングとして、n型不純物を選択的に注入する(n型不純物注入工程)。その後、n型ウェル13へ、n型不純物注入工程と同一の写真製版用マスクを用いて、フッ素を、十分に閾値を下げるために1×1015/cm2以上の濃度で選択的に注入する。
【選択図】図1

Description

本発明は、半導体装置の製造方法に関し、特に、チャネルに対してフッ素注入または窒素注入を行ったときのトランジスタ特性を改善するための技術に関する。
現在主流である、ゲート絶縁膜として酸窒化膜を使いゲート電極として注入ポリシリコンを使ったdual-gateのCMOSでは、ゲートの仕事関数がnMOS、pMOSともにバンドエッジ付近に来るため閾値は十分に低く、チャネルへそれぞれの極性と逆である(逆極性)不純物を注入(channel-doping:チャネルドーピング)し閾値を上げることで、閾値のコントロールが可能であった。しかし、ゲート絶縁膜として、high-k絶縁膜や窒化条件の強い酸窒化膜を使用した場合や、ゲート電極として、バンドエッジから遠い仕事関数をもつ金属を使用したときには、トランジスタの閾値が高くなりすぎることが知られている。このため、これらのトランジスタでは、閾値のコントロールが非常に難しく、実用化に対する大きな障壁になっていた。
この問題に対して、従来は、チャネルへそれぞれの極性と同じである(同極性)不純物を注入する手法(counter-doping:カウンタードーピング)やバックバイアスを基板にかける手法で、閾値をコントロールしようとしてきた。しかし、カウンタードーピングを行う手法は、短チャネル特性とのトレードオフの問題から、ゲート長の短いトランジスタでは実用化が難しく、バックバイアスをかける手法では、エリアペナルティの問題が克服できない。
これらの手法に対して、逆極性の不純物をチャネルドーピングする必要がない半導体装置の製造方法においては、pMOSの場合にはチャネルと同極性の正の固定電荷としてフッ素を、nMOSの場合にはチャネルと同極性の負の固定電荷として窒素を、それぞれチャネルに注入し閾値を下げることで閾値をコントロールする手法が提唱されている(例えば、特許文献1または非特許文献1〜4)。この手法では、上記の2手法にたいして、短チャネル特性は悪くなりにくく、エリアペナルティも存在しない。
例えば、従来のSTI(Shallow Trench Isolation)型の半導体装置の製造方法では、分離酸化膜を形成した後かつゲートスタック構造を形成する前において、基板の犠牲酸化膜もしくはIO系酸化膜を形成した直後に、この膜越しに、フッ素(pMOSの場合)または窒素(nMOSの場合)を注入し、ランプアニールを行っている。
特開2006−344634号公報 M.Inoue et al., IEDM Tech Dig, p.425 (2005) S. Tsujikawa et al., IEDM Tech Dig, p.843 (2005) T. Hayashi et al., IEDM Tech Dig, p.927 (2005) Y. Nishida et al., VLSI Tech, p.216 (2006)
従来の半導体装置の製造方法では、十分に閾値を下げるためには、フッ素および窒素のいずれを注入する場合においても、1×1015/cm2程度以上の注入量が必要となる。
しかし、閾値のコントロールを行うためにフッ素注入量や窒素注入量を増やしていくと、界面準位が増大するので、ゲート容量測定にはハンプが生じ、トランジスタ特性のSubthreshould-Swingが劣化する。また、ゲート長依存性においても、逆短チャネル効果が大きく表れてくる。従って、トランジスタ特性が劣化するという問題点があった。
この発明は以上の問題点を解決するためになされたものであり、チャネルに対してフッ素注入または窒素注入を行ったときのトランジスタ特性を改善できる半導体装置の製造方法を提供することを目的とする。
本発明の一実施の形態において、pMOSを形成するためのn型ウェルへ、n型不純物を注入した後にフッ素を注入する。このとき、n型不純物の正の固定電荷と同等の負の固定電荷を導入するために余分にフッ素が注入される。
本発明によれば、フッ素による界面準位を低減することができる。従って、フラットバンド電圧を0に近づけたり、Subthreshould-Swingを改善したり、逆短チャネル効果を低減したりすることができる。よって、トランジスタ特性を改善することができる。
<実施の形態1>
図1は、実施の形態1に係る半導体の製造方法の一工程を示す断面図である。なお、図1では、dual-gateのCMOSにおいて、pMOS(p型MISFET)へフッ素注入を行う場合が示されている。
図1に示されるように、まず、半導体基板において、酸化膜11および分離酸化膜12を形成する。次に、pMOSを形成するためのn型ウェル13およびnMOS(n型MISFET)を形成するためのp型ウェル14を形成する。次に、n型ウェル13へ、所定の形状の写真製版用マスクを用いて、閾値調整(閾値を上げる)のためのチャネルドーピングとして、チャネルと極性が逆であるn型不純物を選択的に注入する(n型不純物注入工程)。
このn型不純物注入工程においては、n型不純物として、As(砒素)等の5族元素のイオンが注入される。
以下、フッ素注入を行う従来の半導体装置の製造方法と同様に、n型ウェル13において、犠牲酸化膜除去工程、IO系酸化膜形成工程、フッ素注入工程、(ランプ)アニール工程、CORE系領域でのIO系酸化膜除去工程、およびCORE系領域での絶縁膜形成工程を順次行う。このフッ素注入工程においては、n型ウェル13へ、n型不純物注入工程と同一の写真製版用マスクを用いて、チャネルと極性が同じであるp型不純物としてのフッ素を、十分に閾値を下げるために1×1015/cm2以上の濃度で選択的に注入する。また、このとき、n型不純物が注入されない従来の半導体装置の製造方法に比較して、n型不純物の固定電荷により相殺されるフラットバンドシフトを相殺するために余分にフッ素が注入されるものとする。すなわち、所望の負の固定電荷量(個数)を第一電荷量とし、n型不純物注入工程で注入される正の固定電荷量(個数)を第二電荷量とし、フッ素注入工程で注入される負の固定電荷(個数)を第三電荷量とすると、(第三電荷量)=(第一電荷量)+(第二電荷量)となる。
本実施の形態に係る半導体装置の製造方法においては、n型不純物でチャネルドーピングを行うとともにフッ素注入を行うことにより、n型不純物でチャネルドーピングを行わずフッ素注入のみを行う従来の半導体装置の製造方法に比較して、フッ素による界面準位を低減しトランジスタ特性を改善することが可能となる。
また、n型不純物の注入およびフッ素の注入を、いずれも、n型ウェル13に対する一連の処理工程内において行うことにより、フッ素注入と同一の写真製版用マスクを用いて、n型不純物をn型ウェル13に選択的に注入することができる。従って、写真製版用マスクを枚数を低減できるので、工程数を低減することができる。
上述では、図1を用いて、dual-gateのCMOSにおいてpMOSへフッ素注入を行う場合について説明した。しかし、上記の工程は、dual-gateのCMOSに限らず、フルシリサイドゲートやメタルゲート(etched metal gateやダマシンゲートを含む)等のゲートの種類に依らず、材料に依らず、全てのプレーナー型トランジスタに対して適用することができる。
また、pMOSに限らず、nMOSに対しても適用可能であるが、この場合には、n型不純物としてのAs等の5族元素のイオンに代えてp型不純物としてのB(ボロン)等の3族元素のイオンを、負の固定電荷としてのフッ素に代えて正の固定電荷としての窒素を、n型ウェル13に代えてp型ウェル14へ、それぞれ注入する必要がある。
以下では、図2〜7を用いて、本実施の形態に係る半導体装置の製造方法の有効性を説明する。
図2は、pMOSのCV特性(ゲート電圧Vgに対する正規化後のゲート容量C)におけるAs注入の有効性を示すグラフである。図2のグラフでは、多量(高濃度)のAsを注入した場合が太線で、少量(低濃度)のAsを注入した場合が実線で、Asを注入しない場合が点線で、それぞれ示されている。なお、図2では、注入されるフッ素の量(濃度)は、太線、実線、点線のいずれにおいても等しいものとする。すなわち、Asのn電荷で相殺された後のフッ素のp電荷の量は、太線、実線、点線の順で多くなっている。
図2のCV特性においては、点線、実線、太線の順に、ハンプが消失していっている。図2で矢印にて示されるように、ハンプとは、pMOSのCV特性においてゲート電圧Vgの増加に伴いゲート容量Cが極小値に近づきつつある領域で微分係数が単調増加でなくなる点を示しており、フッ素による界面準位の発生を表すものと考えられる。すなわち、予め注入しておくAsの量が多いほど、その後に注入されるフッ素により発生する界面準位を低減することができる。
図3は、本実施の形態に係る半導体装置の製造方法により製造されるpMOSのCV特性におけるAs注入の有効性を示すグラフである。なお、図3においては、図2とは異なり、注入されるAsおよびフッ素の量は、点線、実線、太線の順に多くなる。これらは反転側のCV特性が同等の立ち上がりを示すように調整したものだが、Asとフッ素が濃いものが同等の立ち上がりではもっともフラットバンドをシフトさせられる。
図4は、本実施の形態に係る半導体装置の製造方法により製造されるpMOSのId−Vg特性(ゲート電圧Vgに対する正規化後のドレイン電流Id)におけるAs注入の有効性を示すグラフである。図4のグラフでは、Asを注入した場合(本実施の形態)が実線で、Asを注入しない場合(従来)が点線で、それぞれ示されている。
図4に示されるように、Asを注入した場合には、Asを注入しない場合に比べて、極小値における下向きのピークが鋭くなっている。すなわち、予めAsを注入しておくことにより、Subthreshould-Swingを改善しゲート電圧Vgに対してより敏感にオフ−オン動作を行わせることができる。
図5は、本実施の形態に係る半導体装置の製造方法により製造されるpMOSのチャネル特性(ゲート長Lgに対する閾値電圧の増分ΔVth)におけるAs注入の有効性を示すグラフである。なお、図5においては、すべてのフッ素注入量は同じであるが、注入されるAs注入量は、点線、実線、太線の順に多くなる。また、ゲート長Lgが十分に大きい場合にはΔVth=0となるものとする。
図5のチャネル特性においては、点線、実線、太線の順に、閾値電圧の増分ΔVthの変化が小さくなり安定してきている。すなわち、相殺された後のフッ素のp電荷の量が等しい場合には、注入されるAsおよびフッ素の量が多いほど、逆短チャネル効果を低減することができる。
図6は、本実施の形態に係る半導体装置の製造方法により製造されるnMOSのチャネル特性におけるB注入の有効性を示すグラフである。なお、図6においては、すべての窒素注入量は同じであるが、注入されるB注入量は、点線、実線、太実線、太線の順に多いものとする。また、ゲート長Lgが十分に大きい場合にはΔVth=0となるものとする。
図6のチャネル特性においては、点線、実線、太実線、太線の順に、閾値電圧の増分ΔVthの変化が小さくなり安定してきている。すなわち、相殺された後の窒素のn電荷の量が等しい場合には、注入されるBおよび窒素の量が多いほど、逆短チャネル効果を低減することができる。
図3〜6に示されるような本実施の形態の有効性は、pMOS(nMOS)において、フッ素(窒素)注入により発生するチャネルと絶縁膜との間の界面準位が、As(B)注入により抑制されることによると考えられる。これは、図2のCV特性においてAs注入によりハンプが消失していくことにより確認されるが、界面準位密度を反映するD値(電力損失)によっても確認が可能である。
図7は、本実施の形態に係る半導体装置の製造方法により製造されるpMOS(nMOS)のD値特性におけるAs(B)注入の有効性を示すグラフである。なお、図7においては、注入されるAs(B)およびフッ素(窒素)の量は、いずれも、□印(従来)、○印(●印)の順に多くなる。
このように、本実施の形態に係る半導体の製造方法においては、フッ素注入工程の前に、n型ウェル13へAsを注入するn型不純物注入工程をさらに備え、フッ素注入工程においては、Asが注入されない場合に比較して、Asのn電荷により相殺されるp電荷を補償するフッ素が余分に注入される。従って、Asが注入されない場合に比較して、フッ素による界面準位を低減することができる。従って、フラットバンド電圧を0に近づけたり、Subthreshould-Swingを改善したり、逆短チャネル効果を低減したりすることができる。よって、トランジスタ特性を改善することができる。
実施の形態1に係る半導体の製造方法の一工程を示す断面図である。 pMOSのCV特性におけるAs注入の有効性を示すグラフである。 実施の形態1に係る半導体の製造方法により製造されるpMOSのCV特性におけるAs注入の有効性を示すグラフである。 実施の形態1に係る半導体の製造方法により製造されるpMOSのId−Vg特性におけるAs注入の有効性を示すグラフである。 実施の形態1に係る半導体の製造方法により製造されるpMOSのチャネル特性におけるAs注入の有効性を示すグラフである。 実施の形態1に係る半導体の製造方法により製造されるnMOSのチャネル特性におけるB注入の有効性を示すグラフである。 実施の形態1に係る半導体の製造方法により製造されるpMOS(nMOS)のD値特性におけるAs(B)注入の有効性を示すグラフである。
符号の説明
11 酸化膜、12 分離酸化膜、13 n型ウェル、14 p型ウェル。

Claims (6)

  1. p型MISFETを形成するためのn型ウェルを有する半導体基板を用意する工程と、
    前記n型ウェルへフッ素を注入するフッ素注入工程と
    を備える半導体装置の製造方法であって、
    前記フッ素注入工程の前に、前記n型ウェルへn型不純物を注入するn型不純物注入工程
    をさらに備え、
    前記フッ素注入工程においては、前記n型不純物が注入されない場合に比較して、前記n型不純物により余分に導入される正の固定電荷を相殺するだけフッ素を余分に注入した
    半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法であって、
    前記n型不純物注入工程においては、n型不純物として5族元素のイオンが注入され、
    前記フッ素注入工程においては、フッ素が1×1015/cm2以上の濃度で注入される
    半導体装置の製造方法。
  3. 請求項1又は請求項2に記載の半導体装置の製造方法であって、
    前記n型不純物注入工程と前記フッ素注入工程とでは、同一のマスクが用いられる
    半導体装置の製造方法。
  4. n型MISFETを形成するためのp型ウェルを有する半導体基板を用意する工程と、
    前記p型ウェルへn型不純物としての窒素を注入する窒素注入工程と
    を備える半導体装置の製造方法であって、
    前記窒素注入工程の前に、前記p型ウェルへp型不純物を注入するp型不純物注入工程
    をさらに備え、
    前記窒素注入工程においては、前記p型不純物が注入されない場合に比較して、前記p型不純物により余分に導入される負の固定電荷を相殺するだけ窒素を余分に注入した
    半導体装置の製造方法。
  5. 請求項4に記載の半導体装置の製造方法であって、
    前記p型不純物注入工程においては、p型不純物として3族元素のイオンが注入され、
    前記窒素注入工程においては、窒素が1×1015/cm2以上の濃度で注入される
    半導体装置の製造方法。
  6. 請求項4又は請求項5に記載の半導体装置の製造方法であって、
    前記p型不純物注入工程と前記窒素注入工程とでは、同一のマスクが用いられる
    半導体装置の製造方法。
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