CN110943129A - 半导体器件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 150000002500 ions Chemical class 0.000 claims description 63
- 238000005468 ion implantation Methods 0.000 claims description 62
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 13
- 238000002347 injection Methods 0.000 abstract description 9
- 239000007924 injection Substances 0.000 abstract description 9
- 108091006146 Channels Proteins 0.000 description 81
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- -1 +5 valence ions Chemical class 0.000 description 1
- 108090000862 Ion Channels Proteins 0.000 description 1
- 102000004310 Ion Channels Human genes 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- General Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本公开提供一种半导体器件及其制作方法。该半导体器件包括：半导体衬底，其中所述半导体衬底中包括导电沟道；以及栅极结构，位于所述导电沟道之上；其中所述栅极结构对应的所述导电沟道中设置有反态掺杂区，其中所述反态掺杂区的长度小于所述导电沟道的长度。本公开提供的半导体器件及其制作方法，通过对半导体器件的导电沟道中掺杂进行控制，形成非对称结构，可以扩宽漏极一侧导电沟道宽度，使漏极一侧电场远离漏极侧表面，从而减少热载流子注入现象的发生。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术
集成电路中的金属氧化物半导体场效应晶体管(Metal Oxide SemiconductorField Effect Transistor，简称MOSFET)器件工作一段时间后，器件的电学性能会逐步发生变化。
随着半导体器件尺寸的减小，半导体器件的供电电压、工作电压并没有相应减少很多，相应的电场强度增加，导致电子的运动速率增加。当电子的能量足够高的时候，就会变成热载流子，离开硅衬底，隧穿进入栅氧化层，从而导致晶体管电学性能的变化，不仅包括阈值电压(Vt)漂移，还包括跨导(Gm)降低，饱和电流(Idsat)减小等，最后导致半导体器件无法正常工作。这种变化是由于MOSFET器件中的热载流子注入效应(Hot CarrierInjection，简称HCI)导致的。因此，需要改善MOSFET器件中的热载流子注入效应。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体器件及其制作方法，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的热载流子造成半导体器件无法正常工作的问题。
根据本公开实施例的第一方面，提供一种半导体器件，包括：
半导体衬底，其中所述半导体衬底中包括导电沟道；以及
栅极结构，位于所述导电沟道之上，其中所述栅极结构对应的所述导电沟道中设置有反态掺杂区，所述反态掺杂区的长度小于所述导电沟道的长度。
在本公开的一种示例性实施例中，所述半导体衬底中还包括位于所述导电沟道两侧的第一掺杂区和第二掺杂区，所述反态掺杂区与所述第一掺杂区和/或所述第二掺杂区中掺杂离子的类型相同。
在本公开的一种示例性实施例中，所述半导体衬底中还包括：
第一轻掺杂区，位于靠近所述第一掺杂区一侧；以及
第二轻掺杂区，位于靠近所述第二掺杂区一侧。
在本公开的一种示例性实施例中，所述反态掺杂区与所述第一轻掺杂区和/或所述第二轻掺杂区中掺杂离子的类型相同。
在本公开的一种示例性实施例中，所述反态掺杂区的长度与所述导电沟道的长度的比值为0.5～0.8。
根据本公开的另一个方面，提供一种半导体器件的制作方法，包括：
提供半导体衬底；
对所述半导体衬底进行第一次离子注入，形成反态掺杂区；
对具有反态掺杂区的半导体衬底进行第二次离子注入，形成阱；
在所述半导体衬底的反态掺杂区上形成栅极结构，所述栅极结构下方的所述半导体衬底中形成导电沟道，所述反态掺杂区的长度小于所述导电沟道的长度。
在本公开的一种示例性实施例中，所述第一次离子注入与所述第二次离子注入的离子类型相反。
在本公开的一种示例性实施例中，所述第一次离子注入的能量为30～35KeV，离子浓度为1.5E12～1.9E12每平方厘米。
在本公开的一种示例性实施例中，所述第一次离子注入形成的所述反态掺杂区的长度占所述导电沟道的长度的比值为0.5～0.8。
在本公开的一种示例性实施例中，所述第二次离子注入的能量为130～160KeV，离子浓度为1.5E13～3E13每平方厘米。
在本公开的一种示例性实施例中，形成栅极结构之后，还包括：
在所述导电沟道的两侧进行第三次离子注入，分别形成第一轻掺杂区和第二轻掺杂区；
在所述导电沟道中靠近所述第一轻掺杂区和第二轻掺杂区的位置进行第四次离子注入，形成第一掺杂区和第二掺杂区；
其中所述第一轻掺杂区靠近所述第一掺杂区一侧，所述第二轻掺杂区靠近所述第二掺杂区一侧。
在本公开的一种示例性实施例中，所述第一次离子注入与所述第三次离子注入的离子类型相同。
本公开实施例提供的半导体器件及其制作方法，一方面，通过对半导体器件的导电沟道中掺杂进行控制，形成非对称结构，可以扩宽漏极一侧导电沟道宽度，使漏极一侧电场远离漏极侧表面，从而减少热载流子注入现象的发生，减少电子在漏极-栅极区域(即导电沟道靠近漏极的区域)发生HCI的程度，提高半导体器件的电学性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中半导体器件的示意图。
图2是本公开实施例中半导体器件的示意图。
图3示出本公开的一实施例中提供的一种NMOS场效应管的示意图。
图4是本公开实施例中半导体器件的制作方法的流程图。
图5是制作NMOS管的步骤流程图。
图6是执行步骤S502进行第一次离子注入的示意图。
图7是执行步骤S503进行第二次离子注入的示意图。
图8是完成步骤S504后的剖面示意图。
图9是完成步骤S505后的剖面示意图。
图10是完成步骤S506后的剖面示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
图1是相关技术中半导体器件的示意图。
在本公开的相关实施例中，如图1所示，以NMOS场效应管为例进行介绍，其中导电沟道采用对称结构，该半导体器件100包括衬底101、P阱102、两个通过N型离子掺杂形成N型区(即第一掺杂区103和第二掺杂区104)，两个N型区之间形成导电沟道105，导电沟道105之上一般覆盖栅极氧化层106、多晶硅栅极层107和栅极金属108，对应第一掺杂区103形成源极金属109，对应第二掺杂区104形成漏极金属110。其中P阱102为掺杂浓度较低的P型硅衬底，第一掺杂区103和第二掺杂区104为两个高掺杂浓度的N+区。
图1中导电沟道105中包括P型掺杂区1051，其中掺入硼B离子(能量10～15KeV，浓度2E12～5.5E12每平方厘米)。另外，如图1所示，在导电沟道105靠近两个重掺杂浓度的N+区的部分还有轻掺杂区1052和1053，其中掺入磷P或砷As等离子。多晶硅栅极层107为N型离子掺杂形成的多晶硅，栅极金属108连接栅极控制线，以便向MOS场效应管的栅极输入栅极电压Vg。漏极金属110连接数据线，以便向MOS场效应管的漏极输入数据电压Vd。
如图1所示，热载流子效应的产生主要受到水平方向的电场强度的影响，其中在水平方向，电场强度最大的地方就是在导电沟道105所在的导电沟道靠近漏极的地方，也就是在漏极-栅极区域形成强电场区。热载流子效应的产生主要受到水平方向的电场强度的影响，在水平方向中电场强度最大的地方就是在导电沟道靠近漏极的地方，因此HCI通常发生在漏极侧。
传统解决HCI的方法可以是增加栅极氧化层或者使用轻掺杂(Light DopedDrain，简称LDD)技术。其中增加栅极氧化层主要就是提高栅氧的质量，例如可以减少Si-SiO2界面的H和H2O、减少金属腐蚀等反应离子刻蚀(Reactive Ion Etching，简称RIE)工艺中对于氧化层的等离子体损伤或采用氮氧化硅代替原来的SiO2做栅氧等方式。LDD即是在沟道中靠近漏极的附近设置一个低掺杂的漏区，让低掺杂的漏区也承受部分电压，这种结构可防止热电子退化效应。
本公开实施例提供一种采用非对称结构的半导体器件，将图1中导电沟道105中P型掺杂区1051的P型离子更改为反态N型离子，N型离子注入区域定义为靠漏极端沟道的位置，下面结合附图对本公开示例实施方式进行详细说明。
图2是本公开实施例中半导体器件的示意图。
如图2所示，本公开提供的半导体器件200包括：半导体衬底201，其中所述半导体衬底201中包括导电沟道202和位于所述导电沟道两侧的第一掺杂区203和第二掺杂区204，还包括栅极结构208，位于所述导电沟道202之上。
其中所述栅极结构208对应的导电沟道202中设置有反态掺杂区205，所述反态掺杂区205的长度小于所述导电沟道202的长度。
在本公开的一种示例性实施例中，所述反态掺杂区205与所述第一掺杂区和/或所述第二掺杂区中掺杂离子的类型相同。
在本公开的一种示例性实施例中，所述半导体衬底201中还包括：
第一轻掺杂区206，位于靠近所述第一掺杂区203一侧；以及
第二轻掺杂区207，位于靠近所述第二掺杂区204一侧。
在本公开的一种示例性实施例中，所述反态掺杂区205与所述第一轻掺杂区206和/或所述第二轻掺杂区207中掺杂离子的类型相同。
在本公开的一种示例性实施例中，所述反态掺杂区205的长度与所述导电沟道202的长度的比值为0.5～0.8。
本公开实施例提供的半导体器件，一方面，通过对半导体器件的导电沟道中掺杂进行控制，形成非对称结构，可以扩宽漏极一侧导电沟道宽度，减弱漏极侧表面电场强度，从而减少热载流子注入现象的发生。另一方面，由于减少热载流子注入现象的发生，减少电子在漏极-栅极区域(即导电沟道靠近漏极的区域)发生HCI的程度，提高半导体器件的电学性能。
在本公开的一些实施例中，以NMOS场效应管为例对本公开的半导体器件的结构进行介绍，具体如下：
图3示出本公开的一实施例中提供的一种NMOS场效应管的示意图。
在本公开的一实施例中，半导体衬底如果是N型衬底，则需要通过掺入P型离子形成P阱，以便在P阱中形成导电沟道等步骤以形成NMOS；如果是P型衬底，则可以直接在P型衬底上直接形成导电沟道等步骤以形成NMOS。
如图3所示，本实施例中采用N型衬底301，半导体器件300中在N型衬底301上设置有掺入P型离子(如硼B等+3价离子)形成的P阱302。P阱302中包括导电沟道305、位于导电沟道305的第一侧的第一掺杂区303和位于导电沟道305的第二侧的第二掺杂区304。其中第一掺杂区303和第二掺杂区304中掺入的离子类型均为N型离子(如磷P或砷As等)+5价离子，其中第一掺杂区303可以为半导体器件中的源极掺杂区，第二掺杂区304可以为半导体器件中的漏极掺杂区。
如图3所示，导电沟道305中包括设置有反态掺杂区306形成的非对称结构，所述反态掺杂区306设置在所述导电沟道305中靠近所述第一掺杂区303的一侧或者靠近所述第二掺杂区304的一侧。以本实施例示出的NMOS管为例，反态掺杂区306设置在靠近第二掺杂区(即漏极掺杂区)304的一侧，而导电沟道305中靠近第一掺杂区303(即源极掺杂区)303的那一侧并没有设置反态掺杂区306。
如图3所示，导电沟道305中还包括第一轻掺杂区307和第二轻掺杂区308，第一轻掺杂区307位于靠近所述第一掺杂区303一侧；第二轻掺杂区308位于靠近所述第二掺杂区304一侧。第一轻掺杂区307和第二轻掺杂区308与传统NMOS管的轻掺杂区(如轻掺杂漏区，Lightly Doped Drain，简称LDD)相同，其中轻掺杂区与N型掺杂区类型相同的离子，即第一轻掺杂区307和第二轻掺杂区308中掺入的离子类型也是N型离子，如磷P或砷As等+5价离子。
基于上述，反态掺杂区306、第一轻掺杂区307和第二轻掺杂区308均形成在P阱302中，但是由于反态掺杂区306仅设置在靠近漏极掺杂区304的一侧(即第二轻掺杂区308)，因此在导电沟道305中形成非对称结构，通过一道非对称的离子注入在NMOS管的P阱中形成反态N+离子扩散区，降低漏极一侧的电场强度，这种非对称结构简单有效的降低HCI程度，提高半导体器件的电学性能。
以本实施例为例，反态掺杂区306靠近第二掺杂区304，反态掺杂区306中掺杂离子的类型为N型，其中第二掺杂区304的掺杂离子的类型也为N型。
需要说明的是，反态掺杂区306与第二掺杂区304(或第一掺杂区303)中掺入的离子类型虽然相同，但是可以是不同的元素，例如，反态掺杂区306中掺入的离子为As(砷)，而第一掺杂区303和第二掺杂区304中掺入的离子为P(磷)。
在本实施例中，反态掺杂区306中掺杂离子的类型是N型，第一掺杂区303、第二掺杂区304、第一轻掺杂区307和第二轻掺杂区308中掺入的离子的类型均是N型，即反态掺杂区306与第一掺杂区303、第二掺杂区304、第一轻掺杂区307和第二轻掺杂区308中掺杂离子的类型均相同，仅仅与P阱302中掺杂离子的类型不同。
在本实施例中，反态掺杂区306的长度与导电沟道305的整体长度的比值范围在0.5～0.8，其中优选地，反态掺杂区306的长度与导电沟道305的整体长度的比值范围在0.5(即反态掺杂区306在靠近第二掺杂区304的位置占导电沟道305的一半)。也就是掺入反态类型离子的掺杂体占导电沟道靠近第二掺杂区304的这一侧区域至少一半的位置，而在沟道靠近源极的位置并没有设置该反态类型的反态掺杂区306，即形成非对称结构，以扩大漏极一侧导电沟道宽度，使漏极一侧电场强度降低，从而减少热载流子注入现象的发生。
如图3所示，导电沟道305之上还设置栅极氧化层309、多晶硅栅极层310和栅极金属311，以及设置在第一掺杂区303之上的源极金属312和设置在第二掺杂区304之上的漏极金属313。多晶硅栅极层310为N型离子掺杂形成的多晶硅，栅极金属311连接栅极控制线，以便向MOS场效应管的栅极输入栅极电压Vg。漏极金属313连接数据线，以便向MOS场效应管的漏极输入数据电压Vd。
需要说明的是，由于离子注入的浓度影响导电沟道的长度，因此需要在形成反态掺杂区的过程中(即在进行反态N型离子注入过程中)需要对注入离子的浓度和能量进行合理控制才能形成上述非对称结构，具体制作工艺流程参照后续实施例的介绍。
综上所述，本公开实施例中提供的具有非对称结构的半导体器件，一方面，通过对半导体器件的导电沟道中掺杂进行控制，在半导体器件的导电沟道中形成非对称结构，可以扩宽漏极一侧导电沟道宽度，使漏极一侧电场强度降低，从而减少热载流子注入现象的发生，减少电子在漏极-栅极区域(即导电沟道靠近漏极的区域)发生HCI的程度，提高半导体器件的电学性能。
基于上述实施例，如果半导体器件是PMOS管，则是在N型衬底或者是P型衬底上的N阱中形成导电沟道及其中的非对称结构。另外，该PMOS管中第一掺杂区和第二掺杂区均为P型，导电沟道中靠近第一掺杂区和第二掺杂区其中之一设置的反态掺杂区也为P型，导电沟道中靠近第一掺杂区和第二掺杂区均设置的第一轻掺杂区和第二轻掺杂区也为P型，而且反态掺杂区的长度占导电沟道整体长度的比例也是0.5～0.8，因此在N型衬底或N阱中形成非对称结构的情况下也能达到上述技术效果，结构和原理与上述实施例类似，此处不再赘述。
图4是本公开实施例中半导体器件的制作方法的流程图，包括以下步骤：
如图4所示，在步骤S401中，提供一半导体衬底。
具体的，在半导体衬底中可以直接利用P型衬底或N型衬底，还可以是在N型衬底上形成的P阱或是在P型衬底上形成的N阱，而导电沟道位于该P阱或N阱中。
如图4所示，在步骤S402中，对所述半导体衬底进行第一次离子注入，形成反态掺杂区。
如图4所示，在步骤S403中，对具有反态掺杂区的半导体衬底进行第二次离子注入，形成阱。
其中步骤S402中的反态掺杂就是通过离子注入掺入与后续步骤S403中形成的阱中掺入类型相反的离子，即所述第一次离子注入与所述第二次离子注入的离子类型相反。
以下，仍是以NMOS管为例对半导体器件的制作方法进行介绍，具体如下：
图5是制作NMOS管的步骤流程图。
如图5所示，在步骤S501中，提供一半导体衬底。
其中该半导体衬底可以为P型衬底，因此在该步骤中提供一P型衬底601。
如图5所示，在步骤S502中，对所述半导体衬底进行第一次离子注入，形成反态掺杂区。
图6是执行步骤S502进行第一次离子注入的示意图，如图6所示，在P型衬底601中特定位置(如采用光刻工艺定义特定位置)进行离子注入，由于该步骤中的离子注入为反态掺杂，因此第一次离子注入工艺中在特定的位置所注入的离子类型应该是与传统NMOS管注入离子类型相反的磷P或砷As等N型离子。
在本实施例中，该步骤进行离子注入的并不是整个导电沟道，只是导电沟道靠近漏极掺杂区的一侧。其中特定位置是预设的位置，其位于后续形成的导电沟道中，具体为导电沟道中靠近第二掺杂区(即漏极掺杂区)一侧的位置。
在本公开的一种示例性实施例中，该步骤进行第一次离子注入的能量为30～35KeV，离子浓度为1.5E12～1.9E12每平方厘米。通过第一次离子注入形成的所述反态掺杂区的长度占所述导电沟道的长度的比值为0.5～0.8，形成非对称的反态N型结构。
作为示例，所述第一次离子注入形成所述反态掺杂区后还包括退火工艺，利用所述退火工艺修复半导体衬底的损伤以及控制注入离子的扩散。
例如，在本实施例中，可以选择第一次离子注入的能量为32KeV，离子浓度为1.7E12每平方厘米，以形成所述反态掺杂区的长度占所述导电沟道的长度的比值为0.5，使得反态掺杂区的长度恰好为导电沟道的一半，即特定位置占导电沟道靠近漏极掺杂区的一半位置。
需要说明的是，离子注入会导致晶体的晶格破坏，造成损伤，离子注入工艺之后，还必须经过高温退火才能恢复晶格的完整性，高温退火会造成离子的进一步扩散，因此离子注入的区域范围应略小于想要达到的反态掺杂区的范围，才能使经过高温退火后形成的反常态掺杂区刚好满足需求。
如图5所示，在步骤S503中，对具有反态掺杂区的半导体衬底进行第二次离子注入，形成阱。
图7是执行步骤S503进行第二次离子注入的示意图，如图7所示，经过第二次离子注入，使得图6中的P型衬底601形成P阱602。
在本公开的一种示例性实施例中，第二次离子注入的离子类型为P型离子，例如B离子等+3价离子。所述第二次离子注入的能量为130～160KeV，离子浓度为1.5E13～3E13每平方厘米。
例如，在本实施例中，可以选择第二次离子注入的能量为150KeV，离子浓度为2E13每平方厘米。
如图5所示，在步骤S504中，在所述半导体衬底的反态掺杂区上形成栅极结构。
具体的，在导电沟道之上形成栅极氧化层和多晶硅栅极层(即栅极结构)。
图8是完成步骤S504后的剖面示意图，在导电沟道之上经过沉积刻蚀形成栅极氧化层608和多晶硅栅极层609。该步骤中通过在导电沟道上形成多晶硅，具体可以是通过PECVD反应形成非晶硅，然后利用准分子激光退火制得多晶硅。其中此处的多晶硅可以是N掺杂，即N+Poly。
如图5所示，在步骤S505中，在所述导电沟道的两侧进行第三次离子注入，分别形成第一轻掺杂区和第二轻掺杂区。
图9是完成步骤S505后的剖面示意图，如图9所示，在导电沟道中除了形成反态掺杂区607之外，还在所述导电沟道的两侧进行离子注入，以分别形成第一轻掺杂区605和第二轻掺杂区606。该步骤中第三次离子注入的能量为15～35KeV，离子浓度为5E13～2E14每平方厘米。如图9所示，反态掺杂区607中的离子深度比第一轻掺杂区605和第二轻掺杂区606中的离子深度更深，而且反态掺杂区607只存在于一侧，因此可以形成非对称结构的导电沟道620。
如图5所示，在步骤S506中，在所述导电沟道中靠近所述第一轻掺杂区和第二轻掺杂区的位置进行第四次离子注入，分别形成第一掺杂区和第二掺杂区。
图10是完成步骤S506后的剖面示意图，如图10所示，在P阱602中导电沟道620的两侧(具体是靠近第一轻掺杂区605和第二轻掺杂区606的位置)经过离子注入工艺，分别形成第一掺杂区603(即源极掺杂区)和第二掺杂区604(即漏极掺杂区)。其中所述第一轻掺杂区605靠近所述第一掺杂区603一侧，所述第二轻掺杂区606靠近所述第二掺杂区604一侧。
该步骤中第四次离子注入中注入的离子类型也是P或As等N型离子。其中非对称结构中的反态掺杂区607位于导电沟道620中靠近漏极掺杂区604的一侧。所述第四次离子注入以形成源/漏掺杂区时，离子注入的能量为15～25KeV，离子浓度为5E13～5E15每平方厘米。
如图5所示，在步骤S507中，经过构图工艺形成栅极金属、源极金属和漏极金属。
该步骤在多晶硅栅极层609之上形成栅极金属，在源极掺杂区603之上形成源极金属，在漏极掺杂区604之上形成漏极金属，最终得到图3所示的半导体器件。
需要说明的是，上述离子注入的步骤中，需要利用预设的掩膜版进行遮挡，以便在衬底上形成所需的结构。
在本公开的一种示例性实施例中，所述第一次离子注入与所述第二次离子注入的离子类型相反，所述第一次离子注入与所述第三次离子注入的离子类型相同。
需要说明的是，最后，栅极金属连接栅极控制线，以向栅极输入栅极信号Vg，漏极金属连接数据线，以向漏极输入数据信号Vd，如图3所示。
基于上述制作方法，一方面，通过对半导体器件的导电沟道中掺杂进行控制，形成非对称结构，可以扩宽漏极一侧导电沟道宽度，使漏极一侧电场降低，从而减少热载流子注入现象的发生，减少电子在漏极-栅极区域(即导电沟道靠近漏极的区域)发生HCI的程度，提高半导体器件的电学性能。
所属技术领域的技术人员能够理解，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。
Claims (12)
1.一种半导体器件，其特征在于，包括：
半导体衬底，其中所述半导体衬底中包括导电沟道；以及
栅极结构，位于所述导电沟道之上，其中所述栅极结构对应的所述导电沟道中设置有反态掺杂区，所述反态掺杂区的长度小于所述导电沟道的长度。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底中还包括位于所述导电沟道两侧的第一掺杂区和第二掺杂区，所述反态掺杂区与所述第一掺杂区和/或所述第二掺杂区中掺杂离子的类型相同。
3.如权利要求2所述的半导体器件，其特征在于，所述半导体衬底中还包括：
第一轻掺杂区，位于靠近所述第一掺杂区一侧；以及
第二轻掺杂区，位于靠近所述第二掺杂区一侧。
4.如权利要求3所述的半导体器件，其特征在于，所述反态掺杂区与所述第一轻掺杂区和/或所述第二轻掺杂区中掺杂离子的类型相同。
5.如权利要求1所述的半导体器件，其特征在于，所述反态掺杂区的长度与所述导电沟道的长度的比值为0.5～0.8。
6.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底进行第一次离子注入，形成反态掺杂区；
对具有反态掺杂区的半导体衬底进行第二次离子注入，形成阱；
在所述半导体衬底的反态掺杂区上形成栅极结构，所述栅极结构下方的所述半导体衬底中形成导电沟道，所述反态掺杂区的长度小于所述导电沟道的长度。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，所述第一次离子注入与所述第二次离子注入的离子类型相反。
8.如权利要求6所述的半导体器件的制作方法，其特征在于，所述第一次离子注入的能量范围为30～35KeV，离子浓度范围为1.5E12～1.9E12每平方厘米。
9.如权利要求6所述的半导体器件的制作方法，其特征在于，所述第一次离子注入形成的所述反态掺杂区的长度占所述导电沟道的长度的比值为0.5～0.8。
10.如权利要求6所述的半导体器件的制作方法，其特征在于，所述第二次离子注入的能量为130～160KeV，离子浓度为1.5E13～3E13每平方厘米。
11.如权利要求6-10中任一项所述的半导体器件的制作方法，其特征在于，形成栅极结构之后，还包括：
在所述导电沟道的两侧进行第三次离子注入，分别形成第一轻掺杂区和第二轻掺杂区；
在所述导电沟道中靠近所述第一轻掺杂区和第二轻掺杂区的位置进行第四次离子注入，形成第一掺杂区和第二掺杂区；
其中所述第一轻掺杂区靠近所述第一掺杂区一侧，所述第二轻掺杂区靠近所述第二掺杂区一侧。
12.如权利要求11所述的半导体器件的制作方法，其特征在于，所述第一次离子注入与所述第三次离子注入的离子类型相同。
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| Application Number | Priority Date | Filing Date | Title |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201811114731.3A Pending CN110943129A (zh) | 2018-09-25 | 2018-09-25 | 半导体器件及其制作方法 |
Country Status (1)
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Cited By (1)
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