WO2011125282A1 - シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせｓｏｉウェーハ及びその製造方法 - Google Patents

シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせｓｏｉウェーハ及びその製造方法 Download PDF

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silicon
silicon epitaxial
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正弘 加藤
岡　哲史
徳弘 小林
徹 石塚
能登　宣彦
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信越半導体株式会社
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    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Definitions

  • the present invention relates to a silicon epitaxial wafer in which a silicon epitaxial layer is formed on the main surface of a silicon single crystal substrate, a manufacturing method thereof, a bonded SOI wafer, and a manufacturing method thereof.
  • a silicon single crystal substrate used as a semiconductor substrate is manufactured by, for example, slicing, chamfering, lapping, etching, mirror polishing, and the like on a silicon single crystal ingot pulled up by a CZ (Czochralski) method.
  • a method of vapor-phase growth of the silicon epitaxial layer by supplying silicon raw material to the main surface of the silicon single crystal substrate under a high temperature condition is also used.
  • a silicon epitaxial wafer hereinafter sometimes simply referred to as an epitaxial wafer
  • unevenness is formed on the surface depending on conditions, thereby deteriorating device characteristics.
  • Patent Document 1 proposes a technique for controlling the crystallographic step density of the main surface of a silicon single crystal substrate to be epitaxially grown to about 10 10 pieces / cm 2 or less.
  • Patent Document 2 proposes a method for reducing irregularities called haze by defining the angle range of the crystal axis with respect to the surface of the silicon single crystal substrate.
  • Patent Document 3 when an epitaxial silicon layer is grown on a silicon single crystal substrate having a defect called COP (Crystal Originated Particle), in order to prevent unevenness called tear drop from occurring, A technique for defining an angle range of a crystal axis with respect to a crystal substrate surface has been proposed.
  • COP Crystal Originated Particle
  • the present invention has been made in view of the above problems, and is a case where an epitaxial layer having a high dopant concentration of 1 ⁇ 10 19 / cm 3 or more is formed on the main surface of a silicon single crystal substrate.
  • Another object of the present invention is to provide a silicon epitaxial wafer in which striped irregularities on the surface of the epitaxial layer are suppressed, a manufacturing method thereof, a bonded SOI wafer using the silicon epitaxial wafer, and a manufacturing method thereof. .
  • the present invention provides a silicon epitaxial wafer obtained by vapor-phase growth of a silicon epitaxial layer on the main surface of a silicon single crystal substrate, the main surface of the silicon single crystal substrate having a [100] axis. With respect to the (100) plane, it is inclined by an angle ⁇ in the [011] direction or [0-1-1] direction, and is inclined by an angle ⁇ in the [01-1] direction or [0-11] direction.
  • a silicon epitaxial wafer characterized in that ⁇ and angle ⁇ are less than 10 ′, and the dopant concentration of the silicon epitaxial layer is 1 ⁇ 10 19 / cm 3 or more.
  • the main surface of the silicon single crystal substrate is tilted only in a specific direction substantially from the (100) plane (in the [011] direction or [0-1] from the (100) plane with respect to the [100] axis. -1] incline by an angle ⁇ , and incline by an angle ⁇ in the [01-1] direction or the [0-11] direction so that the angle ⁇ and the angle ⁇ are less than 10 ′)
  • the dopant may be phosphorus.
  • the silicon single crystal substrate has a main surface with respect to the [100] axis. Inclined from the (100) plane by the angle ⁇ in the [011] direction or the [0-1-1] direction, and inclined by the angle ⁇ in the [01-1] direction or the [0-11] direction.
  • a silicon epitaxial characterized in that a silicon single crystal substrate having an angle ⁇ of less than 10 ′ is used, and an epitaxial layer having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more is vapor-phase grown on the main surface of the silicon single crystal substrate.
  • a method for manufacturing a wafer is provided.
  • the dopant can be phosphorus.
  • the silicon epitaxial wafer manufactured by the above method is used as the bond wafer and / or the base wafer.
  • a method for manufacturing a bonded SOI wafer characterized by manufacturing a bonded SOI wafer.
  • the silicon epitaxial wafer manufactured by the above method is used as a bond wafer, a bonded SOI wafer having an SOI layer having a high concentration (dopant concentration of 1 ⁇ 10 19 / cm 3 or more) can be manufactured. it can.
  • a bonded SOI wafer having a high concentration layer (epitaxial layer) immediately below the insulating film (buried oxide film) can be manufactured.
  • the silicon epitaxial wafer manufactured by the above method can be used for both the bond wafer and the base wafer.
  • a bonded SOI wafer in which at least a buried oxide film and an SOI layer are sequentially formed on the base wafer, and the dopant concentration of the SOI layer is 1 ⁇ 10 19 / cm 3 or more.
  • the SOI layer main surface is inclined by an angle ⁇ in the [011] direction or the [0-1-1] direction from the (100) plane with respect to the [100] axis, and the [01-1] direction or [
  • the bonded SOI wafer is characterized in that it is inclined by an angle ⁇ in the 0-11] direction, and the angle ⁇ and the angle ⁇ are less than 10 ′.
  • Such a bonded SOI wafer of the present invention is a bonded SOI wafer having a high-concentration SOI layer having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more, and further improved adhesion at the bonding interface. As a result, a high-quality bonded SOI wafer in which the occurrence of defects due to poor bonding is suppressed is obtained.
  • the base wafer is a silicon epitaxial wafer obtained by vapor-phase-growing a silicon epitaxial layer having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more on a silicon single crystal substrate, and the main surface of the silicon epitaxial wafer is [ Inclined by the angle ⁇ in the [011] direction or [0-1-1] direction from the (100) plane with respect to the [100] axis, and inclined by the angle ⁇ in the [01-1] direction or [0-11] direction.
  • the angle ⁇ and the angle ⁇ can be less than 10 ′.
  • the base wafer is the silicon epitaxial wafer, it can have a high-concentration layer (epitaxial layer) immediately below the buried oxide film, and can further adhere to the bonding interface of the bonded SOI wafer.
  • the occurrence of defects in the bonded SOI wafer is greatly suppressed.
  • a bonded SOI wafer in which at least a buried oxide film and an SOI layer are sequentially formed on the base wafer, the base wafer having a dopant concentration of 1 ⁇ 10 19 on a silicon single crystal substrate.
  • a silicon epitaxial wafer obtained by vapor phase growth and the main surface of the silicon epitaxial wafer has a [011] direction or [0-1-] from the (100) plane with respect to the [100] axis. 1) Inclined by an angle ⁇ in the direction, and inclined by an angle ⁇ in the [01-1] direction or the [0-11] direction, and the angle ⁇ and the angle ⁇ are less than 10 ′
  • An SOI wafer is provided.
  • Such a bonded SOI wafer of the present invention becomes a bonded SOI wafer having a high-concentration layer (epitaxial layer) directly under the buried oxide film, and the adhesion at the bonding interface is further improved. This results in a high-quality bonded SOI wafer in which the occurrence of defects due to poor alignment is suppressed.
  • the dopant may be phosphorus.
  • an epitaxial wafer in which an epitaxial layer having a high dopant concentration of 1 ⁇ 10 19 / cm 3 or more is formed on the main surface of a silicon single crystal substrate. It is possible to provide a silicon epitaxial wafer in which the striped unevenness is suppressed and a method for manufacturing the same.
  • a bonded SOI wafer having a high-quality, high-concentration (dopant concentration of 1 ⁇ 10 19 / cm 3 or more) SOI layer in which generation of defects is suppressed, or an insulating film (buried oxide) It is possible to provide a bonded SOI wafer having a high concentration layer (epitaxial layer) directly under the film) and a method for manufacturing these.
  • (A) is a display with the Miller index indicating the [0-1-1] direction
  • (b) is a display with the Miller index indicating the [01-1] direction
  • (c) is a display with the [0-11] direction. It is the display by the Miller index which shows.
  • It is a longitudinal section showing a silicon epitaxial wafer concerning the present invention. It is a figure for demonstrating the inclination (off angle) of the main surface of a silicon single crystal substrate. It is a figure which shows the inclination range of the main surface of a silicon single crystal substrate. It is explanatory drawing of silicon epitaxial growth in case dopant concentration is low. It is explanatory drawing of silicon epitaxial growth in case dopant concentration is high.
  • the main surface of the silicon single crystal substrate is substantially specified from the (100) plane. Even if the epitaxial layer is formed on the main surface of the silicon single crystal substrate under the condition that the dopant concentration is 1 ⁇ 10 19 / cm 3 or more by adjusting so as to have a certain inclination only in the direction, It was found that the unevenness was suppressed.
  • the silicon epitaxial wafer of the present invention is a silicon epitaxial wafer obtained by vapor-phase growth of a silicon epitaxial layer on the main surface of a silicon single crystal substrate, and the main surface of the silicon single crystal substrate is in relation to the [100] axis.
  • the angle ⁇ and the angle ⁇ is less than 10 ′, and the dopant concentration of the silicon epitaxial layer is 1 ⁇ 10 19 / cm 3 or more.
  • the [0-1-1] direction, the [01-1] direction, and the [0-11] direction are directions shown in FIGS.
  • the main surface of the silicon single crystal substrate is off-angled by an angle ⁇ from the (100) plane to the [011] direction or the [0-1-1] direction with respect to the [100] axis, and [ [01-1] or [0-11] direction is off-angled by an angle ⁇ , and the off-angle angle ⁇ and the off-angle angle ⁇ are less than 10 ′, so that silicon is formed on the main surface of the silicon single crystal substrate.
  • the dopant concentration of the silicon epitaxial layer is 1 ⁇ 10 19 / cm 3 or more when the epitaxial layer is vapor-phase grown, unevenness on the surface of the epitaxial layer is greatly suppressed.
  • FIG. 2 is a longitudinal sectional view showing the silicon epitaxial wafer of the present invention.
  • a silicon epitaxial wafer W includes a silicon single crystal substrate 1 in which a silicon epitaxial layer 2 having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more is vapor-grown on a main surface 1a. .
  • the main surface 1a of the silicon single crystal substrate 1 is adjusted so as to have a constant inclination (off angle) substantially only in a specific direction from the (100) plane.
  • the off-angle of the main surface 1a of the silicon single crystal substrate 1 will be described with reference to FIG.
  • one point in the (100) plane 3 is defined as an O point. Further, crystal axes [011], [0-1-1], [01-1], and [0-11] passing through the O point are taken in the (100) plane 3. Further, a rectangular parallelepiped 4 is arranged in the (100) plane 3. More specifically, the rectangular parallelepiped 4 is placed by placing one vertex of the rectangular parallelepiped 4 at the point O and making the three sides gathered at this vertex coincide with the [011] [01-1] and [100] axes.
  • the inclination angle (off-angle angle) between the diagonal lines OA and OB of the side faces 5 and 6 of the rectangular parallelepiped 4 and the [100] axis is the angle ⁇ and the angle ⁇
  • the crystal substrate 1 has a main surface 1a inclined with respect to the [100] axis from the (100) plane in the [011] direction by an angle ⁇ and in the [01-1] direction by an angle ⁇ . These angles ⁇ and ⁇ are both less than 10 ′ as shown in FIG.
  • a silicon atom layer is stacked by fixing silicon atoms at step positions as shown in FIG. In this case, as shown in FIG. 5B, the height of the step is maintained for one atom and does not become extremely large even when the lamination proceeds.
  • the concentration of the dopant (for example, phosphorus) in the epitaxial layer is 1 ⁇ 10 19 / cm 3 or more
  • the concentration of phosphorus is as high as 1 ⁇ 10 19 / cm 3 or more
  • the probability that phosphorus atoms stick to the step position increases as shown in FIG.
  • the sticking of silicon is inhibited and the growth is temporarily delayed.
  • the density of steps is high, the next step catches up during this delay, and a step having a level difference of two atoms is formed.
  • the step for two atoms the number of silicon atoms required for growth is doubled as compared to the one-atom step, and the growth movement of the step is delayed. Therefore, when such an abnormal step is formed, as shown in FIG. 6C, one atomic step catches up one after another, and the step becomes larger. When this phenomenon occurs in a plurality of places, the irregularities on the main surface as shown in FIG. Such a phenomenon also occurs in dopants (antimony, arsenic, boron) other than phosphorus.
  • dopants antimony, arsenic, boron
  • the density of crystallographic atomic steps on the main surface of the silicon single crystal substrate for epitaxial growth is reduced.
  • the effect in this case will be described with reference to FIG.
  • the density of steps is low, as shown in FIG. 7 (a), even if a temporary growth delay of a step occurs due to phosphorus atoms, before the next atomic step arrives as shown in FIG. 7 (b). This increases the probability that silicon growth will resume.
  • the atomic step interval slightly changes, the step difference of the atomic step remains one step as shown in FIGS. 7 (c) and 7 (d). Therefore, unevenness on the main surface of the silicon epitaxial wafer can be reduced even by epitaxial growth containing a high concentration of dopant.
  • a method for manufacturing the silicon epitaxial wafer W of FIG. 2 according to the present invention will be described.
  • a silicon single crystal ingot (not shown) is pulled up by the CZ method.
  • block cutting is performed on the silicon single crystal ingot.
  • the silicon single crystal ingot is sliced.
  • the main surface 1a of the silicon single crystal substrate 1 to be generated is inclined by an angle ⁇ in the [011] direction or the [0-1-1] direction from the (100) plane with respect to the [100] axis.
  • the silicon single crystal ingot is sliced so as to be inclined in the [01-1] direction or the [0-11] direction by an angle ⁇ , and so that these angles ⁇ and ⁇ are less than 10 ′.
  • surface treatment such as chamfering, lapping, etching, mirror polishing and cleaning is performed to prepare the silicon single crystal substrate 1.
  • a silicon epitaxial layer 2 having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more is vapor-phase grown on the main surface 1 a of the silicon single crystal substrate 1.
  • the vapor phase growth can be performed by a conventional general method.
  • phosphine gas or the like is used as the dopant gas
  • dichlorosilane gas or monosilane gas is used as the source gas
  • the epitaxial layer 2 is vapor-phase grown under the condition that the dopant concentration is 1 ⁇ 10 19 / cm 3 or more.
  • As the dopant antimony, arsenic, boron, etc. other than phosphorus can be employed.
  • the surface of the epitaxial layer doped with a high concentration of dopants had a problem of unevenness, but the surface of the silicon epitaxial layer 2 of the present invention was greatly suppressed from such striped unevenness. It will be a thing.
  • the bonded SOI wafer is manufactured using the silicon epitaxial wafer W obtained in this way as a bond wafer and / or a base wafer, the adhesion on the bonded surface is improved. Occurrence can be suppressed.
  • the silicon epitaxial wafer of the present invention can be used for any of the methods.
  • An example of a method for manufacturing a bonded SOI wafer (smart cut method (registered trademark)) according to the present invention is shown in FIG.
  • a bond wafer 7 and a base wafer 8 are prepared.
  • the epitaxial wafer W can be used as the bond wafer 7 and / or the base wafer 8.
  • FIG. 8 the manufacturing method of the bonding SOI wafer at the time of using the said epitaxial wafer W as the bond wafer 7 is shown.
  • various wafers such as a silicon single crystal polished wafer and a heat-treated wafer can be applied.
  • An insulating film 9 is formed on both the bond wafer 7 and the base wafer 8 in advance or on one of them. Further, both wafers may not be formed. In FIG. 8A, an insulating film 9 is formed on the bond wafer 7. At this time, as the insulating film 9, for example, a thermal oxide film, a CVD oxide film, or the like can be formed.
  • step (b) at least one kind of gas ions such as hydrogen ions and rare gas ions are ion-implanted from the surface of the insulating film 9 of the bond wafer 7 to ion-implant the layer 10 into the wafer (epitaxial layer).
  • gas ions such as hydrogen ions and rare gas ions
  • ion-implanted from the surface of the insulating film 9 of the bond wafer 7 to ion-implant the layer 10 into the wafer (epitaxial layer).
  • other ion implantation conditions such as implantation energy, implantation amount, and implantation temperature can be appropriately selected so that an SOI layer having a predetermined thickness can be obtained.
  • step (c) the insulating film 9 of the bond wafer 7 and the base wafer 8 are adhered and bonded together.
  • the bond wafer 7 is peeled off by the ion implantation layer 10 and the SOI layer 11 is formed on the base wafer 8 via the buried oxide film (insulating film) 9.
  • the formed bonded SOI wafer 12 is produced.
  • the peeling heat treatment is not particularly limited, but the bond wafer 7 can be peeled by performing the heat treatment while raising the bonded wafer to 500 to 600 ° C. in a nitrogen atmosphere.
  • the bonded SOI wafer 12 thus manufactured is subjected to, for example, a bonding heat treatment for increasing the bonding strength at the bonding interface in an oxidizing atmosphere or a non-oxidizing atmosphere at 1000 ° C. or higher, and then the SOI layer side is desired.
  • the final bonded SOI wafer is completed by performing polishing or sacrificial oxidation treatment so as to reduce the film thickness to a thickness of 1 mm.
  • the bonded SOI wafer 12 can be manufactured by using the silicon epitaxial wafer W of the present invention as the bond wafer 7.
  • the SOI wafer 12 is a bonded SOI wafer 12 in which at least a buried oxide film 9 and an SOI layer 11 are sequentially formed on the base wafer 8, and the SOI layer 11 has a dopant concentration of 1 ⁇ 10 19 / cm 3 or more, and the main surface of this SOI layer 11 is in the [011] direction or [0-1-1] from the (100) plane with respect to the [100] axis.
  • a bonded SOI wafer 12 that is inclined by an angle ⁇ in the direction and is inclined by an angle ⁇ in the [01-1] direction or the [0-11] direction, and the angle ⁇ and the angle ⁇ are less than 10 ′. can do.
  • an SOI wafer 12 having a high-concentration SOI layer 11 can be provided. Further, such a bonded SOI wafer 12 has improved adhesion at the bonding interface, and becomes a high-quality bonded SOI wafer 12 in which generation of defects is suppressed.
  • the silicon epitaxial wafer W of the present invention can be used as the base wafer 8. That is, according to the present invention, as shown in FIG. 9A, a silicon epitaxial wafer W obtained by vapor-phase growth of a silicon epitaxial layer 2 having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more on a silicon single crystal substrate 1.
  • the main surface of the silicon epitaxial wafer W is inclined by an angle ⁇ in the [011] direction or the [0-1-1] direction from the (100) plane with respect to the [100] axis, and in the [01-1] direction.
  • the wafer 13 can be manufactured.
  • the epitaxial wafer W having a high concentration epitaxial layer may be used for both the bond wafer 7 and the base wafer 8.
  • the epitaxial wafer W having the high concentration epitaxial layer of the present invention can be used only for the base wafer 8. That is, according to the present invention, as shown in FIG. 9B, a silicon epitaxial wafer W in which a silicon epitaxial layer 2 having a dopant concentration of 1 ⁇ 10 19 / cm 3 or more is vapor-phase grown on a silicon single crystal substrate 1.
  • the main surface of the silicon epitaxial wafer W is inclined with respect to the [100] axis from the (100) plane in the [011] direction or the [0-1-1] direction by an angle ⁇ , and [01-1] At least the buried oxide film 9 and the SOI layer 11 ′ are sequentially formed on the recon epitaxial wafer W inclined at an angle ⁇ in the direction or [0-11] direction and the angle ⁇ and the angle ⁇ are less than 10 ′.
  • a bonded SOI wafer 14 can be provided. That is, the bonded SOI wafer 14 having the high-concentration epitaxial layer 2 immediately below the buried oxide film 9 can be manufactured.
  • the selection of whether the silicon epitaxial wafer of the present invention is used as a bond wafer and / or a base wafer is determined based on the specifications of a device manufactured using a bonded SOI wafer.
  • Such bonded SOI wafers 12, 13, and 14 of the present invention are those in which defects on the SOI surface due to defective bonding are greatly suppressed.
  • PH 3 phosphine
  • the phosphorus concentration in the epitaxial layer is 2 ⁇ 10 19 on the main surface of a plurality of silicon single crystal substrates (diameter 300 mm) satisfying the angles ⁇ and ⁇ of 10 ′ ⁇ ⁇ ⁇ 14 ′ and 1 ′ ⁇ ⁇ ⁇ 5 ′.
  • An epitaxial layer of 3 ⁇ m was vapor-phase grown at a growth temperature of 1080 ° C. while introducing phosphine (PH 3 ) gas under the condition of / cm 3 . Dichlorosilane was used as the source gas.
  • FIG. 10A shows a graph comparing the size of the step on the surface of the silicon epitaxial wafer obtained in Example 1, Comparative Example 1, and Comparative Example 2.
  • the step was measured by using an AFM (Atomic Force Microscope) device, measuring a 30 ⁇ m square area, and setting the PV (Peak to Valley) value in the area as the step.
  • An observation view of the surface of the epitaxial wafer obtained in Example 1 and Comparative Example 1 using an AFM apparatus is shown in FIG.
  • Example 1 In Example 1 and Comparative Example 1, ⁇ was fixed to 5 ′ or less and ⁇ was changed. However, since ⁇ and ⁇ are equivalent in crystallography, the same applies to ⁇ . It is clear that there is an angle dependency. In Comparative Example 2, ⁇ was changed as in Comparative Example 1, but in this case, the step was suppressed to less than 0.5 nm regardless of ⁇ . This is probably because in Comparative Example 2, the level difference was not increased even when the dopant concentration was low and the angle ⁇ was large.
  • the size of the step on the surface was measured, it was suppressed to a step of less than 0.5 nm in any case. From this, it can be said that the present invention is effective when the phosphorus concentration of the epitaxial layer is 1 ⁇ 10 19 / cm 3 or more.
  • Example 2 The epitaxial wafer obtained in Example 1 is used as a bond wafer (wafer for forming an SOI layer), and bonded SOI under the following conditions by the bonded SOI wafer manufacturing method (ion implantation separation method) shown in FIG. A wafer was produced.
  • (Bond wafer) Epitaxial wafer (base wafer) produced in Example 1 Silicon single crystal substrate, diameter 300 mm, p-type (100), 10 ⁇ cm (Oxide film formation) Thermal oxide film formation of 150 nm on the bond wafer surface (ion implantation) Through the oxide film on the bond wafer surface, hydrogen ions, 50 keV, 6 ⁇ 10 16 / cm 2 (Peeling heat treatment) 500 ° C, 30 minutes
  • a bonded heat treatment is performed on the peeled SOI wafer in an oxidizing atmosphere to remove the surface oxide film, and then a flat heat treatment is performed in an Ar atmosphere at 1200 ° C. for 1 hour, and the final SOI layer thickness is further increased.
  • the sacrificial oxidation treatment was performed so that the thickness became 100 nm. Thereafter, the SOI surface was observed using a surface defect inspection apparatus SP2 (manufactured by KLA-Tencor), and defects having a size of 0.5 ⁇ m or more were counted as the number of defective defects.
  • Comparative Example 3 Using the stepped epitaxial wafer obtained in Comparative Example 1 as a bond wafer (wafer for forming an SOI layer), a bonded SOI wafer was fabricated by an ion implantation delamination method under the same conditions as in Example 3, and the surface The defects were observed.
  • FIG. 11 shows a graph comparing the number of defective bonding defects on the SOI wafer obtained in Example 2 and Comparative Example 3.
  • the SOI wafer of Comparative Example 3 defects on the SOI surface due to poor bonding occurred frequently due to the unevenness of the epitaxial wafer as a material, whereas in Example 2, the generation of defects was suppressed.
  • the present invention has any configuration substantially the same as the technical idea described in the claims of the present invention and exhibits the same function and effect.
  • the main surface of the silicon single crystal substrate is the (100) plane, and the tilt direction from the main surface is [011] or [0-1-1], [01-1] or [0-11].
  • the main surface and the inclined direction equivalent to these are provided, the same operational effects as those of the present invention can be obtained and included in the technical scope of the present invention.

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Abstract

　本発明は、シリコン単結晶基板の主表面にエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、シリコン単結晶基板の主表面は、［１００］軸に対して（１００）面から［０１１］方向又は［０－１－１］方向に角度θだけ傾斜し、［０１－１］方向又は［０－１１］方向に角度φ傾斜し、θ及びφが１０'未満であり、シリコンエピタキシャル層のドーパント濃度が１×１０１９／ｃｍ３以上であることを特徴とするシリコンエピタキシャルウェーハである。これにより、シリコン単結晶基板主表面に、ドーパント濃度が１×１０１９／ｃｍ３以上であるエピタキシャル層が形成されたエピタキシャルウェーハにおいても、エピタキシャル層表面の縞状の凹凸が抑制されたエピタキシャルウェーハ及びその製造方法、該シリコンエピタキシャルウェーハを使用した貼り合わせＳＯＩウェーハ及びその製造方法が提供される。

Description

シリコンエピタキシャルウェーハ及びその製造方法、並びに貼り合わせＳＯＩウェーハ及びその製造方法
　本発明は、シリコン単結晶基板の主表面にシリコンエピタキシャル層が形成されたシリコンエピタキシャルウェーハ及びその製造方法、並びに、貼り合わせＳＯＩウェーハ及びその製造方法に関する。
　
　半導体基板として使用されるシリコン単結晶基板は、例えばＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法により引き上げられたシリコン単結晶インゴットに対して、スライス、面取り、ラッピング、エッチング、鏡面研磨などを施すことで作製される。
　また、該シリコン単結晶基板の表面部分の結晶品質を向上させるため、高温条件下でシリコン単結晶基板の主表面にシリコン原料を供給することにより、シリコンエピタキシャル層を気相成長させる方法も用いられる。
　このようなシリコンエピタキシャルウェーハ（以下、単にエピタキシャルウェーハと記載することがある。）の製造方法においては、条件によっては、表面に凹凸が形成され、デバイス特性を悪化させることが知られている。
　このような凹凸を防ぐ方法として、例えば特許文献１では、エピタキシャル成長を行うシリコン単結晶基板の主表面の結晶学的ステップ密度を約１０１０個／ｃｍ２以下に制御する技術が提案されている。
　また、特許文献２では、シリコン単結晶基板表面に対する結晶軸の角度範囲を規定することで、ヘイズと呼ばれる凹凸を低減する方法が提案されている。
　また、特許文献３では、ＣＯＰ（Ｃｒｙｓｔａｌ　Ｏｒｉｇｉｎａｔｅｄ　Ｐａｒｔｉｃｌｅ）と呼ばれる欠陥が存在するシリコン単結晶基板上に、エピタキシャルシリコン層を成長させる場合に、ティアドロップと呼ばれる凹凸が発生するのを防ぐため、シリコン単結晶基板表面に対する結晶軸の角度範囲を規定する技術が提案されている。
　ここで、シリコン単結晶基板にシリコンエピタキシャル層を気相成長させる気相成長法において、エピタキシャル層を成長させる際に、高濃度のドーパントをドープすると、エピタキシャル層表面に段差が縞状に形成され、表面形状が悪化する問題がある。
特開平６－３３８４６４ 特開２０００－２６０７１１ 特開２００４－３３９００３
　上述したように、シリコン単結晶基板の主表面にエピタキシャル層を成長させる際に、高濃度のドーパントをドープすると、エピタキシャル層表面に段差が縞状に形成され、表面形状が悪化する問題がある。
　しかし、何れの上記技術もエピタキシャル層の成長時に高濃度のドーパントをドープした場合に発生する凹凸の抑制に関しては記述がなされていない。このような凹凸が存在すると、デバイス特性に悪影響を及ぼし、また、このような凹凸のあるシリコンエピタキシャルウェーハを貼り合わせて、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）と呼ばれるウェーハを作製すると、貼り合わせ面の密着性が悪くなり、欠陥が発生する問題がある。
　本発明は、上記問題に鑑みてなされたものであって、シリコン単結晶基板主表面に、ドーパント濃度が１×１０１９／ｃｍ３以上と高濃度であるエピタキシャル層が形成された場合であっても、エピタキシャル層表面の縞状の凹凸が抑制されたものとなるシリコンエピタキシャルウェーハ、及びこの製造方法、並びに該シリコンエピタキシャルウェーハを使用した貼り合わせＳＯＩウェーハ及びその製造方法を提供することを目的とする。
　上記課題を解決するため、本発明では、シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、前記シリコン単結晶基板の主表面は、［１００］軸に対して（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であり、前記シリコンエピタキシャル層のドーパント濃度が１×１０１９／ｃｍ３以上であることを特徴とするシリコンエピタキシャルウェーハを提供する。
　このように、シリコン単結晶基板の主表面を（１００）面から実質的に特定の方向にのみ一定の傾き（［１００］軸に対して（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、角度θ及び角度φが１０′未満である傾き）をもつように調整することによって、該シリコン単結晶基板上にドーパント濃度が１×１０１９／ｃｍ３以上という高濃度のエピタキシャル層が形成された場合でも、エピタキシャル層表面の縞状の凹凸が抑制されたシリコンエピタキシャルウェーハとなる。
　ここで、ドーパントはリンとすることができる。
　また、本発明では、シリコン単結晶基板の主表面に、シリコンエピタキシャル層を気相成長させる工程を有するシリコンエピタキシャルウェーハの製造方法において、前記シリコン単結晶基板として、主表面が［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であるシリコン単結晶基板を用い、該シリコン単結晶基板の主表面にドーパント濃度が１×１０１９／ｃｍ３以上のエピタキシャル層を気相成長させることを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。
　このような本発明のシリコンエピタキシャルウェーハの製造方法を用いれば、ドーパントを高濃度にドープする場合であっても、シリコンエピタキシャル層表面の縞状の凹凸が抑制されたシリコンエピタキシャルウェーハを製造することができる。
　ここで、ドーパントをリンとすることができる。
　また、本発明では、ボンドウェーハとベースウェーハとを貼り合わせて貼り合わせＳＯＩウェーハを製造する方法において、前記の方法により製造されたシリコンエピタキシャルウェーハを、前記ボンドウェーハ及び／又は前記ベースウェーハとして用いて貼り合わせＳＯＩウェーハを製造することを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
　このように、前記の方法により製造されたシリコンエピタキシャルウェーハをボンドウェーハとして用いれば、高濃度（ドーパント濃度が１×１０１９／ｃｍ３以上）のＳＯＩ層を有する貼り合わせＳＯＩウェーハを製造することができる。また、前記の方法により製造されたシリコンエピタキシャルウェーハをベースウェーハとして用いると、絶縁膜（埋め込み酸化膜）直下に高濃度層（エピタキシャル層）を有する貼り合わせＳＯＩウェーハを製造することができる。また、前記の方法により製造されたシリコンエピタキシャルウェーハを、ボンドウェーハとベースウェーハの両方に用いることもできる。
　また、本発明では、ベースウェーハの上部に、少なくとも、埋め込み酸化膜、ＳＯＩ層が順次形成された貼り合わせＳＯＩウェーハであって、前記ＳＯＩ層のドーパント濃度が１×１０１９／ｃｍ３以上であり、かつ、該ＳＯＩ層主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜しており、前記角度θ及び角度φが１０′未満であることを特徴とする貼り合わせＳＯＩウェーハを提供する。
　このような本発明の貼り合わせＳＯＩウェーハは、ドーパント濃度が１×１０１９／ｃｍ３以上の高濃度のＳＯＩ層を有する貼り合わせＳＯＩウェーハであり、更に、貼り合わせ界面の密着性が改善されたものとなり、貼り合わせ不良に起因する欠陥の発生が抑制された高品質な貼り合わせＳＯＩウェーハとなる。
　この場合、前記ベースウェーハは、シリコン単結晶基板にドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであり、該シリコンエピタキシャルウェーハの主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満とすることができる。
　このように、ベースウェーハが上記シリコンエピタキシャルウェーハであれば、埋め込み酸化膜直下に高濃度層（エピタキシャル層）を有するものとすることができる上、更に、貼り合わせＳＯＩウェーハの貼り合わせ界面の密着性が改善されたものとなり、貼り合わせＳＯＩウェーハの欠陥の発生が大幅に抑制されたものとなる。
　また、本発明では、ベースウェーハの上部に、少なくとも、埋め込み酸化膜、ＳＯＩ層が順次形成された貼り合わせＳＯＩウェーハであって、前記ベースウェーハは、シリコン単結晶基板にドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであり、該シリコンエピタキシャルウェーハの主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であることを特徴とする貼り合わせＳＯＩウェーハを提供する。
　このような本発明の貼り合わせＳＯＩウェーハは、埋め込み酸化膜直下に高濃度層（エピタキシャル層）を有する貼り合わせＳＯＩウェーハとなる上、更に、貼り合わせ界面の密着性が改善されたものとなり、貼り合わせ不良に起因する欠陥の発生が抑制された高品質な貼り合わせＳＯＩウェーハとなる。またこのとき、ドーパントをリンとすることができる。
　以上説明したように、本発明によれば、シリコン単結晶基板主表面に、ドーパント濃度が１×１０１９／ｃｍ３以上と高濃度であるエピタキシャル層が形成されたエピタキシャルウェーハであり、エピタキシャル層表面の縞状の凹凸が抑制されたシリコンエピタキシャルウェーハ及びこの製造方法を提供することができる。また、本発明によれば、欠陥の発生が抑制された高品質な、高濃度（ドーパント濃度が１×１０１９／ｃｍ３以上）のＳＯＩ層を有する貼り合わせＳＯＩウェーハや、絶縁膜（埋め込み酸化膜）直下に高濃度層（エピタキシャル層）を有する貼り合わせＳＯＩウェーハ、並びにこれらの製造方法を提供することができる。
　
（ａ）は［０－１－１］方向を示すミラー指数による表示であり、（ｂ）は［０１－１］方向を示すミラー指数による表示であり、（ｃ）は［０－１１］方向を示すミラー指数による表示である。 本発明に係るシリコンエピタキシャルウェーハを示す縦断面図である。 シリコン単結晶基板の主表面の傾き（オフアングル）を説明するための図である。 シリコン単結晶基板の主表面の傾斜範囲を示す図である。 ドーパント濃度が低い場合のシリコンエピタキシャル成長の説明図である。 ドーパント濃度が高い場合のシリコンエピタキシャル成長の説明図である。 本発明に係るシリコンエピタキシャルウェーハのエピタキシャル成長の説明図である。 本発明に係る貼り合わせＳＯＩウェーハの製造方法の一例を示したフロー図である。 本発明に係る貼り合わせＳＯＩウェーハの別の例を示す図である。 （ａ）実施例１、比較例１、及び比較例２で得られたシリコンエピタキシャルウェーハの表面の段差の大きさを比較する図である。（ｂ）ＡＦＭ装置による実施例１及び比較例１で得られたエピタキシャルウェーハの表面の観察図である。 実施例２および、比較例３で得られた、ＳＯＩウェーハ上の貼り合わせ不良欠陥の個数を比較する図である。
　以下、本発明についてより具体的に説明する。
　前述のように、シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたエピタキシャルウェーハにおいて、エピタキシャル層の成長時に高濃度のドーパントをドープした場合に縞状の凹凸が発生する問題が生じていた。
　本発明者らが種々検討した結果、シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハにおいて、シリコン単結晶基板の主表面を（１００）面から実質的に特定の方向にのみ一定の傾きをもつように調整することによって、シリコン単結晶基板の主表面にドーパント濃度が１×１０１９／ｃｍ３以上となる条件でエピタキシャル層を形成しても、エピタキシャル層表面の凹凸が抑制されたものとなることを見出した。
　すなわち、本発明のシリコンエピタキシャルウェーハは、シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、シリコン単結晶基板の主表面は、［１００］軸に対して（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、角度θ及び角度φが１０′未満であり、シリコンエピタキシャル層のドーパント濃度が１×１０１９／ｃｍ３以上であることを特徴とする。
　ここで、［０－１－１］方向、［０１－１］方向、［０－１１］方向とは、図１（ａ）～（ｃ）に示す方向のことである。
　本発明によれば、シリコン単結晶基板の主表面を、［１００］軸に対して（１００）面から［０１１］方向または［０－１－１］方向に角度θだけオフアングルさせるとともに、［０１－１］方向または［０－１１］方向に角度φだけオフアングルさせ、かつ、オフアングル角度θ及びオフアングル角度φを１０′未満とすることにより、該シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させた際に、シリコンエピタキシャル層のドーパント濃度が１×１０１９／ｃｍ３以上となる条件であっても、エピタキシャル層表面の凹凸が大幅に抑制されたものとなる。
　以下、図２は本発明のシリコンエピタキシャルウェーハを示す縦断面図である。図２に示すように、シリコンエピタキシャルウェーハＷは、ドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層２を、主表面１ａ上に気相成長させたシリコン単結晶基板１を備えている。
　シリコン単結晶基板１の主表面１ａは、（１００）面から実質的に特定の方向にのみ一定の傾き（オフアングル）をもつように調整されている。ここで、シリコン単結晶基板１の主表面１ａのオフアングルについて図３を参照して説明する。
　図３において、（１００）面３内の一点をＯ点とする。また、（１００）面３内に、Ｏ点を通る結晶軸［０１１］、［０－１－１］、［０１－１］、及び［０－１１］をとる。更に、（１００）面３内に直方体４を配置する。より詳細には、直方体４の一つの頂点をＯ点に置き、この頂点に集まる３辺を［０１１］［０１－１］及び［１００］軸に一致させて直方体４を配置する。
　このとき、直方体４の側面５，６の対角線ＯＡ，ＯＢが［１００］軸となす傾斜角度（オフアングル角度）を角度θ、角度φとすると、直方体４の対角線ＯＣを法線とするシリコン単結晶基板１は、その主表面１ａが［１００］軸に対して（１００）面から［０１１］方向に角度θだけ傾斜し、かつ［０１－１］方向に角度φだけ傾斜したものとなる。これら、角度θ及び角度φは、図４に示す様に、共に１０′未満となっている。
　シリコン単結晶基板の［１００］軸に対し、主表面の傾斜角度φおよびθが大きくなると、シリコン単結晶基板の主表面上に結晶学的な原子ステップが形成される。この場合の主表面でのシリコンエピタキシャル成長の様子を図を用いて説明する。
　リン等のドーパント濃度が低い通常のエピタキシャル成長では、図５の（ａ）のように、ステップ位置にシリコン原子が固着することで、シリコン原子層が積層される。この場合積層が進行しても、図５の（ｂ）に示すように、ステップの高さは１原子分を保ち、極端に大きくなることはない。
　これに対し、エピタキシャル層中のドーパント（例えばリン）の濃度が１×１０１９／ｃｍ３以上となる条件でのエピタキシャル成長について、図６を用いて説明する。リンの濃度が１×１０１９／ｃｍ３以上と高い場合は、図６の（ａ）のように、ステップ位置にリン原子が固着する確率が高まる。このリン原子の位置では、図６の（ｂ）のように、シリコンの固着が阻害され、一時的に成長が遅れる。ステップの密度が高い場合は、この遅延の間に次のステップが追いつき、原子２個分の段差をもつステップが形成される。２原子分のステップは１原子ステップに比べ、成長に必要なシリコン原子の数が２倍となり、ステップの成長移動が遅くなる。したがって、このような異常ステップが形成されると、図６の（ｃ）に示すように、１原子ステップが次々と追いつき、段差がさらに大きくなる。この現象が複数の場所で発生すると、図６（ｄ）に示すような主表面の凹凸が形成されてしまう。このような現象は、リン以外のドーパント（アンチモン、砒素、ボロン）においても発生する。
　本発明では、傾斜角度φおよびθを１０′未満に設定することで、エピタキシャル成長を行うシリコン単結晶基板の主表面の結晶学的な原子ステップの密度を低減する。この場合の効果を図７を用いて説明する。ステップの密度が低い場合、図７（ａ）に示すように、リン原子による一時的なステップの成長遅延が生じた場合でも、図７（ｂ）のように、次の原子ステップが到着する前にシリコンの成長が再開される確率が高まる。この場合、原子ステップの間隔に多少の変化が生じるが、図７（ｃ）および（ｄ）に示すように原子ステップの段差は１段分のままである。従って、高濃度のドーパントを含むエピタキシャル成長であってもシリコンエピタキシャルウェーハ主表面の凹凸を低減することができる。
　次に、本発明に係る図２のシリコンエピタキシャルウェーハＷの製造方法について説明する。
　まず、ＣＺ法によってシリコン単結晶インゴット（不図示）を引上げる。次に、シリコン単結晶インゴットに対して、ブロック切断を行う。続いて、シリコン単結晶インゴットをスライスする。
　ここで、生成されるべきシリコン単結晶基板１の主表面１ａが、［１００］軸に対して（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、かつ、これらの角度θ及び角度φが１０′未満になるように、シリコン単結晶インゴットをスライスする。更に、面取り、ラッピング、エッチング、鏡面研磨及び洗浄などの表面処理を行い、シリコン単結晶基板１を準備する。
　そして、シリコン単結晶基板１の主表面１ａに、ドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層２を気相成長させる。
　尚、気相成長は従来の一般的な方法で行うことができる。本発明においては、ドーパントガスとしてホスフィンガス等、原料ガスとしてジクロロシランガスやモノシランガス等を用い、ドーパント濃度が１×１０１９／ｃｍ３以上となる条件で、エピタキシャル層２を気相成長させる。尚、ドーパントとしてはリン以外の、アンチモン、砒素、ボロン等を採用することもできる。
　従来、高濃度のドーパントがドープされたエピタキシャル層の表面には凹凸が発生する問題が生じていたが、本発明のシリコンエピタキシャル層２の表面はこのような縞状の凹凸が大幅に抑制されたものとなる。
　また、このようにして得られたシリコンエピタキシャルウェーハＷをボンドウェーハ及び／又はベースウェーハとして用い、貼り合わせＳＯＩウェーハを作製すると、貼り合わせ面における密着性が向上するため、貼り合わせＳＯＩウェーハの欠陥の発生を抑制することができる。
　貼り合わせウェーハの製造方法においては、２枚のウェーハを貼り合わせた後、一方のウェーハを薄膜化する方法として、研削・研磨で行う方法とイオン注入剥離法（スマートカット（登録商標）法ともいう）が一般的に知られているが、いずれの方法にも、本発明のシリコンエピタキシャルウェーハを用いることができる。
　本発明に係る貼り合わせＳＯＩウェーハの製造方法（スマートカット法（登録商標））の一例を図８に示す。
　まず、図８の工程（ａ）では、ボンドウェーハ７及びベースウェーハ８を用意する。本発明においては、ボンドウェーハ７及び／又はベースウェーハ８として上記エピタキシャルウェーハＷを使用することができる。図８においては、上記エピタキシャルウェーハＷをボンドウェーハ７として用いた際の貼り合わせＳＯＩウェーハの製造方法を示す。
　尚、上記エピタキシャルウェーハＷを用いない方のウェーハとしては、例えば、シリコン単結晶のポリッシュドウェーハ、熱処理ウェーハ等、様々なウェーハを適用することができる。
　予めボンドウェーハ７及びベースウェーハ８の両ウェーハに、又はどちらか一方に絶縁膜９を形成する。また、両ウェーハともに形成されていなくても良い。図８（ａ）においては、ボンドウェーハ７に絶縁膜９が形成されている。この時絶縁膜９としては、例えば熱酸化膜、ＣＶＤ酸化膜等を形成させることができる。
　次に、工程（ｂ）では、ボンドウェーハ７の絶縁膜９の表面から水素イオン、希ガスイオン等の少なくとも１種類以上のガスイオンをイオン注入してウェーハ（エピタキシャル層）内部にイオン注入層１０を形成する。この際、注入エネルギー、注入量、注入温度等その他のイオン注入条件を、所定の厚さのＳＯＩ層を得ることができるように適宜選択することができる。
　次に、工程（ｃ）では、ボンドウエーハ７の絶縁膜９と、ベースウェーハ８を密着させて貼り合わせる。
　次に、工程（ｄ）では、剥離熱処理を行うことによって、ボンドウェーハ７をイオン注入層１０にて剥離してベースウェーハ８上に埋め込み酸化膜（絶縁膜）９を介して、ＳＯＩ層１１が形成された貼り合わせＳＯＩウェーハ１２を作製する。
　この剥離熱処理としては、特に限定されないが、貼り合わせられたウェーハを窒素雰囲気で５００～６００℃まで昇温しながら熱処理を行うことでボンドウェーハ７の剥離を行うことができる。
　このように作製された貼り合わせＳＯＩウェーハ１２に、例えば貼り合わせ界面の結合強度を高めるための結合熱処理を酸化性雰囲気下又は非酸化性雰囲気下で１０００℃以上で行い、その後ＳＯＩ層側を所望の厚さまで薄膜化するように研磨や犠牲酸化処理を行う等して、最終的な貼り合わせＳＯＩウェーハが完成する。
　このように、本発明のシリコンエピタキシャルウェーハＷを、ボンドウェーハ７として用いることにより、貼り合わせＳＯＩウェーハ１２を製造することができる。
　即ち、本発明においては、図８（ｄ）に示すような、ベースウェーハ８の上部に、少なくとも、埋め込み酸化膜９、ＳＯＩ層１１が順次形成された貼り合わせＳＯＩウェーハ１２であって、ＳＯＩ層１１のドーパント濃度が１×１０１９／ｃｍ３以上であり、かつ、このＳＯＩ層１１の主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜しており、この角度θ及び角度φが１０′未満である貼り合わせＳＯＩウェーハ１２を提供することができる。
　そして、ドーパント濃度が１×１０１９／ｃｍ３以上という高濃度エピタキシャル層を有するエピタキシャルウェーハＷをボンドウェーハ７として用いると、高濃度ＳＯＩ層１１を有するＳＯＩウェーハ１２を提供することができる。また、このような貼り合わせＳＯＩウェーハ１２は、貼り合わせ界面の密着性が改善されたものとなり、欠陥の発生が抑制された高品質な貼り合わせＳＯＩウェーハ１２となる。
　図８に示す本発明の貼り合わせＳＯＩウェーハの製造方法において、更に、ベースウェーハ８としても、本発明のシリコンエピタキシャルウェーハＷを用いることができる。
　即ち、本発明によれば、図９（ａ）に示すように、シリコン単結晶基板１にドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層２を気相成長させたシリコンエピタキシャルウェーハＷであり、シリコンエピタキシャルウェーハＷの主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であるシリコンエピタキシャルウェーハＷの上部に、埋め込み酸化膜９、ＳＯＩ層１１が順次形成された貼り合わせＳＯＩウェーハ１３を製造することができる。このように、高濃度エピタキシャル層を有するエピタキシャルウェーハＷを、ボンドウェーハ７とベースウェーハ８の両方に用いてもよい。
　また、本発明の高濃度エピタキシャル層を有するエピタキシャルウェーハＷを、ベースウェーハ８のみに用いることができる。
　すなわち、本発明によれば、図９（ｂ）に示すように、シリコン単結晶基板１にドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層２を気相成長させたシリコンエピタキシャルウェーハＷであり、該シリコンエピタキシャルウェーハＷの主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であるリコンエピタキシャルウェーハＷの上部に、少なくとも、埋め込み酸化膜９、ＳＯＩ層１１’が順次形成された貼り合わせＳＯＩウェーハ１４を提供することができる。即ち、埋め込み酸化膜９直下に高濃度のエピタキシャル層２を有する貼り合わせＳＯＩウェーハ１４を作製することができる。
　本発明のシリコンエピタキシャルウェーハを、ボンドウェーハ及び／又はベースウェーハに用いるかの選択は、貼り合わせＳＯＩウェーハを用いて作製されるデバイスの仕様に基いて決定される。
　このような本発明の貼り合わせＳＯＩウェーハ１２、１３、１４は、貼り合わせ不良に起因するＳＯＩ表面の欠陥が大幅に抑制されたものとなる。
　
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれに限定されるものではない。
　（実施例１）
　シリコン単結晶基板の主表面が、［１００］軸に対して（１００）面から［０１１］方向に角度θだけ傾斜するとともに、［０１－１］方向に角度φだけ傾斜し、角度θとφが６′（０．１°）≦θ≦９′（０．１５°）、φ＝１′を満たす複数のシリコン単結晶基板（直径３００ｍｍ）の主表面に、エピタキシャル層中のリンの濃度が２×１０１９／ｃｍ３となる条件で、ホスフィン（ＰＨ３）ガスを導入しながら、１０８０℃の成長温度で３μｍのエピタキシャル層を気相成長させた。原料ガスはジクロロシランを用いた。
　
　（比較例１）
　上記角度θとφが１０′≦θ≦１４′、１′≦φ≦５′を満たす複数のシリコン単結晶基板（直径３００ｍｍ）の主表面に、エピタキシャル層中のリンの濃度が２×１０１９／ｃｍ３となる条件で、ホスフィン（ＰＨ３）ガスを導入しながら、１０８０℃の成長温度で３μｍのエピタキシャル層を気相成長させた。原料ガスはジクロロシランを用いた。
　
　（比較例２）
　上記の角度θとφが１０′≦θ≦１４′、１′≦φ≦５′を満たす複数のシリコン単結晶基板（直径３００ｍｍ）の主表面に、エピタキシャル層中のリンの濃度が５×１０１８／ｃｍ３となる条件で、ホスフィン（ＰＨ３）ガスを導入しながら、１０８０℃の成長温度で３μｍのエピタキシャル層を気相成長させた。原料ガスはジクロロシランを用いた。
　実施例１、比較例１、及び比較例２で得られたシリコンエピタキシャルウェーハの表面の段差の大きさを比較するグラフを図１０（ａ）に示す。なお、段差の測定にはＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ）装置を使用し、３０μｍ角の領域の測定を実施し、その領域内のＰ－Ｖ（Ｐｅａｋ　ｔｏ　Ｖａｌｌｅｙ）値を段差とした。尚、ＡＦＭ装置による実施例１及び比較例１で得られたエピタキシャルウェーハの表面の観察図を図１０（ｂ）に示す。
　比較例１で得られたエピタキシャルウェーハは、０．５ｎｍを超える段差が形成され、かつ、その大きさはθのオフ角に依存して大きくなる傾向が見られた。これに対し、実施例１のウェーハの表面の段差は０．５ｎｍ未満に抑制された。このことから、θを１０′未満とすることで、ウェーハの表面の段差を０．５ｎｍ未満に抑制できることが確認された。なお、０．５ｎｍという段差の値はこの測定装置で測定される段差の下限値にほぼ等しく、この値以下であれば段差は軽微と判断される。
　なお、実施例１と比較例１では、何れもφを５′以下に固定し、θを変化させたが、結晶学的にθとφは等価な関係にあることから、φについても同様の角度依存性があることは明らかである。
　また、比較例２では、比較例１と同様にθを変化させているが、この場合はθに関係なく０．５ｎｍ未満の段差に抑制された。これは、比較例２では、ドーパントの濃度が低く、θの角度が大きくても、段差が大きくならなかったものと思われる。
　更に、エピタキシャル層のリン濃度を１×１０１９／ｃｍ３、３×１０１９／ｃｍ３、５×１０１９／ｃｍ３とした以外は、実施例１と同一条件で作製されたシリコンエピタキシャルウェーハの表面の段差の大きさを測定したところ、いずれの場合も０．５ｎｍ未満の段差に抑制された。このことから、本発明はエピタキシャル層のリン濃度が１×１０１９／ｃｍ３以上となる場合に、有効といえる。
　次に、上記実験で得られたエピタキシャルウェーハを使用して、貼り合わせＳＯＩウェーハを作製した場合の効果について、以下の実施例と比較例を用いて説明する。
　
（実施例２）
　実施例１で得られたエピタキシャルウェーハをボンドウェーハ（ＳＯＩ層を形成するウェーハ）として利用し、図８に示す貼り合わせＳＯＩウェーハの製造方法（イオン注入剥離法）により、以下の条件で貼り合わせＳＯＩウェーハを作製した。
 
（ボンドウェーハ）実施例１で作製したエピタキシャルウェーハ
（ベースウェーハ）シリコン単結晶基板、直径３００ｍｍ　、ｐ型（１００）、１０Ωｃｍ
（酸化膜形成）ボンドウェーハの表面に１５０ｎｍの熱酸化膜形成
（イオン注入）ボンドウェーハ表面の酸化膜を通して、水素イオン、５０ｋｅＶ、６×１０１６／ｃｍ２
（剥離熱処理）５００℃、３０分
　剥離後のＳＯＩウェーハに対して酸化性雰囲気で結合熱処理を行い、表面酸化膜を除去した後、平坦加熱処理としてＡｒ雰囲気下、１２００℃、１時間の熱処理を行い、更に、最終ＳＯＩ層膜厚が１００ｎｍになるように犠牲酸化処理を行った。その後、ＳＯＩ表面を表面欠陥検査装置ＳＰ２（ＫＬＡ－Ｔｅｎｃｏｒ社製）を用いて観察し、０．５μｍ以上のサイズの欠陥を貼り合わせ不良欠陥の個数としてカウントした。
　
（比較例３）
　比較例１で得られた段差のあるエピタキシャルウェーハウェーハをボンドウェーハ（ＳＯＩ層を形成するウェーハ）として利用し、実施例３と同様の条件でイオン注入剥離法により貼り合わせＳＯＩウェーハを作製し、表面の欠陥を観察した。
　実施例２および、比較例３で得られた、ＳＯＩウェーハ上の貼り合わせ不良欠陥の個数を比較するグラフを図１１に示す。比較例３のＳＯＩウェーハは、材料となるエピタキシャルウェーハの凹凸により、貼り合わせ不良に起因するＳＯＩ表面の欠陥が多発したのに対し、実施例２では欠陥の発生が抑制された。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
　例えば、本発明においては、シリコン単結晶基板の主表面として（１００）面、主表面からの傾斜方向として［０１１］又は［０－１－１］、［０１－１］又は［０－１１］と開示しているが、これらと等価な主表面及び傾斜方向であれば本発明と同様な作用効果を奏するものであり、本発明の技術的範囲に包含される。

Claims (9)

  1. 　シリコン単結晶基板の主表面にシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであって、
    　前記シリコン単結晶基板の主表面は、［１００］軸に対して（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であり、
    　前記シリコンエピタキシャル層のドーパント濃度が１×１０１９／ｃｍ３以上であることを特徴とするシリコンエピタキシャルウェーハ。
    　
  2. 　前記ドーパントがリンであることを特徴とする請求項１に記載のシリコンエピタキシャルウェーハ。
    　
  3. 　シリコン単結晶基板の主表面に、シリコンエピタキシャル層を気相成長させる工程を有するシリコンエピタキシャルウェーハの製造方法において、
    　前記シリコン単結晶基板として、主表面が［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であるシリコン単結晶基板を用い、
    　該シリコン単結晶基板の主表面にドーパント濃度が１×１０１９／ｃｍ３以上のエピタキシャル層を気相成長させることを特徴とするシリコンエピタキシャルウェーハの製造方法。
    　
  4. 　前記ドーパントをリンとすることを特徴とする請求項３に記載のシリコンエピタキシャルウェーハの製造方法。
    　
  5. 　ボンドウェーハとベースウェーハとを貼り合わせて貼り合わせＳＯＩウェーハを製造する方法において、請求項３又は請求項４に記載の方法により製造されたシリコンエピタキシャルウェーハを、前記ボンドウェーハ及び／又は前記ベースウェーハとして用いて貼り合わせＳＯＩウェーハを製造することを特徴とする貼り合わせＳＯＩウェーハの製造方法。
    　
  6. 　ベースウェーハの上部に、少なくとも、埋め込み酸化膜、ＳＯＩ層が順次形成された貼り合わせＳＯＩウェーハであって、
    　前記ＳＯＩ層のドーパント濃度が１×１０１９／ｃｍ３以上であり、かつ、該ＳＯＩ層主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜しており、前記角度θ及び角度φが１０′未満であることを特徴とする貼り合わせＳＯＩウェーハ。
    　
  7. 　前記ベースウェーハは、シリコン単結晶基板にドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであり、該シリコンエピタキシャルウェーハの主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であることを特徴とする請求項６に記載の貼り合わせＳＯＩウェーハ。
    　
  8. 　ベースウェーハの上部に、少なくとも、埋め込み酸化膜、ＳＯＩ層が順次形成された貼り合わせＳＯＩウェーハであって、
    　前記ベースウェーハは、シリコン単結晶基板にドーパント濃度が１×１０１９／ｃｍ３以上のシリコンエピタキシャル層を気相成長させたシリコンエピタキシャルウェーハであり、該シリコンエピタキシャルウェーハの主表面は、［１００］軸に対し（１００）面から［０１１］方向または［０－１－１］方向に角度θだけ傾斜するとともに、［０１－１］方向または［０－１１］方向に角度φだけ傾斜し、前記角度θ及び角度φが１０′未満であることを特徴とする貼り合わせＳＯＩウェーハ。
    　
  9. 　前記ドーパントがリンであることを特徴とする請求項６乃至請求項８のいずれか一項に記載の貼り合わせＳＯＩウェーハ。
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