CN105990172B - 嵌入式SiGe外延测试块的设计 - Google Patents

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Abstract

用于在半导体器件制造期间测量和测试半导体晶圆的技术包括在晶圆的顶表面上指定测试区以及在该晶圆的顶表面上的该测试区中蚀刻第一矩形沟槽和第二矩形沟槽。该些沟槽被定向为第一沟槽的长度垂直于第二沟槽的长度，并且被定位成第一沟槽的长度若延伸则与第二沟槽的长度相交。硅‑锗化合物被沉积到第一沟槽和第二沟槽中，并且从晶圆的测试区移取出该测试块。该测试块包括其中暴露了第一沟槽和第二沟槽两者的侧表面。用透射电子显微镜法扫描测试块的该侧表面以获取对硅‑锗的测量。

Description

嵌入式SiGe外延测试块的设计
技术领域
本发明涉及半导体工艺及器件。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家和工程师已经在半导体器件和工艺方面作出了众多发明和改进。近50年来半导体尺寸已经有了明显的降低，这导致了不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大意是指密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里只是提供一个参考，硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。
半导体制造的一个重要方面是提供晶圆上的测试块以确保制造于该晶圆上的半导体器件的质量。例如，通过与实际器件共用相同的底层半导体基板并且经历实际器件所经历的部分工艺，测试块提供了一种用于测试和验证器件的有效途径。已经有常规的测试块及其使用方法，但遗憾的是有不足之处。因此，需要关于测试块的改善的系统和方法。
发明内容
本发明涉及半导体器件及其方法。具体而言，本发明的实施例提供用于在半导体器件制造期间测量和测试半导体晶圆的技术，这涉及在晶圆的顶表面上指定测试区以及在该晶圆的顶表面上的该测试区中蚀刻第一矩形沟槽和第二矩形沟槽。该些沟槽被定向为第一沟槽的长度垂直于第二沟槽的长度，并且被定位成第一沟槽的长度若延伸则与第二沟槽的长度相交。还提供了其他实施例。
在一实施例中，提出了用于在半导体器件制造工艺期间测量和测试半导体晶圆的方法。该方法包括在晶圆的顶表面上指定测试区以及在测试区内蚀刻第一和第二矩形沟槽。这些沟槽定向为使得第一沟槽的长度垂直于第二沟槽的长度。这些沟槽定位为使得第一沟槽的长度的延伸与第二沟槽的长度相交。在第一沟槽和第二沟槽中沉积硅-锗化合物。接下来，从晶圆的测试区中移取出测试块。第一沟槽和第二沟槽两者皆暴露在测试块的侧表面上。使用透射电子显微镜法扫描测试块的该侧表面以获取对硅-锗的测量。
在另一实施例中，提供了一种从半导体晶圆切出的用于在半导体器件制造期间测量和测试该半导体晶圆的测试块。该测试块包括顶表面上的第一矩形沟槽和第二矩形沟槽。这些沟槽定向为使得第一沟槽的长度垂直于第二沟槽的长度。这些沟槽定位为使得第一沟槽的长度若延伸则与第二沟槽的长度相交。测试块的侧表面暴露第一沟槽和第二沟槽两者。
应领会，本发明的实施例提供了优于常规技术的诸多优点。
附图简述
通过参考以下附图可以进一步理解各种实施例的性质和优势。在附图中，类似组件或特征可具有相同的附图标记。此外，同一类型的各种组件可通过加在附图标记之后的破折号和第二标记来区分，第二标记可在该些类似组件之间作出区分。若在说明书中仅使用了第一附图标记，则该描述适用于具有相同第一附图标记的这些类似组件中的任何组件，而不论第二附图标记如何。
图1A是具有指定测试区的半导体晶圆的俯视图的图例。
图1B是已从该晶圆的指定测试区移取出的常规测试块的俯视图的图例。
图2A是嵌入式SiGe外延测试块的一个实施例的俯视图的图例。
图2B是图2A中所图解的嵌入式SiGe外延测试块的该实施例的侧视图的图例。
图3A是嵌入式SiGe外延测试块的另一实施例的俯视图的图例。
图3B是图3A中所图解的嵌入式SiGe外延测试块的该实施例的侧视图的图例。
图4是用于在半导体器件制造期间测量和测试半导体晶圆的工艺的一个实施例的流程图。
具体实施方式
本发明涉及半导体器件及其方法。具体而言，本发明的实施例提供用于在半导体器件制造期间测量和测试半导体晶圆的技术，这涉及在晶圆的顶表面上指定测试区以及在该晶圆的顶表面上的该测试区中蚀刻第一矩形沟槽和第二矩形沟槽。该些沟槽被定向为第一沟槽的长度垂直于第二沟槽的长度，并且被定位成第一沟槽的长度若延伸则与第二沟槽的长度相交。还提供了其他实施例。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于范围广阔的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免淡化本发明的发明点。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有明确说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
而且，权利要求中未明确表示“用于执行特定功能的装置”、或“用于执行特定功能的步骤”的任意组件皆不应被理解为如35USC第112章节第6段中所规定的“装置”或“步骤”条款。特别地，在此处的权利要求中使用“….的步骤”或“….的动作”并不表示涉及35USC§112第6段的规定。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
在半导体技术中，用于改善半导体器件性能的技术和方法是非常重要的课题。随着特征大小和栅格氧化物层不断缩小，载流子的迁移速率大幅降低。这导致降低的接通(ON)状态电流并且退化的器件性能。对于22nm高性能工艺，简单地降低关键尺寸是不足以满足器件性能要求的。对于P型金属-氧化物-半导体(PMOS)晶体管器件尤其如此，因为空穴迁移率比电子迁移率慢两倍。
载流子迁移率是22nm或小于22nm的高性能技术的最重要和核心的因素，已经发展出硅-锗(SiGe)技术以通过提高载流子迁移率来改善器件性能。锗的电子迁移率是硅的两倍，以及锗的空穴迁移率是硅的四倍。
例如，在90nm技术工艺中，英特尔在高性能逻辑器件的制造过程中使用SiGe源极/漏极(S/D)应力增强器。这已经成为SiGe技术的重要转折点。接下来的45nm、32nm以及22nm技术工艺使用嵌入式SiGe，并且锗含量已经从15％逐渐增加到40％。随着PMOS晶体管尺寸的缩小，嵌入式外延SiGe源极漏极(S/D)技术严重依赖于增强PMOS晶体管驱动电流。
为了测试和测量嵌入式SiGe的性能，可从半导体晶圆中切出一测试块(例如，具有50*50um2的大小)。对该测试块使用椭偏仪以测量SiGe外延生长的厚度以及锗的浓度。其他测量，诸如其余生长工艺中的缺陷以及过量生长的厚度只能通过透射电子显微镜法(TEM)扫描来测量。这通常需要大量的样本，意味着需要更多的资源来进行失效分析。
图1A是具有指定测试区的半导体晶圆100的俯视图的图例。在制造过程中在晶圆100的顶表面上的测试区中蚀刻沟槽以用于SiGe外延生长。在晶圆100处理步骤之间，可从该指定区切出测试块102以用于进行测量和测试。应领会，取决于实际情形，晶圆100可包括具有定义图案的多个测试块区域。
图1B是常规测试块102的俯视图的图解。例如，测试块102是从图1A中的晶圆100的测试区获得的。取决于晶圆布局，可能有多个测试区。例如，为了检查沟槽形状和填充材料的形状和质量，需要大量测试区，每个测试区暴露一个或更多个沟槽以及沉积在沟槽内的材料。例如，自俯视图(X-Y)平面看去的测试块102的图案由具有不同宽度的平行沟槽组成。测试块的X-Y平面与晶圆100的顶表面平行。测试块102含有蚀刻在顶表面中的具有渐变宽度的四个沟槽104a-d，以及SiGe层通过外延法被沉积在沟槽104a-d中。沟槽104a-d彼此平行。例如，该些沟槽是使用蚀刻工艺形成的，该蚀刻工艺也被用于形成晶圆100上的半导体。变化的沟槽宽度匹配晶圆100上所制造的器件的各种尺寸。取决于应用，可能希望检查一个或更多个沟槽，因为它们具有不同宽度。例如，沟槽104a比沟槽104d窄得多。通常，沟槽104a-104d被称为线阵列(line array)。对于每一个沟槽，为了暴露该沟槽的长度和宽度这两者，会需要两个横截面：一个用于长度以及一个用于宽度。
为了测量某一宽度的沟槽104中所嵌入的SiGe，测试块102被切割并且在侧方在如图1B所标示的X方向和Y方向上被扫描。例如，为了沿沟槽104d的宽度进行测量，通过在X-Z平面上切割该测试块来暴露该测试块的X-Z平面侧。如图1B所示，通过沿X轴切割，获得平行于X-Z平面的横截面，该横截面暴露104a-d。后续的成像技术(例如，TEM、SEM等等)将提供沟槽在X-Z平面上的图像，其显示沟槽104a-d的宽度。然而，仅在X-Z平面上暴露沟槽是不够的。希望(或者必须)在X-Z平面上观察沟槽，在X-Z平面上显示了沟槽的长度。例如，为了对沟槽104d的宽度进行成像，要沿Y-Z平面在104d的中间沿Y方向将测试块102切块。更具体地，沿Y方向切割测试块102以在Y-Z平面表面上暴露沟槽104d，以使得沟槽104d的长度暴露在通过切割创建的侧表面上。随后可在测试块102的侧方(即，X-Z平面上)在Y方向上执行对测试块的成像(例如，SEM或TEM扫描)，以进行沿沟槽104d的长度的测量。Y-Z平面上沟槽的成像会是半导体成像的重要方面。例如，通过检查沟槽104d的长度，可显露出与填充材料相关的各种缺陷。如上文所解释的，需要两个横截面以显示沟槽104d的长度和宽度这两者。因此，为了进行不同宽度的所有四个沟槽104a-d的测量，测试块102将被切割并使用TEM扫描8次。通常，测试块(例如，测试块102)仅可被切割一次(在该测试块从晶圆被切块之时)，需要一个以上的测试块来显示(诸)沟槽的(诸)宽度和(诸)长度。并且关于每一测试块，执行一个或更多个成像过程。例如，为了显示沟槽104d的长度，需要沿Y方向并且在沟槽104d的中间切割测试块102。因此，在该线阵列图案和安排的情况下，不可能观察同一测试块上的沟槽104d的长度和宽度这两者。需要两个测试块：一个测试块沿X方向被切割以显露出X-Z平面横截面，其显示沟槽104d的宽度；另一测试块沿Y方向被切割以显露出Y-Z平面横截面，其显示沟槽104d的长度。因此，尽管图1B中所示的测试图案完成了工作，但是成本较高且较为繁琐。晶圆面积是非常宝贵的，并且被用作用于实际器件的基板要比用作大量测试块更好。切割和扫描多个测试块是较长和耗时的过程。另外，对测试块执行TEM或SEM的过程成本会较高，并且由于不得不获取单个沟槽的两幅图像以显示其长度和宽度，成像成本实际上是单幅图像的两倍。
本发明的实施例通过提出嵌入式SiGe外延测试块的方法和设计克服了现有技术的缺点，该方法和设计将测试块的数目和成像次数降低了50％或更多。根据本文所述的实施例，某一宽度大小的沟槽中SiGe的长度和宽度测量可通过仅一次TEM或SEM扫描来获得。
图2A是嵌入式SiGe外延测试块200的一个实施例的俯视图的图例。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。例如，测试块200是从图1A的晶圆100获得的，并且可具有与图1B的测试块102相近似的尺寸。应领会，尽管测试块200和测试块102可共用近似尺寸，但测试块200可通过单次切块或切割提供比测试块102多得多的信息。测试块200含有蚀刻在顶表面上的具有渐变宽度的四个沟槽202a-d。应领会，取决于具体情形，测试块200可根据需要具有若干沟槽图案。在其他实施例中，可以有少于四个或多于四个的沟槽。每个沟槽202具有相交结构，并且包括两个矩形形状的沟槽，它们彼此垂直并且在直角相交处彼此连接在一起。各沟槽202之间的无阴影区域所指示的浅沟槽隔离区具有基本一致的宽度，从而各沟槽202被均匀地间隔开。例如，测试块200可包括具有不同宽度的十个或更多个“L”形沟槽。根据实施例，测试块200上的成形沟槽由10nm到约100nm的宽度范围所表征。例如，成形沟槽的宽度与同测试块200制造于同一晶圆上的器件的尺寸相关联。
例如，测试块200连同在同一晶圆上形成的其他测试块是与实际器件使用相同的工艺(例如，蚀刻、抛光、沉积等)来制造的，由此使得对测试图案的成像是有意义的。例如，通过等离子体蚀刻工艺来形成测试块200上的沟槽，以及使用一个或更多个沉积工艺将SiGe材料填充到这些沟槽中。如上所述的，SiGe工艺是指使用SiGe材料来修改硅基板的特性，并且嵌入的SiGe材料改善了CMOS器件的性能。例如，SiGe材料可用于45/40nm、32/28nm、和<22nm工艺。并且为了使测试块200是有效的，测试图案的尺寸要接近实际器件。例如，取决于在实际器件内形成SiGe填充的工艺，可使用测试块200的一种或更多种测试图案。例如，沟槽202a-d由不同沟槽宽度表征，不同沟槽宽度可被用于检查不同的器件尺寸。作为示例，为了测量沟槽202b中的SiGe，跨线204来切割测试块200。
根据各种实施例，测试块200中的沟槽的图案和形状在光刻过程中定义，其中基于形成在晶圆中的器件来选择特定的测试图案。例如，基于制造在同一晶圆上的器件的大小，选择具有“L”形状的不同大小的测试图案。例如，用于使用22nm工艺制造的器件的测试图案可小于用于使用45nm工艺制造的器件的测试图案。
在各种实施例中，对半导体器件和测试块两者执行光刻和蚀刻工艺。例如，(诸)等离子体蚀刻工艺被用于形成器件的沟槽和测试图案的沟槽。器件沟槽和测试图案沟槽的深度基本相近。例如，器件和测试图案的沟槽深度约为50nm±30nm。稍后为了观察测试图案的图像，(例如，使用TEM或SEM扫描技术)执行成像，沟槽的深度及其轮廓与器件的基本相似。例如，通过分析测试图案的沟槽轮廓，可确定器件的几何形状和质量。
应领会，线204被特别选择成显示沟槽202b的长度以及沟槽202c和202d的宽度。例如，通过切割通过沟槽202b的长度(例如，沿线204)，沟槽202b的长度以及沟槽202c和202d的宽度被暴露在X-Z平面上，如图2B中所示。取决于器件，可能希望切割通过其他沟槽。例如，可能期望切割通过沟槽202a的长度，这将暴露沟槽202a的长度和沟槽202b-d的宽度。另一方面，沿线205切割将仅显示202d的长度，而观察不到其他沟槽的宽度。
取决于具体实现，可以各种方式来确定切割或抛光测试块200的位置。根据实施例，使用图像处理算法来选择用于切割测试块200的位置。例如，图像识别算法分析测试块200的沟槽图案，以及选择用于切割的线204。根据各种实施例，图像识别算法基于一组预定准则，诸如显示两个或更多个沟槽宽度(例如，202c和202d)以及至少单个沟槽长度(例如，202b)，来自动选择线204。随后使用激光切割或切片机构来沿204切割测试块200。应领会，由于沟槽的宽度可能较窄(例如，小于100nm，甚至窄到约10nm)，因此需要具有相对较高精度的自动化工艺来选择切割位置以及执行切割。
在各种实施例中，使用抛光工艺来暴露X-Z平面上的期望横截面。例如，图像识别算法确定该抛光线。抛光机构随后移除测试块200的在线204上方(或下方)的部分。例如，由该图像识别算法来设置该抛光机构的抛光量和对准。在某些实施例中，该抛光机构选择抛光工艺的起始位置。例如，由于线204更靠近测试块200的顶部边缘，抛光机构选择该顶部边缘作为抛光工艺的起始点。另一方面，线205更靠近测试块200的底部边缘，以及抛光机构选择该底部边缘作为抛光工艺的起始点。
图2B是图2A中所图解的嵌入式SiGe外延测试块200的该实施例已经在线204处进行切割之后的侧视图的图例。沟槽202b的长度和宽度被暴露在通过该切割创建的侧表面上。这允许通过跨测试块200的X-Z侧在Y方向上的单次扫描来获得宽度和长度测量。例如，可使用SEM或TEM技术来对测试块200的横截面进行成像，如图2B所示。
如上所述，创建测试图案以及稍后在恰当位置切割测试块的目的是提供用于确定制造在同一晶圆材料上的器件的质量的参考。因此，几何形状及其工艺类似实际器件的几何形状及其工艺非常重要。例如，测试沟槽的深度、长度、宽度和/或其他特性类似于实际器件。例如，若使用42nm工艺制造器件的SiGe沟槽，则使用相同工艺制造测试图案和沟槽。
图3A是嵌入式SiGe外延测试块300的另一实施例的俯视图的图例。此示图仅仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。测试块300具有蚀刻到顶表面中的总共16个矩形形状的沟槽302，并未标记所有沟槽以避免使附图繁琐不清。在其他实施例中，可以有少于16个或多于16个的沟槽。沟槽302在测试块300上形成风车结构并且被分为四组，每一组中有四个沟槽。例如，沟槽302a-d形成一组沟槽。在其他实施例中，每组中可以有任意数目的沟槽。每一组中的沟槽的宽度渐变，并且一组中的沟槽的宽度与其他组中的沟槽的宽度相匹配。因此，例如沟槽302e与沟槽302c以及其他两组中的其他两个沟槽具有相同宽度。每一组中的沟槽水平对准。换言之，每一组中的沟槽的宽度侧边是对齐的。每一组沟槽垂直于相邻的一组沟槽，并且定位成使得一组中的沟槽的长度的延伸将与相邻组中的沟槽相交。例如，延伸沟槽302e的长度将与沟槽302a-d相交。在此实施例中，浅沟槽隔离区域(无阴影区域)具有一致的宽度，从而沟槽302是均匀间隔开的。为了获得对具有与沟槽302c和302e的宽度相等的宽度的沟槽中的SiGe的测量，跨线304切割测试块300。
例如，测试块300连同在同一晶圆上形成的其他测试块是与实际器件使用相同的工艺(例如，蚀刻、抛光、沉积等)来制造的，由此使得对测试图案的成像是有意义的。例如，通过等离子体蚀刻工艺来形成测试块300上的沟槽，以及使用一个或更多个沉积工艺将SiGe材料填充到这些沟槽中。如上所述的，SiGe工艺是指使用SiGe材料来修改硅基板的特性，并且嵌入的SiGe材料改善了CMOS器件的性能。例如，SiGe材料可用于45/40nm、32/28nm、和<22nm工艺。并且为了使测试块300是有效的，测试图案的尺寸要接近实际器件。例如，取决于在实际器件内形成SiGe填充的工艺，可使用测试块300的一种或更多种测试图案。例如，沟槽302a-d由不同沟槽宽度表征，不同沟槽宽度可被用于检查不同的器件尺寸。作为示例，为了测量沟槽302e中的SiGe，跨线304来切割测试块200。
如图3A所示，这些测试图案被基本安排在四个地带，每个地带具有多个不同宽度的沟槽图案。作为示例，每个地带被显示具有四个测试沟槽，但是应理解其他数目的沟槽也是可能的。根据本发明的实施例，测试图案(例如，沟槽302a-d)由约10nm到约100nm的宽度来表征，所述宽度与实际器件的沟槽宽度相匹配。例如，四个地带中的每一个地带可包括不同于其他地带的一组沟槽宽度。例如，左上方的地带包括具有10nm到40nm范围内的变化宽度的测试图案，右下方的地带包括具有50nm到100nm范围内的变化宽度的沟槽，等等。在各种实施例中，测试图案包括比图3A中所示的四个更多的附加地带。
应领会测试块300的沟槽图案可容易地使用现有技术来制造。例如，测试块300的测试图案包括不同宽度的沟槽线，这些宽度与同一晶圆上所制造的实际器件的沟槽线尺寸相对应。例如，使用等离子体蚀刻工艺以约30到100nm的深度蚀刻沟槽线。测试块300的测试图案以及晶圆上另外测试块的测试图案可在也被用于定义器件蚀刻图案的光刻步骤期间定义。
如上所提及的，可以各种方式来确定切割或抛光测试块300的位置。根据实施例，使用图像处理算法来选择用于切割测试块300的位置。例如，图像识别算法分析测试块300的沟槽图案，以及选择用于切割的线304。例如，通过切割通过沟槽302e的长度(例如，通过线304)，也暴露了沟槽302a-d的宽度。类似地，切割通过线305也将暴露沟槽302a-d的宽度。取决于具体实现，成像处理算法可选择切割通过线304或线305。例如，但是切割通过线305，切割是在相对较宽的沟槽上执行的，因此在切割过程中具有更大的容差。另一方面，切割通过线304以分析沟槽302e的长度可能是所希望的。
根据各种实施例，图像识别算法基于一组预定准则自动地选择线304。随后使用激光切割或切片机构来沿304切割测试块300。应领会，由于沟槽的宽度可能较窄(例如，小于100nm，甚至窄到约10nm)，因此需要具有相对较高精度的自动化工艺来选择切割位置以及执行切割。
图3B是图3A中所图解的嵌入式SiGe外延测试块300的该实施例已经在线304处进行切割之后的侧视图的图例。通过切割创建的侧表面暴露沟槽302e的长度以及沟槽302a-d的宽度。可跨测试块300侧方在X方向上执行单次TEM扫描以使用沟槽302c和302e获得长度和宽度这两者的测量。如上所述，由于线304切割通过沟槽302e，能够选择切割沟槽302e的具体区域，从而显示沟槽302e的特定厚度。
图4是用于在半导体器件制造期间测量和测试半导体晶圆的过程400的一个实施例的简化流程图。此示图仅仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。例如，图4中所图解的框可以被添加、移除、重复、替换、修改、重新安排、和/或重叠，这并不限制权利要求的范围。过程400始于框402，其中指定晶圆的顶表面上的测试区。取决于实际情形，可设计额外的测试区。例如，测试区可位于所要制造的器件之间。
接下来，根据本文描述的任何实施例在测试区中蚀刻沟槽(框404)。例如，如上文所解释的，该蚀刻过程是在测试区和实际器件两者上执行的。例如，光刻过程定义测试图案和器件图案，基于这些图案执行蚀刻过程。例如，使用等离子体蚀刻工艺。在框404期间在晶圆上的测试区中蚀刻至少两个彼此垂直的矩形沟槽。在实施例中，这两个沟槽彼此连接以形成直角相交。在一些实施例中，这两个沟槽被浅沟槽隔离区所隔开。
在框406，例如通过外延向沟槽中沉积SiGe层。如上所提及的，SiGe材料被沉积到测试图案的沟槽以及实际器件的沟槽两者中。取决于具体情形，可分多次步骤来执行向沟槽中的SiGe沉积。例如，测试图案以及实际器件两者的沟槽内的沉积可使用相同或基本相近的过程来形成。
接下来，从测试区中移取出测试块(框408)。可通过切割或通过划线和折断来移取该测试块。取决于实际情形，可执行特定步骤以暴露所需的横截面。在框410，使用例如TEM来扫描暴露两个沟槽的侧表面。在一些情形中，被扫描的侧面在执行扫描之前被抛光。由于两个沟槽皆被暴露并且彼此垂直，仅需要一次扫描来获取沿沟槽的宽度和长度对SiGe的测量。
尽管上文是对特定实施例的全面描述，但是也可使用各种变型、替换构造和等效方案。因此，上述描述和说明不应当被解释为限制由所附权利要求限定的本发明的范围。

Claims (20)

1.一种用于在半导体器件制造期间测量和测试半导体晶圆的方法，所述方法包括：
在所述晶圆的顶表面上指定测试区；
在所述测试区内定义第一沟槽区域和第二沟槽区域；
在所述晶圆的所述顶表面的所述测试区中蚀刻第一矩形沟槽和第二矩形沟槽，所述第一矩形沟槽和所述第二矩形沟槽定向为使得所述第一沟槽的长度基本垂直于所述第二沟槽的长度，并且定位为使得所述第一沟槽的长度若延伸则与所述第二沟槽的长度相交；
在所述第一沟槽和所述第二沟槽中沉积硅-锗化合物；
从所述晶圆的所述测试区移取测试块，所述测试块包括其中暴露了所述第一沟槽和所述第二沟槽两者的侧表面；以及
用透射电子显微镜法扫描所述测试块的所述侧表面以获取所述硅-锗的测量。
2.如权利要求1所述的方法，其特征在于，所述第一沟槽和所述第二沟槽相连接以在所连接的沟槽中形成直角。
3.如权利要求1所述的方法，其特征在于，所述第一沟槽和所述第二沟槽由浅沟槽隔离区所隔开。
4.如权利要求1所述的方法，其特征在于，所述第一沟槽的宽度等于所述第二沟槽的宽度。
5.如权利要求1所述的方法，其特征在于，还包括：
蚀刻第三矩形沟槽，所述第三矩形沟槽与所述第一沟槽平行并且具有不同于所述第一沟槽的宽度的宽度。
6.如权利要求5所述的方法，其特征在于，所述第三矩形沟槽的宽度与所述第一沟槽的宽度对准。
7.如权利要求5所述的方法，其特征在于，所述第三矩形沟槽的长度等于所述第一沟槽的长度。
8.如权利要求1所述的方法，其特征在于，还包括：
蚀刻与所述第一沟槽平行并且宽度渐变的多个附加矩形沟槽。
9.如权利要求8所述的方法，其特征在于，所述平行的沟槽是均匀间隔开的。
10.如权利要求1所述的方法，其特征在于，还包括：
对所述测试块的所述侧表面进行抛光。
11.一种从半导体晶圆切出的用于在半导体器件制造期间测量和测试所述半导体晶圆的测试块，所述测试块包括：
所述测试块的顶表面上的第一矩形沟槽和第二矩形沟槽，所述第一矩形沟槽和所述第二矩形沟槽定向为使得所述第一矩形沟槽的长度垂直于所述第二矩形沟槽的长度，并且定位为使得所述第一矩形沟槽的长度若延伸则与所述第二矩形沟槽的长度相交；以及
暴露所述第一矩形沟槽和所述第二矩形沟槽的侧表面。
12.如权利要求11所述的测试块，其特征在于，所述第一矩形沟槽和所述第二矩形沟槽相连接以在所连接的沟槽中形成直角。
13.如权利要求11所述的测试块，其特征在于，所述第一矩形沟槽和所述第二矩形沟槽由浅沟槽隔离区所隔开。
14.如权利要求11所述的测试块，其特征在于，所述第一矩形沟槽的宽度等于所述第二矩形沟槽的宽度。
15.如权利要求11所述的测试块，其特征在于，还包括：
所述测试块的所述顶表面上的第三矩形沟槽，所述第三矩形沟槽与所述第一矩形沟槽平行并且具有不同于所述第一矩形沟槽的宽度的宽度。
16.如权利要求15所述的测试块，其特征在于，所述第三矩形沟槽的宽度与所述第一矩形沟槽的宽度对准。
17.如权利要求15所述的测试块，其特征在于，所述第三矩形沟槽的长度等于所述第一矩形沟槽的长度。
18.如权利要求11所述的测试块，其特征在于，还包括：
所述测试块的所述顶表面上的与所述第一矩形沟槽平行并且宽度渐变的多个附加矩形沟槽。
19.如权利要求18所述的测试块，其特征在于，所述平行的沟槽是均匀间隔开的。
20.如权利要求11所述的测试块，其特征在于，还包括：
所述第一矩形沟槽和所述第二矩形沟槽中通过外延沉积的硅-锗层。
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