JP6474048B2 - エピタキシャルウェーハの製造方法 - Google Patents

Description

本発明は、エピタキシャルウェーハの製造方法に関する。

高性能の半導体デバイス用のウェーハとして、次のウェーハが知られる。例えば、２つのシリコンウェーハの一方に酸化膜を形成し、その形成した酸化膜を挟んでシリコンウェーハを接合し、その後に素子を作製する側のシリコンウェーハを薄膜化させた、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層が形成された貼り合わせＳＯＩウェーハが知られる。

ところで、特許文献１には、貼り合わせＳＯＩウェーハのベース基板等に用いるエピタキシャルウェーハが開示されている。このエピタキシャルウェーハには、エピタキシャル層を成長させる成長用の基板として、エピタキシャル層を成長させる表面が、（１００）面に対して僅かな角度だけ傾斜したシリコン単結晶基板が使用されている。また、これと同じようなシリコン単結晶基板が特許文献２〜５に開示されている。

特許文献１のようなシリコン単結晶基板を用いて作製される貼り合わせＳＯＩウェーハでは、貼り合わされるウェーハの貼り合わせ面の外周部は貼り合わせ時に結合せず、歩留まりを低下させる領域となる。このような歩留まりを低下させる貼り合わせ面の外周部の幅はテラス幅と呼ばれる。

このような貼り合わせＳＯＩウェーハのベース基板としては、例えば、Ｐ⁻型のシリコン単結晶基板にＮ^＋＋型のシリコンエピタキシャル層を成長させたエピタキシャルウェーハが使用される。このようなウェーハでは、貼り合わせＳＯＩウェーハのテラス幅を低減させるために次に示すような規格が要求されている。

ウェーハ表面の曲率の指標として、ウェーハ表面のＺＤＤ（Ｆｒｏｎｔ ＺＤＤ）がある。ＺＤＤとは、ウェーハの高さをウェーハの半径方向の長さで２回微分をしたものであり、いわば、ウェーハの表面変位量（ｎｍ）をウェーハの半径方向の位置変化（ｍｍ）で微分した値である。貼り合わせＳＯＩウェーハのベース基板として使用されるＰ⁻型のシリコン単結晶基板にＮ^＋＋型のシリコンエピタキシャル層を成長させたエピタキシャルウェーハでは、テラス幅を低減させるために次の規格が要求されている。

Ｐ⁻型シリコン単結晶基板では、基板の中心から半径方向に１４８ｍｍの位置におけるＦｒｏｎｔ ＺＤＤ（以下、「ＺＤＤ値」とする）を現在、−２５〜２０ｎｍ／ｍｍ^２にすることが要求されている。また、この基板にＮ^＋＋型のエピタキシャル層を成長させたエピタキシャルウェーハでは、ＺＤＤ値を−５５ｎｍ／ｍｍ^２よりプラス方向にすることが要求されている。このためにはシリコン単結晶基板にエピタキシャル層を成長したエピタキシャルウェーハのＺＤＤ値からエピタキシャル層を成長する前のシリコン単結晶基板のＺＤＤ値を減算した値（以下、「ΔＺＤＤ」とする。）が、マイナス方向に、あまり大きくならないようにする必要がある。

このΔＺＤＤを算出する元になるエピタキシャルウェーハのＺＤＤ値を調整するパラメーターとして、次の３つのパラメーターがある。１つ目がエピタキシャル成長する際における反応炉の反応温度であり、２つ目がエピタキシャル成長する際における反応炉の上下のランプの出力比であり、３つ目がエピタキシャル成長の成長速度である。例えば、ΔＺＤＤをマイナス方向に大きくしないためには、エピタキシャルウェーハのエピタキシャル成長時における反応温度又はランプの出力比の少なくとも一方を増加させるか、エピタキシャル成長の成長速度を低下させる。

特開２０１１−２１６７８０号公報 特開平５−３４７２５６号公報 特開２０００−２６０７１１号公報 特開２００４−９１２３４号公報 特開２００４−３３９００３号公報

しかし、反応温度、出力比を増加させると、シリコン単結晶基板に発生するスリップを抑えることが困難になる。また、成長速度を低下させると、エピタキシャルウェーハのヘイズレベルが悪化する。よって、スリップの発生を抑制するとともに、ヘイズレベルの悪化を抑制し、更にはΔＺＤＤをマイナス方向に大きくさせないとの条件を満たすには３つのパラメーター（反応温度、出力比、成長速度）を厳密に制御する必要がある。

そのため、現状では、３つのパラメーターを調整できる範囲が狭くなり、要求される規格を満たすエピタキシャルウェーハを安定して製造することに課題がある。

本発明の課題は、ΔＺＤＤが良好なエピタキシャルウェーハの製造方法を提供することにある。

課題を解決するための手段及び発明の効果

本発明の第１のエピタキシャルウェーハの製造方法は、
法線が［１００］軸に対して［００１］又は［００−１］方向に角度θ、かつ、［１００］軸に対して［０１０］又は［０−１０］方向に角度φ、傾斜する主表面を有するシリコン単結晶基板を準備する工程と、
前記シリコン単結晶基板にエピタキシャル層を成長する工程と、
を備え、
前記準備する工程は、前記角度θ又は前記角度φの一方が２０´を超え、かつ、３０´未満であり、他方が３０´未満である前記シリコン単結晶基板を準備し、
前記エピタキシャル層の成長速度が１μｍ／ｍｉｎより大きいことを特徴とする。

本発明の第１のエピタキシャルウェーハの製造方法では、上記の角度θ、角度φのシリコン単結晶基板を準備するため、ΔＺＤＤをマイナス方向に大きくさせないためにエピタキシャル成長の成長速度を低下させてもヘイズレベルが悪化するのを抑制できる。よって、スリップを発生させるおそれのあるエピタキシャル成長時の反応温度及びランプの出力比を調整しなくてもΔＺＤＤがマイナス方向に大きくならないようにすることができる。その結果、スリップの発生を抑制するとともに、ヘイズレベルの悪化を抑制し、更にはΔＺＤＤが良好なエピタキシャルウェーハを提供することが可能となる。なお、上記の角度θ又は角度φの少なくとも一方が２１′以上２５′以下であると、より効果的である。

本発明の第２のエピタキシャルウェーハの製造方法は、
法線が［１００］軸に対して［０１１］又は［０−１−１］方向に角度α、かつ、［１００］軸に対して［０−１１］又は［０１−１］方向に角度β、傾斜する主表面を有するシリコン単結晶基板を準備する工程と、
前記シリコン単結晶基板にエピタキシャル層を成長する工程と、
を備え、
前記準備する工程は、前記角度α又は前記角度βの一方が２０´を超え、かつ、３０´未満であり、他方が３０´未満である前記シリコン単結晶基板を準備し、
前記エピタキシャル層の成長速度が２μｍ／ｍｉｎ以上、かつ３μｍ／ｍｉｎ以下であることを特徴とする。

本発明の第２のエピタキシャルウェーハの製造方法では、上記の角度α、角度βの基板を備えることで、ΔＺＤＤがマイナス方向に大きくならないようにすることができる。なお、上記の角度α又は角度βの少なくとも一方が２０′を超え、かつ、２５′以下であると、より効果的である。

第１、第２のエピタキシャルウェーハの製造方法における実施態様では、成長する工程は、ドーパントをドープしてエピタキシャル層を成長する。具体的には、準備する工程は、導電型がＰ⁻型であるシリコン単結晶基板を準備する。そして、成長する工程は、導電型がＮ^＋＋型のエピタキシャル層を成長する。本明細書では、導電型がＰ⁻型のシリコン単結晶基板とは、低濃度にドーパントがドープされ、抵抗率が、例えば、０．１Ω・ｃｍ以上であるシリコン単結晶基板を意味する。同様に導電型がＮ^＋＋型のエピタキシャル層とは、高濃度にドーパントがドープされ、抵抗率が、例えば、２ｍΩ・ｃｍ以下のエピタキシャル層を意味する。

シリコン単結晶基板の主表面の傾きを説明する説明図１。 シリコン単結晶基板の主表面の傾きを説明する説明図２。 作製したエピタキシャルウェーハの成長速度（μｍ／ｍｉｎ）と作製したエピタキシャルウェーハのヘイズレベル（ｐｐｍ）との関係を示す実施例１、２及び比較例１、２のグラフ。 作製したエピタキシャルウェーハの成長速度（μｍ／ｍｉｎ）とΔＺＤＤ（ｎｍ／ｍｍ^２）との関係を示す実施例１、２及び比較例１、２のグラフ。 作製したエピタキシャルウェーハの成長速度（μｍ／ｍｉｎ）とΔＺＤＤ（ｎｍ／ｍｍ^２）との関係を示す実施例３及び比較例３〜５のグラフ。 作製したエピタキシャルウェーハの成長速度（μｍ／ｍｉｎ）と作製したエピタキシャルウェーハのヘイズレベル（ｐｐｍ）との関係を示す実施例３及び比較例１、３〜５のグラフ。 ΔＺＤＤ（μｍ／ｍｍ^２）とエピタキシャル成長時におけるドーパントガスの流量（ｓｌｍ）との関係を示す比較例１及び３のグラフ。

以下、本発明の一例として、シリコン単結晶基板（以下、「基板Ｗ」とする。）にシリコンエピタキシャル層を成長してシリコンエピタキシャルウェーハを製造する製造方法を説明する。以下の説明においては、基板Ｗの元になるシリコン単結晶インゴットを育成する周知の引き上げ装置と、その引き上げ装置により育成したインゴットから切り出した基板Ｗにエピタキシャル成長を施す周知の気相成長装置を使用した製造方法を説明する。

最初に周知の引き上げ装置を用いて基板Ｗのもとになるシリコン単結晶インゴットを作製する。引き上げ装置は、例えば、石英るつぼを備える。先ず、この石英るつぼに多結晶シリコンと抵抗率を調整するドーパントを入れて溶融させると、溶融液が石英るつぼ内に貯留する。そして、貯留した溶融液の液面に種結晶シリコン棒を漬けて引き上げ、シリコン単結晶インゴットを作製する。

次に、作製したシリコン単結晶インゴットを所定の厚さに切り出した後、切り出したウェーハに粗研磨、エッチング、研磨などを施して表面に鏡面加工がされた状態（ポリッシュドウェーハの状態）の基板Ｗを準備する。

基板Ｗは、図１に示すように（１００）面に対して特定の方向に僅かに傾いた傾斜角（以下、「オフアングル」とする。）を有する主表面Ｗａを備える。図１には、（１００）面内にＯ点が図示され、（１００）面内でＯ点を通る結晶軸［１００］、［０１０］、［０−１０］、［００１］及び［００−１］が図示される。更に、Ｏ点を基点に３つの辺が［０１０］［００−１］及び［１００］軸に沿って位置する直方体１が図示される。直方体１は、Ｏ点の対角線上に位置する頂点Ａを含む矩形の上面１ａを有する。上面１ａは、頂点Ａに隣接する頂点Ｂ、頂点Ｃを有する。ここで、Ｏ点と頂点Ｂを結ぶ線分ＯＢと［１００］軸がなす角度θとし、Ｏ点と頂点Ｃを結ぶ線分ＯＣと［１００］軸がなす角度φとする。更に、Ｏ点と頂点Ａを結ぶ線分ＯＡを主表面Ｗａの法線とすると、主表面Ｗａは、法線が［１００］軸に対して［００−１］方向に角度θ、かつ、法線が［１００］軸に対して［０１０］方向に角度φ、傾斜したオフアングルを有するものと定義される。ただし、角度θ又は角度φの少なくとも一方が２０′を超え、かつ、３０′未満である。好ましくは、角度θ又は角度φの少なくとも一方が２１′以上２５′以下である。

また、基板Ｗは、図２に示すように（１００）面に対して特定の方向に僅かに傾いたオフアングルを有する主表面Ｗａを備えてもよい。図２には、（１００）面内にＯ点が図示され、（１００）面内でＯ点を通る結晶軸［１００］、［０１１］、［０−１−１］、［０１−１］、及び［０−１１］が図示される。更に、Ｏ点を基点に３つの辺が［０１１］［０１−１］及び［１００］軸に沿って位置する直方体１０が図示される。直方体１０は、Ｏ点の対角線上に位置する頂点Ａ_０を含む矩形の上面１０ａを有する。上面１０ａは、頂点Ａ_０に隣接する頂点Ｂ_０、頂点Ｃ_０を有する。ここで、Ｏ点と頂点Ｂ_０を結ぶ線分ＯＢ_０と［１００］軸がなす角度αとし、Ｏ点と頂点Ｃ_０を結ぶ線分ＯＣ_０と［１００］軸がなす角度βとする。更に、Ｏ点と頂点Ａ_０を結ぶ線分ＯＡ_０を主表面Ｗａの法線とすると、主表面Ｗａは、法線が［１００］軸に対して［０１１］方向に角度α、かつ、法線が［１００］軸に対して［０１−１］方向に角度β、傾斜したオフアングルを有するものと定義される。ただし、角度α又は角度βの少なくとも一方が２０′を超え、かつ、３０′未満である。好ましくは、角度α又は角度βの少なくとも一方が２０′を超え、かつ、２５′以下である。

このようにして準備された基板Ｗは、周知の気相成長装置に搬送され、基板Ｗの主表面Ｗａにシリコンエピタキシャル層を気相成長することで、シリコンエピタキシャルウェーハが製造される。

以上のように製造されるエピタキシャルウェーハは、図１に示す角度θ又は角度φの少なくとも一方が２０′を超え、かつ、３０′未満である。この場合には、後述する実施例に示すようにΔＺＤＤをマイナス方向に大きくさせない（プラス方向に変化させる）ためにエピタキシャル層の成長速度を低下させてもヘイズレベルが悪化するのを抑制できる。よって、スリップを発生させるおそれのあるエピタキシャル成長時の反応温度及びランプの出力比のパラメーターを調整しなくてもΔＺＤＤがマイナス方向に大きくならないようにする（プラス方向に変化させる）ことができる。それ故、スリップの発生を抑制するとともに、ヘイズレベルの悪化を抑制し、更にはΔＺＤＤが良好なエピタキシャルウェーハを提供することが可能となる。また、図２の角度α又は角度βの少なくとも一方が２０′を超え、かつ、３０′未満である基板Ｗを有するエピタキシャルウェーハの場合には、後述する実施例に示すようにΔＺＤＤをマイナス方向に大きくさせない（プラス方向に変化させる）こと可能となる。

本発明の効果を確認するために以下に示す実験を行った。以下において、実施例と比較例を挙げて本発明を具体的に説明するが、これらは本発明を限定するものではない。

先ず、ドーパントを添加したシリコン単結晶インゴットを複数作製した。次に作製したインゴット毎にオフアングルを変えてウェーハを切り出し、切り出したウェーハに粗研磨、エッチング、研磨等を施してオフアングルが異なる複数の基板Ｗ（導電型がＰ⁻型）を作製した。そして、ＫＬＡ−Ｔｅｃоｒ社製のＷａｆｅｒ Ｓｉｇｈｔを使用して各基板ＷのＺＤＤ値（基板Ｗの中心から半径方向に１４８ｍｍの位置のＦｒｏｎｔ ＺＤＤ）を測定した。その後、各基板Ｗを周知の気相成長装置に搬送し、基板Ｗにシリコンエピタキシャル層（導電型がＮ^＋＋型）を成長してエピタキシャルウェーハを作製した。作製したエピタキシャルウェーハについても同様にＺＤＤ値を測定してΔＺＤＤ（エピタキシャル成長後のＺＤＤ値からエピタキシャル成長前の基板ＷにおけるＺＤＤ値を減算した値）を取得した。また、作製された各エピタキシャルウェーハのヘイズレベル（ｐｐｍ）をパーティクルカウンターにより評価した。

（実施例）
実施例１は、図１の角度θが２１′、角度φが１′となるオフアングルの基板Ｗを複数作製し、作製した各基板Ｗに成長速度を変える以外は同じ条件でエピタキシャル層を成長したエピタキシャルウェーハを使用した。具体的には、エピタキシャル層の成長速度を０．５〜２．５μｍ／ｍｉｎの範囲において、偏りがないように８つ選択して作製したエピタキシャルウェーハを使用した。

実施例２は、図１の角度θが２５′、角度φが０′となるオフアングルの基板Ｗを使用する以外は、実施例１と同じように作製したエピタキシャルウェーハを使用した。

実施例３は、図２の角度αが２５′、角度βが６′となるオフアングルの基板Ｗを複数作製し、作製した各基板Ｗに成長速度を変える以外は同じ条件でエピタキシャル層を成長したエピタキシャルウェーハを使用した。具体的には、エピタキシャル層の成長速度がおおよそ等間隔になるように２〜３μｍ／ｍｉｎの範囲で３つの成長速度を選択して作製したエピタキシャルウェーハを使用した。

（比較例）
比較例１は、図１の角度θが１５′、角度φが−２′となるオフアングルの基板Ｗを使用する以外は、実施例１と同じように作製したエピタキシャルウェーハを使用した。

比較例２は、図１の角度θが１８′、角度φが−２′となるオフアングルの基板Ｗを使用する以外は、実施例１と同じように作製したエピタキシャルウェーハを使用した。

比較例３は、図２の角度αが１３′、角度βが３′となるオフアングルの基板Ｗを複数作製し、作製した各基板Ｗに成長速度を変える以外は同じ条件でエピタキシャル層を成長したエピタキシャルウェーハを使用した。具体的には、エピタキシャル層の成長速度を２〜３μｍ／ｍｉｎの範囲において、偏りがないように５つ選択して作製したエピタキシャルウェーハを使用した。

比較例４は、図２の角度αが１８′、角度βが０′となるオフアングルの基板Ｗを複数作製し、作製した各基板Ｗに成長速度を変える以外は同じ条件でエピタキシャル層を成長したエピタキシャルウェーハを使用した。具体的には、エピタキシャル層の成長速度を１．５μｍ／ｍｉｎの近傍〜３μｍ／ｍｉｎの範囲において、偏りがないように８つ選択して作製したエピタキシャルウェーハを使用した。

比較例５は、図２の角度αが２０′、角度βが０′となるオフアングルの基板Ｗを複数作製し、作製した各基板Ｗに成長速度を変える以外は同じ条件でエピタキシャル層を成長したエピタキシャルウェーハを使用した。具体的には、エピタキシャル層の成長速度を２〜３μｍ／ｍｉｎの範囲において、偏りがないように５つ選択して作製したエピタキシャルウェーハを使用した。

図３は、実施例１、２及び比較例１、２において作製したエピタキシャルウェーハの成長速度とヘイズレベルの関係を示す。比較例１（角度θ＝１５′）は、成長速度が１．８μｍ／ｍｉｎ付近以下から急激にヘイズが悪化した。それに対して、比較例２（角度θ＝１８′）、実施例１（角度θ＝２１′）、実施例２（角度θ＝２５′）の順に角度θが増加すると、ヘイズレベルの悪化が抑制された。特に、エピタキシャル層の成長速度が１〜２μｍ／ｍｉｎの範囲において、比較例１、２よりも実施例１、２におけるヘイズレベルが大幅に減少した。

図４は、実施例１、２及び比較例１、２において作製したエピタキシャルウェーハの成長速度とΔＺＤＤとの関係を示し、成長速度が低下すると、ΔＺＤＤがプラス方向に変化することが分かる。よって、貼り合わせＳＯＩウェーハのベース基板に適したΔＺＤＤとなるエピタキシャルウェーハを作製する場合は、エピタキシャル層の成長速度をできる限り低くするのが望ましい。しかし、図３に示す比較例１及び２においては、エピタキシャル層の成長速度が１．８μｍ／ｍｉｎ付近以下になるとヘイズレベルが悪化するため、比較例１、２では成長速度が２μｍ／ｍｉｎ近傍が下限値となる。それに対し、実施例１、２（角度θ＝２１′、２５′）では、０．５〜２μｍ／ｍｉｎの成長速度においてもヘイズレベルの悪化が抑制される。よって、ヘイズレベルの悪化を抑制しつつ、ΔＺＤＤをプラス方向に変化させることができる。

図５は、実施例３及び比較例３〜５において作製したエピタキシャルウェーハの成長速度とΔＺＤＤとの関係を示す。比較例３（角度α＝１３′）、比較例４（角度α＝１８′）、比較例５（角度α＝２０′）、実施例３（角度α＝２５′）の順に角度αが増加すると、比較例３〜５及び実施例３の各プロットがΔＺＤＤのプラス方向に移動することが分かる。

図６は、実施例３及び比較例１、３〜５において作製したエピタキシャルウェーハの成長速度とヘイズレベルとの関係を示す。ここで、例えば、比較例５（角度α＝２０′）で使用した基板Ｗを用いてΔＺＤＤ＝−４０ｎｍ／ｍｍ^２となるエピタキシャルウェーハを作製しようとすると、図５からエピタキシャル層の成長速度を約２．７μｍ／ｍｉｎにする必要がある。この場合、図６に示すようにヘイズレベルは０．０５ｐｐｍ未満となり、問題のないレベルになる。よって、比較例５のように成長速度に応じて適切なオフアングルを選択すると、成長速度が速くてもヘイズレベルを改善でき、エピタキシャルウェーハの生産性を向上させることが可能となる。

図７は、比較例１（角度θ＝１５′）及び比較例３（角度α＝１３′）においてエピタキシャルウェーハを作製する際に使用したドーパントガスの流量とΔＺＤＤとの関係を示す。ノンドープのエピタキシャル層を成長させた場合には、ΔＺＤＤは同等であるのに対し、ドーパント流量が増加するに従って比較例３の方においてΔＺＤＤがプラス方向に変化した。よって、比較例３でのΔＺＤＤがプラス方向に変化する現象は、高濃度ドーパント流量領域において顕著に現れることが分かった。

以上から、基板Ｗのオフアングルである図１の角度θが２０′を超え、かつ、３０′未満であると、エピタキシャルウェーハのヘイズレベルを改善でき、ΔＺＤＤをプラス方向に変化させることができる。なお、角度θは、２１′以上２５′以下であると、より効果的である。また、その他のオフアングルとしては、図２の角度αが２０´を超え、かつ、３０′未満であると、ヘイズレベルを改善でき、ΔＺＤＤをプラス方向に変化させることができる。なお、角度αは、２０′を超え、かつ、２５′以下であると、より効果的である。

以上、本発明の実施例を説明したが、本発明はその具体的な記載に限定されることなく、例示した構成等を技術的に矛盾のない範囲で適宜組み合わせて実施することも可能であるし、またある要素、処理を周知の形態に置き換えて実施することもできる。

Ｗ シリコン単結晶基板
Ｗａ 主表面

Claims (8)

1. 法線が［１００］軸に対して［００１］又は［００−１］方向に角度θ、かつ、［１００］軸に対して［０１０］又は［０−１０］方向に角度φ、傾斜する主表面を有するシリコン単結晶基板を準備する工程と、
   前記シリコン単結晶基板にエピタキシャル層を成長する工程と、
   を備え、
   前記準備する工程は、前記角度θ又は前記角度φの一方が２０´を超え、かつ、３０´未満であり、他方が３０´未満である前記シリコン単結晶基板を準備し、
   前記エピタキシャル層の成長速度が１μｍ／ｍｉｎより大きいことを特徴とするエピタキシャルウェーハの製造方法。
2. 前記準備する工程は、前記角度θ又は前記角度φの少なくとも一方が２１´以上２５´以下である前記シリコン単結晶基板を準備する請求項１に記載のエピタキシャルウェーハの製造方法。
3. ウェーハ高さをウェーハの半径方向の長さで２階微分した指標をＺＤＤとして、
   前記シリコン単結晶基板に前記エピタキシャル層を成長させて得られるエピタキシャルウェーハの表面の、中心から半径方向に１４８ｍｍの位置における前記ＺＤＤの値から、前記エピタキシャル層を成長する前の前記シリコン単結晶基板の表面の、中心から半径方向に１４８ｍｍの位置における前記ＺＤＤの値を減算した値であるΔＺＤＤが−８０ｎｍ／ｍｍ ^２ よりプラス方向側の値である請求項１または２に記載のエピタキシャルウェーハの製造方法。
4. 法線が［１００］軸に対して［０１１］又は［０−１−１］方向に角度α、かつ、［１００］軸に対して［０−１１］又は［０１−１］方向に角度β、傾斜する主表面を有するシリコン単結晶基板を準備する工程と、
   前記シリコン単結晶基板にエピタキシャル層を成長する工程と、
   を備え、
   前記準備する工程は、前記角度α又は前記角度βの一方が２０´を超え、かつ、３０´未満であり、他方が３０´未満である前記シリコン単結晶基板を準備し、
   前記エピタキシャル層の成長速度が２μｍ／ｍｉｎ以上、かつ３μｍ／ｍｉｎ以下であることを特徴とするエピタキシャルウェーハの製造方法。
5. ウェーハ高さをウェーハの半径方向の長さで２階微分した指標をＺＤＤとして、
   前記シリコン単結晶基板に前記エピタキシャル層を成長させて得られるエピタキシャルウェーハの表面の、中心から半径方向に１４８ｍｍの位置における前記ＺＤＤの値から、前記エピタキシャル層を成長する前の前記シリコン単結晶基板の表面の、中心から半径方向に１４８ｍｍの位置における前記ＺＤＤの値を減算した値であるΔＺＤＤが−４０ｎｍ／ｍｍ ^２ よりプラス方向側の値である請求項４に記載のエピタキシャルウェーハの製造方法。
6. 前記成長する工程は、ドーパントをドープして前記エピタキシャル層を成長する請求項１ないし５のいずれか１項に記載のエピタキシャルウェーハの製造方法。
7. 前記準備する工程は、導電型がＰ⁻型である前記シリコン単結晶基板を準備し、
   前記成長する工程は、導電型がＮ^＋＋型の前記エピタキシャル層を成長する請求項１ないし６のいずれか１項に記載のエピタキシャルウェーハの製造方法。
8. 前記シリコン単結晶基板に前記エピタキシャル層を成長させて得られるエピタキシャルウェーハは貼り合わせＳＯＩウェーハのベース基板として用いられる請求項１ないし７のいずれか１項に記載のエピタキシャルウェーハの製造方法。

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