JPWO2018186248A1 - エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ - Google Patents

エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ Download PDF

Info

Publication number
JPWO2018186248A1
JPWO2018186248A1 JP2019511179A JP2019511179A JPWO2018186248A1 JP WO2018186248 A1 JPWO2018186248 A1 JP WO2018186248A1 JP 2019511179 A JP2019511179 A JP 2019511179A JP 2019511179 A JP2019511179 A JP 2019511179A JP WO2018186248 A1 JPWO2018186248 A1 JP WO2018186248A1
Authority
JP
Japan
Prior art keywords
silicon wafer
plane
epitaxial
less
epitaxial film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019511179A
Other languages
English (en)
Other versions
JP6973475B2 (ja
Inventor
直哉 野中
直哉 野中
正 川島
正 川島
憲一 溝上
憲一 溝上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of JPWO2018186248A1 publication Critical patent/JPWO2018186248A1/ja
Application granted granted Critical
Publication of JP6973475B2 publication Critical patent/JP6973475B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/20Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B30/00Production of single crystals or homogeneous polycrystalline material with defined structure characterised by the action of electric or magnetic fields, wave energy or other specific physical conditions
    • C30B30/02Production of single crystals or homogeneous polycrystalline material with defined structure characterised by the action of electric or magnetic fields, wave energy or other specific physical conditions using electric fields, e.g. electrolysis
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B30/00Production of single crystals or homogeneous polycrystalline material with defined structure characterised by the action of electric or magnetic fields, wave energy or other specific physical conditions
    • C30B30/08Production of single crystals or homogeneous polycrystalline material with defined structure characterised by the action of electric or magnetic fields, wave energy or other specific physical conditions in conditions of zero-gravity or low gravity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30608Anisotropic liquid etching

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

リンを含み抵抗率が1.0mΩ・cm未満のシリコンウェーハを用いたエピタキシャルシリコンウェーハの製造方法であって、(100)面が傾斜した面を主表面とし、(100)面に垂直な[100]軸が主表面に直交する軸に対して0°5′以上0°25′以下だけ傾斜したシリコンウェーハに対し、アルゴンガス雰囲気下において1200℃以上1220℃以下の温度で30分以上の熱処理を行うアルゴンアニール工程(S2)と、シリコンウェーハの表面をエッチングするプリベーク工程(S3)と、シリコンウェーハの表面に1100℃以上1165℃以下の成長温度でエピタキシャル膜を成長させるエピタキシャル膜成長工程(S4)とを備えている。

Description

本発明は、エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハに関する。
例えば、パワーMOSトランジスタ用のエピタキシャルシリコンウェーハには、そのシリコンウェーハの基板抵抗率が非常に低いことが要求される。シリコンウェーハの基板抵抗率を十分に低くするために、シリコンウェーハの素材である単結晶のインゴットの引き上げ工程で(すなわち、シリコン結晶の育成時に)、溶融シリコンに抵抗率調整用のn型ドーパントとしてリン(P)を高濃度にドープした基板抵抗率が非常に低いシリコンウェーハが使用されつつある(例えば、特許文献1参照)。
この特許文献1には、シリコン単結晶育成時に、抵抗率が0.9mΩ・cm以下となるようにリンが添加されたシリコンウェーハに、エピタキシャル膜を成長させると、積層欠陥(スタッキングフォルト、以下、SFという)がエピタキシャル膜に多数発生し、このSFが段差としてシリコンウェーハの表面に現れて、シリコンウェーハの表面のLPD(Light Point Defect:ライト・ポイント・デフェクト)レベルが大きく悪化することが記されている。
このような不具合を解消するために、特許文献1には、エピタキシャル膜形成前のシリコンウェーハに対して、アルゴンガス雰囲気下でアルゴンアニール工程を行った後、エピタキシャル膜を成長させることが開示されている。
特開2014−11293号公報
しかしながら、特許文献1の方法で製造されたエピタキシャルシリコンウェーハを用いて半導体デバイスを製造すると、その電気特性が十分でない場合があった。
本発明の目的は、十分な電気特性を有する半導体デバイスを製造可能なエピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハを提供することにある。
本発明者は、鋭意研究を重ねた結果、以下の知見を得た。
特許文献1の方法で製造されたエピタキシャルシリコンウェーハであって、表面検査装置によってSFを検出できなかったエピタキシャルシリコンウェーハのエピタキシャル膜を、M−Dash液((フッ酸(50wt%):硝酸(70wt%):酢酸(100wt%):HO=1:3:8〜12:0.17)+硝酸銀水溶液(0.005〜0.05g/L))(SEMI MF1809−0704参照)で選択エッチングした。選択エッチング後のエピタキシャル膜表面をTEM(Transmission Electron Microscope:透過型電子顕微鏡)で観察すると、図1Aに示すように、転位欠陥DFが存在していた(後述する、転位線)。さらに、図1AのA−A線に沿う縦断面をTEMで観察すると、図1Bに示すように、転位欠陥DFは、エピタキシャル膜EP表面に対して斜めに延びていた。
この転位欠陥DFは、平面視のサイズが1μm〜2μm程度であって、(100)面が傾斜した面を主表面とし、[011]方向、[0−1−1]方向、[0−11]方向および[01−1]方向のいずれかの方向に結晶方位性を有した転位線であった。
このような転位欠陥DFは、選択エッチング前には検出できないことから、選択エッチングを行っていない状態では、結晶方位性を有し、エピタキシャル膜EP表面側の端部が当該エピタキシャル膜EP内部に位置する(全体がエピタキシャル膜内部に位置する)、転位線として存在していると考えられる。
また、転位線は、SFと同様に、酸素とリンのクラスターに起因するシリコンウェーハの微小ピットによって発生していると推測できる。
以上の結果から、本発明者は、エピタキシャル膜EP表面に現れない転位線が半導体デバイスの電気特性を悪化させていると推測し、所定の面方位のシリコンウェーハにエピタキシャル膜を形成すると、面方位性を有する転位線の発生を抑制できることを見出し、本発明を完成させた。
すなわち、本発明のエピタキシャルシリコンウェーハの製造方法は、リンをドーパントとした抵抗率が1.0mΩ・cm未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって、(100)面が傾斜した面を主表面とし、前記(100)面に垂直な[100]軸が前記主表面に直交する軸に対して0°5′以上0°25′以下だけ傾斜した前記シリコンウェーハを準備するウェーハ準備工程と、前記シリコンウェーハに対し、アルゴンガス雰囲気下において1200℃以上1220℃以下の温度で30分以上の熱処理を行うアルゴンアニール工程と、前記アルゴンアニール工程後のシリコンウェーハの表面をエッチングするプリベーク工程と、前記プリベーク工程後のシリコンウェーハの表面に1100℃以上1165℃以下の成長温度で前記エピタキシャル膜を成長させるエピタキシャル膜成長工程とを備えていることを特徴とする。
本発明によれば、シリコンウェーハの結晶軸傾け角度を小さくし、(100)面に現れる転位面、すなわちすべり面である(111)面のStep数を低減することで、転位線が発生し難いシリコンウェーハを準備する。そのシリコンウェーハに対し、アルゴンガス雰囲気下で熱処理を行うことで、酸素とリンのクラスターによる微小ピットの溶体化を行う。アルゴンアニール工程後にシリコンウェーハの表面をエッチングするプリベーク工程を行うことで、微小ピットの除去を行い、エピタキシャル膜成長時に微小ピットから発生する転位線を抑制する。結晶軸傾け角度が小さいシリコンウェーハにエピタキシャル膜の低温成長を行った場合にはヒロック欠陥が発生しやすいが、その発生するヒロック欠陥を低減するため、エピタキシャル膜の高温成長を行うことが好適条件となる。
その結果、転位線の密度が10個/cm以下であり、転位線の発生が抑制されたエピタキシャルシリコンウェーハを得ることができる。したがって、このようなエピタキシャルシリコンウェーハ用いて、十分な電気特性を有する半導体デバイスを製造できる。
本発明のエピタキシャルシリコンウェーハの製造方法において、前記プリベーク工程は、150nm以上600nm以下の取代でエッチングすることが好ましい。
本発明によれば、アルゴンガス雰囲気下の熱処理で溶体化できないクラスターによる微小ピットを、プリベーク工程によりエッチングすることで除去でき、転位線の発生をより抑制できる。
本発明のエピタキシャルシリコンウェーハは、リンをドーパントとした抵抗率が1.0mΩ・cm未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、前記シリコンウェーハは、(100)面が傾斜した面を主表面とし、前記(100)面に垂直な[100]軸が前記主表面に直交する軸に対して0°5′以上0°25′以下だけ傾斜しており、結晶方位性を有し、全体が前記エピタキシャル膜の内部に位置する転位線の密度が10個/cm以下であることを特徴とする。
本発明をリンをドーパントとした抵抗率が0.9mΩ・cm未満のシリコンウェーハに適用することが好ましい。さらに、抵抗率が0.8mΩ・cm未満のシリコンウェーハに適用することがさらに好ましい。
転位線の平面視の写真。 図1AのA−A線に沿う縦断面視の写真。 本発明の一実施形態に係るエピタキシャルシリコンウェーハの断面図。 シリコンウェーハの[100]軸の傾斜方向の説明図。 前記一実施形態のエピタキシャルシリコンウェーハの製造方法を示すフローチャート。 本発明の実施例における比較例1および実施例1のシリコン単結晶の各固化率における570℃±70℃での滞在時間および抵抗率の関係とシリコンウェーハの取得位置とを示す説明図。 前記実施例における比較例2および実施例2のシリコン単結晶の各固化率における570℃±70℃での滞在時間および抵抗率の関係とシリコンウェーハの取得位置とを示す説明図。 前記実施例における比較例3および実施例3のシリコン単結晶の各固化率における570℃±70℃での滞在時間および抵抗率の関係とシリコンウェーハの取得位置とを示す説明図。 前記実施例におけるエピタキシャルシリコンウェーハの中心からの距離とエピタキシャル膜内部の欠陥密度との関係を示すグラフ。
[実施形態]
以下、本発明の一実施形態について図面を参照して説明する。
〔エピタキシャルシリコンウェーハの構成〕
図2Aに示すように、エピタキシャルシリコンウェーハEWは、シリコンウェーハWFと、このシリコンウェーハWFに設けられたエピタキシャル膜EPとを備えている。
シリコンウェーハWFは、直径が199.8mm以上200.2mm以下であり、電気抵抗率が1.0mΩ・cm未満になるようにリンを含んでいる。シリコンウェーハWFは、(100)面が傾斜した面を主表面WF1とし、図2Bに示すように、(100)面に垂直な[100]軸が主表面WF1に直交する軸に対して、[001]方向、[00−1]方向、[010]方向、[0−10]方向のうちいずれか一方向、あるいは、これらの間の任意の一方向に0°5′以上0°25′以下だけ傾斜している。
このような構成のエピタキシャルシリコンウェーハEWにおいて、結晶方位性を有し、全体がエピタキシャル膜EP内部に位置する転位線の密度は、10個/cm以下であり転位線の発生が抑制されている。また、エピタキシャルシリコンウェーハEWの表面で観察されるSFの密度は、1個/cm以下である。
〔エピタキシャルシリコンウェーハの製造方法〕
次に、上記エピタキシャルシリコンウェーハEWの製造方法について説明する。
エピタキシャルシリコンウェーハEWの製造方法は、図3に示すように、ウェーハ準備工程S1と、アルゴンアニール工程S2と、プリベーク工程S3と、エピタキシャル膜成長工程S4とを備えている。
ウェーハ準備工程S1は、上述の構成を有するシリコンウェーハWFを準備する。シリコンウェーハWFを得る方法としては、抵抗率が0.5mΩ・cm以上1.0mΩ・cm未満になるようにリンを含み、かつ、中心軸が(100)面に垂直な[001]軸と一致するシリコン単結晶を製造し、このシリコン単結晶をその中心軸に対する直交面ではなく、この直交面に対する傾斜面でスライスしてもよい。また、中心軸が(100)面に垂直な[100]軸に対して0°5′以上0°25′以下だけ傾斜したシリコン単結晶を製造し、このシリコン単結晶をその中心軸に対する直交面でスライスしてもよい。
なお、上記シリコン単結晶の製造条件としては、以下のものが例示できる。
リン濃度:7.38×1019atoms/cm以上1.64×1020atoms/cm以下
酸素濃度:2×1017atoms/cm以上20×1017atoms/cm(ASTM F121−1979)以下
そして、この得られたシリコンウェーハWFに対し、必要に応じて、ラッピング、化学エッチング、鏡面研磨、その他の処理を行う。
アルゴンアニール工程S2は、シリコンウェーハWFに対し、アルゴンガス雰囲気下において1200℃以上1220℃以下の温度で熱処理を行う。熱処理時間は、30分以上90分以下が好ましい。30分未満の場合、このシリコンウェーハWFを用いてエピタキシャルシリコンウェーハEWを製造するとSFが多発するという不具合があり、90分を超える場合、スリップ転位が発生するという不具合がある。
また、1回で複数のシリコンウェーハWFをアニール可能なバッチ炉を用いることが好ましい。
このようなアルゴンガス雰囲気下の熱処理を行うことによって、シリコンウェーハWFに発生しているクラスターが溶体化して無くなる、あるいは少なくなり、微小ピットの個数を減らすことができる。
プリベーク工程S3は、シリコンウェーハWFの表面をエッチングする。例えば、プリベーク工程S3は、エピタキシャル膜成長工程S4で用いるエピタキシャル装置内において、シリコンウェーハWFに対して以下の条件で熱処理を行う。
雰囲気:水素ガス、塩化水素ガス
水素ガスの流量:40SLM
塩化水素ガスの流量:1SLM
熱処理温度:1190℃(1050℃以上1250℃以下)
熱処理時間:30秒(30秒以上300秒以下)
なお、プリベーク工程S3において水素および塩化水素を含むガス雰囲気を形成するに際し、まず水素ガスのみの雰囲気下で昇温し、1050℃以上1250℃以下の温度に到達したら、塩化水素ガスを供給することが好ましい。このようなタイミングで塩化水素ガスを供給することによって、エピタキシャルシリコンウェーハEWに曇りが発生してしまうことと、スリップ転位の発生を抑制することができる。
また、プリベーク工程S3によるシリコンウェーハWFの取代は、150nm以上600nm以下が好ましく、500nm±100nmであることがさらに好ましい。
このように、プリベーク工程S3を水素および塩化水素を含むガス雰囲気で行うことによって、シリコンウェーハWFの最表層に存在するクラスターに加えて当該最表層もエッチングされる。その結果、水素のみを含むガス雰囲気で行う場合と比べて、プリベーク工程S3後に存在する微小ピットの個数を減らすことができる。
エピタキシャル膜成長工程S4は、プリベーク工程S3後のシリコンウェーハWFのエッチング面に対して、例えば以下の条件でエピタキシャル膜EPを成長させる。
ドーパントガス:フォスフィン(PH)ガス
原料ソースガス:トリクロロシラン(SiHCl)ガス
キャリアガス:水素ガス
成長温度:1100℃以上1165℃以下
エピタキシャル膜の厚さ:2μm(1μm以上10μm以下)
抵抗率(エピ膜抵抗率):0.2Ω・cm(0.01Ω・cm以上10Ω・cm以下)
シリコンウェーハの結晶軸傾け角度を大きくすると、エピタキシャル膜成長工程において転位線が発生しやすく、成長温度が高い場合、その転位は、線状のみならず面のずれも伴ってSFとしてエピタキシャル膜表面で検出される。しかし、成長温度が低い場合、転位線は、エピタキシャル膜表面まで突き抜けずに、エピタキシャル膜内部に終端が位置してしまうと考えられる。
また、結晶軸傾け角度を小さくすることで、(100)面に現れる転位面、すなわちすべり面である(111)面のStep数が低減され、転位線が発生し難いシリコンウェーハに対して、1100℃未満のエピタキシャル膜低温成長を実施した場合は、Terraceが広くかつシリコンが持つエネルギーが小さいため、供給されたシリコンがKink位置に到達できず、Terrace上に留まったシリコンを核として異常成長が行われ、ヒロック欠陥が発生しやすい。
そこで、結晶軸傾け角度が小さく転位線が発生し難いシリコンウェーハに対して、1100℃以上のエピタキシャル膜高温成長を実施することで、エピタキシャル膜表面にヒロック欠陥が存在せず、エピタキシャル膜内部にも転位線が発生しないエピタキシャルウェーハを得ることができる。その結果、結晶方位性を有し、全体がエピタキシャル膜EP内部に位置する転位線の密度が10個/cm以下であり転位線の発生が抑制されたエピタキシャルシリコンウェーハEWを得ることができる。なお、エピタキシャル膜成長温度は、1165℃を超えるとエピタキシャル膜にスリップ転位が発生するので好ましくない。
次に、本発明を実施例および比較例により更に詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
[エピタキシャルシリコンウェーハの製造方法]
〔比較例1〕
まず、チョクラルスキー法によって、直胴部の抵抗率が1.0mΩ・cm未満となるようにリンを添加し、中心軸が[100]軸と一致しかつ直径が200mmのシリコン単結晶を製造した。このときの各固化率における570℃±70℃での滞在時間は、図4に示すように、固化率が約56%までの領域は、約280分から約530分までほぼ直線的に長くなり、これに続く約68%までの領域は、約530分から約40分までほぼ直線的に短くなり、これに続く領域は、約40分から約30分までほぼ直線的に短くなった。また、このときの各固化率における抵抗率は、図4に示すように、下端に向かうほど低くなった。
なお、固化率とは、最初に坩堝に貯留された融液の初期チャージ重量に対するシリコン単結晶の引上げ重量の割合をいう。
このシリコン単結晶をその中心軸に対する直交面ではなく、この直交面に対する傾斜面でスライスし、(100)面が傾斜した面を主表面とし、表1に示すように、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°43′だけ傾斜したシリコンウェーハを取得した。
比較例1のシリコンウェーハは、引き上げ方向上端側をトップ領域、下端側をボトム領域、トップ領域とボトム領域との間をミドル領域とした場合、ボトム領域の中間位置BMから取得した。中間位置BMにおける570℃±70℃での滞在時間は、40分以下であった。比較例1のシリコンウェーハの基板抵抗率は0.8mΩ・cm以上0.9mΩ・cm未満であった。
次に、シリコンウェーハに対して、アルゴンアニール工程を行った。この工程は、アルゴンガス雰囲気下において、1200℃の温度で30分の熱処理を行った。
この後、シリコンウェーハに対して、プリベーク工程を行った。この工程は、水素および塩化水素を含むガス雰囲気下において、1190℃の温度で30秒の熱処理を行った。このときの取代は、160nmであった。
次に、シリコンウェーハのエッチング面に対して、以下の条件でエピタキシャル膜成長工程を行うことでエピタキシャル膜を成長させて、比較例1のサンプルを得た。
ドーパントガス:フォスフィン(PH)ガス
原料ソースガス:トリクロロシラン(SiHCl)ガス
キャリアガス:水素ガス
成長温度:1040℃
エピタキシャル膜の厚さ:2μm
エピタキシャル膜の抵抗率:0.2Ω・cm
〔比較例2〕
図5に示すように、各固化率における抵抗率が比較例1と比べて低くなるように、リンの添加量を調整したこと以外は、比較例1と同じ条件でシリコン単結晶を製造した。そして、このシリコン単結晶における比較例1と同じボトム領域の中間位置BMから、面方位が比較例1と同じシリコンウェーハを取得した。比較例2のシリコンウェーハの基板抵抗率は、0.7mΩ・cm未満であった。
その後、比較例1と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、比較例2のサンプルを得た。
〔比較例3〕
図6に示すように、比較例2で製造したシリコン単結晶におけるミドル領域の中間位置MMから、面方位が比較例1と同じシリコンウェーハを取得した。中間位置MMにおける570℃±70℃での滞在時間は、390分以上であった。比較例3のシリコンウェーハの基板抵抗率は0.7mΩ・cm以上0.8mΩ・cm未満であった。
その後、比較例1と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、比較例3のサンプルを得た。
〔比較例4〜7〕
図5に示すような比較例2と同じ条件でシリコン単結晶を製造した。このシリコン単結晶における比較例3と同じ中間位置MMから、その中心軸に対する直交面ではない面でスライスし、(100)面が傾斜した面を主表面とし、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°30′だけ傾斜した比較例4,6のシリコンウェーハを取得した。また、上記中間位置MMから、(100)面が傾斜した面を主表面とし、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°45′だけ傾斜した比較例5,7のシリコンウェーハを取得した。比較例4〜7のシリコンウェーハの基板抵抗率は0.7mΩ・cm以上0.8mΩ・cm未満であった。
その後、比較例4,5のシリコンウェーハに対し、エピタキシャル膜成長工程における成長温度を1100℃にしたこと以外は、比較例1と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、比較例4,5のサンプルを得た。また、比較例6,7のシリコンウェーハに対し、アルゴンアニール工程において1220℃の温度で60分の熱処理を行ったこと、プリベーク工程における処理時間を90秒にしたこと以外は、比較例4と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、比較例6,7のサンプルを得た。
〔実施例1〕
図4に示すような比較例1と同じ条件でシリコン単結晶を製造した。このシリコン単結晶におけるボトム領域の中間位置BMから、その中心軸に対する直交面ではない面でスライスし、(100)面が傾斜した面を主表面とし、表1に示すように、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°15′だけ傾斜したシリコンウェーハを取得した。実施例1のシリコンウェーハの基板抵抗率は0.8mΩ・cm以上0.9mΩ・cm未満であった。
次に、シリコンウェーハに対して、温度を1220℃、時間を60分にしたこと以外は、比較例1と同じ条件でアルゴンアニール工程を行った。
この後、シリコンウェーハに対して、温度を1190℃、時間を90秒、取代を500nmとしたこと以外は、比較例1と同じ条件でプリベーク工程を行った。
そして、シリコンウェーハのエッチング面に対して、温度を1100℃にしたこと以外は、比較例1と同じ条件でエピタキシャル膜成長工程を行い、実施例1のサンプルを得た。
〔実施例2,3〕
図5に示すような比較例2と同じ条件でシリコン単結晶を製造し、このシリコン単結晶における比較例2,3と同じ中間位置BM,MMから、面方位が実施例1と同じ実施例2,3のシリコンウェーハを取得した。実施例2のシリコンウェーハの基板抵抗率は、0.7mΩ・cm未満であり、実施例3のシリコンウェーハの基板抵抗率は、0.7mΩ・cm以上0.8mΩ・cm未満であった。
その後、実施例1と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、実施例2,3のサンプルを得た。
〔実施例4〜8〕
図5に示すような比較例2と同じ条件でシリコン単結晶を製造した。このシリコン単結晶における比較例3と同じ中間位置MMから、その中心軸に対する直交面ではない面でスライスし、(100)面が傾斜した面を主表面とし、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°5′だけ傾斜した実施例4,7のシリコンウェーハを取得した。また、上記中間位置MMから、(100)面が傾斜した面を主表面とし、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°15′だけ傾斜した実施例5のシリコンウェーハを取得した。さらに、上記中間位置MMから、(100)面が傾斜した面を主表面とし、(100)面に垂直な[100]軸が主表面に直交する軸に対して[010]方向に0°25′だけ傾斜した実施例6,8のシリコンウェーハを取得した。実施例4〜8のシリコンウェーハの基板抵抗率は0.7mΩ・cm以上0.8mΩ・cm未満であった。
その後、実施例4〜6のシリコンウェーハに対し、比較例4と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、実施例4〜6のサンプルを得た。また、実施例7,8のシリコンウェーハに対し、比較例6と同じ条件で、アルゴンアニール工程、プリベーク工程、エピタキシャル膜成長工程を行い、実施例7,8のサンプルを得た。
[評価]
〔エピタキシャル膜表面の評価〕
表面検査装置(KLA−Tencor社製SP−1、DCNモード)を用いて、比較例1〜3、実施例1〜3のエピタキシャル膜表面で観察される90nmサイズ以上のLPDをカウントし、単位面積あたりの個数(密度)を評価した。その結果を表1に示す。
比較例1〜3、実施例1〜8を比較すると、LPDの密度に大きな差はなかった。一方、比較例1〜3と比較例4〜7とを比較すると、比較例4〜7のLPDの密度は比較例1〜3と比べて高かった。
このことから、シリコンウェーハの[100]軸の傾け角度が0°25′を超える場合、エピタキシャル膜成長工程における成長温度が1100℃以上になるとLPDの密度が高くなり、1100℃未満になるとLPDの密度が低くなることが確認できた。
また、シリコンウェーハの[100]軸の傾け角度が0°5′以上0°25′以下の場合、エピタキシャル膜成長工程における成長温度が1100℃以上であっても、LPDの密度が低くなることが確認できた。
〔エピタキシャル膜内部の評価〕
比較例1〜7、実施例1〜8の厚さが2μmのエピタキシャル膜に対し、上述のM−Dash液を用いて1μmの選択エッチングを行った。そして、エッチング面を光学顕微鏡(NIKON、OPTIPHOT88)で観察し、エピタキシャルシリコンウェーハの中心から外縁に向かう直線状の複数箇所において、1.4μmサイズ以上の欠陥をカウントした。その単位面積あたりの個数(密度)を図7に示す。
図7に示すように、比較例1,4〜7、実施例1〜8では、欠陥が検出されなかった。一方、比較例2,3では、欠陥が検出された。比較例3では、観察領域の全域において1600個/cm以上の欠陥が検出された。比較例2では、エピタキシャルシリコンウェーハの中心では148個/cmであったものの、外縁に向かうにしたがって徐々に増え、外縁では比較例3とほぼ同じレベルになっていた。
そして、比較例2,3で検出された欠陥をTEMで観察したところ、図1A,図1Bに示すような(100)面が傾斜した面を主表面とし、[011]方向、[0−1−1]方向、[0−11]方向および[01−1]方向のいずれかの方向に結晶方位性を有する転位欠陥DFであった。このことから、比較例2,3のエピタキシャル膜には、結晶方位性を有し、全体がエピタキシャル膜内部に位置する転位線が存在していることがわかった。
比較例1と実施例1とを比較すると、シリコン単結晶における570℃±70℃の滞在時間が同じ部位から取得したシリコンウェーハを用いているにもかかわらず、基板抵抗率が低い比較例2に転位線が発生し、基板抵抗率が高い比較例1に転位線が発生していなかった。
このことから、シリコンウェーハの基板抵抗率は、エピタキシャル膜内部における転位線の発生に影響を及ぼすことが確認できた。
さらに、比較例2と比較例3とを比較すると、同じシリコン単結晶から取得したシリコンウェーハを用いているにもかかわらず、570℃±70℃の滞在時間が長い比較例3の方が転位線が多く発生していた。
このことから、シリコン単結晶における570℃±70℃の滞在時間は、エピタキシャル膜内部における転位線の発生に影響を及ぼすことが確認できた。
また、比較例3は、比較例2よりも基板抵抗率が高いにもかかわらず、比較例2よりも転位線が多く発生していた。
このことから、シリコン単結晶における570℃±70℃の滞在時間は、基板抵抗率よりもエピタキシャル膜内部における転位線の発生に及ぼす影響が大きいことが確認できた。
また、比較例4〜7は、比較例3と570℃±70℃の滞在時間および基板抵抗率が同じであるにもかかわらず、転位線が発生していなかった。
このことから、エピタキシャル膜成長工程の成長温度は、エピタキシャル膜内部における転位線の発生に及ぼす影響が大きいことが確認できた。
一方、実施例1、実施例2、実施例3〜8では、比較例1、比較例2、比較例3のそれぞれと570℃±70℃の滞在時間および基板抵抗率が同じであるにもかかわらず、転位線が発生していなかった。
このことから、[100]軸の傾け角度を所定の値に設定することで、すなわちシリコンウェーハの面方位を所定の方位に設定することで、転位線の発生抑制できることがわかった。
また、主表面に直交する軸に対する[100]軸の傾き方向が実施例1〜8とは逆方向([0−10]方向)や直交する方向([001]、[00−1])、あるいはこれらの間の任意の一方向に傾斜した場合にも、実施例1〜8と同様の結果が得られると推測できる。その理由は、(100)面に現れる転位面である(111)面のStep数は結晶軸傾け方向には依存しないからである。
さらに、[100]軸の傾け角度が0°5′以上0°25′以下のいずれの角度であっても、実施例1〜8と同様の結果が得られると推測できる。その理由は、エピタキシャル膜成長時の温度によってTerrace上で核形成が始まるか否かが決まるので、0°5′以上0°25′以下の範囲であれば、成長温度を1100℃以上で適切に選択することにより、Terrace上に留まったシリコンを核とした異常成長によるヒロック欠陥を抑制できると推定される。
EP…エピタキシャル膜、EW…エピタキシャルシリコンウェーハ、WF…シリコンウェーハ、WF1…主表面。

Claims (3)

  1. リンをドーパントとした抵抗率が1.0mΩ・cm未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって、
    (100)面が傾斜した面を主表面とし、前記(100)面に垂直な[100]軸が前記主表面に直交する軸に対して0°5′以上0°25′以下だけ傾斜した前記シリコンウェーハを準備するウェーハ準備工程と、
    前記シリコンウェーハに対し、アルゴンガス雰囲気下において1200℃以上1220℃以下の温度で30分以上の熱処理を行うアルゴンアニール工程と、
    前記アルゴンアニール工程後のシリコンウェーハの表面をエッチングするプリベーク工程と、
    前記プリベーク工程後のシリコンウェーハの表面に1100℃以上1165℃以下の成長温度で前記エピタキシャル膜を成長させるエピタキシャル膜成長工程とを備えていることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  2. 請求項1に記載のエピタキシャルシリコンウェーハの製造方法において、
    前記プリベーク工程は、150nm以上600nm以下の取代でエッチングすることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  3. リンをドーパントとした抵抗率が1.0mΩ・cm未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、
    前記シリコンウェーハは、(100)面が傾斜した面を主表面とし、前記(100)面に垂直な[100]軸が前記主表面に直交する軸に対して0°5′以上0°25′以下だけ傾斜しており、
    結晶方位性を有し、全体が前記エピタキシャル膜の内部に位置する転位線の密度が10個/cm以下であることを特徴とするエピタキシャルシリコンウェーハ。
JP2019511179A 2017-04-06 2018-03-28 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ Active JP6973475B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017076034 2017-04-06
JP2017076034 2017-04-06
PCT/JP2018/012640 WO2018186248A1 (ja) 2017-04-06 2018-03-28 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Publications (2)

Publication Number Publication Date
JPWO2018186248A1 true JPWO2018186248A1 (ja) 2020-01-16
JP6973475B2 JP6973475B2 (ja) 2021-12-01

Family

ID=63712954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019511179A Active JP6973475B2 (ja) 2017-04-06 2018-03-28 エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Country Status (6)

Country Link
US (1) US10867791B2 (ja)
JP (1) JP6973475B2 (ja)
KR (1) KR102279113B1 (ja)
CN (1) CN110603350B (ja)
DE (1) DE112018001919B4 (ja)
WO (1) WO2018186248A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030352A1 (ja) * 2016-08-10 2018-02-15 株式会社Sumco エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
JP7491705B2 (ja) * 2020-02-19 2024-05-28 グローバルウェーハズ・ジャパン株式会社 半導体シリコンウェーハの製造方法
JP2023093096A (ja) * 2021-12-22 2023-07-04 グローバルウェーハズ・ジャパン株式会社 シリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004009123A (ja) * 2002-06-10 2004-01-15 Toshiba Corp 絞り加工部品、絞り加工部品の製造方法およびその装置
JP2004091234A (ja) * 2002-08-30 2004-03-25 Sumitomo Mitsubishi Silicon Corp エピタキシャルウェーハとその製造方法
JP2011216780A (ja) * 2010-04-01 2011-10-27 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ
WO2016174997A1 (ja) * 2015-04-30 2016-11-03 株式会社Sumco エピタキシャルシリコンウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3081706B2 (ja) * 1992-06-12 2000-08-28 株式会社東芝 半導体装置用基板
JP3601383B2 (ja) * 1999-11-25 2004-12-15 信越半導体株式会社 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
JP4190906B2 (ja) * 2003-02-07 2008-12-03 信越半導体株式会社 シリコン半導体基板及びその製造方法
JP4682508B2 (ja) * 2003-11-14 2011-05-11 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP5845143B2 (ja) 2012-06-29 2016-01-20 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、および、エピタキシャルシリコンウェーハ
FR2995913B1 (fr) * 2012-09-24 2014-10-10 Commissariat Energie Atomique Procede de formation d'une couche de silicium epitaxiee.
JP5890587B2 (ja) 2013-04-24 2016-03-22 Sumco Techxiv株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
JP6052189B2 (ja) * 2014-01-16 2016-12-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004009123A (ja) * 2002-06-10 2004-01-15 Toshiba Corp 絞り加工部品、絞り加工部品の製造方法およびその装置
JP2004091234A (ja) * 2002-08-30 2004-03-25 Sumitomo Mitsubishi Silicon Corp エピタキシャルウェーハとその製造方法
JP2011216780A (ja) * 2010-04-01 2011-10-27 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ、シリコンエピタキシャルウェーハの製造方法、貼り合わせsoiウェーハの製造方法、及び貼り合わせsoiウェーハ
WO2016174997A1 (ja) * 2015-04-30 2016-11-03 株式会社Sumco エピタキシャルシリコンウェーハの製造方法

Also Published As

Publication number Publication date
WO2018186248A1 (ja) 2018-10-11
DE112018001919B4 (de) 2022-09-22
DE112018001919T5 (de) 2020-01-09
KR20190124793A (ko) 2019-11-05
JP6973475B2 (ja) 2021-12-01
US20200027727A1 (en) 2020-01-23
US10867791B2 (en) 2020-12-15
KR102279113B1 (ko) 2021-07-16
CN110603350A (zh) 2019-12-20
CN110603350B (zh) 2021-07-16

Similar Documents

Publication Publication Date Title
US6478883B1 (en) Silicon single crystal wafer, epitaxial silicon wafer, and methods for producing them
KR100573473B1 (ko) 실리콘 웨이퍼 및 그 제조방법
JP4605876B2 (ja) シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP6945805B2 (ja) エピタキシャルウェーハの製造方法
JP5246163B2 (ja) Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法
JP2003124219A (ja) シリコンウエーハおよびエピタキシャルシリコンウエーハ
JP2016526783A (ja) チョクラルスキ法で成長したインゴットからスライスされた高ドープシリコンウエハ中の酸素析出
JP6973475B2 (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
US20060150894A1 (en) Method for producing a wafer
WO2001016408A1 (fr) Plaquette de silicium epitaxiale
US10211066B2 (en) Silicon epitaxial wafer and method of producing same
KR100847925B1 (ko) 어닐웨이퍼의 제조방법 및 어닐웨이퍼
JP4465141B2 (ja) シリコンエピタキシャルウェーハ及びその製造方法
JP2007242920A (ja) 窒素ドープアニールウェーハの製造方法及び窒素ドープアニールウェーハ
JPH10223641A (ja) 半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法
CN115135817B (zh) 半导体硅晶片的制造方法
JP3861524B2 (ja) シリコンウエーハ及びその製造方法
US20230132859A1 (en) Silicon wafer and epitaxial silicon wafer
US20230133472A1 (en) Silicon wafer and epitaxial silicon wafer
JP2005064256A (ja) エピタキシャルウエーハの製造方法
TW202328511A (zh) 矽晶圓及磊晶矽晶圓
JP2024038818A (ja) シリコンウェーハおよびエピタキシャルシリコンウェーハ
CN115135818A (zh) 半导体硅晶片的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211018

R150 Certificate of patent or registration of utility model

Ref document number: 6973475

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150