CN110603350A - 外延硅晶片的制造方法及外延硅晶片 - Google Patents

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Abstract

一种使用了包含磷的电阻率小于1.0mΩ·cm的硅晶片的外延硅晶片的制造方法，其具备：氩退火工序(S2)，对将(100)面倾斜的面设为主表面且与(100)面垂直的[100]轴相对于与主表面正交的轴仅倾斜0°5′以上且0°25′以下的硅晶片，在氩气气氛下以1200℃以上且1220℃以下的温度进行30分钟以上的热处理；预烘工序(S3)，对硅晶片的表面进行蚀刻；及外延膜生长工序(S4)，在硅晶片的表面以1100℃以上且1165℃以下的生长温度使外延膜生长。

Description

外延硅晶片的制造方法及外延硅晶片
技术领域
本发明涉及一种外延硅晶片的制造方法及外延硅晶片。
背景技术
例如，在功率MOS晶体管用的外延硅晶片中要求该硅晶片的基板电阻率非常低。为了充分地降低硅晶片的基板电阻率，在硅晶片的原材料即单晶锭的提拉工序中(即，在硅晶体的培育时)，正在使用作为电阻率调整用的n型掺杂剂在熔融硅中以高浓度掺杂了磷(P)的基板电阻率非常低的硅晶片(例如，参考专利文献1)。
该专利文献1中记载有如下内容，即，在培育单晶硅时，若在以电阻率成为0.9mΩ·cm以下的方式添加有磷的硅晶片上使外延膜生长，则在外延膜中发生大量的堆垛层错(Stacking fault，以下称为SF)，且该SF作为阶梯差而出现在硅晶片的表面，从而硅晶片表面的LPD(Light Point Defect：光点缺陷)水平较大地恶化。
为了消除这种不良情况，专利文献1中公开有如下内容，即，对外延膜形成之前的硅晶片，在氩气气氛下进行氩退火工序之后，使外延膜生长。
现有技术文献
专利文献
专利文献1：日本特开2014-11293号公报
发明内容
发明所要解决的技术问题
然而，若使用通过专利文献1的方法制造出的外延硅晶片来制造半导体器件，则有时该电特性并不充分。
本发明的目的在于提供一种能够制造具有充分的电特性的半导体器件的外延硅晶片的制造方法及外延硅晶片。
用于解决技术问题的方案
本发明人进行深入研究的结果，得到了以下见解。
通过专利文献1的方法制造出的外延硅晶片中，对通过表面检查装置未能检测到SF的外延硅晶片的外延膜，用M-Dash液((氟酸(50wt％)∶硝酸(70wt％)∶乙酸(100wt％)∶H2O＝1∶3∶8～12∶0.17)+硝酸银水溶液(0.005～0.05g/L))(参考SEMI MF1809-0704)来进行了选择蚀刻。若通过TEM(Transmission Electron Microscope：透射型电子显微镜)观察选择蚀刻之后的外延膜表面，则如图1A所示，存在位错缺陷DF(后述的位错线)。而且，若通过TEM观察沿图1A的A-A线的纵剖面，如图1B所示，位错缺陷DF相对于外延膜EP表面斜向延伸。
该位错缺陷DF的俯视观察的尺寸为1μm～2μm左右，且为将(100)面倾斜的面设为主表面并且沿[011]方向、[0-1-1]方向、[0-11]方向及[01-1]方向中的任一方向具有晶体取向性的位错线。
这种位错缺陷DF在选择蚀刻之前无法检测，因此认为在未进行选择蚀刻的状态下，作为具有晶体取向性且外延膜EP表面侧的端部位于该外延膜EP内部的(整体位于外延膜内部的)位错线而存在。
并且，能够推测位错线与SF同样是因由氧及磷的簇引起的硅晶片的微小凹陷而产生的。
基于以上结果，本发明人推测是未出现在外延膜EP表面的位错线使半导体器件的电特性恶化，发现若在规定的面取向的硅晶片上形成外延膜，则能够抑制具有面取向性的位错线的产生，从而完成了本发明。
即，本发明的外延硅晶片的制造方法，所述外延硅晶片在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置有外延膜，所述外延硅晶片的制造方法的特征在于，具备：晶片准备工序，准备将(100)面倾斜的面设为主表面且与所述(100)面垂直的[100]轴相对于与所述主表面正交的轴仅倾斜0°5′以上且0°25′以下的所述硅晶片；氩退火工序，对所述硅晶片，在氩气气氛下以1200℃以上且1220℃以下的温度进行30分钟以上的热处理；预烘工序，对所述氩退火工序之后的硅晶片的表面进行蚀刻；及外延膜生长工序，在所述预烘工序之后的硅晶片的表面以1100℃以上且1165℃以下的生长温度使所述外延膜生长。
根据本发明，通过减小硅晶片的晶轴倾斜角度且减少出现在(100)面的位错面即滑移面的(111)面的Step数，准备不易产生位错线的硅晶片。通过在氩气气氛下对该硅晶片进行热处理，进行由氧及磷的簇引起的微小凹陷的溶体化。通过在氩退火工序之后进行蚀刻硅晶片表面的预烘工序，进行微小凹陷的去除，抑制外延膜生长时从微小凹陷产生的位错线。当在晶轴倾斜角度较小的硅晶片上进行外延膜的低温生长时，容易产生凸起缺陷，但为了减少凸起缺陷的产生，进行外延膜的高温生长成为适当的条件。
其结果，能够获得位错线的密度为10个/cm2以下且位错线的产生得到抑制的外延硅晶片。因此，使用这种外延硅晶片能够制造具有充分的电特性的半导体器件。
在本发明的外延硅晶片的制造方法中，所述预烘工序优选以150nm以上且600nm以下的去除量来进行蚀刻。
根据本发明，通过预烘工序进行蚀刻而能够去除由通过氩气气氛下的热处理无法溶体化的簇引起的微小凹陷，从而能够进一步抑制位错线的产生。
本发明的外延硅晶片在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置有外延膜，所述外延硅晶片的特征在于，所述硅晶片将(100)面倾斜的面设为主表面且与所述(100)面垂直的[100]轴相对于与所述主表面正交的轴仅倾斜0°5′以上且0°25′以下，具有晶体取向性且整体位于所述外延膜内部的位错线的密度为10个/cm2以下。
将本发明优选适用于将磷作为掺杂剂的电阻率小于0.9mΩ·cm的硅晶片中。而且，进一步优选适用于电阻率小于0.8mΩ·cm的硅晶片中。
附图说明
图1A是位错线的俯视观察的照片。
图1B是沿图1A的A-A线的纵剖面观察的照片。
图2A是本发明的一实施方式所涉及的外延硅晶片的剖视图。
图2B是硅晶片的[100]轴的倾斜方向的说明图。
图3是表示所述一实施方式的外延硅晶片的制造方法的流程图。
图4是表示本发明的实施例中的比较例1及实施例1的单晶硅的各固化率时的在570℃±70℃下的滞留时间及电阻率的关系和硅晶片的获取位置的说明图。
图5是表示所述实施例中的比较例2及实施例2的单晶硅的各固化率时的在570℃±70℃下的滞留时间及电阻率的关系和硅晶片的获取位置的说明图。
图6是表示所述实施例中的比较例3及实施例3的单晶硅的各固化率时的在570℃±70℃下的滞留时间及电阻率的关系和硅晶片的获取位置的说明图。
图7是表示距所述实施例中的外延硅晶片中心的距离与外延膜内部的缺陷密度之间的关系的图表。
具体实施方式
[实施方式]
以下，参考附图对本发明的一实施方式进行说明。
〔外延硅晶片的结构〕
如图2A所示，外延硅晶片EW具备硅晶片WF及设置于该硅晶片WF上的外延膜EP。
硅晶片WF的直径为199.8mm以上且200.2mm以下，且以电阻率成为小于1.0mΩ·cm的方式包含磷。如图2B所示，硅晶片WF将(100)面倾斜的面设为主表面WF1且与(100)面垂直的[100]轴相对于与主表面WF1正交的轴向[001]方向、[00-1]方向、[010]方向及[0-10]方向中任一方向或它们之间的任意的一方向仅倾斜0°5′以上且0°25′以下。
在这种结构的外延硅晶片EW中，具有晶体取向性且整体位于外延膜EP内部的位错线的密度为10个/cm2以下，并且位错线的产生得到了抑制。并且，在外延硅晶片EW的表面观察到的SF的密度为1个/cm2以下。
〔外延硅晶片的制造方法〕
接着，对上述外延硅晶片EW的制造方法进行说明。
如图3所示，外延硅晶片EW的制造方法具备晶片准备工序S1、氩退火工序S2、预烘工序S3及外延膜生长工序S4。
晶片准备工序S1中，准备具有上述结构的硅晶片WF。作为获得硅晶片WF的方法，可以制造以电阻率成为0.5mΩ·cm以上且小于1.0mΩ·cm的方式包含磷且中心轴和与(100)面垂直的[001]轴一致的单晶硅，并对该单晶硅不是以相对于该中心轴的正交面而是以相对于该正交面的倾斜面来进行切片。并且，也可以制造中心轴相对于与(100)面垂直的[100]轴仅倾斜0°5′以上且0°25′以下的单晶硅，并对该单晶硅以相对于该中心轴的正交面来进行切片。
另外，作为上述单晶硅的制造条件，能够例示以下条件。
磷浓度：7.38×1019atoms/cm3以上且1.64×1020atoms/cm3以下；
氧浓度：2×1017atoms/cm3以上且20×1017atoms/cm3(ASTM F121-1979)以下。
而且，根据需要对该获得的硅晶片WF进行研磨、化学蚀刻、镜面抛光及其他处理。
氩退火工序S2中，对硅晶片WF在氩气气氛下以1200℃以上且1220℃以下的温度进行热处理。热处理时间优选30分钟以上且90分钟以下。当小于30分钟时，若使用该硅晶片WF来制造外延硅晶片EW，则存在大量发生SF这一不良情况，当超过90分钟时，存在产生滑移位错这一不良情况。
并且，优选使用一次能够退火多个硅晶片WF的分批炉。
通过进行这种氩气气氛下的热处理，硅晶片WF中所产生的簇溶体化而消失或者变少，从而能够减少微小凹陷的个数。
预烘工序S3中，对硅晶片WF的表面进行蚀刻。例如，预烘工序S3中，在外延膜生长工序S4中使用的外延装置内，在以下条件下对硅晶片WF进行热处理。
气氛：氢气、氯化氢气体；
氢气的流量：40SLM；
氯化氢气体的流量：1SLM；
热处理温度：1190℃(1050℃以上且1250℃以下)；
热处理时间：30秒(30秒以上且300秒以下)。
另外，在预烘工序S3中，当形成包含氢及氯化氢的气体气氛时，优选首先在只有氢气的气氛下进行升温，若达到1050℃以上且1250℃以下的温度，则供给氯化氢气体。通过在这样的时机供给氯化氢气体，能够抑制外延硅晶片EW起雾及滑移位错产生。
并且，基于预烘工序S3的硅晶片WF的去除量优选为150nm以上且600nm以下，进一步优选为500nm±100nm。
如此，通过在包含氢及氯化氢的气体气氛下进行预烘工序S3，除了存在于硅晶片WF最表层的簇以外，该最表层也被蚀刻。其结果，与在仅包含氢的气体气氛下进行的情况相比，能够减少在预烘工序S3之后存在的微小凹陷的个数。
外延膜生长工序S4中，对预烘工序S3之后的硅晶片WF的蚀刻面，例如在以下条件下使外延膜EP生长。
掺杂剂气体：磷化氢(PH3)气体；
原料源气体：三氯硅烷(SiHCl3)气体；
载气：氢气；
生长温度：1100℃以上且1165℃以下；
外延膜的厚度：2μm(1μm以上且10μm以下)；
电阻率(外延膜电阻率)：0.2Ω·cm(0.01Ω·cm以上且10Ω·cm以下)。
若加大硅晶片的晶轴倾斜角度，则在外延膜生长工序中容易产生位错线，当生长温度较高时，该位错不仅伴随线状还伴随面位错而作为SF在外延膜表面被检测。但是，当生长温度较低时，认为位错线并不穿透至外延膜表面而导致末端位于外延膜内部。
并且，通过减小晶轴倾斜角度，出现在(100)面的位错面即滑移面的(111)面的Step数减少，当对不易产生位错线的硅晶片实施了低于1100℃的外延膜低温生长时，Terrace较宽且硅所具有的能量较小，因此所供给的硅未能到达Kink位置，而将滞留于Terrace上的硅作为核进行异常生长，从而容易产生凸起缺陷。
于是，通过对晶轴倾斜角度较小且位错线不易产生的硅晶片实施1100℃以上的外延膜高温生长，能够获得在外延膜表面不存在凸起缺陷且在外延膜内部也不产生位错线的外延晶片。其结果，能够获得具有晶体取向性且整体位于外延膜EP内部的位错线的密度为10个/cm2以下并且位错线的产生得到抑制的外延硅晶片EW。另外，若外延膜生长温度超过1165℃，则在外延膜中产生滑移位错，因此不优选。
实施例
接着，根据实施例及比较例对本发明进行更详细说明，但本发明并不受这些例子的任何限定。
[外延硅晶片的制造方法]
〔比较例1〕
首先，通过提拉法制造了以直体部的电阻率成为小于1.0mΩ·cm的方式添加磷，并且中心轴与[100]轴一致且直径为200mm的单晶硅。关于此时的各固化率时的在570℃±70℃下的滞留时间，如图4所示，固化率在约56％为止的区域从约280分钟至约530分钟大致以直线变长，接下来的约68％为止的区域从约530分钟至约40分钟大致以直线变短，接下来的区域从约40分钟至约30分钟大致以直线变短。并且，如图4所示，此时的各固化率时的电阻率越朝向下端越变低。
另外，固化率是指单晶硅的提拉重量相对于最初储存于坩埚中的熔液的初始负载重量的比例。
对该单晶硅不是以相对于其中心轴的正交面而是以相对于该正交面的倾斜面来进行切片，并将(100)面倾斜的面设为主表面，如表1所示，获取了与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°43′的硅晶片。
当将提拉方向上端侧设为顶部区域，将下端侧设为底部区域，将顶部区域与底部区域之间设为中部区域时，从底部区域的中间位置BM获取了比较例1的硅晶片。中间位置BM上的在570℃±70℃下的滞留时间为40分钟以下。比较例1的硅晶片的基板电阻率为0.8mΩ·cm以上且小于0.9mΩ·cm。
接着，对硅晶片进行了氩退火工序。该工序在氩气气氛下，以1200℃的温度进行了30分钟的热处理。
然后，对硅晶片进行了预烘工序。该工序在包含氢及氯化氢的气体气氛下，以1190℃的温度进行了30秒的热处理。此时的去除量为160nm。
接着，通过对硅晶片的蚀刻面在以下条件下进行外延膜生长工序，使外延膜生长，获得了比较例1的样品。
掺杂剂气体：磷化氢(PH3)气体；
原料源气体：三氯硅烷(SiHCl3)气体；
载气：氢气；
生长温度：1040℃；
外延膜的厚度：2μm；
外延膜的电阻率：0.2Ω·cm。
〔比较例2〕
如图5所示，除了以各固化率时的电阻率低于比较例1的方式调整了磷的添加量以外，在与比较例1相同的条件下，制作了单晶硅。而且，从该单晶硅中的与比较例1相同的底部区域的中间位置BM获取了面取向与比较例1相同的硅晶片。比较例2的硅晶片的基板电阻率小于0.7mΩ·cm。
然后，在与比较例1相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了比较例2的样品。
〔比较例3〕
如图6所示，从在比较例2中制造出的单晶硅中的中部区域的中间位置MM获取了面取向与比较例1相同的硅晶片。中间位置MM上的在570℃±70℃下的滞留时间为390分钟以上。比较例3的硅晶片的基板电阻率为0.7mΩ·cm以上且小于0.8mΩ·cm。
然后，在与比较例1相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了比较例3的样品。
〔比较例4～7〕
在与如图5所示的比较例2相同的条件下制造了单晶硅。从该单晶硅中的与比较例3相同的中间位置MM获取如下比较例4、6的硅晶片，该硅晶片以不是相对于其中心轴的正交面的面来进行切片，将(100)面倾斜的面设为主表面且与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°30′。并且，从上述中间位置MM获取了如下比较例5、7的硅晶片，该硅晶片将(100)面倾斜的面设为主表面且与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°45′。比较例4～7的硅晶片的基板电阻率为0.7mΩ·cm以上且小于0.8mΩ·cm。
然后，除了对比较例4、5的硅晶片，将外延膜生长工序中的生长温度设为1100℃以外，在与比较例1相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了比较例4、5的样品。并且，除了对比较例6、7的硅晶片，在氩退火工序中以1220℃的温度进行了60分钟的热处理及将预烘工序中的处理时间设为90秒以外，在与比较例4相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了比较例6、7的样品。
〔实施例1〕
在与如图4所示的比较例1相同的条件下制造了单晶硅。从该单晶硅中的底部区域的中间位置BM获取了如下硅晶片，该硅晶片以不是相对于其中心轴的正交面的面来进行切片，并将(100)面倾斜的面设为主表面，如表1所示，与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°15′。实施例1的硅晶片的基板电阻率为0.8mΩ·cm以上且小于0.9mΩ·cm。
接着，除了对硅晶片，将温度设为1220℃，将时间设为60分钟以外，在与比较例1相同的条件下，进行了氩退火工序。
然后，除了对硅晶片，将温度设为1190℃，将时间设为90秒，将去除量设为500nm以外，在与比较例1相同的条件下，进行了预烘工序。
而且，除了对硅晶片的蚀刻面，将温度设为1100℃以外，在与比较例1相同的条件下，进行外延膜生长工序，获得了实施例1的样品。
〔实施例2、3〕
在与图5所示的比较例2相同的条件下制造单晶硅，从该单晶硅中的与比较例2、3相同的中间位置BM、MM获取了面取向与实施例1相同的实施例2、3的硅晶片。实施例2的硅晶片的基板电阻率小于0.7mΩ·cm，实施例3的硅晶片的基板电阻率为0.7mΩ·cm以上且小于0.8mΩ·cm。
然后，在与实施例1相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了实施例2、3的样品。
〔实施例4～8〕
在与图5所示的比较例2相同的条件下制造了单晶硅。从该单晶硅中的与比较例3相同的中间位置MM获取了如下实施例4、7的硅晶片，该硅晶片以不是相对于其中心轴的正交面的面来进行切片，并将(100)面倾斜的面设为主表面且与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°5′。并且，从上述中间位置MM获取了如下实施例5的硅晶片，该硅晶片将(100)面倾斜的面设为主表面且与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°15′。而且，从上述中间位置MM获取了如下实施例6、8的硅晶片，该硅晶片将(100)面倾斜的面设为主表面且与(100)面垂直的[100]轴相对于与主表面正交的轴向[010]方向仅倾斜0°25′。实施例4～8的硅晶片的基板电阻率为0.7mΩ·cm以上且小于0.8mΩ·cm。
然后，对实施例4～6的硅晶片，在与比较例4相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了实施例4～6的样品。并且，对实施例7、8的硅晶片，在与比较例6相同的条件下，进行氩退火工序、预烘工序及外延膜生长工序，获得了实施例7、8的样品。
[评价]
〔外延膜表面的评价〕
使用表面检查装置(KLA-Tencor公司制SP-1，DCN模式)，计数在比较例1～3及实施例1～3的外延膜表面观察到的90nm尺寸以上的LPD，并对每单位面积的个数(密度)进行了评价。将其结果示于表1中。
[表1]
若对比较例1～3与实施例1～8进行比较，则在LPD的密度上没有太大的差异。另一方面，若对比较例1～3与比较例4～7进行比较，则比较例4～7的LPD的密度高于比较例1～3的LPD的密度。
由此能够确认到，当硅晶片的[100]轴的倾斜角度超过0°25′时，若外延膜生长工序中的生长温度成为1100℃以上，则LPD的密度变高，若成为小于1100℃，则LPD的密度变低。
并且，能够确认到，当硅晶片的[100]轴的倾斜角度为0°5′以上且0°25′以下时，即便外延膜生长工序中的生长温度为1100℃以上，LPD的密度也会变低。
〔外延膜内部的评价〕
对比较例1～7及实施例1～8的厚度为2μm的外延膜，使用上述的M-Dash液进行了1μm的选择蚀刻。而且，通过光学显微镜(NIKON，OPTIPHOT88)观察蚀刻面，并在从外延硅晶片的中心朝向外缘的直线状的多处，计数了1.4μm尺寸以上的缺陷。将该每单位面积的个数(密度)示于图7中。
如图7所示，在比较例1、4～7及实施例1～8中，未检测到缺陷。另一方面，在比较例2、3中，检测到缺陷。在比较例3中，在观察区域的整个区域检测到1600个/cm2以上的缺陷。在比较例2中，虽然在外延硅晶片的中心存在148个/cm2的缺陷，但随着朝向外缘逐渐增加，而在外缘成为与比较例3大致相同的水平。
而且，通过TEM观察了在比较例2、3检测到的缺陷，其结果为将如图1A、图1B所示的(100)面倾斜的面设为主表面且沿[011]方向、[0-1-1]方向、[0-11]方向及[01-1]方向中的任一方向具有晶体取向性的位错缺陷DF。由此可知，在比较例2、3的外延膜中存在具有晶体取向性且整体位于外延膜内部的位错线。
若对比较例1与实施例1进行比较，则尽管使用了从单晶硅中的570℃±70℃的滞留时间相同的部位获取的硅晶片，在基板电阻率较低的比较例2中仍产生位错线，而在基板电阻率较高的比较例1中未产生位错线。
由此能够确认到，硅晶片的基板电阻率会影响外延膜内部中的位错线的产生。
而且，若对比较例2与比较例3进行比较，则尽管使用了从相同的单晶硅获取的硅晶片，但570℃±70℃的滞留时间较长的比较例3较多产生有位错线。
由此能够确认到，单晶硅中的570℃±70℃的滞留时间会影响外延膜内部中的位错线的产生。
并且，尽管比较例3的基板电阻率高于比较例2的基板电阻率，但与比较例2相比产生更多的位错线。
由此能够确认到，单晶硅中的570℃±70℃的滞留时间与基板电阻率相比对外延膜内部中的位错线的产生影响更大。
并且，尽管比较例4～7与比较例3的570℃±70℃的滞留时间及基板电阻率相同，但未产生位错线。
由此能够确认到，外延膜生长工序的生长温度对外延膜内部中的位错线的产生影响较大。
另一方面，在实施例1、实施例2及实施例3～8中，尽管570℃±70℃的滞留时间及基板电阻率分别与比较例1、比较例2及比较例3相同，但未产生位错线。
由此可知，通过将[100]轴的倾斜角度设定为规定值，即将硅晶片的面取向设定为规定取向，能够抑制产生位错线。
并且，即使在相对于与主表面正交的轴的[100]轴的倾斜方向向与实施例1～8相反的方向([0-10]方向)或正交的方向([001]、[00-1])或者向它们之间的任意的一方向倾斜的情况下，也能够推测为可获得与实施例1～8相同的结果。其理由是因为出现在(100)面的位错面即(111)面的Step数不依赖于晶轴倾斜方向。
而且，即便[100]轴的倾斜角度为0°5′以上且0°25′以下中的任一角度，也能够推测为可获得与实施例1～8相同的结果。其理由，推测为根据外延膜生长时的温度确定在Terrace上是否开始核形成，因此只要是0°5′以上且0°25′以下的范围，则通过以1100℃以上来适当地选择生长温度，能够抑制由将滞留于Terrace上的硅作为核来进行异常生长而引起的凸起缺陷。
附图标记说明
EP-外延膜，EW-外延硅晶片，WF-硅晶片，WF1-主表面。

Claims (3)

1.一种外延硅晶片的制造方法，所述外延硅晶片在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置有外延膜，所述外延硅晶片的制造方法的特征在于，具备：
晶片准备工序，准备将(100)面倾斜的面设为主表面且与所述(100)面垂直的[100]轴相对于与所述主表面正交的轴仅倾斜0°5′以上且0°25′以下的所述硅晶片；
氩退火工序，对所述硅晶片，在氩气气氛下以1200℃以上且1220℃以下的温度进行30分钟以上的热处理；
预烘工序，对所述氩退火工序之后的硅晶片的表面进行蚀刻；及
外延膜生长工序，在所述预烘工序之后的硅晶片的表面以1100℃以上且1165℃以下的生长温度使所述外延膜生长。
2.根据权利要求1所述的外延硅晶片的制造方法，其特征在于，
所述预烘工序以150nm以上且600nm以下的去除量来进行蚀刻。
3.一种外延硅晶片，其在将磷作为掺杂剂的电阻率小于1.0mΩ·cm的硅晶片上设置有外延膜，所述外延硅晶片的特征在于，
所述硅晶片将(100)面倾斜的面设为主表面且与所述(100)面垂直的[100]轴相对于与所述主表面正交的轴仅倾斜0°5′以上且0°25′以下，
具有晶体取向性且整体位于所述外延膜内部的位错线的密度为10个/cm2以下。
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