JP2023093096A - シリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板 - Google Patents
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Abstract
【課題】スタッキングフォルトの発生を抑制するシリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板を提供すること。【解決手段】シリコンエピタキシャル基板の製造方法は、ドーパントとしてリンを添加し、電気抵抗率を０．６～１．０ｍΩ・ｃｍに調整したシリコン単結晶をチョクラルスキー法により育成する育成工程と、前記シリコン単結晶が冷却される際の７００－６００℃の通過時間をモニタリングする工程と、前記シリコン単結晶をスライスし、エピタキシャル成長炉へ入れる工程と、前記７００－６００℃の通過時間が３００分未満であるときは７５０℃以上９００℃以下に、３００分以上であるときは９００℃以上１０００℃以下に前記エピタキシャル成長炉の炉温を１２０秒から３００秒間維持する保持工程と、前記保持工程後に、エピタキシャル成長を行うエピタキシャル成長工程と、を有する。【選択図】図１０
Description
本発明は、シリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板に関するものである。
パワーＭＯＳＦＥＴ（metal oxidesemiconductor field effect transistor）用エピタキシャルシリコンウェーハでは、基板の低抵抗率化が要求されており、現在までに１ｍΩ・ｃｍ以下の基板が知られている。シリコンウェーハの基板抵抗率を低くするには、シリコン単結晶のインゴットの引き上げ工程で溶融シリコンに抵抗率調整用のｎ型ドーパントとしてヒ素（Ａｓ）やアンチモン（Ｓｂ）添加する方法がある。しかし、これらのドーパントは非常に揮発しやすいために、シリコン単結晶中のドーパント濃度を高くすることが難しく、結果的に基板抵抗率を充分に下げることができない。そのため、ｎ型ドーパント種はＡｓやＳｂからリン（Ｐ）へと移行しており、その濃度は約１×１０20ａｔｏｍｓ／ｃｃ程度となっている。
しかしながら、単結晶インゴット成長時に高濃度のリンを添加して、例えば抵抗率を
１．１ｍΩ・ｃｍ以下にした場合、このような単結晶インゴットから切り出したシリコンウェーハにエピタキシャル層を成長させると、エピタキシャル層に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生することが知られている。このスタッキングフォルトは、エピタキシャルシリコンウェーハの表面に段差として現れ、該ウェーハ表面のライトポイントデフェクト（ＬＰＤ）の数の増加として検出される。
１．１ｍΩ・ｃｍ以下にした場合、このような単結晶インゴットから切り出したシリコンウェーハにエピタキシャル層を成長させると、エピタキシャル層に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生することが知られている。このスタッキングフォルトは、エピタキシャルシリコンウェーハの表面に段差として現れ、該ウェーハ表面のライトポイントデフェクト（ＬＰＤ）の数の増加として検出される。
例えば、特許文献１および非特許文献１，２には、シリコン単結晶育成中の冷却過程における７００～６００℃の通過時間が３００分未満とすることで、このスタッキングフォルトを低減しながら、電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を作製する技術が記載されている。また、特許文献２には、エピタキシャル成長の前に７００～１０５０℃で３０～４５０秒の熱処理を施すことでスタッキングフォルトを低減することが記載されている。
第７８回応用物理学会秋季学術講演会「赤燐高ドープＣＺ－Ｓｉ結晶におけるＳｉ－Ｐ析出物の構造解析」（７ｐ－ＰＢ６－５）
第６７回応用物理学会秋季学術講演会「高濃度リンドープＣＺ－Ｓｉ結晶中のＳｉＰ析出物形成挙動」（１５ｐ－Ｄ４１１－１）
ところで、エピタキシャル層に発生するスタッキングフォルトの原因は、基板結晶の結晶成長の過程において形成されたリンとシリコンの析出物（Ｓｉ－Ｐ欠陥）であり、それらがエピタキシャル成長の過程において、スタッキングフォルトの発生の起点になると考えられる。したがって、スタッキングフォルトの発生を抑制するためには、結晶成長の過程においてＳｉ－Ｐ欠陥の発生を抑制すること、および、Ｓｉ－Ｐ欠陥がスタッキングフォルトの発生の起点にならないようにすることを連携させて実施する必要がある。
ところが、例えば特許文献１の技術は結晶成長の過程に着目したものであり、また、特許文献２の技術はエピタキシャル成長の過程に着目したものであり、結晶成長の履歴をエピタキシャル成長の工程に反映されるものではない。
本発明の目的は、上述した課題を鑑み、スタッキングフォルトの発生を抑制するシリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板を提供することである。
上記目的を達成するためになされたシリコンエピタキシャル基板の製造方法は、ドーパントとしてリンを添加し、電気抵抗率を０．６～１．０ｍΩ・ｃｍに調整したシリコン単結晶をチョクラルスキー法により育成する育成工程と、前記シリコン単結晶が冷却される際の７００－６００℃の通過時間をモニタリングする工程と、前記シリコン単結晶をスライスし、エピタキシャル成長炉へ入れる工程と、前記７００－６００℃の通過時間が３００分未満であるときは７５０℃以上９００℃以下に、３００分以上であるときは９００℃以上１０００℃以下に前記エピタキシャル成長炉の炉温を１２０秒から３００秒間維持する保持工程と、前記保持工程後に、エピタキシャル成長を行うエピタキシャル成長工程とを有する。
シリコン単結晶の冷却時に形成されるＳｉ―Ｐ欠陥が、エピタキシャル成長工程において、その含有されるリンの周囲への溶解と、溶解したリンが基板外へ抜け出ることが同時に発生してしまえば、Ｓｉ―Ｐ析出物が生じさせた結晶構造の歪みに悪影響（残存ないし増長）を与えると考えられる。上記構成のシリコンエピタキシャル基板の製造方法は、Ｓｉ―Ｐ析出物からリン（Ｐ）が周囲への溶解と、溶解したリン（Ｐ）が基板外へ抜け出ることプロセスを連続的かつ定常状態で行うようにすることで基板表層の結晶構造の歪みの残渣が少なくなる。これにより、スタッキングフォルトの発生を抑制することが可能である。
また、前記保持工程において、前記７００－６００℃の通過時間が２００分未満であるときは７５０℃以上８７５℃以下に、２００分以上３００分未満であるときは８２５℃以上９００℃以下に前記エピタキシャル成長炉の炉温を１２０秒から３００秒間維持することが好ましい。
さらに、前記保持工程と前記エピタキシャル成長工程の間に、１１５０℃以上１２００℃未満の塩化水素エッチングを行い、その後に１１５０℃以上１２００℃未満の水素熱処理を行うことが好ましい。これにより、残渣であるシリコン格子歪みを効果的に除去でき、スタッキングフォルトの発生をより低減することができる。
また、前記保持工程の前に、オゾン水でケミカル酸化膜を０．５ｎｍ以上形成することが好ましい。低温保持工程では基板表面における酸化膜が安定していることが重要であり、そのためにオゾン酸化膜は好適である。
なお、前記育成工程の最終段階で作成されるインゴットのテール部の長さが０～５０ｍｍであることが好ましい。テール部の長さを０～５０ｍｍとすることで、Ｓｉ－Ｐ欠陥の成長温度である７００～６００℃でのシリコン単結晶の引き上げ時間が短縮できる。
上記シリコンエピタキシャル基板の製造方法を製造物の観点で述べると、電気抵抗率が０．８～０．９ｍΩ・ｃｍに調整され、かつ、最大辺３５ｎｍ以上のＳｉ―Ｐ析出物密度が３Ｅ１１／ｃｍ3未満である半導体基板にシリコンエピタキシャル層を成長させたシリコンエピタキシャル基板であって、前記シリコンエピタキシャル層を成長さる前に７５０℃以上９００℃以下で１２０秒から３００秒間維持されたシリコンエピタキシャル基板となる。
本発明の各視点によれば、スタッキングフォルトの発生を抑制するシリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板を提供することができる。
以下、図面を参照しながら、本発明の実施形態について説明する。ただし、以下に説明する実施形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
まず、本発明の実施形態に係るシリコンエピタキシャル基板の製造方法に用いられる引き上げ装置とエピタキシャル成長炉について説明する。
図１は、チョクラルスキー（Ｃｚｏｃｈｒａｌｓｋｉ）法による引き上げ装置の概略構成図である。図１に示す引き上げ装置は、炉１内の中央に、原料融液２が充填された石英ルツボ３が回転可能に設置されている。石英ルツボ３の周囲には、石英ルツボ３を側周から加熱するためサイドヒータ４及び底部から加熱するためのボトムヒータ５が設置されている。また、石英ルツボ３の上方には、石英ルツボ３内の原料融液２や引き上げられる単結晶９の温度制御等のための輻射シールド６が設けられている。
チョクラルスキー法による単結晶引き上げ装置では、石英ルツボ３内の原料融液２の液面にワイヤ７の下端に保持された種結晶８を着液させ、石英ルツボ３及び種結晶８をそれぞれ回転させながら、ワイヤ７を引き上げていくことにより単結晶９を成長させる。ここでは、原料融液２にドーパントとしてリンを添加し、電気抵抗率が０．６～１．０ｍΩ・ｃｍになるように調整したものを想定する。
図２は、エピタキシャル成長炉の概略構成図である。図２に示すように、エピタキシャル成長炉１０では、チャンバ１１内に設置されたサセプタ１４に半導体基板Ｗを載置する。そして、回転軸Ｏを中心としてサセプタ１４及び半導体基板Ｗを所定方向に回転させる。そして、チャンバ１１外のヒータにより半導体基板Ｗを所定の温度に加熱しつつ、反応ガス供給管１２から排気管１３へと水平に反応ガスＧを供給する。これにより、半導体基板Ｗの表面にエピタキシャル層を成長させる。
ここで、Ｓｉ－Ｐ欠陥がスタッキングフォルトの発生の起点になる過程に関する考察を説明する。本発明は、当該考察に基づいてスタッキングフォルトの発生するのを抑制する。
シリコン単結晶中では、その温度が高いほどシリコン単結晶中にリンが高濃度に溶解することができる。一方で、温度が低くなるとシリコン単結晶中にリンが高濃度に溶解することができなくなる。
したがって、チョクラルスキー法によりシリコン単結晶を育成する工程では、原料融液中に高濃度でリンを溶解させることが可能であっても、原料融液２から単結晶９を引き上げる過程で単結晶９中に溶解しきれないリンが析出物を形成する。特に、抵抗率を低くするために高濃度にリンがドープされた単結晶９では、その濃度は約１×１０20ａｔｏｍｓ／ｃｃ程度となっており、特に、単結晶９の温度が６００℃から７００℃の範囲で、リンとシリコンの析出物（Ｓｉ－Ｐ析出物）が形成することが、特許文献１でわかった。
一方、エピタキシャル成長の工程では、エピタキシャル成長炉１０の炉内温度は１０００℃以上であるので、結晶成長の過程で形成されたＳｉ－Ｐ析出物は再び溶解し、拡散されることになるが、Ｓｉ－Ｐ析出物が形成された跡には結晶構造に歪みが残存してしまい、これがスタッキングフォルトの発生の起点となっていると考えられる。
ここで、Ｓｉ―Ｐ析出物に含有されるリンの周囲への溶解と、溶解したリン（Ｐ）が基板外へ抜け出ることが同時に発生してしまえば、Ｓｉ―Ｐ析出物が生じさせた結晶構造の歪みに悪影響（残存ないし増長）を与えると考えられるので、Ｓｉ―Ｐ析出物からリン（Ｐ）が周囲への溶解と、溶解したリン（Ｐ）が基板外へ抜け出ることプロセスを連続的かつ定常状態で行うようにすることで基板表層の結晶構造の歪みの残渣が少なくなるとの仮説の下、以下のような検証実験を行った。
〔検証実験１〕
まず、チョクラルスキー法で０．７～０．９ｍΩ・ｃｍに調整したのリンドープのシリコン単結晶を育成した。なお、結晶方位（００１）のφ２００ｍｍとした。酸素濃度は０．９Ｅ１８ａｔｏｍｓ／ｃｃとした。
まず、チョクラルスキー法で０．７～０．９ｍΩ・ｃｍに調整したのリンドープのシリコン単結晶を育成した。なお、結晶方位（００１）のφ２００ｍｍとした。酸素濃度は０．９Ｅ１８ａｔｏｍｓ／ｃｃとした。
この結晶成長の際に、インゴットのテール部の結晶長や冷却時間を制御し、７００℃～６００℃の通過時間を、下記３種作成した。
（１）２００分未満
（２）２００分以上３００分未満
（３）３００分以上
（１）２００分未満
（２）２００分以上３００分未満
（３）３００分以上
その後、各種シリコン単結晶をスライスし、裏面酸化膜を成膜し、鏡面加工を施した。さらに、この半導体基板をオゾン水１ｐｐｍで処理し、表面に０．７ｎｍの厚さのケミカル酸化膜を形成した。
その後、エピタキシャル成長炉へ炉入れを行い、エピタキシャル成長を行う前段階における温度条件を変化させながらスタッキングフォルトの発生（すなわち、ライトポイントデフェクト（ＬＰＤ）の数）を測定した。図３から図５は、それぞれ７００℃～６００℃の通過時間が（１）２００分未満、（２）２００分以上３００分未満、（３）３００分以上の場合におけるスタッキングフォルトの保持温度依存性を示すグラフである。各温度の保持時間は、１２０秒から３００秒間であり、グラフの横軸の左端に、低温保持を行わない場合を記載している。
図３から図５のグラフを比較すると解るように、結晶成長における７００℃～６００℃の通過時間にかかわらず、エピタキシャル成長を行う前段階におけるスタッキングフォルトの保持温度依存性は、下に凸の形状である。すなわち、エピタキシャル成長を行う前段階における最適な保持温度は、低すぎずまた高すぎず、一定の範囲内であることが好ましいことになる。
また、図３から図５のグラフを比較すると解るように、エピタキシャル成長を行う前段階における最適な保持温度は、結晶成長における７００℃～６００℃の通過時間に依存して、高温側へシフトしている。具体的には、結晶成長における７００℃～６００℃の通過時間が（１）２００分未満では、エピタキシャル成長を行う前段階における最適な保持温度が７５０℃以上８７５℃以下であり、（２）２００分以上３００分未満では、８２５℃以上９００℃以下であり、（３）３００分以上では、９００℃以上１０００℃以下である。
また、図３から図５のグラフを比較すると解るように、結晶成長における７００℃～６００℃の通過時間が（１）２００分未満および（２）２００分以上３００分未満と（３）３００分以上とでは、グラフの形状が大きく異なる。このことは、図６を見ても明らかである。図６は、スタッキングフォルトの結晶成長における７００℃～６００℃の通過時間依存性を示すグラフである。図６に示すグラフには、エピタキシャル成長を行う前段階に低温保持時間を設けた場合を塗りつぶしでプロットし、エピタキシャル成長を行う前段階に低温保持時間を設けなかった場合を白抜きでプロットしている。
図６のグラフから読み取れるように、エピタキシャル成長を行う前段階に低温保持時間を設けることで、スタッキングフォルトの発生を低減することができるが、結晶成長における７００℃～６００℃の通過時間が３００分以上になると、スタッキングフォルトの発生の低減効果が少なくなっている。
したがって、エピタキシャル成長を行う前段階に低温保持時間を設ける場合、結晶成長における７００℃～６００℃の通過時間が３００分以上であるか否かで分けることが考えられる。すなわち、エピタキシャル成長を行う前段階に低温保持時間を、結晶成長における７００－６００℃の通過時間が３００分未満であるときは７５０℃以上９００℃以下に、３００分以上であるときは９００℃以上１０００℃以下にエピタキシャル成長炉の炉温を１２０秒から３００秒間維持するという場合分けが有効である。
〔検証実験２〕
次に、結晶成長の過程で形成されたＳｉ―Ｐ析出物とスタッキングフォルトの低減との関係を検証した。図７は、Ｓｉ―Ｐ析出物の結晶成長における７００－６００℃の通過時間に関する依存性を示すグラフである。図７に示すグラフは、横軸を結晶成長における７００－６００℃の通過時間とし、縦軸を３５ｎｍよりも大きいＳｉ―Ｐ析出物の密度（／ｃｍ）としている。
次に、結晶成長の過程で形成されたＳｉ―Ｐ析出物とスタッキングフォルトの低減との関係を検証した。図７は、Ｓｉ―Ｐ析出物の結晶成長における７００－６００℃の通過時間に関する依存性を示すグラフである。図７に示すグラフは、横軸を結晶成長における７００－６００℃の通過時間とし、縦軸を３５ｎｍよりも大きいＳｉ―Ｐ析出物の密度（／ｃｍ）としている。
図７から読み取れるように、結晶成長における７００－６００℃の通過時間を３００分未満とすることで、３５ｎｍよりも大きいＳｉ―Ｐ析出物の密度を３×１０11よりも低く抑えることができる。つまり、結晶成長における７００－６００℃の通過時間を制御することは、Ｓｉ―Ｐ析出物の密度を低く抑えることを製造方法の観点で実現するものである。
一方、Ｓｉ―Ｐ析出物の密度とエピタキシャル成長を行う前段階の低温保持にも密接な関係がある。図８および図９は、それぞれエピタキシャル成長を行う前段階の低温保持の有無における、スタッキングフォルトの発生とＳｉ―Ｐ析出物の密度と関係を示すグラフである。図８および図９に示すグラフは、横軸をエピタキシャル成長前における３５ｎｍよりも大きいＳｉ―Ｐ析出物の密度（／ｃｍ）とし、縦軸をエピタキシャル成長後のスタッキングフォルトの発生をライトポイントデフェクト（ＬＰＤ）として測定したものである。
図８から読み取れるように、エピタキシャル成長前における３５ｎｍよりも大きいＳｉ―Ｐ析出物の密度を３×１０11よりも小さくすると、エピタキシャル成長後のライトポイントデフェクト（ＬＰＤ）をより減少させることができる。
図８および図９のグラフを比較すると解るように、エピタキシャル成長を行う前段階の低温保持を行う方が、スタッキングフォルトの発生とＳｉ―Ｐ析出物の密度と関係における分散が小さい。このことは、結晶成長における７００－６００℃の通過時間を制御するだけではなく、エピタキシャル成長を行う前段階の低温保持と組み合わせることでより効果的にスタッキングフォルトの発生を低減することができることを意味する。スタッキングフォルトの発生とＳｉ―Ｐ析出物の密度と関係における分散が小さいので、単にスタッキングフォルトの発生を低減することができるだけではなく、製品ごとのバラツキを抑えることも可能である。
〔製造方法のまとめ〕
図１０は、上記検証実験の結果を反映したシリコンエピタキシャル基板の製造方法を示すフローチャートである。図１０に示すように、シリコンエピタキシャル基板の製造方法は、単結晶の育成工程（Ｓ１）とモニタリング工程（Ｓ２）とスライス・酸化膜形成工程（Ｓ３）と炉入れ工程（Ｓ４）と低温保持工程（Ｓ５）とエッチング工程（Ｓ６）とエピタキシャル成長工程（Ｓ７）とを有している。
図１０は、上記検証実験の結果を反映したシリコンエピタキシャル基板の製造方法を示すフローチャートである。図１０に示すように、シリコンエピタキシャル基板の製造方法は、単結晶の育成工程（Ｓ１）とモニタリング工程（Ｓ２）とスライス・酸化膜形成工程（Ｓ３）と炉入れ工程（Ｓ４）と低温保持工程（Ｓ５）とエッチング工程（Ｓ６）とエピタキシャル成長工程（Ｓ７）とを有している。
単結晶の育成工程（Ｓ１）では、チョクラルスキー法による引き上げ装置を用いて、シリコン単結晶を成長させる。ここでは、原料融液にドーパントとしてリンを添加し、電気抵抗率が０．６～１．０ｍΩ・ｃｍになるように調整したものを用いる。
モニタリング工程（Ｓ２）では、シリコン単結晶が冷却される際の７００－６００℃の通過時間をモニタリングする。なお育成工程の最終段階で作成されるインゴットのテール部の長さが０～５０ｍｍであることが好ましい。テール部の長さを０～５０ｍｍとすることで、Ｓｉ－Ｐ欠陥の成長温度である７００～６００℃でのシリコン単結晶の引き上げ時間が短縮できる。
スライス・酸化膜形成工程（Ｓ３）では、シリコン単結晶をスライスし、その裏面に酸化膜を形成、そして鏡面加工をおこなう。この基板表面に酸化膜を形成する。具体的には、基板をオゾン水で処理し、表面に０．７ｎｍの厚さのケミカル酸化膜を形成することが好ましい。先述したように、後段の低温保持工程（Ｓ５）では基板表面における酸化膜が安定していることが重要であり、そのためにオゾン酸化膜は好適である。
炉入れ工程（Ｓ４）では、シリコン半導体基板をエピタキシャル成長炉へ炉入れする。
低温保持工程（Ｓ５）では、エピタキシャル成長炉を昇温するが、エピタキシャル成長を行うための温度よりも低い温度で１２０秒から３００秒間維持する。具体的には、モニタリング工程（Ｓ２）でモニタリングしたシリコン単結晶が冷却される際の７００－６００℃の通過時間が３００分未満であるときは、７５０℃以上９００℃以下に、３００分以上であるときは、９００℃以上１０００℃以下とすることが好ましい。
さらに、低温保持工程（Ｓ５）では、モニタリング工程（Ｓ２）でモニタリングしたシリコン単結晶が冷却される際の７００－６００℃の通過時間が２００分未満であるときは７５０℃以上８７５℃以下に、２００分以上３００分未満であるときは８２５℃以上９００℃以下にすることがより好ましい。
エッチング工程（Ｓ６）では、１１５０℃以上１２００℃未満の塩化水素エッチングを行い、その後に１１５０℃以上１２００℃未満の水素熱処理を行う。これにより、残渣であるシリコン格子歪みを効果的に除去でき、スタッキングフォルトの発生をより低減することができる。
エピタキシャル成長工程（Ｓ７）では、Ｓｉエピタキシャル層を１１００－１１５０℃で成膜する。
１ 炉
２ 原料融液
３ 石英ルツボ
４ サイドヒータ
５ ボトムヒータ
６ 輻射シールド
７ ワイヤ
８ 種結晶
９ 結晶
１０ エピタキシャル成長装置
１１ チャンバ
１２ 反応ガス供給管
１３ 排気
Ｗ 半導体基板
２ 原料融液
３ 石英ルツボ
４ サイドヒータ
５ ボトムヒータ
６ 輻射シールド
７ ワイヤ
８ 種結晶
９ 結晶
１０ エピタキシャル成長装置
１１ チャンバ
１２ 反応ガス供給管
１３ 排気
Ｗ 半導体基板
Claims (6)
- ドーパントとしてリンを添加し、電気抵抗率を０．６～１．０ｍΩ・ｃｍに調整したシリコン単結晶をチョクラルスキー法により育成する育成工程と、
前記シリコン単結晶が冷却される際の７００－６００℃の通過時間をモニタリングする工程と、
前記シリコン単結晶をスライスし、エピタキシャル成長炉へ入れる工程と、
前記７００－６００℃の通過時間が３００分未満であるときは７５０℃以上９００℃以下に、３００分以上であるときは９００℃以上１０００℃以下に前記エピタキシャル成長炉の炉温を１２０秒から３００秒間維持する保持工程と、
前記保持工程後に、エピタキシャル成長を行うエピタキシャル成長工程と、
を有するシリコンエピタキシャル基板の製造方法。 - 前記保持工程において、前記７００－６００℃の通過時間が２００分未満であるときは７５０℃以上８７５℃以下に、２００分以上３００分未満であるときは８２５℃以上９００℃以下に前記エピタキシャル成長炉の炉温を１２０秒から３００秒間維持する、請求項１に記載のシリコンエピタキシャル基板の製造方法。
- 前記保持工程と前記エピタキシャル成長工程の間に、１１５０℃以上１２００℃未満の塩化水素エッチングを行い、その後に１１５０℃以上１２００℃未満の水素熱処理を行う、請求項１または請求項２に記載のシリコンエピタキシャル基板の製造方法。
- 前記保持工程の前に、オゾン水でケミカル酸化膜を０．５ｎｍ以上形成する、請求項１から請求項３のいずれか１項に記載のシリコンエピタキシャル基板の製造方法。
- 前記育成工程の最終段階で作成されるインゴットのテール部の長さが０～５０ｍｍである、請求項１から請求項４のいずれか１項に記載のシリコンエピタキシャル基板の製造方法。
- 電気抵抗率が０．８～０．９ｍΩ・ｃｍに調整され、かつ、最大辺３５ｎｍ以上のＳｉ―Ｐ析出物密度が３×１０11／ｃｍ3未満である半導体基板にシリコンエピタキシャル層を成長させたシリコンエピタキシャル基板であって、
前記シリコンエピタキシャル層を成長さる前に７５０℃以上９００℃以下で１２０秒から３００秒間維持されたシリコンエピタキシャル基板。
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