KR102279113B1 - 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼 - Google Patents

에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼 Download PDF

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Abstract

인을 포함하여 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼를 이용한 에피택셜 실리콘 웨이퍼의 제조 방법으로서, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 0° 5’ 이상 0° 25’ 이하만큼 경사진 실리콘 웨이퍼에 대하여, 아르곤 가스 분위기하에 있어서 1200℃ 이상 1220℃ 이하의 온도에서 30분 이상의 열처리를 행하는 아르곤 어닐링 공정(S2)과, 실리콘 웨이퍼의 표면을 에칭하는 프리베이킹 공정(S3)과, 실리콘 웨이퍼의 표면에 1100℃ 이상 1165℃ 이하의 성장 온도에서 에피택셜막을 성장시키는 에피택셜막 성장 공정(S4)을 구비하고 있다.

Description

에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼
본 발명은, 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼에 관한 것이다.
예를 들면, 파워 MOS 트랜지스터용의 에피택셜 실리콘 웨이퍼에는, 그 실리콘 웨이퍼의 기판 저항률이 매우 낮은 것이 요구된다. 실리콘 웨이퍼의 기판 저항률을 충분히 낮게 하기 위해, 실리콘 웨이퍼의 소재인 단결정의 잉곳(ingot)의 인상 공정에서(즉, 실리콘 결정의 육성 시에), 용융 실리콘에 저항률 조정용의 n형 도펀트로서 인(P)을 고농도로 도프한(doped) 기판 저항률이 매우 낮은 실리콘 웨이퍼가 사용되고 있다(예를 들면, 특허문헌 1 참조).
이 특허문헌 1에는, 실리콘 단결정 육성 시에, 저항률이 0.9mΩ·㎝ 이하가 되도록 인이 첨가된 실리콘 웨이퍼에, 에피택셜막을 성장시키면, 적층 결함(스태킹 폴트(stacking faults), 이하, SF라고 함)이 에피택셜막에 다수 발생하고, 이 SF가 단차로서 실리콘 웨이퍼의 표면에 나타나, 실리콘 웨이퍼의 표면의 LPD(Light Point Defect: 라이트·포인트·디펙트) 레벨이 크게 악화되는 것이 기록되어 있다.
이러한 문제를 해소하기 위해, 특허문헌 1에는, 에피택셜막 형성 전의 실리콘 웨이퍼에 대하여, 아르곤 가스 분위기하에서 아르곤 어닐링 공정을 행한 후, 에피택셜막을 성장시키는 것이 개시되어 있다.
일본공개특허공보 2014-11293호
그러나, 특허문헌 1의 방법으로 제조된 에피택셜 실리콘 웨이퍼를 이용하여 반도체 디바이스를 제조하면, 그의 전기 특성이 충분하지 않은 경우가 있었다.
본 발명의 목적은, 충분한 전기 특성을 갖는 반도체 디바이스를 제조 가능한 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼를 제공하는 것에 있다.
본 발명자는, 예의 연구를 거듭한 결과, 이하의 인식을 얻었다.
특허문헌 1의 방법으로 제조된 에피택셜 실리콘 웨이퍼로서, 표면 검사 장치에 의해 SF를 검출할 수 없었던 에피택셜 실리콘 웨이퍼의 에피택셜막을, M-Dash액((불산(50wt％): 질산(70wt％): 아세트산(100wt％): H2O＝1:3:8∼12:0.17)＋질산은 수용액(0.005∼0.05g/L))(SEMI MF1809-0704 참조)으로 선택 에칭했다. 선택 에칭 후의 에피택셜막 표면을 TEM(Transmission Electron Microscope: 투과형 전자 현미경)으로 관찰하면, 도 1a에 나타내는 바와 같이, 전위 결함(DF)이 존재하고 있었다(후술하는, 전위선). 또한, 도 1a의 A-A선을 따라 종단면을 TEM으로 관찰하면, 도 1b에 나타내는 바와 같이, 전위 결함(DF)은, 에피택셜막(EP) 표면에 대하여 비스듬하게 연장되어 있었다.
이 전위 결함(DF)은, 평면에서 보았을 때의 사이즈가 1㎛∼2㎛ 정도이고, (100)면이 경사진 면을 주표면으로 하고, [011]방향, [0-1-1]방향, [0-11]방향 및 [01-1]방향의 어느 하나의 방향으로 결정 방위성을 가진 전위선이었다.
이러한 전위 결함(DF)은, 선택 에칭 전에는 검출할 수 없는 점에서, 선택 에칭을 행하지 않은 상태에서는, 결정 방위성을 갖고, 에피택셜막(EP) 표면측의 단부가 당해 에피택셜막(EP) 내부에 위치하거나(전체가 에피택셜막 내부에 위치함), 전위선으로서 존재하고 있다고 생각된다.
또한, 전위선은, SF와 동일하게, 산소와 인의 클러스터에 기인하는 실리콘 웨이퍼의 미소 피트(micropits)에 의해 발생하고 있다고 추측할 수 있다.
이상의 결과에서, 본 발명자는, 에피택셜막(EP) 표면에 나타나지 않는 전위선이 반도체 디바이스의 전기 특성을 악화시키고 있다고 추측하고, 소정의 면 방위의 실리콘 웨이퍼에 에피택셜막을 형성하면, 면 방위성을 갖는 전위선의 발생을 억제할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법은, 인을 도펀트로 한 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼에, 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서, (100)면이 경사진 면을 주표면으로 하고, 상기 (100)면에 수직인 [100]축이 상기 주표면에 직교하는 축에 대하여 0° 5’ 이상 0° 25’ 이하만큼 경사진 상기 실리콘 웨이퍼를 준비하는 웨이퍼 준비 공정과, 상기 실리콘 웨이퍼에 대하여, 아르곤 가스 분위기하에 있어서 1200℃ 이상 1220℃ 이하의 온도에서 30분 이상의 열처리를 행하는 아르곤 어닐링 공정과, 상기 아르곤 어닐링 공정 후의 실리콘 웨이퍼의 표면을 에칭하는 프리베이킹(prebaking) 공정과, 상기 프리베이킹 공정 후의 실리콘 웨이퍼의 표면에 1100℃ 이상 1165℃ 이하의 성장 온도에서 상기 에피택셜막을 성장시키는 에피택셜막 성장 공정을 구비하고 있는 것을 특징으로 한다.
본 발명에 의하면, 실리콘 웨이퍼의 결정축 기울기 각도를 작게 하여, (100)면에 나타나는 전위면, 즉 슬립면인 (111)면의 Step수를 저감함으로써, 전위선이 발생하기 어려운 실리콘 웨이퍼를 준비한다. 그 실리콘 웨이퍼에 대하여, 아르곤 가스 분위기하에서 열처리를 행함으로써, 산소와 인의 클러스터에 의한 미소 피트의 용체화(dissolving micropits into solution)를 행한다. 아르곤 어닐링 공정 후에 실리콘 웨이퍼의 표면을 에칭하는 프리베이킹 공정을 행함으로써, 미소 피트의 제거를 행하여, 에피택셜막 성장 시에 미소 피트로부터 발생하는 전위선을 억제한다. 결정축 기울기 각도가 작은 실리콘 웨이퍼에 에피택셜막의 저온 성장을 행한 경우에는 힐록 결함(hillock defects)이 발생하기 쉽지만, 그 발생하는 힐록 결함을 저감하기 위해, 에피택셜막의 고온 성장을 행하는 것이 적합 조건이 된다.
그 결과, 전위선의 밀도가 10개/㎠ 이하로서, 전위선의 발생이 억제된 에피택셜 실리콘 웨이퍼를 얻을 수 있다. 따라서, 이러한 에피택셜 실리콘 웨이퍼 이용하여, 충분한 전기 특성을 갖는 반도체 디바이스를 제조할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에 있어서, 상기 프리베이킹 공정은, 150㎚ 이상 600㎚ 이하의 가공 여유분(removal dimension)으로 에칭하는 것이 바람직하다.
본 발명에 의하면, 아르곤 가스 분위기하의 열처리로 용체화할 수 없는 클러스터에 의한 미소 피트를, 프리베이킹 공정에 의해 에칭함으로써 제거할 수 있어, 전위선의 발생을 보다 억제할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼는, 인을 도펀트로 한 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼에, 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼로서, 상기 실리콘 웨이퍼는, (100)면이 경사진 면을 주표면으로 하고, 상기 (100)면에 수직인 [100]축이 상기 주표면에 직교하는 축에 대하여 0° 5’ 이상 0° 25’ 이하만큼 경사져 있고, 결정 방위성을 갖고, 전체가 상기 에피택셜막의 내부에 위치하는 전위선의 밀도가 10개/㎠ 이하인 것을 특징으로 한다.
본 발명을 인을 도펀트로 한 저항률이 0.9mΩ·㎝ 미만인 실리콘 웨이퍼에 적용하는 것이 바람직하다. 또한, 저항률이 0.8mΩ·㎝ 미만인 실리콘 웨이퍼에 적용하는 것이 더욱 바람직하다.
도 1a는 전위선의 평면에서 보았을 때의 사진이다.
도 1b는 도 1a의 A-A선을 따르는 종단면에서 보았을 때의 사진이다.
도 2a는 본 발명의 일 실시 형태에 따른 에피택셜 실리콘 웨이퍼의 단면도이다.
도 2b는 실리콘 웨이퍼의 [100]축의 경사 방향의 설명도이다.
도 3은 상기 일 실시 형태의 에피택셜 실리콘 웨이퍼의 제조 방법을 나타내는 플로우 차트이다.
도 4는 본 발명의 실시예에 있어서의 비교예 1 및 실시예 1의 실리콘 단결정의 각 고화율에 있어서의 570℃±70℃에서의 체재 시간 및 저항률의 관계와 실리콘 웨이퍼의 취득 위치를 나타내는 설명도이다.
도 5는 상기 실시예에 있어서의 비교예 2 및 실시예 2의 실리콘 단결정의 각 고화율에 있어서의 570℃±70℃에서의 체재 시간 및 저항률의 관계와 실리콘 웨이퍼의 취득 위치를 나타내는 설명도이다.
도 6은 상기 실시예에 있어서의 비교예 3 및 실시예 3의 실리콘 단결정의 각 고화율에 있어서의 570℃±70℃에서의 체재 시간 및 저항률의 관계와 실리콘 웨이퍼의 취득 위치를 나타내는 설명도이다.
도 7은 상기 실시예에 있어서의 에피택셜 실리콘 웨이퍼의 중심으로부터의 거리와 에피택셜막 내부의 결함 밀도의 관계를 나타내는 그래프이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 일 실시 형태에 대해서 도면을 참조하여 설명한다.
〔에피택셜 실리콘 웨이퍼의 구성〕
도 2a에 나타내는 바와 같이, 에피택셜 실리콘 웨이퍼(EW)는, 실리콘 웨이퍼(WF)와, 이 실리콘 웨이퍼(WF)에 형성된 에피택셜막(EP)을 구비하고 있다.
실리콘 웨이퍼(WF)는, 직경이 199.8㎜ 이상 200.2㎜ 이하이고, 전기 저항률이 1.0mΩ·㎝ 미만이 되도록 인을 포함하고 있다. 실리콘 웨이퍼(WF)는, (100)면이 경사진 면을 주표면(WF1)으로 하고, 도 2b에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면(WF1)에 직교하는 축에 대하여, [001]방향, [00-1]방향, [010]방향, [0-10]방향 중 어느 일방향, 혹은, 이들 사이의 임의의 일방향으로 0° 5’ 이상 0° 25’ 이하만큼 경사져 있다.
이러한 구성의 에피택셜 실리콘 웨이퍼(EW)에 있어서, 결정 방위성을 갖고, 전체가 에피택셜막(EP) 내부에 위치하는 전위선의 밀도는, 10개/㎠ 이하로서 전위선의 발생이 억제되어 있다. 또한, 에피택셜 실리콘 웨이퍼(EW)의 표면에서 관찰되는 SF의 밀도는, 1개/㎠ 이하이다.
〔에피택셜 실리콘 웨이퍼의 제조 방법〕
다음으로, 상기 에피택셜 실리콘 웨이퍼(EW)의 제조 방법에 대해서 설명한다.
에피택셜 실리콘 웨이퍼(EW)의 제조 방법은, 도 3에 나타내는 바와 같이, 웨이퍼 준비 공정(S1)과, 아르곤 어닐링 공정(S2)과, 프리베이킹 공정(S3)과, 에피택셜막 성장 공정(S4)을 구비하고 있다.
웨이퍼 준비 공정(S1)은, 전술의 구성을 갖는 실리콘 웨이퍼(WF)를 준비한다. 실리콘 웨이퍼(WF)를 얻는 방법으로서는, 저항률이 0.5mΩ·㎝ 이상 1.0mΩ·㎝ 미만이 되도록 인을 포함하고, 또한, 중심축이 (100)면에 수직인 [001]축과 일치하는 실리콘 단결정을 제조하고, 이 실리콘 단결정을 그의 중심축에 대한 직교면이 아니라, 이 직교면에 대한 경사면으로 슬라이스해도 좋다. 또한, 중심축이 (100)면에 수직인 [100]축에 대하여 0° 5’ 이상 0° 25’ 이하만큼 경사진 실리콘 단결정을 제조하고, 이 실리콘 단결정을 그의 중심축에 대한 직교면으로 슬라이스해도 좋다.
또한, 상기 실리콘 단결정의 제조 조건으로서는, 이하의 것을 예시할 수 있다.
인 농도: 7.38×1019atoms/㎤ 이상 1.64×1020atoms/㎤ 이하
산소 농도: 2×1017atoms/㎤ 이상 20×1017atoms/㎤(ASTM F121-1979) 이하
그리고, 이 얻어진 실리콘 웨이퍼(WF)에 대하여, 필요에 따라서, 랩핑(lapping), 화학 에칭, 경면 연마(mirror surface polishing), 그 외의 처리를 행한다.
아르곤 어닐링 공정(S2)은, 실리콘 웨이퍼(WF)에 대하여, 아르곤 가스 분위기하에 있어서 1200℃ 이상 1220℃ 이하의 온도에서 열처리를 행한다. 열처리 시간은, 30분 이상 90분 이하가 바람직하다. 30분 미만인 경우, 이 실리콘 웨이퍼(WF)를 이용하여 에피택셜 실리콘 웨이퍼(EW)를 제조하면 SF가 다발한다는 문제가 있고, 90분을 초과하는 경우, 슬립(slip) 전위가 발생한다는 문제가 있다.
또한, 1회로 복수의 실리콘 웨이퍼(WF)를 어닐링 가능한 배치로(batch furnace)를 이용하는 것이 바람직하다.
이러한 아르곤 가스 분위기하의 열처리를 행함으로써, 실리콘 웨이퍼(WF)에 발생하고 있는 클러스터가 용체화하여 없어지거나, 혹은 적어져, 미소 피트의 개수를 줄일 수 있다.
프리베이킹 공정(S3)은, 실리콘 웨이퍼(WF)의 표면을 에칭한다. 예를 들면, 프리베이킹 공정(S3)은, 에피택셜막 성장 공정(S4)에서 이용하는 에피택셜 장치 내에 있어서, 실리콘 웨이퍼(WF)에 대하여 이하의 조건에서 열처리를 행한다.
분위기: 수소 가스, 염화 수소 가스
수소 가스의 유량: 40SLM
염화 수소 가스의 유량: 1SLM
열처리 온도: 1190℃(1050℃ 이상 1250℃ 이하)
열처리 시간: 30초(30초 이상 300초 이하)
또한, 프리베이킹 공정(S3)에 있어서 수소 및 염화 수소를 포함하는 가스 분위기를 형성 시에, 우선 수소 가스만의 분위기하에서 승온하고, 1050℃ 이상 1250℃ 이하의 온도에 도달하면, 염화 수소 가스를 공급하는 것이 바람직하다. 이러한 타이밍에서 염화 수소 가스를 공급함으로써, 에피택셜 실리콘 웨이퍼(EW)에 흐림(clouding)이 발생해 버리는 것과, 슬립 전위의 발생을 억제할 수 있다.
또한, 프리베이킹 공정(S3)에 의한 실리콘 웨이퍼(WF)의 가공 여유분은, 150㎚ 이상 600㎚ 이하가 바람직하고, 500㎚±100㎚인 것이 더욱 바람직하다.
이와 같이, 프리베이킹 공정(S3)을 수소 및 염화 수소를 포함하는 가스 분위기에서 행함으로써, 실리콘 웨이퍼(WF)의 최표층에 존재하는 클러스터에 더하여 당해 최표층도 에칭된다. 그 결과, 수소만을 포함하는 가스 분위기에서 행하는 경우와 비교하여, 프리베이킹 공정(S3) 후에 존재하는 미소 피트의 개수를 줄일 수 있다.
에피택셜막 성장 공정(S4)은, 프리베이킹 공정(S3) 후의 실리콘 웨이퍼(WF)의 에칭면에 대하여, 예를 들면 이하의 조건에서 에피택셜막(EP)을 성장시킨다.
도펀트 가스: 포스핀(PH3) 가스
원료 소스 가스: 트리클로로실란(SiHCl3) 가스
캐리어 가스: 수소 가스
성장 온도: 1100℃ 이상 1165℃ 이하
에피택셜막의 두께: 2㎛(1㎛ 이상 10㎛ 이하)
저항률(에피막 저항률): 0.2Ω·㎝(0.01Ω·㎝ 이상 10Ω·㎝ 이하)
실리콘 웨이퍼의 결정축 기울기 각도를 크게 하면, 에피택셜막 성장 공정에 있어서 전위선이 발생하기 쉽고, 성장 온도가 높은 경우, 그 전위는, 선상(線狀)뿐만 아니라 면의 어긋남도 수반하여 SF로서 에피택셜막 표면에서 검출된다. 그러나, 성장 온도가 낮은 경우, 전위선은, 에피택셜막 표면까지 관통하지 않고, 에피택셜막 내부에 종단이 위치해 버린다고 생각된다.
또한, 결정축 기울기 각도를 작게 함으로써, (100)면에 나타나는 전위면, 즉 슬립면인 (111)면의 Step수가 저감되어, 전위선이 발생하기 어려운 실리콘 웨이퍼에 대하여, 1100℃ 미만의 에피택셜막 저온 성장을 실시한 경우는, Terrace가 넓고 또한 실리콘이 갖는 에너지가 작기 때문에, 공급된 실리콘이 Kink 위치에 도달하지 못하고, Terrace 상에 머문 실리콘을 핵으로 하여 이상(abnormal)성장이 행해져, 힐록 결함이 발생하기 쉽다.
그래서, 결정축 기울기 각도가 작고 전위선이 발생하기 어려운 실리콘 웨이퍼에 대하여, 1100℃ 이상의 에피택셜막 고온 성장을 실시함으로써, 에피택셜막 표면에 힐록 결함이 존재하지 않고, 에피택셜막 내부에도 전위선이 발생하지 않는 에피택셜 웨이퍼를 얻을 수 있다. 그 결과, 결정 방위성을 갖고, 전체가 에피택셜막(EP) 내부에 위치하는 전위선의 밀도가 10개/㎠ 이하로서 전위선의 발생이 억제된 에피택셜 실리콘 웨이퍼(EW)를 얻을 수 있다. 또한, 에피택셜막 성장 온도는, 1165℃를 초과하면 에피택셜막에 슬립 전위가 발생하기 때문에 바람직하지 않다.
실시예
다음으로, 본 발명을 실시예 및 비교예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 예에 의해 하등 한정되는 것은 아니다.
[에피택셜 실리콘 웨이퍼의 제조 방법]
〔비교예 1〕
우선, 초크랄스키법(Czochralski method)에 의해, 직동부의 저항률이 1.0mΩ·㎝ 미만이 되도록 인을 첨가하고, 중심축이 [100]축과 일치하고 또한 직경이 200㎜인 실리콘 단결정을 제조했다. 이때의 각 고화율에 있어서의 570℃±70℃에서의 체재 시간은, 도 4에 나타내는 바와 같이, 고화율이 약 56％까지의 영역은, 약 280분에서 약 530분까지 거의 직선적으로 길어지고, 이에 계속되는 약 68％까지의 영역은, 약 530분에서 약 40분까지 거의 직선적으로 짧아지고, 이에 계속되는 영역은, 약 40분에서 약 30분까지 거의 직선적으로 짧아졌다. 또한, 이때의 각 고화율에 있어서의 저항률은, 도 4에 나타내는 바와 같이, 하단을 향할수록 낮아졌다.
또한, 고화율이란, 최초로 도가니에 저류된 융액의 초기 차지(charge) 중량에 대한 실리콘 단결정의 인상 중량의 비율을 말한다.
이 실리콘 단결정을 그의 중심축에 대한 직교면이 아니라, 이 직교면에 대한 경사면으로 슬라이스하여, (100)면이 경사진 면을 주표면으로 하고, 표 1에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 43’만큼 경사진 실리콘 웨이퍼를 취득했다.
비교예 1의 실리콘 웨이퍼는, 인상 방향 상단측을 톱 영역, 하단측을 보텀 영역, 톱 영역과 보텀 영역의 사이를 미들 영역으로 한 경우, 보텀 영역의 중간 위치(BM)로부터 취득했다. 중간 위치(BM)에 있어서의 570℃±70℃에서의 체재 시간은, 40분 이하였다. 비교예 1의 실리콘 웨이퍼의 기판 저항률은 0.8mΩ·㎝ 이상 0.9mΩ·㎝ 미만이었다.
다음으로, 실리콘 웨이퍼에 대하여, 아르곤 어닐링 공정을 행했다. 이 공정은, 아르곤 가스 분위기하에 있어서, 1200℃의 온도에서 30분의 열처리를 행했다.
이후, 실리콘 웨이퍼에 대하여, 프리베이킹 공정을 행했다. 이 공정은, 수소 및 염화 수소를 포함하는 가스 분위기하에 있어서, 1190℃의 온도에서 30초의 열처리를 행했다. 이때의 가공 여유분은, 160㎚였다.
다음으로, 실리콘 웨이퍼의 에칭면에 대하여, 이하의 조건에서 에피택셜막 성장 공정을 행함으로써 에피택셜막을 성장시켜, 비교예 1의 샘플을 얻었다.
도펀트 가스: 포스핀(PH3) 가스
원료 소스 가스: 트리클로로실란(SiHCl3) 가스
캐리어 가스: 수소 가스
성장 온도: 1040℃
에피택셜막의 두께: 2㎛
에피택셜막의 저항률: 0.2Ω·㎝
〔비교예 2〕
도 5에 나타내는 바와 같이, 각 고화율에 있어서의 저항률이 비교예 1과 비교하여 낮아지도록, 인의 첨가량을 조정한 것 이외에는, 비교예 1과 동일한 조건에서 실리콘 단결정을 제조했다. 그리고, 이 실리콘 단결정에 있어서의 비교예 1과 동일한 보텀 영역의 중간 위치(BM)로부터, 면 방위가 비교예 1과 동일한 실리콘 웨이퍼를 취득했다. 비교예 2의 실리콘 웨이퍼의 기판 저항률은, 0.7mΩ·㎝ 미만이었다.
그 후, 비교예 1과 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 비교예 2의 샘플을 얻었다.
〔비교예 3〕
도 6에 나타내는 바와 같이, 비교예 2에서 제조한 실리콘 단결정에 있어서의 미들 영역의 중간 위치(MM)로부터, 면 방위가 비교예 1과 동일한 실리콘 웨이퍼를 취득했다. 중간 위치(MM)에 있어서의 570℃±70℃에서의 체재 시간은, 390분 이상이었다. 비교예 3의 실리콘 웨이퍼의 기판 저항률은 0.7mΩ·㎝ 이상 0.8mΩ·㎝ 미만이었다.
그 후, 비교예 1과 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 비교예 3의 샘플을 얻었다.
〔비교예 4∼7〕
도 5에 나타내는 바와 같은 비교예 2와 동일한 조건에서 실리콘 단결정을 제조했다. 이 실리콘 단결정에 있어서의 비교예 3과 동일한 중간 위치(MM)로부터, 그의 중심축에 대한 직교면이 아닌 면으로 슬라이스하여, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 30’만큼 경사진 비교예 4, 6의 실리콘 웨이퍼를 취득했다. 또한, 상기 중간 위치(MM)로부터, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 45’만큼 경사진 비교예 5, 7의 실리콘 웨이퍼를 취득했다. 비교예 4∼7의 실리콘 웨이퍼의 기판 저항률은 0.7mΩ·㎝ 이상 0.8mΩ·㎝ 미만이었다.
그 후, 비교예 4, 5의 실리콘 웨이퍼에 대하여, 에피택셜막 성장 공정에 있어서의 성장 온도를 1100℃로 한 것 이외에는, 비교예 1과 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 비교예 4, 5의 샘플을 얻었다. 또한, 비교예 6, 7의 실리콘 웨이퍼에 대하여, 아르곤 어닐링 공정에 있어서 1220℃의 온도에서 60분의 열처리를 행한 것, 프리베이킹 공정에 있어서의 처리 시간을 90초로 한 것 이외에는, 비교예 4와 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 비교예 6, 7의 샘플을 얻었다.
〔실시예 1〕
도 4에 나타내는 바와 같은 비교예 1과 동일한 조건에서 실리콘 단결정을 제조했다. 이 실리콘 단결정에 있어서의 보텀 영역의 중간 위치(BM)로부터, 그의 중심축에 대한 직교면이 아닌 면으로 슬라이스하여, (100)면이 경사진 면을 주표면으로 하고, 표 1에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 15’만큼 경사진 실리콘 웨이퍼를 취득했다. 실시예 1의 실리콘 웨이퍼의 기판 저항률은 0.8mΩ·㎝ 이상 0.9mΩ·㎝ 미만이었다.
다음으로, 실리콘 웨이퍼에 대하여, 온도를 1220℃, 시간을 60분으로 한 것 이외에는, 비교예 1과 동일한 조건에서 아르곤 어닐링 공정을 행했다.
이후, 실리콘 웨이퍼에 대하여, 온도를 1190℃, 시간을 90초, 가공 여유분을 500㎚로 한 것 이외에는, 비교예 1과 동일한 조건에서 프리베이킹 공정을 행했다.
그리고, 실리콘 웨이퍼의 에칭면에 대하여, 온도를 1100℃로 한 것 이외에는, 비교예 1과 동일한 조건에서 에피택셜막 성장 공정을 행하여, 실시예 1의 샘플을 얻었다.
〔실시예 2, 3〕
도 5에 나타내는 바와 같은 비교예 2와 동일한 조건에서 실리콘 단결정을 제조하고, 이 실리콘 단결정에 있어서의 비교예 2, 3과 동일한 중간 위치(BM, MM)로부터, 면 방위가 실시예 1과 동일한 실시예 2, 3의 실리콘 웨이퍼를 취득했다. 실시예 2의 실리콘 웨이퍼의 기판 저항률은, 0.7mΩ·㎝ 미만이고, 실시예 3의 실리콘 웨이퍼의 기판 저항률은, 0.7mΩ·㎝ 이상 0.8mΩ·㎝ 미만이었다.
그 후, 실시예 1과 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 실시예 2, 3의 샘플을 얻었다.
〔실시예 4∼8〕
도 5에 나타내는 바와 같은 비교예 2와 동일한 조건에서 실리콘 단결정을 제조했다. 이 실리콘 단결정에 있어서의 비교예 3과 동일한 중간 위치(MM)로부터, 그의 중심축에 대한 직교면이 아닌 면으로 슬라이스하여, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 5’만큼 경사진 실시예 4, 7의 실리콘 웨이퍼를 취득했다. 또한, 상기 중간 위치(MM)로부터, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 15’만큼 경사진 실시예 5의 실리콘 웨이퍼를 취득했다. 추가로, 상기 중간 위치(MM)로부터, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [010]방향으로 0° 25’만큼 경사진 실시예 6, 8의 실리콘 웨이퍼를 취득했다. 실시예 4∼8의 실리콘 웨이퍼의 기판 저항률은 0.7mΩ·㎝ 이상 0.8mΩ·㎝ 미만이었다.
그 후, 실시예 4∼6의 실리콘 웨이퍼에 대하여, 비교예 4와 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 실시예 4∼6의 샘플을 얻었다. 또한, 실시예 7, 8의 실리콘 웨이퍼에 대하여, 비교예 6과 동일한 조건에서, 아르곤 어닐링 공정, 프리베이킹 공정, 에피택셜막 성장 공정을 행하여, 실시예 7, 8의 샘플을 얻었다.
[평가]
〔에피택셜막 표면의 평가〕
표면 검사 장치(KLA-Tencor사 제조 SP-1, DCN 모드)를 이용하여, 비교예 1∼3, 실시예 1∼3의 에피택셜막 표면에서 관찰되는 90㎚ 사이즈 이상의 LPD를 카운트 하여, 단위 면적당의 개수(밀도)를 평가했다. 그 결과를 표 1에 나타낸다.
Figure 112019105829335-pct00001
비교예 1∼3, 실시예 1∼8을 비교하면, LPD의 밀도에 큰 차이는 없었다. 한편, 비교예 1∼3과 비교예 4∼7을 비교하면, 비교예 4∼7의 LPD의 밀도는 비교예 1∼3과 비교하여 높았다.
이 점에서, 실리콘 웨이퍼의 [100]축의 기울기 각도가 0° 25’를 초과하는 경우, 에피택셜막 성장 공정에 있어서의 성장 온도가 1100℃ 이상이 되면 LPD의 밀도가 높아지고, 1100℃ 미만이 되면 LPD의 밀도가 낮아지는 것을 확인할 수 있었다.
또한, 실리콘 웨이퍼의 [100]축의 기울기 각도가 0° 5’ 이상 0° 25’ 이하인 경우, 에피택셜막 성장 공정에 있어서의 성장 온도가 1100℃ 이상이라도, LPD의 밀도가 낮아지는 것을 확인할 수 있었다.
〔에피택셜막 내부의 평가〕
비교예 1∼7, 실시예 1∼8의 두께가 2㎛인 에피택셜막에 대하여, 전술의 M-Dash액을 이용하여 1㎛의 선택 에칭을 행했다. 그리고, 에칭면을 광학 현미경(NIKON, OPTIPHOT88)으로 관찰하여, 에피택셜 실리콘 웨이퍼의 중심으로부터 외연을 향하는 직선 형상의 복수 개소에 있어서, 1.4㎛ 사이즈 이상의 결함을 카운트했다. 그의 단위 면적당의 개수(밀도)를 도 7에 나타낸다.
도 7에 나타내는 바와 같이, 비교예 1, 4∼7, 실시예 1∼8에서는, 결함이 검출되지 않았다. 한편, 비교예 2, 3에서는, 결함이 검출되었다. 비교예 3에서는, 관찰 영역의 전역에 있어서 1600개/㎠ 이상의 결함이 검출되었다. 비교예 2에서는, 에피택셜 실리콘 웨이퍼의 중심에서는 148개/㎠이긴 했지만, 외연을 향함에 따라 서서히 증가하여, 외연에서는 비교예 3과 거의 동일한 레벨이 되어 있었다.
그리고, 비교예 2, 3에서 검출된 결함을 TEM으로 관찰한 결과, 도 1a, 도 1b에 나타내는 바와 같은 (100)면이 경사진 면을 주표면으로 하고, [011]방향, [0-1-1]방향, [0-11]방향 및 [01-1]방향의 어느 하나의 방향으로 결정 방위성을 갖는 전위 결함(DF)이었다. 이 점에서, 비교예 2, 3의 에피택셜막에는, 결정 방위성을 갖고, 전체가 에피택셜막 내부에 위치하는 전위선이 존재하고 있는 것을 알 수 있었다.
비교예 1과 실시예 1을 비교하면, 실리콘 단결정에 있어서의 570℃±70℃의 체재 시간이 동일한 부위로부터 취득한 실리콘 웨이퍼를 이용하고 있음에도 불구하고, 기판 저항률이 낮은 비교예 2에 전위선이 발생하고, 기판 저항률이 높은 비교예 1에 전위선이 발생하지 않았다.
이 점에서, 실리콘 웨이퍼의 기판 저항률은, 에피택셜막 내부에 있어서의 전위선의 발생에 영향을 미치는 것을 확인할 수 있었다.
또한, 비교예 2와 비교예 3을 비교하면, 동일한 실리콘 단결정으로부터 취득한 실리콘 웨이퍼를 이용하고 있음에도 불구하고, 570℃±70℃의 체재 시간이 긴 비교예 3의 쪽이 전위선이 많이 발생하고 있었다.
이 점에서, 실리콘 단결정에 있어서의 570℃±70℃의 체재 시간은, 에피택셜막 내부에 있어서의 전위선의 발생에 영향을 미치는 것을 확인할 수 있었다.
또한, 비교예 3은, 비교예 2보다도 기판 저항률이 높음에도 불구하고, 비교예 2보다도 전위선이 많이 발생하고 있었다.
이 점에서, 실리콘 단결정에 있어서의 570℃±70℃의 체재 시간은, 기판 저항률보다도 에피택셜막 내부에 있어서의 전위선의 발생에 미치는 영향이 큰 것을 확인할 수 있었다.
또한, 비교예 4∼7은, 비교예 3과 570℃±70℃의 체재 시간 및 기판 저항률이 동일함에도 불구하고, 전위선이 발생하지 않았다.
이 점에서, 에피택셜막 성장 공정의 성장 온도는, 에피택셜막 내부에 있어서의 전위선의 발생에 미치는 영향이 큰 것을 확인할 수 있었다.
한편, 실시예 1, 실시예 2, 실시예 3∼8에서는, 비교예 1, 비교예 2, 비교예 3의 각각과 570℃±70℃의 체재 시간 및 기판 저항률이 동일함에도 불구하고, 전위선이 발생하지 않았다.
이 점에서, [100]축의 기울기 각도를 소정의 값으로 설정함으로써, 즉 실리콘 웨이퍼의 면 방위를 소정의 방위로 설정함으로써, 전위선의 발생을 억제할 수 있는 것을 알 수 있었다.
또한, 주표면에 직교하는 축에 대하여 [100]축의 기울기 방향이 실시예 1∼8과는 역방향([0-10]방향)이나 직교하는 방향([001], [00-1]), 혹은 이들 사이의 임의의 일방향으로 경사진 경우에도, 실시예 1∼8과 동일한 결과가 얻어진다고 추측할 수 있다. 그 이유는, (100)면에 나타나는 전위면인 (111)면의 Step수는 결정축 기울기 방향에는 의존하지 않기 때문이다.
또한, [100]축의 기울기 각도가 0° 5’ 이상 0° 25’ 이하의 어느 각도라도, 실시예 1∼8과 동일한 결과가 얻어진다고 추측할 수 있다. 그 이유는, 에피택셜막 성장 시의 온도에 의해 Terrace 상에서 핵 형성이 시작되는지 아닌지가 결정되기 때문에, 0° 5’ 이상 0° 25’ 이하의 범위이면, 성장 온도를 1100℃ 이상에서 적절히 선택함으로써, Terrace 상에 머문 실리콘을 핵으로 한 이상 성장에 의한 힐록 결함을 억제할 수 있다고 추정된다.
EP : 에피택셜막
EW : 에피택셜 실리콘 웨이퍼
WF : 실리콘 웨이퍼
WF1 : 주표면

Claims (3)

  1. 인을 도펀트로 한 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼에, 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서,
    (100)면이 경사진 면을 주표면으로 하고, 상기 (100)면에 수직인 [100]축이 상기 주표면에 직교하는 축에 대하여 0° 5’ 이상 0° 25’ 이하만큼 경사진 상기 실리콘 웨이퍼를 준비하는 웨이퍼 준비 공정과,
    상기 실리콘 웨이퍼에 대하여, 아르곤 가스 분위기하에 있어서 1200℃ 이상 1220℃ 이하의 온도에서 30분 이상 90분 이하의 열처리를 행하는 아르곤 어닐링 공정과,
    상기 아르곤 어닐링 공정 후의 실리콘 웨이퍼의 표면을 에칭하는 프리베이킹 공정과,
    상기 프리베이킹 공정 후의 실리콘 웨이퍼의 표면에 1100℃ 이상 1165℃ 이하의 성장 온도에서 상기 에피택셜막을 성장시키는 에피택셜막 성장 공정을 구비하고 있는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 프리베이킹 공정은, 150㎚ 이상 600㎚ 이하의 가공 여유분으로 에칭하는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  3. 　인을 도펀트로 한 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼에, 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼로서,
    상기 실리콘 웨이퍼는, (100)면이 경사진 면을 주표면으로 하고, 상기 (100)면에 수직인 [100]축이 상기 주표면에 직교하는 축에 대하여 0° 5’ 이상 0° 25’ 이하만큼 경사져 있고,
    결정 방위성을 갖고, 전체가 상기 에피택셜막의 내부에 위치하는 전위선의 밀도가 10개/㎠ 이하인 것을 특징으로 하는 에피택셜 실리콘 웨이퍼.
KR1020197030558A 2017-04-06 2018-03-28 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼 KR102279113B1 (ko)

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