KR102181277B1 - 에피택셜 실리콘 웨이퍼의 제조 방법 - Google Patents

에피택셜 실리콘 웨이퍼의 제조 방법 Download PDF

Info

Publication number
KR102181277B1
KR102181277B1 KR1020197003455A KR20197003455A KR102181277B1 KR 102181277 B1 KR102181277 B1 KR 102181277B1 KR 1020197003455 A KR1020197003455 A KR 1020197003455A KR 20197003455 A KR20197003455 A KR 20197003455A KR 102181277 B1 KR102181277 B1 KR 102181277B1
Authority
KR
South Korea
Prior art keywords
silicon wafer
less
epitaxial
plane
main surface
Prior art date
Application number
KR1020197003455A
Other languages
English (en)
Other versions
KR20190025709A (ko
Inventor
나오야 노나카
타다시 가와시마
카츠야 오오쿠보
Original Assignee
가부시키가이샤 사무코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 사무코 filed Critical 가부시키가이샤 사무코
Publication of KR20190025709A publication Critical patent/KR20190025709A/ko
Application granted granted Critical
Publication of KR102181277B1 publication Critical patent/KR102181277B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

인을 도펀트로 한 전기 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼(WF)에, 에피택셜 막(EP)이 형성된 에피택셜 실리콘 웨이퍼(EW)로서, 실리콘 웨이퍼(WF)는, (100)면이 경사진 면을 주표면(WF1)으로 하고, (100)면에 수직인 [100]축이 주표면(WF1)에 직교하는 축에 대하여 임의의 방향으로 0° 16' 이상 0° 55' 이하만큼 경사져 있고, 에피택셜 실리콘 웨이퍼(EW)에 발생하고 있는 힐록 결함 밀도가 1개/㎠ 이하이다.

Description

에피택셜 실리콘 웨이퍼의 제조 방법
본 발명은, 에피택셜 실리콘 웨이퍼 및, 에피택셜 실리콘 웨이퍼의 제조 방법에 관한 것이다.
종래, 에피택셜 실리콘 웨이퍼의 결함 발생을 억제하기 위한 검토가 이루어져 있다(예를 들면, 특허문헌 1 참조).
특허문헌 1에는, (100)면에 가까운 주(主)표면을 갖고, 이 주표면이 ＜100＞결정 축에 대하여, [011]방향 또는 [0-1-1]방향으로 이하의 각도 θ, [01-1]방향 또는 [0-11]방향으로 이하의 각도 φ만큼 경사진 실리콘 웨이퍼에, 에피택셜 막을 형성한 구성이 개시되어 있다.
5'≤θ≤2°, φ≤10' 또는, 5'≤φ≤2°, θ≤10'
일본공개특허공보 소62-226891호
그런데, 최근, 저(低)내압 파워 MOSFET 디바이스에 이용되는 에피택셜 실리콘 웨이퍼용의 실리콘 웨이퍼로서, 전기 저항률이 예를 들면 1.0mΩ·㎝ 미만과 같은 매우 낮은 것이 요구되고 있다. 그러나, 이러한 전기 저항률이 매우 낮은 실리콘 웨이퍼를 이용한 에피택셜 실리콘 웨이퍼에서는, 1.0mΩ·㎝ 이상의 경우에는 볼 수 없었던 힐록 결함(hillock defect)이 다발할 우려가 있다.
이 힐록 결함은, 인(P)을 도펀트로 한 저(低)저항률의 실리콘 웨이퍼상의 에피택셜 막에 있어서 검출되는 적층 결함(스태킹 폴트(stacking fault), 이하, SF라고 함)과는 상이한 성상이고, 기판의 미소의 경(傾)각도에 의존하는 것을 밝혀내어 본 발명을 완성하기에 이르렀다.
본 발명의 목적은, 힐록 결함의 발생이 억제된 에피택셜 실리콘 웨이퍼 및, 이러한 에피택셜 실리콘 웨이퍼를 얻을 수 있는 에피택셜 실리콘 웨이퍼의 제조 방법을 제공하는 것에 있다.
본 발명의 에피택셜 실리콘 웨이퍼는, 인을 도펀트로 한 전기 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼에, 에피택셜 막이 형성된 에피택셜 실리콘 웨이퍼로서, 상기 실리콘 웨이퍼는, (100)면이 경사진 면을 주표면으로 하고, 상기 (100)면에 수직인 [100]축이 상기 주표면에 직교하는 축에 대하여 임의의 방향으로 0° 30' 이상 0° 55' 이하만큼 경사져 있고, 상기 에피택셜 실리콘 웨이퍼에 발생하고 있는 힐록 결함 밀도가 1개/㎠ 이하인 것을 특징으로 한다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법은, 인을 도펀트로 한 전기 저항률이 1.0mΩ·㎝ 미만인 실리콘 웨이퍼에, 에피택셜 막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서, (100)면이 경사진 면을 주표면으로 하고, 상기 (100)면에 수직인 [100]축을 상기 주표면에 직교하는 축에 대하여 임의의 방향으로 0° 30' 이상 0° 55' 이하만큼 경사지게 한 상기 실리콘 웨이퍼를 준비하는 공정과, 상기 실리콘 웨이퍼에 상기 에피택셜 막을 형성하는 공정을 구비하고 있는 것을 특징으로 한다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에 의하면, 힐록 결함 밀도가 1개/㎠ 이하가 되어, 힐록 결함의 발생이 억제된 에피택셜 실리콘 웨이퍼를 얻을 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에 있어서, 상기 에피택셜 막의 성장 온도는, 1030℃ 이상 1100℃ 미만인 것이 바람직하다.
전기 저항률이 1.0mΩ·㎝ 미만이 되도록 고농도의 인을 도프한 실리콘 웨이퍼에 대하여, 1100℃ 이상의 성장 온도에서 에피택셜 막을 형성하면, 적층 결함(SF)이 다수 발생할 우려가 있다.
본 발명에 의하면, 1030℃ 이상 1100℃ 미만의 성장 온도에서 에피택셜 막을 형성함으로써, 힐록 결함에 더하여 SF의 발생이 억제된 에피택셜 실리콘 웨이퍼를 얻을 수 있다.
도 1a는 본 발명의 일 실시 형태에 따른 에피택셜 실리콘 웨이퍼의 단면도이다.
도 1b는 [100]축의 경사 방향의 설명도이다.
도 2는 힐록 결함의 사진이다.
도 3은 본 발명의 실시예에 따른 기판 저항률이 0.8mΩ·㎝, 0.6mΩ·㎝인 경우에 있어서의 [100]축의 경사 방향 및 경사 각도와, 힐록 결함 밀도의 관계를 나타내는 도면이다.
(발명을 실시하기 위한 형태)
[실시 형태]
이하, 본 발명의 일 실시 형태에 대해서 도면을 참조하여 설명한다.
〔에피택셜 실리콘 웨이퍼의 구성〕
도 1a에 나타내는 바와 같이, 에피택셜 실리콘 웨이퍼(EW)는, 실리콘 웨이퍼(WF)와, 이 실리콘 웨이퍼(WF)에 형성된 에피택셜 막(EP)을 구비하고 있다.
실리콘 웨이퍼(WF)는, 직경이 199.8㎜ 이상 200.2㎜ 이하이고, 전기 저항률이 1.0mΩ·㎝ 미만이 되도록 적린을 포함하고 있다. 실리콘 웨이퍼(WF)는, (100)면이 경사진 면을 주표면(WF1)으로 하고 있고, (100)면에 수직인 [100]축이 주표면(WF1)에 직교하는 축에 대하여, 도 1b에 나타내는 바와 같은 [001]방향, [00-1]방향, [010]방향 및 [0-10]방향을 포함하는 임의의 방향으로 0° 30' 이상 0° 55' 이하만큼 경사져 있다.
이러한 구성의 에피택셜 실리콘 웨이퍼(EW)에 있어서의 1매당의 힐록 결함 밀도는, 1개/㎠ 이하이다.
힐록 결함이란, 예를 들면 표면 검사 장치(레이저텍사 제조 Magics)로 측정 가능한 결함으로서, 도 2의 사진에 나타내는 바와 같이, 사이즈가 3㎛ 이상 10㎛ 이하인 대략 원형, 또한, 에피택셜 막의 표면으로부터 근소하게 돌출된 볼록 형상의 결함이다. 힐록 결함은, 산소와 적린의 클러스터에 기인하는 미소 피트(micro pit)에 의해 발생하는 에피택셜 막상의 SF나, 기판의 COP(Crystal Originated Particle)를 기인으로 한 에피택셜 막상의 결함과는 상이한 형상을 갖는다.
여기에서, [100]축의 경사 각도를 상기 범위로 한 경우에, 힐록 결함수가 감소하는 이유는 이하와 같이 추측된다.
일반적으로, 에피택셜 막의 성장은, 에피택셜 성장 중에 공급된 실리콘 원자가, Terrace에 흡착되고, 에너지적으로 안정적인 Step으로 이동한다. 그로부터 추가로, 실리콘 원자가 에너지적으로 안정적인 Kink로 이동함으로써, Step이 전진하여 에피택셜 성장이 행해진다.
그래서, [100]축의 경사 각도가 0° 30' 미만으로 작은 경우는, Terrace폭이 넓기 때문에, 공급된 실리콘 원자는 Step 및 Kink에 도달할 수 없어, Terrace면에 형성된 산소와 인의 클러스터(미소 석출물)에 기인한 미소 피트에 트랩되고, 그 실리콘 원자를 성장핵으로 한 이상 생성에 의해 힐록 결함이 발생한다고 생각된다.
한편, [100]축의 경사 각도가 0° 30' 이상으로 큰 경우는, Terrace폭은 좁기 때문에, 공급된 실리콘 원자는 용이하게 Step 및 Kink에 도달할 수 있게 되어 힐록 결함은 감소한다.
또한, [100]축의 경사 각도가 0° 55'를 초과하는 경우, 경사 방향에 따라서는 에피택셜 막 표면의 거칠기 등의 품질 열화가 염려되어, 이온 주입 시의 채널링 현상이 변화하여, 디바이스 특성에 영향을 미칠 우려가 있다. 이 점에서, [100]축의 경사 각도는, 0° 55' 이하인 것이 바람직하다.
〔에피택셜 실리콘 웨이퍼의 제조 방법〕
다음으로, 상기 에피택셜 실리콘 웨이퍼(EW)의 제조 방법에 대해서 설명한다.
우선, 전술의 구성을 갖는 실리콘 웨이퍼(WF)를 준비한다. 실리콘 웨이퍼(WF)를 얻는 방법으로서는, 전기 저항률이 0.5mΩ·㎝ 이상 1.0mΩ·㎝ 미만이 되도록 적린을 포함하고, 또한, 중심축이 (100)면에 수직인 [001]축과 일치하는 실리콘 단결정을 제조하고, 이 실리콘 단결정을 그의 중심축에 대한 직교면이 아니라, 이 직교면에 대한 경사면에서 슬라이스해도 좋다. 또한, 중심축이 (100)면에 수직인 [100]축에 대하여 임의의 방향으로 0° 30' 이상 0° 55' 이하만큼 경사진 실리콘 단결정을 제조하고, 이 실리콘 단결정을 그의 중심축에 대한 직교면에서 슬라이스해도 좋다.
또한, 상기 실리콘 단결정의 제조 조건으로서는, 이하의 것을 예시할 수 있다.
적린 농도: 7.38×1019atoms/㎤ 이상 1.64×1020atoms/㎤ 이하
산소 농도: 2×1017atoms/㎤ 이상 20×1017atoms/㎤ 이하
그리고, 이 얻어진 실리콘 웨이퍼(WF)에 대하여, 필요에 따라서, 랩핑, 화학 에칭, 경면(mirror surface) 연마, 그 외의 처리를 행한다.
그 후, 실리콘 웨이퍼(WF)의 한쪽의 면에 에피택셜 막(EP)을 형성한다.
이 에피택셜 막(EP)을 형성하는 방법은, 특별히 한정되는 것이 아니고, 반도체 디바이스의 제조용 기판으로서 요구되는 에피택셜 막(EP)을 기상 성장할 수 있도록, 공지의 어느 기상 성막 방법 그리고 기상 성장 장치를 이용할 수 있고, 선택한 방법이나 장치 등에 따라서 소스 가스나 성막 조건을 적절히 선정하면 좋다.
또한, 에피택셜 막(EP)의 형성 조건으로서는, 이하의 것을 예시할 수 있다.
도펀트 가스: 포스핀(PH3) 가스
원료 소스 가스: 트리클로로실란(SiHCl3) 가스
캐리어 가스: 수소 가스
성장 온도: 1030℃ 이상 1100℃ 미만
에피택셜 막의 두께: 0.1㎛ 이상 10㎛ 이하
에피택셜 막의 전기 저항률: 0.01Ω·㎝ 이상 10Ω·㎝ 이하
또한, 실리콘 웨이퍼의 직경이 200㎜ 이상인 경우는, 에피택셜 성장로는 매엽로(single-wafer reactor)에서 램프 가열이 바람직하다. 이에 따라 열 스트레스에 의해 동시에 발생하는 미스핏 전위(misfit dislocation)도 저감시킬 수 있다.
(실시예)
다음으로, 본 발명을 실시예 및 비교예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 예에 의해 하등 한정되는 것이 아니다.
[에피택셜 실리콘 웨이퍼의 제조 방법]
〔실험예 1〕
우선, 표 1에 나타내는 바와 같이, 전기 저항률(기판 저항률)이 1.0mΩ·㎝이고, 또한, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [001]방향으로 0° 15'만큼 경사진 실리콘 웨이퍼를 준비했다. 실리콘 웨이퍼의 직경은, 200㎜이다.
상기 실리콘 웨이퍼를 얻을 때, 이하의 제조 조건으로 중심축이 [100]축과 일치하는 실리콘 단결정을 제조하여, 이 실리콘 단결정을 그의 중심축에 대한 직교면이 아니라, 이 직교면에 대한 경사면에서 슬라이스했다.
적린 농도: 7.38×1019atoms/㎤
산소 농도: 7.4×1017atoms/㎤
그리고, 이 실리콘 웨이퍼상에 이하의 조건으로 에피택셜 막을 성장시켜, 실험예 1의 샘플을 얻었다.
도펀트 가스: 포스핀(PH3) 가스
원료 소스 가스: 트리클로로실란(SiHCl3) 가스
캐리어 가스: 수소 가스
성장 온도: 1040℃(1030℃ 이상 1050℃ 이하)
에피택셜 막의 두께: 5㎛
에피택셜 막의 전기 저항률: 0.2Ω·㎝
〔실험예 2∼6〕
실리콘 단결정의 절단 조건을 변경하여, 표 1에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 실험예 1과 각각 동일한 방향으로 0° 30', 0° 45'만큼 경사진 실리콘 웨이퍼를 준비한 것 이외는, 실험예 1과 동일한 조건으로 각 처리를 행하여 실험예 2, 3의 샘플을 얻었다.
실리콘 단결정의 절단 조건을 변경하여, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [0-10]방향으로, 실험예 1, 2, 3과 각각 동일한 각도만큼 경사진 실리콘 웨이퍼를 준비한 것 이외는, 실험예 1, 2, 3과 동일한 조건으로 각 처리를 행하여 실험예 4, 5, 6의 샘플을 얻었다.
〔실험예 7∼18〕
실리콘 단결정의 적린 농도를 조정하여, 표 1∼2에 나타내는 바와 같이, 기판 저항률을 0.8mΩ·㎝, 0.6mΩ·㎝로 한 것 이외는, 실험예 1∼6과 동일한 조건으로 각 처리를 행하여, 실험예 7∼18의 샘플을 얻었다.
〔실험예 19∼27〕
실리콘 단결정의 절단 조건을 변경하여, 표 1∼2에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [0-11]방향으로, 실험예 1∼3, 7∼9, 13∼15와 각각 동일한 각도만큼 경사진 실리콘 웨이퍼를 준비한 것 이외는, 실험예 1∼3, 7∼9, 13∼15와 동일한 조건으로 각 처리를 행하여 실험예 19∼21, 22∼24, 25∼27의 샘플을 얻었다.
〔실험예 28∼29〕
실리콘 단결정의 절단 조건을 변경하여, 표 2에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 실험예 13과 각각 동일한 방향으로 0° 20', 0° 25'만큼 경사진 실리콘 웨이퍼를 준비한 것 이외는, 실험예 13과 동일한 조건으로 각 처리를 행하여 실험예 28, 29의 샘플을 얻었다.
〔실험예 30∼36〕
실리콘 단결정의 절단 조건을 변경하여, 표 2에 나타내는 바와 같이, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [0-11]방향과 [0-10]방향의 사이의 소정의 합성각 방향으로, 0° 20', 0° 35', 0° 45', 0° 55'만큼 경사진 실리콘 웨이퍼를 준비한 것 이외는, 실험예 25와 동일한 조건으로 각 처리를 행하여 실험예 30∼36의 샘플을 얻었다. 또한, 「[0-11]방향과 [0-10]방향의 사이의 소정의 합성각」이란, 표 2에 나타내는 [0-10]방향의 각도와 [001]방향의 각도의 합성 각도이다.
[평가]
표면 검사 장치(레이저텍사 제조 Magics)를 이용하여, 실험예 1∼36의 각 샘플 1매씩에 있어서의 표면 검사를 행하여, 힐록 결함 밀도를 평가했다. 그 결과를 표 1∼2에 나타낸다.
표 1∼2에 나타내는 바와 같이, 실험예 7, 10, 13, 16, 22, 25, 28∼30에서는 힐록 결함 밀도가 1개/㎠를 초과하고, 그 이외의 실험예에서는, 힐록 결함 밀도가 1개/㎠ 이하였다.
이는, 산소와 적린의 클러스터에 기인하는 미소 피트에 의해 발생하는 에피택셜 막상의 SF와는 상이한 거동이라고 생각되며, 상세한 발생 기구(mechanism)는 해명되어 있지 않지만 결정의 미소면 방위(orientation)에 강하게 의존하는 거동이다.
이 점에서, 기판 저항률이 1.0mΩ·㎝ 미만, 힐록 결함 밀도가 1개/㎠ 이하인 실험예 8, 9, 11, 12, 14, 15, 17, 18, 23, 24, 26, 27, 31∼36이 본 발명의 실시예에 상당하고, 기판 저항률이 1.0mΩ·㎝ 미만, 힐록 결함 밀도가 1개/㎠를 초과하는 실험예 7, 10, 13, 16, 22, 25, 28, 29, 30이 본 발명의 비교예에 상당한다.
또한, 기판 저항률이 0.8mΩ·㎝, 0.6mΩ·㎝인 경우로서, 실험예 7∼18, 22∼36에 있어서의 [100]축의 경사 방향 및 경사 각도와, 힐록 결함 밀도의 관계를 도 3에 나타낸다.
도 3에 있어서, [100]은 [100]축을 나타내고, [001], [011], [010], [01-1], [00-1], [0-1-1], [0-10], [0-11]은 경사 방향을 나타낸다. 또한, 파선으로 나타내는 2개의 동심원은 경사 각도를 나타내고, 내측으로부터 순서로 0° 30', 0° 55'를 나타낸다. 또한, 힐록 결함 밀도가 1개/㎠ 이하인 경우를 「○」로 나타내고, 1개/㎠를 초과하는 경우를 「×」로 나타낸다.
표 1∼2 및 도 3에 나타내는 바와 같이, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 [001]방향, [0-10]방향, [0-11]방향, [0-11]방향과 [0-10]방향의 사이의 소정의 합성각 방향으로 0° 30' 이상 0° 55' 이하만큼 경사진 실리콘 웨이퍼에 대하여, 1030℃ 이상 1100℃ 미만의 성장 온도에서 에피택셜 막을 형성함으로써, 힐록 결함의 발생이 억제된 에피택셜 실리콘 웨이퍼를 얻을 수 있는 것을 확인할 수 있었다.
또한, [001]방향, [010]방향, [00-1]방향 및 [0-10]방향, 그리고, [011]방향, [01-1]방향, [0-1-1] 및 [0-11]방향은, 각각 등가이기 때문에, 임의의 방향으로 경사진 경우에도, 실험예 1∼36과 동일한 결과가 얻어진다.
이 점에서, (100)면이 경사진 면을 주표면으로 하고, (100)면에 수직인 [100]축이 주표면에 직교하는 축에 대하여 임의의 방향으로 0° 30' 이상 0° 55' 이하만큼 경사진 실리콘 웨이퍼에 대하여, 즉, 도 3에 있어서의 0° 30'를 나타내는 원과 0° 55'를 나타내는 원의 사이의 영역 A에 포함되는 임의의 방향으로, 임의의 각도만큼 경사진 실리콘 웨이퍼에 대하여, 1030℃ 이상 1100℃ 미만의 성장 온도에서 에피택셜 막을 형성함으로써, 실험예 8, 9, 11, 12, 14, 15, 17, 18, 23, 24, 26, 27, 31∼36과 동일한 효과를 얻을 수 있다.
또한, (100)면과 등가인 면이 경사진 면을 주표면으로 하고, [100]축과 등가인 축이 주표면에 직교하는 축에 대하여, [00-1]방향, [010]방향, [01-1]방향, [0-11]방향과 [0-10]방향의 사이의 소정의 합성각 방향과 각각 등가인 방향으로 경사진 실리콘 웨이퍼를 이용한 경우도, 동일한 효과를 가져온다.
또한, 기판 저항률이 1.0mΩ·㎝ 이상인 실험예 1∼6, 19∼21은, 본 발명의 참고예에 상당하고, 기판 저항률이 1.0mΩ·㎝ 미만인 경우에 힐록 결함 밀도가 1개/㎠를 초과하는 0° 30' 미만의 경사 각도일 때에서도, 힐록 결함 밀도가 1개/㎠ 이하가 되는 것을 확인할 수 있었다.
또한, 표 1∼2에는 나타내지 않지만, 실험예 1∼36과 각각 동일한 조건으로 제조한 실리콘 웨이퍼에 대하여, 1100℃의 성장 온도에서 에피택셜 막을 형성한 것 이외는, 실험예 1∼36과 동일한 조건으로 각 처리를 행하여 실험예 37∼72의 샘플을 얻었다.
그리고, 실험예 37∼72의 샘플 각 1매에 대하여, 실험예 1∼36과 동일한 표면 검사를 행한 결과, 모든 샘플에 있어서 힐록 결함 밀도가 1개/㎠ 이하였다.
이 점에서, 기판 저항률이 1.0mΩ·㎝ 미만, 또한, 경사 각도가 0° 30' 미만인 경우라도, 성장 온도가 1100℃ 이상일 때에는 힐록 결함 밀도가 1개/㎠ 이하가 되는 것을 확인할 수 있었다.
Figure 112019012038648-pct00001
Figure 112019012038648-pct00002
EP : 에피택셜 막
EW : 에피택셜 실리콘 웨이퍼
WF : 실리콘 웨이퍼
WF1 : 주표면

Claims (3)

  1. 삭제
  2. (100)면이 경사진 면을 주(主)표면으로 하고, 인을 도펀트로 한 실리콘 웨이퍼에, 에피택셜 막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서,
    미리 상기 실리콘 웨이퍼의 전기 저항률마다 평가한, 상기 (100)면에 수직인 [100]축의 상기 주표면에 직교하는 축에 대한 경사 각도와, 상기 에피택셜 실리콘 웨이퍼의 힐록 결함(hillock defect) 밀도의 관계에 근거하여,
    상기 힐록 결함 밀도가 1개/㎠ 이하가 되도록, 상기 전기 저항률이 1.0mΩ·㎝ 미만이고, 상기 경사 각도가 0° 30' 이상 0° 55' 이하인 상기 실리콘 웨이퍼를 준비하는 공정과,
    상기 실리콘 웨이퍼에 상기 에피택셜 막을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  3. 제2항에 있어서,
    상기 에피택셜 막의 성장 온도는, 1030℃ 이상 1100℃ 미만인 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
KR1020197003455A 2016-08-10 2017-08-07 에피택셜 실리콘 웨이퍼의 제조 방법 KR102181277B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2016-157965 2016-08-10
JP2016157965 2016-08-10
PCT/JP2017/028620 WO2018030352A1 (ja) 2016-08-10 2017-08-07 エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法

Publications (2)

Publication Number Publication Date
KR20190025709A KR20190025709A (ko) 2019-03-11
KR102181277B1 true KR102181277B1 (ko) 2020-11-20

Family

ID=61162262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197003455A KR102181277B1 (ko) 2016-08-10 2017-08-07 에피택셜 실리콘 웨이퍼의 제조 방법

Country Status (6)

Country Link
US (1) US11462409B2 (ko)
JP (1) JP6702422B2 (ko)
KR (1) KR102181277B1 (ko)
CN (1) CN109791878B (ko)
DE (1) DE112017004005T5 (ko)
WO (1) WO2018030352A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004091234A (ja) 2002-08-30 2004-03-25 Sumitomo Mitsubishi Silicon Corp エピタキシャルウェーハとその製造方法
JP2007180270A (ja) 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
JP2007532007A (ja) * 2004-04-06 2007-11-08 キネテイツク・リミテツド テルル化カドミウム水銀の製造
JP2014103333A (ja) * 2012-11-22 2014-06-05 Shin Etsu Handotai Co Ltd シリコンウェーハの熱処理方法
WO2014175120A1 (ja) * 2013-04-24 2014-10-30 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226891A (ja) 1986-03-28 1987-10-05 Shin Etsu Handotai Co Ltd 半導体装置用基板
US6846754B2 (en) * 2002-02-22 2005-01-25 Showa Denko Kabushiki Kaisha Boron phosphide-based semiconductor layer and vapor phase growth method thereof
JP2008091887A (ja) * 2006-09-05 2008-04-17 Sumco Corp エピタキシャルシリコンウェーハおよびその製造方法
JP5544986B2 (ja) * 2010-04-01 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法、及び貼り合わせｓｏｉウェーハ
JP6009237B2 (ja) * 2012-06-18 2016-10-19 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 エピタキシャルシリコンウェーハの製造方法、および、エピタキシャルシリコンウェーハ
CN103903338A (zh) * 2012-12-26 2014-07-02 鸿富锦精密工业(武汉)有限公司 自动售货机
JP5892232B1 (ja) 2014-12-24 2016-03-23 株式会社Sumco 単結晶の製造方法およびシリコンウェーハの製造方法
WO2018186248A1 (ja) * 2017-04-06 2018-10-11 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004091234A (ja) 2002-08-30 2004-03-25 Sumitomo Mitsubishi Silicon Corp エピタキシャルウェーハとその製造方法
JP2007532007A (ja) * 2004-04-06 2007-11-08 キネテイツク・リミテツド テルル化カドミウム水銀の製造
JP2007180270A (ja) 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
JP2014103333A (ja) * 2012-11-22 2014-06-05 Shin Etsu Handotai Co Ltd シリコンウェーハの熱処理方法
WO2014175120A1 (ja) * 2013-04-24 2014-10-30 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法

Also Published As

Publication number Publication date
KR20190025709A (ko) 2019-03-11
WO2018030352A1 (ja) 2018-02-15
US11462409B2 (en) 2022-10-04
CN109791878A (zh) 2019-05-21
US20190181007A1 (en) 2019-06-13
JPWO2018030352A1 (ja) 2019-06-13
CN109791878B (zh) 2023-05-09
DE112017004005T5 (de) 2019-04-18
JP6702422B2 (ja) 2020-06-03

Similar Documents

Publication Publication Date Title
CN106796889B (zh) 半导体元件及其制造方法
CN111508819B (zh) 硅晶片及其制造方法
US20080318359A1 (en) Method of manufacturing silicon carbide semiconductor substrate
KR101856012B1 (ko) 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼
JP6156188B2 (ja) エピタキシャルシリコンウェーハの製造方法
Porret et al. Very low temperature epitaxy of group-IV semiconductors for use in FinFET, stacked nanowires and monolithic 3D integration
CN107431018B (zh) 半导体外延晶片的制造方法及固体摄像元件的制造方法
KR102279113B1 (ko) 에피택셜 실리콘 웨이퍼의 제조 방법 및 에피택셜 실리콘 웨이퍼
Hamachi et al. Correlation between current leakage and structural properties of threading dislocations in GaN bulk single crystals grown using a Na-flux method
CN108807284B (zh) 一种外延接合基板及其制造方法
KR102181277B1 (ko) 에피택셜 실리콘 웨이퍼의 제조 방법
CN105074059B (zh) 碳化硅单晶以及碳化硅单晶的制造方法
KR101625135B1 (ko) 실리콘 에피택셜 웨이퍼 및 그 제조방법
JP2010205866A (ja) シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハ
JP6442817B2 (ja) エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
CN111051581B (zh) 碳化硅外延晶片
Mtunzi et al. High-quality germanium growth on (111)-faceted V-groove silicon by molecular beam epitaxy
TW201839807A (zh) 一種磊晶接合基板及其製造方法
JP5152137B2 (ja) シリコンエピタキシャルウェーハの製造方法
WO2020136973A1 (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
CN211125666U (zh) 光电器件
CN109075039B (zh) 外延晶片的制造方法
WO2020136972A1 (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
Feichtinger Properties of misfit dislocations in thick silicon epitaxy

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant