TW201839807A

TW201839807A - 一種磊晶接合基板及其製造方法

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Publication number: TW201839807A
Application number: TW107100680A
Authority: TW
Inventors: 范俊一; 莊志遠; 林嫚萱; 徐文慶
Original assignee: 環球晶圓股份有限公司
Priority date: 2017-04-28
Filing date: 2018-01-08
Publication date: 2018-11-01
Also published as: TWI653666B

Abstract

一種磊晶接合基板及其製造方法，其製法包括有：提供一第一基板，該第一基板具有一第一摻雜濃度；提供一第二基板，該第二基板具有一第二摻雜濃度，該第二摻雜濃度小於該第一摻雜濃度；使第二基板的一第二表面與第一基板的一第一表面相接合，以形成一接合基板；對接合基板進行退火處理，以在接合基板中形成一高阻抗層；而後視需求將一部份的第二基板移除以顯露出該高阻抗層。藉此，透過此方法所製成的磊晶接合基板具有強度較佳的重摻雜濃度的基板以及形成於其上的高阻抗層，可有效提升基板的強度、降低漏電流以及提升崩潰電壓的耐受度。

Description

一種磊晶接合基板及其製造方法

本發明屬於半導體製造領域；為一種磊晶接合基板及其製造方法，特別涉及一種在基板形成高阻抗層結構用以承受較大的擊穿電壓，從而使半導體元件具有高功率、高頻率應用之特點。

一般半導體製程中，係於一單晶、多晶晶體材料之基板的表面進行磊晶的步驟，以形成一磊晶層，再於該磊晶層上製作所需的結構、半導體元件或電路。

為滿足高功率、高頻率之半導體應用領域，半導體元件必須耐受較大的擊穿電壓並且盡可能的降低來自於基板的漏電流等缺陷問題；例如，絕緣層上矽晶圓(Silicon on Insulator Wafer，SOI Wafer)的使用，即是為了有效降低基板漏電的問題，但在習用SOI結構中，普遍都會在兩基板之間加入一層氧化物層（如SiO₂ ）作為絕緣體以及幫助兩層矽基板黏合之用，然而，由於氧化物層屬於熱的不良導體，因此，習用SOI製程所製作出的基板普遍都有散熱效果不佳的缺點。

此外，為求增強基板的強度，可選用重摻雜的基板來進行磊晶，惟，重摻雜基板的強度雖然較佳，但因其電阻較低而容易有漏電流的產生，除此之外，於磊晶時，由於基板與磊晶層的晶格常數不匹配，以至於在磊晶後基板容易產生有彎曲甚至破裂的情況發生。

因此，如何製作出兼具有強度較佳、漏電流低、散熱效果佳且還具有高崩潰電壓耐受度的基板，是業者亟欲發展的方向之一。

有鑑於此，本發明之目的在於提供磊晶接合基板的製造方法，以製造出漏電流較小、崩潰電壓較高、散熱效果佳以及強度較佳的磊晶接合基板。

緣以達成上述目的，本發明提供的磊晶接合基板的製造方法包括有以下步驟：提供一第一基板，該第一基板具有一第一摻雜濃度；提供一第二基板，且該第二基板具有一第二摻雜濃度，該第二摻雜濃度小於該第一摻雜濃度；使該第二基板的一第二表面與該第一基板的一第一表面直接接合，以形成一接合基板；對該接合基板進行退火處理，以在該接合基板中形成一高阻抗層。

緣以達成上述目的，本發明另提供一種磊晶接合基板，其包括有：一第一基板，具有一第一摻雜濃度；一第二基板，與該第一基板連接，該第二基板具有一第二摻雜濃度，且該第二摻雜濃度小於該第一摻雜濃度；一高阻抗層，形成於該磊晶接合基板中。

本發明之效果在於，提供一由第一基板與第二基板構成之接合基板，由於在第一基板與第二基板之接合介面並無如氧化物類的熱不良傳導物出現，因此本發明所構成之接合基板具高散熱性。此外，本發明之接合基板，除可有效減少磊晶後基板彎曲及破裂的情形，以提升基板的強度，由於該高阻抗層具有高電阻率，因此同時還具有達到降低漏電流以及提高崩潰電壓耐受度的效果。

為能更清楚地說明本發明，茲舉一實施例並配合圖式詳細說明如後。請參圖１所示，為本發明其中實施例之一種磊晶接合基板的製造方法所製造而成之磊晶接合基板，於後茲說明其製作步驟。

首先，係先提供一第一基板10，該第一基板10具有一第一表面10a，且該第一基板10具有一第一摻雜濃度。於本實施例當中，該第一基板10的厚度約為1000µm，該第一基板10為重摻雜的單晶矽基板，且其第一摻雜濃度係大於等於110¹⁸ atom／cm³ ，亦可介於110¹⁸ 至 110¹⁹ atom／cm³ 之間，其電阻率係介於0.0025 ohm-cm 至0.0045 ohm-cm之間。其中，所述之第一基板10的摻雜物可以為施體(Donor)摻雜物或為受體(Acceptor)摻雜物，例如可以是，硼（B）、鋁（Al）、鎵（Ga）、磷（P）、砷（As）、銻（Sb）等元素或其組合，但並不以此為限。

接著，提供一第二基板20，該第二基板20具有一第二摻雜濃度，該第二摻雜濃度小於該第一摻雜濃度。其中，較佳者，該第二摻雜濃度與該第一摻雜濃度之間的差至少需大於110² atom／cm³ 以上，例如，於一實施例中，該第二基板20的第二摻雜濃度係小於等於110¹⁵ atom／cm³ ，其電阻率係介於40~45 ohm-cm之間，第一基板的第一摻雜濃度係大於等於110¹⁸ atom／cm³ ，與第一摻雜濃度之間的差至少大於110³ atom／cm³ 以上。另外，該第二基板20係與該第一基板10互為異導電型基板。例如，於本實施例中，第一基板10係選用P型單晶矽基板，第二基板20係可選用N型單晶矽基板。如圖１所示，該第二基板20具有一第二表面20a，第二基板20的第二表面20a與該第一基板10的第一表面10a相接合，於接合後，該第二基板20與該第一基板10形成一接合基板。其中，於本實施例中，其接合的方式在於，將第二基板20的第二表面20a與第一基板10的第一表面10a相接觸並壓合，使得第一基板10與第二基板20直接接合而形成一接合基板。值得一提的是，由於該接合基板是由第一基板10與第二基板20直接接合所形成，其第一基板10與第二基板20之間的接合介面並沒有如氧化物等的不良導體存在，因此，可具有高散熱性之優勢。

另外，於一實施例中，在該二基板進行接合前，係可對第一基板10以及第二基板20的待表面進行清洗及/或拋光，例如對第一基板10的第一表面10a與第二基板20的第二表面20a進行清洗，以去除基板表面上的有機物、光阻等雜質，以及進行拋光以降低表面的粗糙度以及提升表面平整度，據以提升後續接合時的良率。其中，所述的清洗方式係可使用RCA等清洗製程，所述的拋光方式可採CMP等製程，但於其他實際實施上，並不以此為限。

接著，係對該接合基板進行退火處理，用以強化第一基板10、第二基板20間之鍵結並在該接合基板中形成一高阻抗層30。舉例而言，於本實施例當中，該高阻抗層30的成形方式在於：對接合基板進行退火處理，藉由異導電型摻雜物互相擴散與離子補償作用，進而形成該高阻抗層30，並且，可藉由調控摻雜物濃度與退火時間，達成控制該高阻抗層30的形成位置及其形成的電阻值。更進一步地說，於本實施例中，當執行退火處理步驟時，第一基板10的摻雜物會擴散至第二基板20，在第二基板20中創建一濃度會比原本第二基板20的起始濃度高之高電阻區域（相當於高電阻層30）；而本發明係利用在退火過程中於一定範圍內（例如第二基板20的範圍內）建構出摻雜濃度介於110¹⁵ 至 110¹⁹ atom／cm³ 的高電阻層30。

其中，於本實施例當中，於進行退火處理時，該退火處理的退火溫度係介於1000℃至1300℃之間，退火時間介於4小時至50小時之間，更進一步地說，根據基板應用的不同，例如因應所需之高阻抗層之電阻率的不同，可設定有不同之退火溫度或時間，例如，溫度可為1100-1275℃、退火時間可選自30小時、40小時或50小時不等，但不以此為限。

藉此，所形成之該高阻抗層30的電阻率大於等於300 ohm-cm，或為大於等於1000 ohm-cm。並且，基於如本實施例對於摻雜物濃度、退火溫度與一適當之第一基板10厚度，所形成的具高阻抗層30之磊晶接合基板，在後續高溫磊晶製程中仍然具有高阻抗層30，所形成之高阻抗層30不因磊晶的高溫擴散而消失。

特別的是，本發明所提供的磊晶接合基板是由第一基板10與第二基板20以直接接合的方式所形成的接合基板，其基板與基板之間並未有氧化物層的存在，因此，本發明所製成的磊晶接合基板相較於習用SOI製程所製成的基板而言，由於免除了導入氧化物層之步驟，而是採取與基板屬同質的高阻抗層作為絕緣體之用，相較於SOI製程所製成的基板而言，本發明的磊晶接合基板更具有散熱效果更佳的優點。

其中，於本實施例當中，該高阻抗層30的厚度係介於1~10µm之間，較佳者，其厚度係介於2~3µm之間。另外，於其他實施例中，所述的高阻抗層30厚度，係可基於第一基板10、第二基板20之間的電阻率以及摻雜濃度的關係，或者是所應用之製程的條件不同，進行對應的調整，而不以此為限。

接著，便可在該第二基板20、高阻抗層30上進行後續的元件製程、磊晶製程等，例如形成成核層、磊晶層、活性層（Active Layer）、電極等材料，或是如晶種層、緩衝層、通道層、阻障層或源極區（Source）、閘極區（Gate）以及汲極區（Drain）等，以供諸如功率半導體、RF半導體等元件應用。

其中，透過本發明之第一基板10為重摻雜基板的設計，可使得作為支持基板的第一基板10可有效抑制在後續磊晶堆疊中，因基板與磊晶層間材料的晶格係數、熱膨脹係數等差異所造成的翹曲(warpage)、彎曲(bow)等狀況造成的磊晶層破裂。例如，請參照下表一所示，為三組不同晶片電阻率之基板進行MOCVD製程之數據表格，其中，相比較後可知，在相同的晶片厚度以及磊晶層厚度的情況下，當晶片電阻率越低時，其摻雜濃度越高，基板的翹曲程度相對較低且可控制在10µm以下，當晶片電阻率越高（摻雜濃度越低）時，其翹曲的程度則相對較高。本發明即透過調控第一、第二基板摻雜物濃度與退火時間的控制，提供一種具低翹曲度且同時具有高阻值的磊晶接合基板。表一

其中，透過本發明之高阻抗層的高電阻率的特性，可有效避免本發明之基板在後續MOCVD製程等磊晶或其他製程中，於形成半導體元件或電路時所產生的電流通過高阻抗層30而形成漏電流，亦即，可有效地改善半導體元件或電路產生漏電流的問題。由此可見，本發明所提供之基板，在後續的製程當中可承受較高電壓、崩潰電壓值，而特別有利於應用在高頻率、高功率之半導體領域當中。

另外，於本發明當中，為盡可能地暴露出高阻抗層以供後續的磊晶製程處理，通常會將高阻抗層以上的第二基板移除，藉由適當的控制第二基板佔第一基板的移除比率，盡可能的減少磊晶接合基板總體厚度之情況下，仍可保持高阻抗層在後續高溫磊晶製程中的存在。

舉例而言，於退火步驟後，係可移除至少一部份的該第二基板20，亦即對第二基板20進行削減厚度處理，使得高阻抗層30的第三表面30a（參照圖２）顯露，以盡可能地暴露出該高阻抗層30，用以供後續的製程。

舉例而言，請參圖２所示，該第二基板20的移除量為R1，該高阻抗層30的厚度為R2，其中，移除量R1係指移除第二基板20的移除厚度，其係為由圖中第二基板20的上表面20b起往高阻抗層30的第三表面30a計算之深度。於本實施例當中，所述第二基板20的移除量R1，較佳者，係至少佔第一基板10之體積的60%以上，亦即，第二基板20的移除厚度佔第一基板10之厚度的60%以上，換言之，經移除程序之後剩餘的第二基板20之厚度係佔第一基板10之厚度的40%以下，藉以可有效降低整體基板的厚度，並可保有高耐受崩潰電壓值的優點。

其中，前述削減第二基板20之厚度的方式，係可透過研磨或是拋光製程來實現，但於其他實際實施上，並不以此為限，於其他實施上，亦可採取化學蝕刻、微影蝕刻、雷射等或其他物理性之移除方式。

其中，在本實施例所設定之基板電阻率與摻雜濃度之下，基於接合基板時所執行的退火時間不同，不同的退火時間將會影響其高阻抗層的形成位置，例如：重摻雜離子的擴散深度將會隨著時間的增加而增加，當退火時間越長時，其高阻抗層則會越接近於第二基板的上表面。為進一步詳細說明關於第二基板的移除量與退火時間等之關係，於後茲基於前述實施例所設定之基板電阻率與摻雜濃度之下，進行有三個不同退火時間之實施態樣，請參圖４至圖６所示，分別為上述實施例中之基板在1275℃下，經過30小時、40小時、50小時等退火時間處理後之擴散深度對應電阻值之圖表。

以及請配合下表二所示，分別為經過退火時間為30小時、40小時、50小時後，關於高阻抗層30之深度R4、高阻抗層30之擴散深度R3以及第二基板20之移除量R1等數據，其中，所述高阻抗層30深度R4（或稱形成位置）係由與第二基板20的上表面20b往第二表面20a方向起算之深度；所述高阻抗層30之擴散深度R3係指重摻雜離子由第二基板20與第一基板10相接的第二表面20a起往上表面20b計算之擴散深度，係隨著時間的增加而增加；所述第二基板20之移除量R1係為高阻抗層30之深度R4減去高阻抗層30之厚度R2（例如於本實施例中，該高阻抗層30之厚度係介於1-10µm之間）所構成之區間。其中，由表格所示可知，第二基板20的移除量係與重摻雜離子的擴散深度、擴散時間成反比，亦即，擴散時間越久，擴散深度越深，則第二基板被移除的量越少，所形成之接合基板的厚度則越厚。表二

以及下表三所示，為在經過不同退火時間（30小時、40小時、50小時）處理下，關於第二基板20的移除量佔第一基板10的厚度比例關係。表三

請配合以下表四所示，為應用以上實施例的製造方法所製成之磊晶接合基板的實驗參數與數據資料。其中，高阻抗層的厚度以R2表示（圖２參照），高阻抗層的擴散深度以R3表示（圖１參照）。

實驗1~4當中所使用的第一基板均相同，皆為P型單晶矽基板，其摻雜物係選用硼，其摻雜濃度係大於110¹⁹ atom／cm³ ，其電阻值約為0.0035Ω-cm，其厚度約為1000µm。實驗1~4當中所使用的第二基板均相同，皆為N型單晶矽基板，其摻雜物係選用磷，其摻雜濃度係小於110¹⁴ atom／cm³ ，其電阻值約為45Ω-cm，其厚度約為650µm。

於實驗1~4的第一基板與第二基板直接接合以形成接合基板後，係分別對實驗1~4的接合基板進行退火處理，其中，實驗1~4執行退火處理的退火溫度均為1150℃，實驗1~4執行退火處理的退火時間依序為0小時、6小時、10小時、20小時。於後，係對接合基板進行溫度約為1000℃、時間約為6小時的磊晶製程，以於接合基板上成長氮化鎵（GaN）磊晶層。

於GaN磊晶製程後，對實驗1~4的接合基板進行量測，得到以下結果：

(1)實驗1的高阻抗層擴散深度約為3.35µm，其高阻抗層的厚度約為2.01µm，其電阻值大於300Ω-cm；(2)實驗2的高阻抗層擴散深度約為7.51µm，其高阻抗層的厚度約為2.74µm，其電阻值大於300Ω-cm；(3)實驗3的高阻抗層擴散深度約為9.3µm，其高阻抗層的厚度約為2.82µm，其電阻值大於300Ω-cm；(4)實驗4的高阻抗層擴散深度約為12.75µm，其高阻抗層的厚度約為2.97µm，其電阻值大於300Ω-cm。

由上述實驗結果可知，根據退火時間長短不同，高阻抗層的擴散深度與厚度也不同，更進一步地說，當退火時間拉長時，則高阻抗層的擴散深度將增加，高阻抗層的厚度也將增加。因此，可根據接合基板的應用需求，選擇對應的退火時間長短。另外，於實務上，有關於高阻抗層的擴散深度、厚度、電阻率，除了藉由退火時間長短來調整之外，亦可透過控制退火溫度，或者第一基板與第二基板的摻雜濃度、電阻值等參數來進行控制，而不以上述說明為限。表四

另外，請參圖３所示，為在本實施例之磊晶接合基板上形成磊晶結構的應用例，舉例而言，係可在高阻抗層30或是預留層22上生長一緩衝層40，其中，於一實施例中，在該緩衝層40與高阻抗層30之間係可包含有一層或一層以上的晶種層（圖未示）；接著在該緩衝層40上可生長有一主動層50，該主動層可包括有一通道層60以及一阻障層70；接著，在主動層50之上則可設置有源極S、閘極G以及汲極D等，但不以此為限。

藉此，本發明藉由第一基板與第二基板之異導電型摻雜物濃度、電阻率的控制，使其接面所形成的高阻抗層在後續的製程（例如磊晶製程）當中仍可維持不被破壞或消失，並仍可成形於接合基板之內，藉此提供後續的元件製程中仍可承受較高電壓、崩潰電壓值，以應用於高頻率、高功率之半導體領域內使用。

以上所述僅為本發明其中可行實施例之一而已，於其他實際實施上，前述第一基板與第二基板的厚度，依本領域具通常技術水準者，可依製程、元件等需求進行相對應之調整，並可用以達成如本發明所揭示之功效。所述的第一基板的摻雜物並不以受體摻雜物為限，亦可使用施體摻雜物的矽基板，例如，於一實施例中，所述第一基板的摻雜物可以選用如磷（P）、砷（As）、銻（Sb）等元素或其組合；而所述的第二基板的摻雜物並不以具有施體摻雜物的單晶矽基板為限，亦可對應改用具有受體摻雜物的矽基板，例如選用硼（B）、鋁（Al）、鎵（Ga）等元素或其組合。

另外，上述第一基板與第二基板並不以矽基板為限，只要是第一基板與第二基板互為同質材料且導電型相異的板材即可應用於本發明的製造方法，舉例而言，所述的第一基板以及第二基板亦可採用碳化矽基板、氮化鎵基板等，而不以前述的單晶矽基板為限。

另外，於一些實施例中，關於第一基板與第二基板材料的選用，可包括有但不限於：單晶、多晶及/或非晶等；於一些實施例當中，關於第一基板與第二基板材料的選用，可包括有但不限於：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦等；於一些實施例當中，關於第一基板與第二基板材料的選用，可包括有但不限於：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP等；於一些實施例中，關於第一基板與第二基板材料的選用，可包括有但不限於：藍寶石（sapphire）、氧化鎵、氧化鋰鎵、氧化鋰鋁、尖晶石、鍺、玻璃、二硼化鋯、ScALMgO₄ 、SrCu₂ O₂ 、LiGaO₂ 、LiAlO₂ 、YSZ（Yttria-Stabilized Zirconia），或其他合適之材料。

另外，前述實施例當中關於第一與第二基板的接合方式，係採高溫的直接接合，但於其他實際應用上，於一實施例中，亦可採取低溫直接接合，而不以上述說明為限。

另外一提的是，本發明所提供之磊晶接合基板及其製造方法，並不僅僅侷限於前述實施例所揭露之第一基板與第二基板的厚度範圍，於其他應用上，亦可根據應用上的不同，選擇其他厚度設計的基板作使用，舉凡應用本發明說明書及申請專利範圍所為之等效變化，理應包含在本發明之專利範圍內。

［本發明］

10‧‧‧第一基板

10a‧‧‧第一表面

20‧‧‧第二基板

20a‧‧‧第二表面

20b‧‧‧上表面

30‧‧‧高阻抗層

30a‧‧‧第三表面

40‧‧‧緩衝層

50‧‧‧主動層

60‧‧‧通道層

70‧‧‧阻障層

D‧‧‧汲極

G‧‧‧閘極

S‧‧‧源極

R1‧‧‧移除量

R2‧‧‧厚度

R3‧‧‧擴散深度

R4‧‧‧深度

圖１為本發明一較佳實施例之示意圖。圖２為上述較佳實施例之示意圖，揭示第二基板移除量與高阻抗層之厚度設計。圖３為一示意圖，揭示在本發明之基板上形成磊晶結構。圖４至６分別為本案實施例之一，基板經過不同退火時間（30小時、40小時、50小時）處理後之擴散深度對應電阻值之示意圖。

Claims

一種磊晶接合基板的製造方法，包含有以下步驟： A、提供一第一基板，該第一基板具有一第一摻雜濃度； B、提供一第二基板，且該第二基板具有一第二摻雜濃度，該第二摻雜濃度小於該第一摻雜濃度； C、使該第二基板的一第二表面與該第一基板的一第一表面直接相接合，以形成一接合基板； D、對該接合基板進行退火處理，以在該接合基板中形成一高阻抗層。
如請求項1所述之磊晶接合基板的製造方法，其中該第一摻雜濃度大於等於110¹⁸ atom／cm³ ，且該第二摻雜濃度小於等於110¹⁵ atom／cm³ 。
如請求項1所述之磊晶接合基板的製造方法，其中該第一基板與該第二基板互為異導電型基板。
如請求項1所述之磊晶接合基板的製造方法，其中於步驟D之後包含有一步驟E：移除至少一部分的該第二基板，並使該第二基板的一第三表面顯露，其中該第三表面為與該第二表面相背對的表面。
如請求項4所述之磊晶接合基板的製造方法，其中移除該第二基板的移除量至少占該第一基板之厚度的60%以上。
一種磊晶接合基板，其包括有：一第一基板，具有一第一摻雜濃度；一第二基板，與該第一基板連接，該第二基板具有一第二摻雜濃度，且該第二摻雜濃度小於該第一摻雜濃度；一高阻抗層，形成於該磊晶接合基板中。
如請求項6所述之磊晶接合基板，該第二基板之厚度係占該第一基板之厚度的40%以下。
如請求項6所述之磊晶接合基板，其中該高阻抗層的電阻率不小於 300 ohm-cm。
如請求項6所述之磊晶接合基板，其中該第一基板與該第二基板互為異導電型基板。
如請求項6所述之磊晶接合基板，其中該高阻抗層的厚度介於1至10µm之間。
如請求項10所述之磊晶接合基板，其中該高阻抗層的厚度介於2至3µm之間。
如請求項6所述之磊晶接合基板，其中該第一摻雜濃度大於等於110¹⁸ atom／cm³ ，且該第二摻雜濃度小於等於110¹⁵ atom／cm³ 。
如請求項6所述之磊晶接合基板，其中該第一摻雜濃度與該第二摻雜濃度的差至少大於110² atom／cm³ 以上。