WO2018030352A1 - エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法 - Google Patents

エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法 Download PDF

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正 川島
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Definitions

  • Patent Document 1 has a main surface close to the (100) plane, and the main surface is in the [011] direction or the [0-1-1] direction with respect to the ⁇ 100> crystal axis by the following angles ⁇ , [01 A configuration in which an epitaxial film is provided on a silicon wafer inclined by the following angle ⁇ in the [ ⁇ 1] direction or the [0-11] direction is disclosed. 5 ′ ⁇ ⁇ ⁇ 2 °, ⁇ ⁇ 10 ′ or 5 ′ ⁇ ⁇ ⁇ 2 °, ⁇ ⁇ 10 ′
  • a silicon wafer for an epitaxial silicon wafer used for a low withstand voltage power MOSFET device is required to have a very low electrical resistivity, for example, less than 1.0 m ⁇ ⁇ cm.
  • hillock defects that could not be seen at 1.0 m ⁇ ⁇ cm or more may occur frequently. This hillock defect is different from a stacking fault (stacking fault, hereinafter referred to as SF) detected in an epitaxial film on a low resistivity silicon wafer using phosphorus (P) as a dopant.
  • SF stacking fault
  • P phosphorus
  • An object of the present invention is to provide an epitaxial silicon wafer in which generation of hillock defects is suppressed, and a method of manufacturing an epitaxial silicon wafer from which such an epitaxial silicon wafer can be obtained.
  • the epitaxial silicon wafer of the present invention is an epitaxial silicon wafer in which an epitaxial film is provided on a silicon wafer having an electrical resistivity of less than 1.0 m ⁇ ⁇ cm using phosphorus as a dopant, and the silicon wafer has a (100) plane.
  • the [100] axis perpendicular to the (100) plane is inclined by 0 ° 30 ′ or more and 0 ° 55 ′ or less in any direction with respect to the axis perpendicular to the main surface.
  • the density of hillock defects generated in the epitaxial silicon wafer is 1 piece / cm 2 or less.
  • the method for producing an epitaxial silicon wafer of the present invention is a method for producing an epitaxial silicon wafer in which an epitaxial film is provided on a silicon wafer having an electrical resistivity of less than 1.0 m ⁇ ⁇ cm using phosphorus as a dopant.
  • the main surface is an inclined surface, and the [100] axis perpendicular to the (100) plane is inclined by 0 ° 30 ′ or more and 0 ° 55 ′ or less in an arbitrary direction with respect to an axis orthogonal to the main surface.
  • a step of preparing the silicon wafer and a step of forming the epitaxial film on the silicon wafer is a method for producing an epitaxial silicon wafer in which an epitaxial film is provided on a silicon wafer having an electrical resistivity of less than 1.0 m ⁇ ⁇ cm using phosphorus as a dopant.
  • the main surface is an inclined surface
  • the [100] axis perpendicular to the (100) plane is inclined
  • an epitaxial silicon wafer having a hillock defect density of 1 piece / cm 2 or less and suppressed generation of hillock defects can be obtained.
  • the growth temperature of the epitaxial film is preferably 1030 ° C. or higher and lower than 1100 ° C.
  • an epitaxial film is formed at a growth temperature of 1100 ° C. or higher on a silicon wafer doped with high-concentration phosphorus so that the electrical resistivity is less than 1.0 m ⁇ ⁇ cm, a large number of stacking faults (SF) may occur. is there.
  • SF stacking faults
  • FIG. 1 is a cross-sectional view of an epitaxial silicon wafer according to an embodiment of the present invention.
  • [100] Explanatory drawing of the inclination direction of an axis
  • the epitaxial silicon wafer EW includes a silicon wafer WF and an epitaxial film EP provided on the silicon wafer WF.
  • the silicon wafer WF has a diameter of 199.8 mm or more and 200.2 mm or less, and contains red phosphorus so that the electric resistivity is less than 1.0 m ⁇ ⁇ cm.
  • the silicon wafer WF has a surface with an inclined (100) plane as a main surface WF1, and a [100] axis perpendicular to the (100) plane is perpendicular to the main surface WF1 as shown in FIG. 1B [ Inclined by 0 ° 30 ′ or more and 0 ° 55 ′ or less in any direction including the [001] direction, the [00-1] direction, the [010] direction, and the [0-10] direction.
  • the epitaxial silicon wafer EW having such a configuration has a hillock defect density of 1 piece / cm 2 or less per piece.
  • the hillock defect is a defect that can be measured by, for example, a surface inspection apparatus (Magics manufactured by Lasertec Corporation), as shown in the photograph of FIG. This is a convex defect protruding into the surface.
  • the hillock defect has a shape different from the SF on the epitaxial film generated by the minute pits caused by the oxygen and red phosphorus clusters and the defect on the epitaxial film caused by the COP (Crystal Originated Particle) of the substrate.
  • the reason why the number of hillock defects decreases when the tilt angle of the [100] axis is set in the above range is estimated as follows.
  • silicon atoms supplied during the epitaxial growth are adsorbed on the Terrace and moved to a step that is stable in terms of energy. From there, the silicon atoms move to the energetically stable Kink, and Step advances and epitaxial growth takes place. Therefore, when the tilt angle of the [100] axis is as small as less than 0 ° 30 ′, since the Terrace width is wide, the supplied silicon atoms cannot reach Step and Kink, and the oxygen and phosphorus formed on the Terrace surface cannot be reached.
  • the tilt angle of the [100] axis exceeds 0 ° 55 ', there is a concern about quality deterioration such as the roughness of the epitaxial film surface depending on the tilt direction, and the channeling phenomenon during ion implantation changes, resulting in device characteristics. May have an effect.
  • the inclination angle of the [100] axis is preferably 0 ° 55 ′ or less.
  • a method for manufacturing the epitaxial silicon wafer EW Next, a method for manufacturing the epitaxial silicon wafer EW will be described.
  • a silicon wafer WF having the above-described configuration is prepared.
  • the [001] axis includes red phosphorus so that the electrical resistivity is 0.5 m ⁇ ⁇ cm or more and less than 1.0 m ⁇ ⁇ cm, and the central axis is perpendicular to the (100) plane.
  • the silicon single crystal may be sliced not by a plane orthogonal to the central axis but by an inclined plane with respect to the orthogonal plane.
  • a silicon single crystal whose central axis is inclined by 0 ° 30 ′ or more and 0 ° 55 ′ or less in an arbitrary direction with respect to the [100] axis perpendicular to the (100) plane is manufactured. Slicing may be performed in a plane orthogonal to the axis. In addition, the following can be illustrated as manufacturing conditions of the said silicon single crystal.
  • Red phosphorus concentration 7.38 ⁇ 10 19 atoms / cm 3 or more and 1.64 ⁇ 10 20 atoms / cm 3 or less
  • Oxygen concentration 2 ⁇ 10 17 atoms / cm 3 or more and 20 ⁇ 10 17 atoms / cm 3 or less
  • the obtained silicon wafer WF is subjected to lapping, chemical etching, mirror polishing, and other processes as necessary.
  • an epitaxial film EP is formed on one surface of the silicon wafer WF.
  • the method of forming this epitaxial film EP is not particularly limited, and any known vapor deposition method and vapor phase can be used so that the epitaxial film EP required as a substrate for manufacturing a semiconductor device can be vapor-phase grown.
  • a growth apparatus can be used, and the source gas and film formation conditions may be appropriately selected according to the selected method and apparatus. Examples of the conditions for forming the epitaxial film EP include the following. Dopant gas: Phosphine (PH 3 ) gas
  • Raw material source gas Trichlorosilane (SiHCl 3 ) gas
  • Carrier gas hydrogen gas Growth temperature: 1030 ° C. or higher and lower than 1110 ° C.
  • Epitaxial film thickness 0.1 ⁇ m or higher and 10 ⁇ m or lower Electricity of epitaxial film Resistivity: 0.01 ⁇ ⁇ cm or more and 10 ⁇ ⁇ cm or less
  • the epitaxial growth furnace is preferably a single wafer furnace and lamp heating is preferable. As a result, misfit dislocations that occur simultaneously due to thermal stress can also be reduced.
  • a silicon single crystal whose central axis coincides with the [100] axis is manufactured under the following manufacturing conditions, and this silicon single crystal is not a plane orthogonal to the central axis but an inclined plane with respect to the orthogonal plane.
  • the [100] axis perpendicular to the (100) plane is the same as the experimental examples 1, 2, and 3 in the [0-10] direction with respect to the axis perpendicular to the main surface
  • Samples of Experimental Examples 4, 5, and 6 were obtained by performing each treatment under the same conditions as Experimental Examples 1, 2, and 3 except that a silicon wafer inclined by an angle was prepared.
  • Experimental Examples 8, 9, 11, 12, 14, 15, 17, 18, 23, 24, 26, with a substrate resistivity of less than 1.0 m ⁇ ⁇ cm and a hillock defect density of 1 piece / cm 2 or less, 27, 31 to 36 correspond to examples of the present invention, and Experimental Examples 7, 10, 13, 16, 22, 25 in which the substrate resistivity is less than 1.0 m ⁇ ⁇ cm and the hillock defect density exceeds 1 piece / cm 2. , 28, 29 and 30 correspond to comparative examples of the present invention.
  • the substrate resistivity is 0.8 m ⁇ ⁇ cm and 0.6 m ⁇ ⁇ cm, and the inclination direction and inclination angle of the [100] axis and the hillock defect density in Experimental Examples 7 to 18 and 22 to 36.
  • the relationship is shown in FIG. In FIG. 3, [100] represents the [100] axis, and [001], [011], [010], [01-1], [00-1], [0-1-1], [0- 10] and [0-11] represent the tilt direction. Further, two concentric circles indicated by broken lines represent the inclination angle, and represent 0 ° 30 ′ and 0 ° 55 ′ in order from the inside.
  • the (100) plane is inclined to the main surface, and the [100] axis perpendicular to the (100) plane is the [001] direction with respect to the axis perpendicular to the main surface.
  • Experimental examples 8, 9, 11, 12, 14, 15, 17, 18, 23, 24, 26, 27 are formed by forming an epitaxial film on the silicon wafer at a growth temperature of 1030 ° C. or higher and lower than 1100 ° C. , 31 to 36 can be obtained.
  • a plane inclined by a plane equivalent to the (100) plane is a main surface, and an axis equivalent to the [100] axis is perpendicular to the main surface in the [00-1] direction, the [010] direction,
  • the same effect can be obtained when a silicon wafer tilted in a direction equivalent to a predetermined composite angle direction between the [01-1] direction, the [0-11] direction, and the [0-10] direction is used.
  • Experimental Examples 1 to 36 except that an epitaxial film was formed at a growth temperature of 1100 ° C. on a silicon wafer manufactured under the same conditions as in Experimental Examples 1 to 36.
  • Samples of Experimental Examples 37 to 72 were obtained by performing each treatment under the same conditions as in Example 1. Then, the same surface inspection as in Experimental Examples 1 to 36 was performed on each of the samples of Experimental Examples 37 to 72, and the hillock defect density in all samples was 1 piece / cm 2 or less. Accordingly, even when the substrate resistivity is less than 1.0 m ⁇ ⁇ cm and the inclination angle is less than 0 ° 30 ′, the hillock defect density is 1 piece / cm 2 or less when the growth temperature is 1100 ° C. or more. It was confirmed that
  • EP Epitaxial film
  • EW Epitaxial silicon wafer
  • WF Silicon wafer
  • WF1 Main surface.

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Abstract

リンをドーパントとした電気抵抗率が１．０ｍΩ・ｃｍ未満のシリコンウェーハＷＦに、エピタキシャル膜ＥＰが設けられたエピタキシャルシリコンウェーハＥＷであって、シリコンウェーハＷＦは、（１００）面が傾斜した面を主表面ＷＦ１とし、（１００）面に垂直な［１００］軸が主表面ＷＦ１に直交する軸に対して任意の方向に０°１６'以上０°５５'以下だけ傾斜しており、エピタキシャルシリコンウェーハＥＷに発生しているヒロック欠陥密度が１個／ｃｍ２以下である。

Description

エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法
　本発明は、エピタキシャルシリコンウェーハ、および、エピタキシャルシリコンウェーハの製造方法に関する。
　従来、エピタキシャルシリコンウェーハの欠陥発生を抑制するための検討がなされている（例えば、特許文献１参照）。
　特許文献１には、（１００）面に近い主表面を持ち、この主表面が＜１００＞結晶軸に対し、［０１１］方向または［０－１－１］方向に以下の角度θ、［０１－１］方向または［０－１１］方向に以下の角度φだけ傾斜したシリコンウェーハに、エピタキシャル膜を設けた構成が開示されている。
　　５′≦θ≦２°、φ≦１０′または、５′≦φ≦２°、θ≦１０′
特開昭６２－２２６８９１号公報
　ところで、近年、低耐圧パワーＭＯＳＦＥＴデバイスに用いられるエピタキシャルシリコンウェーハ用のシリコンウェーハとして、電気抵抗率が例えば１．０ｍΩ・ｃｍ未満といった非常に低いものが要求されている。しかし、このような電気抵抗率が非常に低いシリコンウェーハを用いたエピタキシャルシリコンウェーハでは、１．０ｍΩ・ｃｍ以上の場合には見られなかったヒロック（hillock）欠陥が多発するおそれがある。
　このヒロック欠陥は、リン（Ｐ）をドーパントとした低抵抗率のシリコンウェーハ上のエピタキシャル膜において検出される積層欠陥（スタッキングフォルト、以下、ＳＦという）とは異なった性状であり、基板の微小の傾角度に依存することを突き止め本発明を完成するに至った。
　本発明の目的は、ヒロック欠陥の発生が抑制されたエピタキシャルシリコンウェーハ、および、このようなエピタキシャルシリコンウェーハを得られるエピタキシャルシリコンウェーハの製造方法を提供することにある。
　本発明のエピタキシャルシリコンウェーハは、リンをドーパントとした電気抵抗率が１．０ｍΩ・ｃｍ未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、前記シリコンウェーハは、（１００）面が傾斜した面を主表面とし、前記（１００）面に垂直な［１００］軸が前記主表面に直交する軸に対して任意の方向に０°３０′以上０°５５′以下だけ傾斜しており、前記エピタキシャルシリコンウェーハに発生しているヒロック欠陥密度が１個／ｃｍ２以下であることを特徴とする。
　本発明のエピタキシャルシリコンウェーハの製造方法は、リンをドーパントとした電気抵抗率が１．０ｍΩ・ｃｍ未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって、（１００）面が傾斜した面を主表面とし、前記（１００）面に垂直な［１００］軸を前記主表面に直交する軸に対して任意の方向に０°３０′以上０°５５′以下だけ傾斜させた前記シリコンウェーハを準備する工程と、前記シリコンウェーハに前記エピタキシャル膜を形成する工程とを備えていることを特徴とする。
　本発明のエピタキシャルシリコンウェーハの製造方法によれば、ヒロック欠陥密度が１個／ｃｍ２以下となり、ヒロック欠陥の発生が抑制されたエピタキシャルシリコンウェーハを得られる。
　本発明のエピタキシャルシリコンウェーハの製造方法において、前記エピタキシャル膜の成長温度は、１０３０℃以上１１００℃未満であることが好ましい。
　電気抵抗率が１．０ｍΩ・ｃｍ未満となるように高濃度のリンをドープしたシリコンウェーハに対し、１１００℃以上の成長温度でエピタキシャル膜を形成すると、積層欠陥（ＳＦ）が多数発生するおそれがある。
　本発明によれば、１０３０℃以上１１００℃未満の成長温度でエピタキシャル膜を形成することで、ヒロック欠陥に加えてＳＦの発生が抑制されたエピタキシャルシリコンウェーハを得られる。
本発明の一実施形態に係るエピタキシャルシリコンウェーハの断面図。 ［１００］軸の傾斜方向の説明図。 ヒロック欠陥の写真。 本発明の実施例に係る基板抵抗率が０．８ｍΩ・ｃｍ、０．６ｍΩ・ｃｍの場合における［１００］軸の傾斜方向および傾斜角度と、ヒロック欠陥密度との関係を示す図。
［実施形態］
　以下、本発明の一実施形態について図面を参照して説明する。
〔エピタキシャルシリコンウェーハの構成〕
　図１Ａに示すように、エピタキシャルシリコンウェーハＥＷは、シリコンウェーハＷＦと、このシリコンウェーハＷＦに設けられたエピタキシャル膜ＥＰとを備えている。
　シリコンウェーハＷＦは、直径が１９９．８ｍｍ以上２００．２ｍｍ以下であり、電気抵抗率が１．０ｍΩ・ｃｍ未満になるように赤リンを含んでいる。シリコンウェーハＷＦは、（１００）面が傾斜した面を主表面ＷＦ１としており、（１００）面に垂直な［１００］軸が主表面ＷＦ１に直交する軸に対して、図１Ｂに示すような［００１］方向、［００－１］方向、［０１０］方向および［０－１０］方向を含む任意の方向に０°３０′以上０°５５′以下だけ傾斜している。
　このような構成のエピタキシャルシリコンウェーハＥＷにおける１枚あたりのヒロック欠陥密度は、１個／ｃｍ２以下である。
　ヒロック欠陥とは、例えば表面検査装置（レーザーテック社製Ｍａｇｉｃｓ）で測定可能な欠陥であり、図２の写真に示すように、サイズが３μｍ以上１０μｍ以下の略円形、かつ、エピタキシャル膜の表面からわずかに突出した凸形状の欠陥である。ヒロック欠陥は、酸素と赤リンのクラスターに起因する微小ピットにより発生するエピタキシャル膜上のＳＦや、基板のＣＯＰ（Crystal Originated Particle）を起因としたエピタキシャル膜上の欠陥とは異なった形状を有する。
　ここで、［１００］軸の傾斜角度を上記範囲にした場合に、ヒロック欠陥数が減少する理由は以下のように推測される。
　一般的に、エピタキシャル膜の成長は、エピタキシャル成長中に供給されたシリコン原子が、Terraceに吸着し、エネルギー的に安定なStepに移動する。そこからさらに、シリコン原子がエネルギー的に安定なKinkへ移動することで、Stepが前進しエピタキシャル成長が行われる。
　そこで、［１００］軸の傾斜角度が０°３０′未満と小さい場合は、Terrace幅が広いため、供給されたシリコン原子はStepおよびKinkに到達できず、Terrace面に形成された酸素とリンのクラスター（微小析出物）に起因した微小ピットにトラップされ，そのシリコン原子を成長核とした異常生成によりヒロック欠陥が発生すると考えられる。
　一方、［１００］軸の傾斜角度が０°３０′以上と大きい場合は、Terrace幅は狭いため、供給されたシリコン原子は容易にStepおよびKinkに到達できるようになりヒロック欠陥は減少する。
　また、［１００］軸の傾斜角度が０°５５′を超える場合、傾斜方向によってはエピタキシャル膜表面の粗さなどの品質劣化が懸念され、イオン注入時のチャネリング現象が変化して、デバイス特性に影響を及ぼすおそれがある。このことから、［１００］軸の傾斜角度は、０°５５′以下であることが好ましい。
〔エピタキシャルシリコンウェーハの製造方法〕
　次に、上記エピタキシャルシリコンウェーハＥＷの製造方法について説明する。
　まず、上述の構成を有するシリコンウェーハＷＦを準備する。シリコンウェーハＷＦを得る方法としては、電気抵抗率が０．５ｍΩ・ｃｍ以上１．０ｍΩ・ｃｍ未満になるように赤リンを含み、かつ、中心軸が（１００）面に垂直な［００１］軸と一致するシリコン単結晶を製造し、このシリコン単結晶をその中心軸に対する直交面ではなく、この直交面に対する傾斜面でスライスしてもよい。また、中心軸が（１００）面に垂直な［１００］軸に対して任意の方向に０°３０′以上０°５５′以下だけ傾斜したシリコン単結晶を製造し、このシリコン単結晶をその中心軸に対する直交面でスライスしてもよい。
　なお、上記シリコン単結晶の製造条件としては、以下のものが例示できる。
　　　赤リン濃度：７．３８×１０１９ａｔｏｍｓ／ｃｍ３以上１．６４×１０２０ａｔｏｍｓ／ｃｍ３以下
　　　酸素濃度：２×１０１７ａｔｏｍｓ／ｃｍ３以上２０×１０１７ａｔｏｍｓ／ｃｍ３以下
　そして、この得られたシリコンウェーハＷＦに対し、必要に応じて、ラッピング、化学エッチング、鏡面研磨、その他の処理を行う。
　その後、シリコンウェーハＷＦの一方の面にエピタキシャル膜ＥＰを形成する。
　このエピタキシャル膜ＥＰを形成する方法は、特に限定されるものでなく、半導体デバイスの製造用基板として要求されるエピタキシャル膜ＥＰを気相成長できるよう、公知のいずれの気相成膜方法並びに気相成長装置を用いることができ、選択した方法や装置などに応じてソースガスや成膜条件を適宜選定するとよい。
　なお、エピタキシャル膜ＥＰの形成条件としては、以下のものが例示できる。
　　　ドーパントガス：フォスフィン（ＰＨ３）ガス
　　　原料ソースガス：トリクロロシラン（ＳｉＨＣｌ３）ガス
　　　キャリアガス：水素ガス
　　　成長温度：１０３０℃以上１１１０℃未満
　　　エピタキシャル膜の厚さ：０．１μｍ以上１０μｍ以下
　　　エピタキシャル膜の電気抵抗率：０．０１Ω・ｃｍ以上１０Ω・ｃｍ以下
　また、シリコンウェーハの直径が２００ｍｍ以上の場合は、エピタキシャル成長炉は枚葉炉でランプ加熱が好ましい。これにより熱ストレスにより同時に発生するミスフィット転位も低減させることができる。
　次に、本発明を実施例および比較例により更に詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
［エピタキシャルシリコンウェーハの製造方法］
〔実験例１〕
　まず、表１に示すように、電気抵抗率（基板抵抗率）が１．０ｍΩ・ｃｍであり、かつ、（１００）面が傾斜した面を主表面とし、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して［００１］方向に０°１５′だけ傾斜したシリコンウェーハを準備した。シリコンウェーハの直径は、２００ｍｍである。
　上記シリコンウェーハを得る際、以下の製造条件で中心軸が［１００］軸と一致するシリコン単結晶を製造し、このシリコン単結晶をその中心軸に対する直交面ではなく、この直交面に対する傾斜面でスライスした。
　　　赤リン濃度：７．３８×１０１９ａｔｏｍｓ／ｃｍ３
　　　酸素濃度：７．４×１０１７ａｔｏｍｓ／ｃｍ３
　そして、このシリコンウェーハ上に以下の条件でエピタキシャル膜を成長させて、実験例１のサンプルを得た。
　　　ドーパントガス：フォスフィン（ＰＨ３）ガス
　　　原料ソースガス：トリクロロシラン（ＳｉＨＣｌ３）ガス
　　　キャリアガス：水素ガス
　　　成長温度：１０４０℃（１０３０℃以上１０５０℃以下）
　　　エピタキシャル膜の厚さ：５μｍ
　　　エピタキシャル膜の電気抵抗率：０．２Ω・ｃｍ
〔実験例２～６〕
　シリコン単結晶の切断条件を変更して、表１に示すように、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して実験例１とそれぞれ同じ方向に０°３０′，０°４５′だけ傾斜したシリコンウェーハを準備したこと以外は、実験例１と同じ条件で各処理を行い実験例２，３のサンプルを得た。
　シリコン単結晶の切断条件を変更して、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して［０－１０］方向に、実験例１，２，３とそれぞれ同じ角度だけ傾斜したシリコンウェーハを準備したこと以外は、実験例１，２，３と同じ条件で各処理を行い実験例４，５，６のサンプルを得た。
〔実験例７～１８〕
　シリコン単結晶の赤リン濃度を調整して、表１～２に示すように、基板抵抗率を０．８ｍΩ・ｃｍ、０．６ｍΩ・ｃｍとしたこと以外は、実験例１～６と同じ条件で各処理を行い、実験例７～１８のサンプルを得た。
〔実験例１９～２７〕
　シリコン単結晶の切断条件を変更して、表１～２に示すように、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して［０－１１］方向に、実験例１～３，７～９，１３～１５とそれぞれ同じ角度だけ傾斜したシリコンウェーハを準備したこと以外は、実験例１～３，７～９，１３～１５と同じ条件で各処理を行い実験例１９～２１，２２～２４，２５～２７のサンプルを得た。
〔実験例２８～２９〕
　シリコン単結晶の切断条件を変更して、表２に示すように、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して実験例１３とそれぞれ同じ方向に０°２０′，０°２５′だけ傾斜したシリコンウェーハを準備したこと以外は、実験例１３と同じ条件で各処理を行い実験例２８，２９のサンプルを得た。
〔実験例３０～３６〕
　シリコン単結晶の切断条件を変更して、表２に示すように、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して［０－１１］方向と［０－１０］方向の間の所定の合成角方向に、０°２０′，０°３５′，０°４５′，０°５５′だけ傾斜したシリコンウェーハを準備したこと以外は、実験例２５と同じ条件で各処理を行い実験例３０～３６のサンプルを得た。なお、「［０－１１］方向と［０－１０］方向の間の所定の合成角」とは、表２に示す［０－１０］方向の角度と［００１］方向の角度との合成角度である。
［評価］
　表面検査装置（レーザーテック社製Ｍａｇｉｃｓ）を用いて、実験例１～１８の各サンプル１枚ずつにおける表面検査を行い、ヒロック欠陥密度を評価した。その結果を表１に示す。
　表１～２に示すように、実験例７，１０，１３，１６，２２，２５，２８～３０ではヒロック欠陥密度が１個／ｃｍ２を超え、それ以外の実験例では、ヒロック欠陥密度が１個／ｃｍ２以下であった。
　これは、酸素と赤リンのクラスターに起因する微小ピットにより発生するエピタキシャル膜上のＳＦとは異なった挙動と考えられ、詳細な発生機構は解明されていないが結晶の微小面方位に強く依存する挙動である。
　このことから、基板抵抗率が１．０ｍΩ・ｃｍ未満、ヒロック欠陥密度が１個／ｃｍ２以下の実験例８，９，１１，１２，１４，１５，１７，１８，２３，２４，２６，２７，３１～３６が本発明の実施例に相当し、基板抵抗率が１．０ｍΩ・ｃｍ未満、ヒロック欠陥密度が１個／ｃｍ２を超える実験例７，１０，１３，１６，２２，２５，２８，２９，３０が本発明の比較例に相当する。
　また、基板抵抗率が０．８ｍΩ・ｃｍ、０．６ｍΩ・ｃｍの場合であって、実験例７～１８，２２～３６における［１００］軸の傾斜方向および傾斜角度と、ヒロック欠陥密度との関係を図３に示す。
　図３において、［１００］は［１００］軸を表し、［００１］、［０１１］、［０１０］、［０１－１］、［００－１］、［０－１－１］、［０－１０］、［０－１１］は傾斜方向を表す。また、破線で示す２個の同心円は傾斜角度を表し、内側から順に０°３０′、０°５５′を表す。さらに、ヒロック欠陥密度が１個／ｃｍ２以下の場合を「○」で示し、１個／ｃｍ２を超える場合を「×」で示す。
　表１～２および図３に示すように、（１００）面が傾斜した面を主表面とし、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して［００１］方向、［０－１０］方向、［０－１１］方向、［０－１１］方向と［０－１０］方向の間の所定の合成角方向に０°３０′以上０°５５′以下だけ傾斜したシリコンウェーハに対して、１０３０℃以上１１００℃未満の成長温度でエピタキシャル膜を形成することで、ヒロック欠陥の発生が抑制されたエピタキシャルシリコンウェーハを得られることが確認できた。
　また、［００１]方向、［０１０]方向、［００－１]方向および［０－１０]方向、ならびに、［０１１]方向、［０１－１]方向、［０－１－１]および［０－１１]方向は、それぞれ等価であるため、任意の方向に傾斜した場合にも、実験例１～３６と同様の結果が得られる。
　このことから、（１００）面が傾斜した面を主表面とし、（１００）面に垂直な［１００］軸が主表面に直交する軸に対して任意の方向に０°３０′以上０°５５′以下だけ傾斜したシリコンウェーハに対して、つまり、図３における０°３０′を表す円と０°５５′を表す円との間の領域Ａに含まれる任意の方向に、任意の角度だけ傾斜したシリコンウェーハに対して、１０３０℃以上１１００℃未満の成長温度でエピタキシャル膜を形成することで、実験例８，９，１１，１２，１４，１５，１７，１８，２３，２４，２６，２７，３１～３６と同様の効果を得られる。
　さらに、（１００）面と等価な面が傾斜した面を主表面とし、［１００］軸と等価な軸が主表面に直交する軸に対して、［００－１］方向、［０１０］方向、［０１－１］方向、［０－１１］方向と［０－１０］方向の間の所定の合成角方向とそれぞれ等価な方向に傾斜したシリコンウェーハを用いた場合も、同じ効果を奏する。
　また、基板抵抗率が１．０ｍΩ・ｃｍ以上の実験例１～６，１９～２１は、本発明の参考例に相当し、基板抵抗率が１．０ｍΩ・ｃｍ未満の場合にヒロック欠陥密度が１個／ｃｍ２を超える０°３０′未満の傾斜角度のときでも、ヒロック欠陥密度が１個／ｃｍ２以下となることが確認できた。
　なお、表１～２には示さないが、実験例１～３６とそれぞれ同じ条件で製造したシリコンウェーハに対して、１１００℃の成長温度でエピタキシャル膜を形成したこと以外は、実験例１～３６と同じ条件で各処理を行い実験例３７～７２のサンプルを得た。
　そして、実験例３７～７２のサンプル各１枚に対して、実験例１～３６と同様の表面検査を行ったところ、全てのサンプルにおいてヒロック欠陥密度が１個／ｃｍ２以下であった。
　このことから、基板抵抗率が１．０ｍΩ・ｃｍ未満、かつ、傾斜角度が０°３０′未満の場合であっても、成長温度が１１００℃以上のときにはヒロック欠陥密度が１個／ｃｍ２以下になることが確認できた。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　ＥＰ…エピタキシャル膜、ＥＷ…エピタキシャルシリコンウェーハ、ＷＦ…シリコンウェーハ、ＷＦ１…主表面。

Claims (3)

  1. 　リンをドーパントとした電気抵抗率が１．０ｍΩ・ｃｍ未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、
    　前記シリコンウェーハは、（１００）面が傾斜した面を主表面とし、前記（１００）面に垂直な［１００］軸が前記主表面に直交する軸に対して任意の方向に０°３０′以上０°５５′以下だけ傾斜しており、
    　前記エピタキシャルシリコンウェーハに発生しているヒロック欠陥密度が１個／ｃｍ２以下であることを特徴とするエピタキシャルシリコンウェーハ。
  2. 　リンをドーパントとした電気抵抗率が１．０ｍΩ・ｃｍ未満のシリコンウェーハに、エピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって、
    　（１００）面が傾斜した面を主表面とし、前記（１００）面に垂直な［１００］軸を前記主表面に直交する軸に対して任意の方向に０°３０′以上０°５５′以下だけ傾斜させた前記シリコンウェーハを準備する工程と、
    　前記シリコンウェーハに前記エピタキシャル膜を形成する工程とを備えていることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  3. 　請求項２に記載のエピタキシャルシリコンウェーハの製造方法において、
    　前記エピタキシャル膜の成長温度は、１０３０℃以上１１００℃未満であることを特徴とするエピタキシャルシリコンウェーハの製造方法。
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