WO2020136973A1 - シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ - Google Patents

シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ Download PDF

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Definitions

  • the present invention relates to a silicon epitaxial wafer manufacturing method and a silicon epitaxial wafer.
  • the carrier mobility in a pMOS transistor is higher than that of a wafer having a ⁇ 100 ⁇ plane as a main surface, so that the pMOS transistor can be sped up.
  • the epitaxial wafer is used as a material for high-performance devices because the epitaxial layer has very few defects. Therefore, the epitaxial wafer having the ⁇ 110 ⁇ plane as the main surface is expected as a material for high-performance devices such as MPU (Patent Document 1).
  • the DIC method is a method capable of detecting the number of step-like minute defects having an uneven shape in which the height or depth of the wafer surface exceeds a predetermined threshold value, for example, 2 nm.
  • the defect is a defect having a width of 30 to 200 ⁇ m and a height of about 2 to 90 nm, which is difficult to detect in other detection modes.
  • the problem to be solved by the present invention is to provide a silicon epitaxial wafer manufacturing method and a silicon epitaxial wafer capable of suppressing DIC defects.
  • the present invention relates to a silicon epitaxial wafer in which an epitaxial layer is vapor-phase grown on the main surface of a silicon single crystal wafer whose main surface is a ⁇ 110 ⁇ surface or a surface whose off-angle from the ⁇ 110 ⁇ surface is less than 1 degree.
  • a method for producing a silicon epitaxial wafer wherein the temperature of the silicon single crystal wafer is set to 1100° C. to 1135° C., and the epitaxial layer is vapor-grown at a growth rate of 2.0 ⁇ m/min to 3.0 ⁇ m/min.
  • the main surface of the silicon single crystal wafer is a surface having an off angle from the ⁇ 110 ⁇ plane of more than 0 degree and less than 1 degree.
  • the surface of the epitaxial layer may be mirror-polished.
  • a polishing liquid containing abrasive grains having a grain size of 20 nm or less and to perform mirror polishing with a polishing allowance of more than 0 and 0.2 ⁇ m or less.
  • the present invention is a silicon epitaxial wafer in which an epitaxial layer is grown on a silicon single crystal substrate having a ⁇ 110 ⁇ plane or a plane whose off-angle from the ⁇ 110 ⁇ plane is less than 1 degree as a main surface,
  • the number of minute step defects on the surface of the epitaxial layer observed using a differential interference contrast method is 1.5/300 mm wafer or less,
  • the main surface of the silicon single crystal wafer is a surface having an off angle from the ⁇ 110 ⁇ plane of more than 0 degree and less than 1 degree.
  • the haze level (measured in SP2 and DWO mode) of the surface of the epitaxial layer is more preferably 0.4 ppm or less.
  • the silicon single crystal wafer is more preferably a wafer to which boron is added and the resistivity of which is adjusted to 1 m ⁇ cm to 100 m ⁇ cm.
  • the present invention it is possible to provide a silicon epitaxial wafer manufacturing method and a silicon epitaxial wafer capable of suppressing DIC defects.
  • FIG. 6 is a graph showing the growth rate and growth temperature (wafer temperature) of Examples 1 to 6 of the present invention and Comparative Examples 1 to 6. It is a graph which shows the temperature of a wafer, the growth rate, and the relationship between a DIC defect.
  • FIG. 1 is a graph showing the growth rate and growth temperature (wafer temperature) of Examples 1 to 6 of the present invention and Comparative Examples 1 to 6.
  • the method for manufacturing a silicon epitaxial wafer according to the present embodiment has an epitaxial layer on the main surface of a silicon single crystal wafer whose main surface is a ⁇ 110 ⁇ surface or a surface having an off angle from the ⁇ 110 ⁇ surface of less than 1 degree. It is a vapor phase growth.
  • a wafer having an off-angle of 1 degree or more from the ⁇ 110 ⁇ plane of the main surface has insufficient device characteristics such as high carrier mobility.
  • a preferable wafer to which the manufacturing method of this embodiment is applied is Silicon single crystal wafer whose main surface is a surface whose off-angle from the ⁇ 110 ⁇ plane is 0 degree, or silicon single crystal whose main surface is a surface whose off-angle from the ⁇ 110 ⁇ plane is more than 0 degree and less than 1 degree It is a wafer.
  • silicon single crystal wafer whose off-angle from the ⁇ 110 ⁇ plane is more than 0 degree and less than 1 degree is used as the main surface, not only the DIC defect but also the PV value of the surface roughness of the epitaxial layer is improved. Can be made smaller.
  • the method for manufacturing a silicon epitaxial wafer of the present embodiment on the main surface of the silicon single crystal wafer having a crystal plane described above, in vapor phase growing an epitaxial layer, the temperature of the wafer and the growth rate of the epitaxial layer, the wafer
  • the temperature is set to 1100° C. to 1135° C. and the growth rate of the epitaxial layer is set to 2.0 ⁇ m/min to 3.0 ⁇ m/min. More specifically, it is in the range shown in Examples 1 to 6 of FIG. 1 and is 1100° C. ⁇ 2.0 ⁇ m. /Min to 1135° C. ⁇ 3.0 ⁇ m/min.
  • the temperature of the wafer is the actual temperature of the wafer placed in the chamber of the vapor phase growth apparatus, and is controlled by the power supplied to the heating lamp or the like.
  • the growth rate of the epitaxial layer is the film thickness of the epitaxial layer formed on the main surface of the wafer per unit time, and the reaction gas (for example, silicon tetrachloride SiCl 4 or tritium chloride) supplied into the chamber of the vapor phase growth apparatus is used. It is controlled by the concentration of chlorosilane (such as SiHCl 3 ) per unit time (concentration and flow rate of source gas).
  • FIG. 2 shows that the growth rate of the epitaxial layer is set to two levels, that is, a relatively slow condition and a fast condition, and the wafer temperature is set to two levels, that is, a relatively high temperature and a low temperature, respectively.
  • the wafer temperature is set to a relatively low temperature of 1100° C. to 1135.
  • the temperature is preferably set to °C.
  • the number of micro step defects on the surface of the epitaxial layer observed using the differential interference contrast method is 1.5/300 mm wafer or less, and the epitaxial step observed using a white microscope. Silicon epitaxial wafers with a PV value of the surface roughness of the layer of less than 10 nm can be obtained.
  • the surface of the epitaxial layer may be mirror-polished after the epitaxial layer is vapor-phase grown.
  • a polishing liquid containing abrasive grains having a particle diameter of 20 nm or less can be used to perform mirror polishing with a polishing allowance of more than 0 and 0.2 ⁇ m or less.
  • the silicon single crystal wafer may be a wafer in which boron is added and the resistivity is adjusted to 1 m ⁇ cm to 100 m ⁇ cm.
  • a p-type silicon single crystal ingot having a main axis orientation of ⁇ 110> and a diameter of 305 mm was manufactured by a silicon single crystal pulling apparatus using the CZ method. This ingot was ground to a diameter of 300 mm and then subjected to notch processing to cut out a plurality of blocks having a resistivity of 1 to 100 m ⁇ cm. This block was sliced using a wire saw so that the inclination of the ⁇ 110 ⁇ plane was 0° and 0.35° of the off angle with respect to the inclination azimuth ⁇ 100>.
  • the wafer taken out from the CVD equipment was immediately passivated with SC-1 cleaning solution.
  • a part of the obtained epitaxial wafer was polished on the surface of the epitaxial surface by more than 0 and 0.2 ⁇ m or less using a one-side polishing apparatus and a polishing liquid containing abrasive grains having a grain size of 20 nm or less.
  • ⁇ DIC defect density>> The measurement of the minute step defect density on the surface of the epitaxial layer was performed by a differential interference contrast (DIC) method. Specifically, the measurement was performed in a DIC mode (a measurement mode by the DIC method) using a wafer surface inspection device (Surfscan SP3 manufactured by KLA-Tencor). In the measurement, the threshold value of the height of the step-like microdefects having the uneven shape was set to 3 nm, and the number of step-like microdefects exceeding this threshold value (per 300 mm wafer) was obtained.
  • DIC differential interference contrast
  • PV value of surface roughness The PV value (Peak to Valley) showing the roughness of the surface of the epitaxial layer was determined by a white microscope.
  • the white microscope splits the LED beam with a half mirror and irradiates it on the reference surface and the sample surface. While swinging this in the Z direction, there is no interference between the beam returning from the reference surface and the beam returning from the sample surface.
  • the 3D image is obtained by forming an image with the strongest point as the focal position.
  • ⁇ haze value >> The haze value of the surface of the epitaxial layer was measured by a DWO mode (Dark Field Wide Oblique mode, dark field wide oblique incidence mode) using a surface inspection device (Surfscan SP2 manufactured by KLA-Tencor).
  • the wafer temperature and the growth rate of the epitaxial layer are set as follows. If the temperature is set to 1100° C. to 1135° C. and the growth rate of the epitaxial layer is set to 2.0 ⁇ m/min to 3.0 ⁇ m/min, the DIC defect density becomes 1.5 or less per 300 mm wafer. In addition to being possible, the PV value of the surface roughness can be made less than 10 nm.
  • the main surface of the silicon single crystal wafer is a surface whose off-angle from the ⁇ 110 ⁇ plane is more than 0 degree and less than 1 degree, specifically, 0.35 degree, with respect to the surface roughness PV.
  • the value can be further improved to 4 nm or less.
  • the haze level before mirror-polishing is about 0.4 ppm, whereas the haze level can be improved to about 0.03 ppm.
  • Quality control such as (Light Point Defects, bright spot defects) becomes possible.

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Abstract

ＤＩＣ欠陥を抑制することができるシリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハを提供するために、｛１１０｝面、又は｛１１０｝面からのオフアングルが１度未満の面を主面とするシリコン単結晶ウェーハの前記主面に、エピタキシャル層を気相成長させるシリコンエピタキシャルウェーハの製造方法において、前記シリコン単結晶ウェーハの温度を１１００℃～１１３５℃とし、２．０μｍ／分～３．０μｍ／分の成長速度で前記エピタキシャル層を気相成長させる。

Description

シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
　本発明は、シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハに関するものである。
　｛１１０｝面を主面とするシリコンウェーハを用いると、ｐＭＯＳトランジスターにおいてキャリア移動度が｛１００｝面を主面とするウェーハよりも高いことから、ｐＭＯＳトランジスターを高速化できることが知られている。一方、エピタキシャルウェーハは、エピタキシャル層の欠陥が極めて少ないことから高性能デバイスの素材として用いられている。このため、｛１１０｝面を主面としたエピタキシャルウェーハは、ＭＰＵ等の高性能デバイスの素材として期待される（特許文献１）。
特開２００９－３０２１４０号公報
　しかしながら、｛１１０｝面を主面とするエピタキシャルウェーハでは、エピタキシャル成長で形成される、幅１００μｍ程度、高さ１０ｎｍ程度の表面の凹凸形状の段差状微小欠陥が発生しやすく、微分干渉コントラスト（Differential Interference Contrast，ＤＩＣ）法により検出されるＤＩＣ欠陥が大きくなるという問題がある。なお、ＤＩＣ法は、ウェーハ表面の高さ又は深さが所定の閾値、例えば、２ｎｍを超えた凹凸形状の段差状微小欠陥の個数を検出することができる方法であり、この種の段差状微小欠陥は、幅３０～２００μｍ、高さ２～９０ｎｍ程度の欠陥であり、他の検出モードでは検出されにくい欠陥である。
　本発明が解決しようとする課題は、ＤＩＣ欠陥を抑制することができるシリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハを提供することである。
　本発明は、｛１１０｝面、又は｛１１０｝面からのオフアングルが１度未満の面を主面とするシリコン単結晶ウェーハの前記主面に、エピタキシャル層を気相成長させるシリコンエピタキシャルウェーハの製造方法において、
　前記シリコン単結晶ウェーハの温度を１１００℃～１１３５℃とし、２．０μｍ／分～３．０μｍ／分の成長速度で前記エピタキシャル層を気相成長させるシリコンエピタキシャルウェーハの製造方法である。
　シリコン単結晶ウェーハの主面は、｛１１０｝面からのオフアングルが０度超、１度未満の面であることがより好ましい。
　前記エピタキシャル層を気相成長させたのち、前記エピタキシャル層の表面を鏡面研磨してもよい。この場合、粒径が２０ｎｍ以下の砥粒を含む研磨液を用いて、研磨代を０超、０．２μｍ以下として鏡面研磨することがより好ましい。
　本発明は、｛１１０｝面、又は｛１１０｝面からのオフアングルが１度未満の面を主面とするシリコン単結晶基板にエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、
　微分干渉コントラスト法を用いて観察される、前記エピタキシャル層の表面の微小段差欠陥が、１．５個／３００ｍｍウェーハ以下であり、
　白色顕微鏡を用いて観察される、前記エピタキシャル層の表面粗さのＰＶ値が、１０ｎｍ未満であるシリコンエピタキシャルウェーハである。
　シリコン単結晶ウェーハの主面は、｛１１０｝面からのオフアングルが０度超、１度未満の面であることがより好ましい。
　前記エピタキシャル層の表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．４ｐｐｍ以下であることがより好ましい。
　前記シリコン単結晶ウェーハは、ボロンが添加され、抵抗率が１ｍΩ・ｃｍ～１００ｍΩ・ｃｍに調整されたウェーハであることがより好ましい。
　本発明によれば、ＤＩＣ欠陥を抑制することができるシリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハを提供することができる。
本発明の実施例１～６と比較例１～６の成長速度及び成長温度（ウェーハ温度）を示すグラフである。 ウェーハの温度及び成長速度とＤＩＣ欠陥との関係を示すグラフである。
　以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の実施例１～６と比較例１～６の成長速度及び成長温度（ウェーハ温度）を示すグラフである。
　本実施形態のシリコンエピタキシャルウェーハの製造方法は、｛１１０｝面、又は｛１１０｝面からのオフアングルが１度未満の面を主面とするシリコン単結晶ウェーハの前記主面に、エピタキシャル層を気相成長させるものである。主面の、｛１１０｝面からのオフアングルが１度以上であるウェーハは、キャリア移動度が高いといったデバイス特性が不十分となるので、本実施形態の製造方法を適用して好ましいウェーハは、｛１１０｝面からのオフアングルが０度の面を主面とするシリコン単結晶ウェーハ、又は｛１１０｝面からのオフアングルが０度超、１度未満の面を主面とするシリコン単結晶ウェーハである。特に、｛１１０｝面からのオフアングルが０度超、１度未満の面を主面とするシリコン単結晶ウェーハを用いると、ＤＩＣ欠陥のみならず、エピタキシャル層の表面粗さのＰＶ値をより小さくすることができる。
　本実施形態のシリコンエピタキシャルウェーハの製造方法は、上述した結晶面を有するシリコン単結晶ウェーハの主面に、エピタキシャル層を気相成長させるにあたり、ウェーハの温度とエピタキシャル層の成長速度とを、ウェーハの温度を１１００℃～１１３５℃とし、エピタキシャル層の成長速度を２．０μｍ／分～３．０μｍ／分とする条件で行う。より具体的には、図１の実施例１～実施例６に示す範囲であり、１１００℃×２．０μｍ
／分～１１３５℃×３．０μｍ／分の範囲である。ウェーハの温度は、気相成長装置のチャンバ内に投入されたウェーハの実温度であり、加熱ランプへの供給電力などにより制御される。また、エピタキシャル層の成長速度は、ウェーハの主面に形成されるエピタキシャル層の単位時間当たりの膜厚であり、気相成長装置のチャンバ内に供給する反応ガス（たとえば四塩化ケイ素ＳｉＣｌ４やトリクロロシランＳｉＨＣｌ３など）の単位時間当たりの濃度（原料ガスの濃度と流量）により制御される。
　本発明者らが、ウェーハの温度及び成長速度とＤＩＣ欠陥との関係を調べたところ、図２に示す知見が得られた。図２は、エピタキシャル層の成長速度を相対的に遅い条件と早い条件の２水準とし、これらの２水準のそれぞれについてウェーハの温度を相対的に高い温度と低い温度の２水準とした条件で、エピタキシャル層を形成した場合のＤＩＣ欠陥の結果を示すグラフである。これによれば、エピタキシャル層の成長速度を相対的に早く設定した場合は、ウェーハの温度を低く設定するほどＤＩＣ欠陥は少なくなり、逆にエピタキシャル層の成長速度を相対的に遅く設定して場合は、ウェーハの温度を高く設定するほどＤＩＣ欠陥は少なくなる。したがって、エピタキシャル層の成長速度を相対的に早い速度とされる２．０μｍ／分～３．０μｍ／分の条件で行う場合には、ウェーハの温度を相対的に低いとされる１１００℃～１１３５℃とすることが好ましい。このような条件で製造すると、微分干渉コントラスト法を用いて観察される、エピタキシャル層の表面の微小段差欠陥が、１．５個／３００ｍｍウェーハ以下であり、白色顕微鏡を用いて観察される、エピタキシャル層の表面粗さのＰＶ値が、１０ｎｍ未満であるシリコンエピタキシャルウェーハを得ることができる。
　本実施形態のシリコンエピタキシャルウェーハの製造方法において、エピタキシャル層を気相成長させたのち、エピタキシャル層の表面を鏡面研磨してもよい。この場合、たとえば粒径が２０ｎｍ以下の砥粒を含む研磨液を用いて、研磨代を０超、０．２μｍ以下として鏡面研磨することができる。エピタキシャル層の表面を鏡面研磨することで、エピタキシャル層の表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．４ｐｐｍ以下であるシリコンエピタキシャルウェーハを得ることができる。
　なお、ゲッタリング効果を得るために、シリコン単結晶ウェーハは、ボロンが添加され、抵抗率が１ｍΩ・ｃｍ～１００ｍΩ・ｃｍに調整されたウェーハであってもよい。
　以下、本発明の実施例１～４及び比較例１～６により本発明をさらに詳細に説明する。
　ＣＺ法を用いたシリコン単結晶引き上げ装置により、主軸方位が＜１１０＞、直径３０５ｍｍのｐ型シリコン単結晶インゴットを製造した。このインゴットを、直径３００ｍｍに外周研削した後、ノッチ加工を施し、抵抗率が１～１００ｍΩｃｍのブロックを複数切り出した。このブロックを、ワイヤーソーを用い、｛１１０｝面の傾きが、傾斜方位＜１００＞に対するオフアングル０度と０．３５度となるようにスライスした。
　このウェーハを、面取、ラッピング、仕上げ面取り、エッチング、両面研磨、テープ面取り、エッジの鏡面研磨、表面の片面研磨の順に加工して鏡面研磨ウェーハを得た。なお、工程間の洗浄処理の記述は省略するが、通常のウェーハ加工プロセスと同様に洗浄処理した。このようにして得られたシリコン単結晶ウェーハの表面に、枚葉式ＣＶＤ装置（アプライドマテリアル社製センチュラ）を用いて厚み４μｍのシリコン単結晶エピタキシャル層を成長させた。この際の実施例１～４及び比較例１～６の成長速度と成長温度（ウェーハ温度）の各条件は、表1に示すとおりに設定した。
　ＣＶＤ装置から取り出したウェーハは、ただちにＳＣ－１洗浄液でパッシベーション処理した。得られたエピタキシャルウェーハの一部は、片面研磨装置と、粒径が２０ｎｍ以下の砥粒を含む研磨液とを用い、エピタキシャル面の表面を０超、０．２μｍ以下だけ研磨した。
　得られたエピタキシャルウェーハについて、ＤＩＣ欠陥密度、表面粗さのＰＶ値、ヘイズ値をそれぞれ測定した。その結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
《ＤＩＣ欠陥密度》
　エピタキシャル層の表面の微小段差欠陥密度の測定は、微分干渉コントラスト（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｃｏｎｔｒａｓｔ、ＤＩＣ）法により測定した。具体的には、ウェーハ表面検査装置（ＫＬＡ－Ｔｅｎｃｏｒ社製、Ｓｕｒｆｓｃａｎ　ＳＰ３）を用いて、ＤＩＣモード（ＤＩＣ法による測定モード）により測定した。測定にあたって、凹凸形状の段差状微小欠陥の高さの閾値を３ｎｍに設定し、この閾値を超える段差状微小欠陥の個数（３００ｍｍウェーハ1枚当たり）を求めた。
《表面粗さＰＶ値》
　エピタキシャル層の表面の粗さを示すＰＶ値（Peak to Valley）は、白色顕微鏡により求めた。白色顕微鏡は、ＬＥＤビームをハーフミラーで分け、参照面と試料面に照射するとともに、これをＺ方向に振りながら、参照面から戻ってきたビームと試料面から戻ってきたビームとの干渉が一番強くなるところを焦点位置として結像し、３Ｄ像を得るものである。
《ヘイズ値》
　エピタキシャル層の表面のヘイズ値の測定は、表面検査装置（ＫＬＡ－Ｔｅｎｃｏｒ社製、Ｓｕｒｆｓｃａｎ　ＳＰ２）を用いて、ＤＷＯモード（Ｄａｒｋ  Ｆｉｅｌｄ  Ｗｉｄｅ  Ｏｂｌｉｑｕｅモード、暗視野ワイド斜め入射モード）により測定した。
　《考察》
　表１の実施例１～４に示すように、上述した結晶面を有するシリコン単結晶ウェーハの主面に、エピタキシャル層を気相成長させるにあたり、ウェーハの温度とエピタキシャル層の成長速度とを、ウェーハの温度を１１００℃～１１３５℃とし、エピタキシャル層の成長速度を２．０μｍ／分～３．０μｍ／分とする条件で行うと、ＤＩＣ欠陥密度を３００ｍｍウェーハ１枚当たり１．５個以下にすることができるとともに、表面粗さのＰＶ値を１０ｎｍ未満にすることができる。このとき、シリコン単結晶ウェーハの主面が、｛１１０｝面からのオフアングルが０度超、１度未満の面、具体的には０．３５度であるウェーハについては、表面粗さのＰＶ値を４ｎｍ以下までさらに向上させることができる。
　さらに、エピタキシャル層の表面を鏡面研磨したウェーハについては、鏡面研磨前のヘイズレベルが０．４ｐｐｍ程度であるのに対し、ヘイズレベルを０．０３ｐｐｍ程度まで向上させることができるので、パーティクルカウンターによるＬＰＤ（Light Point Defects、輝点欠陥）等の品質管理が可能となる。
　これに対して、エピタキシャル層の成長条件のうちウェーハの温度が１１３５℃よりも低い比較例５～６や、エピタキシャル層の成長速度が２．０μｍ／分よりも遅い比較例１～４は、ＤＩＣ欠陥密度が著しく大きくなる。

Claims (8)

  1. 　｛１１０｝面、又は｛１１０｝面からのオフアングルが１度未満の面を主面とするシリコン単結晶ウェーハの前記主面に、エピタキシャル層を気相成長させるシリコンエピタキシャルウェーハの製造方法において、
    　前記シリコン単結晶ウェーハの温度を１１００℃～１１３５℃とし、２．０μｍ／分～３．０μｍ／分の成長速度で前記エピタキシャル層を気相成長させるシリコンエピタキシャルウェーハの製造方法。
  2. 　シリコン単結晶ウェーハの主面は、｛１１０｝面からのオフアングルが０度超、１度未満の面である請求項１に記載のシリコンエピタキシャルウェーハの製造方法。
  3. 　前記エピタキシャル層を気相成長させたのち、前記エピタキシャル層の表面を鏡面研磨する請求項１又は２に記載のシリコンエピタキシャルウェーハの製造方法。
  4. 　粒径が２０ｎｍ以下の砥粒を含む研磨液を用いて、研磨代を０超、０．２μｍ以下として鏡面研磨する請求項３に記載のシリコンエピタキシャルウェーハの製造方法。
  5. 　｛１１０｝面、又は｛１１０｝面からのオフアングルが１度未満の面を主面とするシリコン単結晶ウェーハにエピタキシャル層を成長させたシリコンエピタキシャルウェーハであって、
    　微分干渉コントラスト法を用いて観察される、前記エピタキシャル層の表面の微小段差欠陥が、１．５個／３００ｍｍウェーハ以下であり、
    　白色顕微鏡を用いて観察される、前記エピタキシャル層の表面粗さのＰＶ値が、１０ｎｍ未満であるシリコンエピタキシャルウェーハ。
  6. 　前記シリコン単結晶ウェーハの主面は、｛１１０｝面からのオフアングルが０度超、１度未満の面である請求項５に記載のシリコンエピタキシャルウェーハ。
  7. 　前記エピタキシャル層の表面のヘイズレベル（ＳＰ２，ＤＷＯモードで測定）が０．４ｐｐｍ以下である請求項５又は６に記載のシリコンエピタキシャルウェーハ。
  8. 　前記シリコン単結晶ウェーハは、ボロンが添加され、抵抗率が１ｍΩ・ｃｍ～１００ｍΩ・ｃｍに調整されたウェーハである請求項５～７のいずれか一項に記載のシリコンエピタキシャルウェーハ。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007204286A (ja) * 2006-01-31 2007-08-16 Sumco Corp エピタキシャルウェーハの製造方法
JP2008091891A (ja) * 2006-09-05 2008-04-17 Sumco Corp エピタキシャルシリコンウェーハおよびその製造方法
WO2009150896A1 (ja) * 2008-06-10 2009-12-17 株式会社Sumco シリコンエピタキシャルウェーハ及びその製造方法
JP2012043892A (ja) * 2010-08-17 2012-03-01 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハ
JP2015162522A (ja) * 2014-02-26 2015-09-07 株式会社Sumco エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362510B1 (en) * 1998-12-07 2002-03-26 Advanced Micro Devices, Inc. Semiconductor topography having improved active device isolation and reduced dopant migration
JP2004339003A (ja) * 2003-05-15 2004-12-02 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP2009302140A (ja) 2008-06-10 2009-12-24 Sumco Corp シリコンエピタキシャルウェーハ及びその製造方法
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
JP6287778B2 (ja) * 2014-11-21 2018-03-07 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP6459132B2 (ja) * 2016-08-31 2019-01-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法、並びに、欠陥識別方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007204286A (ja) * 2006-01-31 2007-08-16 Sumco Corp エピタキシャルウェーハの製造方法
JP2008091891A (ja) * 2006-09-05 2008-04-17 Sumco Corp エピタキシャルシリコンウェーハおよびその製造方法
WO2009150896A1 (ja) * 2008-06-10 2009-12-17 株式会社Sumco シリコンエピタキシャルウェーハ及びその製造方法
JP2012043892A (ja) * 2010-08-17 2012-03-01 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハ
JP2015162522A (ja) * 2014-02-26 2015-09-07 株式会社Sumco エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ

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