KR20060039915A - 완화된 실리콘 게르마늄 층의 에피택셜 성장 - Google Patents

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Abstract

완화된 실리콘 게르마늄 구조는 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착 공정을 사용하여 제조된 실리콘 버퍼층을 포함한다. 완화된 실리콘 게르마늄 구조는 실리콘 버퍼층 위에 증착된 실리콘 게르마늄 층을 추가로 포함한다. 실리콘 게르마늄 층은 107/cm2 보다 작은 스레딩 전위 밀도를 가진다. 감소된 증착 속도로 실리콘 버퍼층을 증착함으로써, 상부에 놓인 실리콘 게르마늄 층은 '크로스해치(crosshatch) 없는' 표면을 가질 수 있다.
완화된 실리콘 게르마늄, 실리콘 버퍼층, 실리콘 게르마늄 층, 에피택셜 성장

Description

완화된 실리콘 게르마늄 층의 에피택셜 성장{Epitaxial Growth of Relaxed Silicon Germanium Layers}
본 발명은 일반적으로 화학증기증착 공정에서의 실리콘 게르마늄 층의 형성에 관한 것이며, 좀 더 구체적으로 완화된 실리콘 게르마늄 층의 에피택셜 성장에 관한 것이다.
변형된(strained) 반도체 재료는 완화된(relaxed) 반도체 재료와 비교하여 개선된 전기 캐리어 이동도를 제공함으로써, 반도체 회로가 작동할 수 있는 속도를 증가시킨다. 반도체 층은 하부에 놓인 단결정 기판의 격자구조와 적어도 2차원에서 동일하지만, 고유 격자 상수와는 다른 격자구조를 갖도록 제한될 때, '변형(strained)'된다고 말한다. 동등한 격자구조를 갖는 하부에 놓인 구조 위에 재료가 증착될 때, 증착된 막 내의 원자들은 정상적으로 점유될 위치로부터 벗어나기 때문에 격자변형이 발생한다. 증착된 층 내의 변형도는 증착된 층의 두께 및 증착된 재료와 하부에 놓인 구조 사이의 격자 부정합도를 포함하는 수많은 요인들과 관계가 있다.
변형된 반도체 층은 실리콘 게르마늄 층 위에 실리콘을 에피택셜(epitaxial) 방식으로 증착함으로써 형성될 수 있다. 실리콘 게르마늄(Si1 - xGex,0≤x≤1) 막은 마이크로전자기기 제조와 같은 다양하고 폭넓은 반도체 응용에 사용된다. 에피택셜 실리콘 게르마늄이 실리콘 위에 증착될 때(실리콘 웨이퍼 위에서 증착되는 동안과 같은), 실리콘 게르마늄은 실리콘보다 더 큰 격자상수를 가지기 때문에, 에피택셜 방식으로 증착된 실리콘 게르마늄은 하부에 놓인 더 작은 실리콘 격자상수로 '변형'된다. 변형된 실리콘 층이 실리콘 게르마늄 층 위에 증착되게 하려면, 실리콘 게르마늄 층 위에 증착될 실리콘 층이 변형되도록 실리콘 게르마늄 층이 먼저 고유의 격자 크기로 '완화'되어야 한다. 특히, 변형된 실리콘 게르마늄 층은 하부에 놓인 실리콘 격자의 크기를 갖기 때문에, 변형된 실리콘 게르마늄 층 위에 증착되는 실리콘 층은 변형되지 않을 것이다. 이와 대조적으로, '완화된' 실리콘 게르마늄 층 위에 증착되는 실리콘 층은 하부에 놓인 더 큰 실리콘 게르마늄 격자에 들어맞도록 변형될 것이다. 이와 같이, 완화된 실리콘 게르마늄 층 위에 실리콘을 에피택셜 방식으로 증착함으로써 변형된 실리콘 게르마늄 층이 제조될 수 있다.
변형된 실리콘 게르마늄 층의 두께가 '임계 두께(critical thickness)' 이상으로 증가함에 따라, 변형된 실리콘 게르마늄 층의 결정구조 내의 결함(defect)이 발생하여 완화를 유도한다. 완화가 일어난 후, 실리콘 게르마늄 층 내에 존재하는 변형도는 완화 동안 층 내에 발생된 부정합 전위(misfit dislocation)의 양과 관계가 있으며, 이는 층의 탄성 에너지 및, 전위 핵형성(nucleation)과 글라이딩 (gliding)을 위한 활성화 에너지의 함수이다. 임계 두께는 성장률, 성장 온도, 게르마늄 농도 및 실리콘 게르마늄 층의 하부층 내의 결함의 수를 포함하는 다양한 요인들에 의존한다. 불행히도, 완화는 디바이스 작동에 해로운 영향을 줄 수 있는 수직으로 전파하는 스레딩 전위(threading dislocation)를 때로 동반한다.
본 발명의 요약
본 발명의 한 구현예에서, 완화된 실리콘 게르마늄 구조는 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착(chemical vapor deposition) 공정을 사용하여 제조된 실리콘 버퍼층을 포함한다. 완화된 실리콘 게르마늄 구조는 실리콘 버퍼층 위에 증착된 실리콘 게르마늄 층을 추가로 포함한다. 실리콘 게르마늄 층은 1cm2 당 약 107 스레딩 전위보다 더 적은 전위를 가진다.
본 발명의 다른 구현예에서, 완화된 실리콘 게르마늄 구조를 제조하는 방법은 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착 공정을 사용하여 실리콘 함유층을 에피택셜 방식으로 증착하는 방법을 포함한다. 상기 방법은 실리콘 함유층 위에 게르마늄 함유층을 헤테로에피택셜(heteroepitaxial) 방식으로 증착하는 방법을 추가로 포함한다. 게르마늄 함유층은 실리콘 함유층의 격자상수와는 다른 격자상수를 가진다. 게르마늄 함유층은 약 3nm rms 보다 작은 표면 거칠기(surface roughness)를 가진다.
본 발명의 다른 구현예에서, 완화된 반도체 구조를 제조하는 방법은 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착 공정을 사용하여 첫번째 실리콘 함유층을 에피택셜 방식으로 증착하는 방법을 포함한다. 상기 방법은 첫번째 층 위에 두번째 실리콘 함유층을 헤테로에피택셜 방식으로 증착하는 방법을 포함한다. 두번째 층은 첫번째 층의 격자상수와는 다른 격자상수를 가진다. 두번째 층은 1cm2 당 약 107 스레딩 전위보다 더 적은 전위를 가진다.
본 발명의 다른 구현예에서, 방법은 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착 공정을 사용하여 첫번째 실리콘 함유층을 에피택셜 방식으로 증착하는 방법을 포함한다. 첫번째 층은 다수의 포인트 결함(point defect)을 가진다. 상기 방법은 첫번째 층 위에 두번째 실리콘 함유층을 헤테로에피택셜 방식으로 증착하는 방법을 추가로 포함한다. 두번째 실리콘 함유층은 1cm2 당 약 107 스레딩 전위보다 더 적은 전위를 가진다.
에피택셜 방식으로 성장한 완화된 실리콘 게르마늄 층의 전형적인 구현예들이 첨부하는 도면에 예시 목적으로만 도시되어 있다. 도면들은 숫자들을 포함하며, 동일한 숫자들은 동일한 부분을 지칭한다.
도 1은 헤테로에피택셜 방식으로 성장한 완화된 실리콘 게르마늄 층 및 그 위에 변형된 실리콘 층을 제조하기 위한 전형적인 공정을 도시하는 흐름도이다.
도 2A는 전형적인 실리콘 기판의 개략적인 단면도이다.
도 2B는 도 2A의 실리콘 기판 위에 증착된 전형적인 실리콘 버퍼층의 개략적인 단면도이다.
도 2C는 도 2B의 실리콘 버퍼층 위에 에피택셜 방식으로 성장한 전형적인 완화된 실리콘 게르마늄 층의 개략적인 단면도이다.
도 2D는 도 2C의 완화된 실리콘 게르마늄 층 위에 증착된 전형적인 변형된 실리콘 층의 개략적인 단면도이다.
도 3은 실리콘 기판 위에 직접 성장한 Si0 .8Ge0 .2 층의 투과 전자현미경(TEM) 사진들이다. 스레딩 전위의 증가된 밀도가 존재한다.
도 4는 실리콘 버퍼층 위에 성장한 Si0 .8Ge0 .2 층의 투과 전자현미경(TEM) 사진이다. 스레딩 전위의 감소된 밀도가 존재한다.
도 5는 웨이퍼의 가장자리에서 부분적인 완화를 보여주는, 상대적으로 낮은 성장속도로 실리콘 웨이퍼 위에 증착된 실리콘 게르마늄 층의 입자검출 맵이다.
도 6은 웨이퍼 전체에 걸쳐 부분적인 불균일 완화를 보여주는, 중간 정도의 성장속도로 실리콘 웨이퍼 위에 증착된 실리콘 게르마늄 층의 입자검출 맵이다.
도 7은 웨이퍼 전체에 걸쳐 실질적으로 균일한 완화를 보여주는, 상대적으로 빠른 성장속도로 실리콘 웨이퍼 위에 증착된 실리콘 게르마늄 층의 입자검출 맵이다.
도 8은 두께 1.5㎛를 갖는 실리콘 게르마늄 층의 전형적인 크로스해치(crosshatch)가 없는 표면의 광학 현미경 사진이다.
도 9는 도 8의 실리콘 게르마늄 표면의 원자력 현미경(atomic force microscopy) 사진이다.
도 10은 크로스해치 없는 표면을 갖는 전형적인 실리콘 게르마늄 층의 <110> 및 <100> 결정방향을 따라 찍은 단면도이다.
바람직한 구현예들의 자세한 설명
본 명세서에 사용된 바와 같이, '단결정(single crystal)' 및 '에피택셜(epitaxial)'이란 용어는 내부에 견딜 수 있을 정도의 결함들을 가지는 현저히 큰 결정구조를 기술하는 데 사용된다. 일반적으로 층의 결정성은 비정질에서 다결정, 다결정에서 단결정으로 가는 연속선 상을 따라 놓이므로, 결정구조는 때로 낮은 밀도의 결함이 있음에도 불구하고 단결정 또는 에피택셜로 간주된다. 용어 '에피택시(epitaxi)'는 증착되는 층이 하부에 놓인 층의 결정구조의 연장으로 작용하는 증착을 말한다. '헤테로에피택시(heteroepitaxi)'는 하부에 놓인 층과 상부에 증착된 층이 다른 재료로 이루어진 에피택시의 한 종류이다.
상술한 바와 같이, 변형된 실리콘 게르마늄 층의 두께가 임계 두께 이상으로 증가될 때, 변형된 실리콘 게르마늄 층의 결정 구조 내에 결함이 나타나고, 이는 변형된 층의 완화를 가져온다. 이러한 결함들은 스레딩 전위들을 포함할 수 있다. 일반적으로, 하부에 놓인 실리콘 버퍼층의 경계면으로부터 수직으로 점점 전파되는 스레딩 전위들은 유해하게, 캐리어 이동성의 감소, 전류 누전, 디바이스 성능의 감소 및 심지어는 디바이스 고장까지 일으킨다. 도 3은 Si0 .8Ge0 .2 층(72)이 하부에 놓인 실리콘 기판(74) 위에 직접 증착될 때, 수직으로 연장되는 스레딩 전위(70)의 다수의 예들을 도시한다. 본 명세서에 개시된 것은 스레딩 전위의 밀도가 감소된, 얇고 완화된 실리콘 게르마늄 층을 제조하기 위한 기술들이다.
통상적으로, 스레딩 전위 밀도의 감소는, 분자빔 에피택시(molecular beam epitaxi: MBE) 또는 초고진공 화학증기증착(ultra high vacuum chemical vapor deposition: UHVCVD)을 사용하여 형성된, 에피택셜 방식으로 증착된 실리콘 버퍼층 위에 실리콘 게르마늄을 증착함으로써 달성될 수 있다(참조: L. Vescan et al., 'Relaxation Mechanism of Low Temperature SiGe/Si(001) Buffer Layers', ICSI3, p.141, Santa Fe, March 2003). 이러한 기술들을 사용하여, 하부에 놓인 실리콘 버퍼층이 300℃ 내지 500℃ 사이의 저온에서 성장된다. 상기 저온 증착공정은 실리콘 버퍼층 내로 포함될 포인트 결함들을 발생시킨다. 상기 실리콘 버퍼층 위에 실리콘 게르마늄 층이 형성될 때, 포인트 결함들의 존재는 실리콘 게르마늄 층이 고밀도의 스레딩 전위들을 형성함 없이, 감소된 임계 두께에서 완화되도록 한다.
하부에 놓인 실리콘 버퍼층을 생성하는 MBE 및 UHVCVD 기술들의 사용이 스레딩 전위 밀도를 유리하게 감소시킬 수 있을지라도, 그들은 원거리 플라즈마 화학증 기증착 장치를 포함하는 통상적인 화학증기증착(CVD) 장치 및 기술들과 호환성이 없다. 본 명세서에 사용된 '통상적인 CVD 장치'란 일반적으로 1 torr 보다 큰 작동압력을 갖는 CVD 장치를 말한다. 구체적으로, 실리콘 버퍼층 증착을 위해 바람직하다고 간주되는 저온에서, 저변층인 버퍼층을 위한 실리콘 성장속도는 수용하기 어려울 정도로 낮다. 통상적인 CVD 장치를 사용하여 감소된 스레딩 전위 밀도를 갖는 완화된 실리콘 게르마늄 층을 성장시키기가 결과적으로 불가능하기 때문에, 작업속도의 감소 및 제조단가의 증가를 가져온다. 본 명세서에 개시된 것은 통상적인 CVD 장치를 사용하여 감소된 스레딩 전위 밀도를 갖는 완화된 실리콘 게르마늄 층을 제조하는 개선된 기술이다.
전형적인 구현예에서, 에피택셜 방식으로 성장된 실리콘 버퍼층이 통상적인 CVD 장치를 사용하여 증착되고, 실리콘 게르마늄 층이 상기 버퍼층 위에 증착되었다. 이러한 공정이 도 1의 흐름도 내에 도시되어 있으며, 순서적으로 증착된 층들의 단면도가 도 2A 및 도 2B에 도시되어 있다.
도 1, 2A 및 2B에 도시된 바와 같이, 본 명세서에서 실리콘 버퍼층(52)이라고 기술된, 내부에 포함된 포인트 결함들을 갖는 첫번째 실리콘 함유층은 공정 블록(10)에서 통상적인 CVD 장치를 사용하여 기판(50) 위에 증착된다. 통상적인 CVD 장치는 약 1 torr 보다 큰 작동 압력을 갖는 것이 바람직하고, 약 5 torr 보다 큰 작동압력을 갖는 것이 더욱 바람직하며, 약 10 torr 보다 큰 작동 압력을 갖는 것이 가장 바람직하다. 한 구현예에서, CVD 장치 내의 작동압력은 대기압(약 760 torr)이다. 다른 구현예에서, 작동 압력은 약 10 torr 내지 약 50 torr 사이이다. 실리콘 버퍼층(52)을 위한 수용가능한 성장속도는 (a) 약 500℃ 보다 큰 공정 온도, 좀 더 바람직하게는 약 550℃ 내지 약 700℃, 가장 바람직하게는 약 600℃ 내지 약 700℃의 공정온도의 사용 및 (b) 실리콘 전구체에 대한 증가된 유속의 사용에 의하여 수득된다.
예를 들어, ASM America(Phoenix, Arizona)사의 200mm 웨이퍼 공정용인 상업적으로 구입가능한 Epsilon 200 시스템과 같은 단일 웨이퍼 공정 툴에 있어서, 실리콘 전구체의 유속은 약 50sccm 보다 크고, 좀 더 바람직하게는 100sccm 내지 약 400sccm 사이이며, 가장 바람직하게는 약 200sccm 내지 약 300sccm 사이이다. 상기 변수들을 사용하면, 하부에 놓인 실리콘 버퍼층(52)의 성장속도는 약 0.16nm/min 보다 크고, 좀 더 바람직하게는 약 3nm/min 내지 약 10nm/min 이며, 가장 바람직하게는 약 7nm/min 내지 약 8nm/min 사이이다. 이러한 공정 변수들은 실리콘 버퍼층 위에 완화된 헤테로에피택셜 실리콘 게르마늄 층을 증착하기에 적합한 포인트 결함들을 갖는 실리콘 버퍼층(52)을 생성한다.
또한, 본 명세서에 개시된 구조들은 ASM International, N.V.(Bithoven, The Netherlands)로부터 상업적으로 구입가능한 Advance 412 수직 배치 노 시스템(vertical batch furnace system)과 같은 배치 웨이퍼 공정 툴을 사용하여 제조될 수도 있다. 다른 구현예에서, 배치 공정을 사용하여 실리콘 버퍼층(52)이 제조되고, 그 후, 위에 놓이는 실리콘 게르마늄 층이 상기에 기술된 바와 같이 단일 웨이퍼 공정 툴을 사용하여 제조될 수 있다. 이러한 장치는 실리콘 버퍼층(52)의 제조가 두 공정들 중 더 느린 공정이기 때문에, 총 산물이 증가되도록 하기에 유리하 다.
실리콘 버퍼층(52) 내의 포인트 결함들의 밀도는 실리콘 버퍼층(52)의 제조에 사용되는 공정 변수들에 의존한다. 이러한 변수들은 이에 제한되지는 않지만, 챔버 온도 및 층 성장 속도를 포함한다. 예를 들어, 더 빠른 성장 속도는 실리콘 버퍼층(52) 내에 더 많은 포인트 결함들을 가져온다. 이와 같이, 한 구현예에서 이러한 변수들은, 상부에 놓인 실리콘 게르마늄 층 내의 스레딩 전위들을 감소시키기에 충분한 실리콘 버퍼층(52) 내의 높은 포인트 결함 밀도를 달성하도록 최적화될 수 있으나, 실리콘 버퍼층(52) 위에 다결정 실리콘 게르마늄이 형성될 정도로 포인트 결함 밀도가 높은 것은 아니다. 예를 들어, 실리콘 버퍼층(52)을 형성하기 위한 실리콘 전구체로서의 트리실란의 사용은 실란의 사용과 비교하여, 주어진 온도에서 더 높은 성장 속도를 나타내도록 한다. 그러므로, 트리실란의 사용은 동일한 조건 하에서 실란의 사용과 비교하여 실리콘 버퍼층(52) 내에 더 높은 포인트 결함 밀도를 생성하는데 사용될 수 있다.
또 다른 구현예에서, 다른 실리콘 전구체들이 사용될 수 있다. 예를 들어, 디클로로실란, 트리클로로실란 또는 디실란을 사용하여 붕소 도핑된 실리콘 층들이 성장될 수 있다. 이러한 구현예들에서, 기화된 액체 실리콘 전구체가 반응챔버로 운반될 수 있다. 기화된 액체 실리콘 전구체들의 적합한 예로는 이에 제한되지는 않지만, 트리클로로실란 및 디실란을 포함한다. 에피택셜 증착을 위한 트리실란의 사용에 관한 부가적인 정보는 미국특허 출원공보 제 2002/0168868호에서 찾아볼 수 있으며, 상기 전체가 본 명세서에 포함되어 있다.
도 1 및 도 2C를 참고하면, 본 명세서에 실리콘 게르마늄 층(54)으로 표시된 두번째 실리콘 함유층이 공정 블록(20)에서 실리콘 버퍼층(52) 위에 증착된다. 실리콘 게르마늄 층(54)이 임계 두께에 도달할 때, 실리콘 게르마늄 층(54)은 공정 블록(30)에서 완화한다. 성장된 실리콘 버퍼층(52)과 그 위에 놓인 실리콘 게르마늄 층(54) 사이의 경계면에서 최적화된 포인트 결함들의 존재는 실리콘 게르마늄 층(54)으로 하여금 감소된 임계 두께를 가지도록 한다.
또한, 실리콘 게르마늄 층(54)이 완화한 후, 포인트 결함들의 존재는 수득되는 완화된 실리콘 게르마늄 층(54)으로 하여금 스레딩 전위 밀도가 감소되도록 한다. 예를 들어, 한 구현예에서, Si0 .8Ge0 .2 층(54)이 본 명세서에서 설명된 전형적인 공정변수들에 의하여 에피택셜 성장된 실리콘 버퍼층(52) 위에 증착될 때, 실리콘 게르마늄 층(54)은 1cm2 당 약 107 스레딩 전위보다 더 적은 전위를 갖는 것이 바람직하고, 1cm2 당 약 105 스레딩 전위보다 더 적은 전위를 갖는 것이 보다 바람직하다. 다른 구현예에서, 스레딩 전위의 감소된 밀도는 상부에 놓인 실리콘 게르마늄 층 내의 게르마늄 농도를 감소함으로써 수득될 수 있다. 마찬가지로, 게르마늄 농도의 증가는 실리콘 게르마늄 층 내의 변형을 증가시키고, 완화 동안 더 많은 스레딩 전위가 형성되도록 할 것이다.
도 4는 실리콘 버퍼층(52) 위에 성장한 완화된 Si0 .8Ge0 .2 층(54)을 도시하고, 스레딩 전위(70)의 감소된 밀도가 Si0 .8Ge0 .2 층(54) 내에 존재한다. 스레딩 전위의 밀도는 표면의 표준 쉼멜 에칭 후에 Normarski contrast를 갖춘 광학 현미경을 사용하여 에치 피트(etch pit)를 계수함으로써 측정될 수 있다.
완화된 실리콘 게르마늄 층은 일반적으로 입자 검출 도구를 사용하여 검출될 수 있는 약간의 표면 거칠기(예를 들어, 약 0.5㎛ 두께인 층의 100㎛2에 대하여 약 1.2nm rms)를 가진다. 도 5 내지 도 7은 본 명세서에 기술된 방법을 사용하여 제조된 전형적인 Si0 .85Ge0 .15 층의 입자검출 맵을 도시하며, 상기 Si0 .85Ge0 .15 층은 다양한 완화도를 가진다. 이러한 입자검출 맵에서, 완화된 Si0 .85Ge0 . 15은 어두운 부분으로 표시된다. 완화도는 상기에 기술한 바와 같이, 실리콘 버퍼층(52)의 성장속도에 의하여 결정된다.
예를 들어, 도 5에 도시된 Si0 .85Ge0 .15 층은 상대적으로 낮은 성장속도를 갖는 실리콘 버퍼층(52) 위에 증착되었으며, 낮은 성장속도로 인하여 상기 실리콘 버퍼층은 상대적으로 적은 포인트 결함들이 포함되어, 상부에 놓인 Si0 .85Ge0 .15의 주위 경계에서만 완화가 일어났다. 도 6에 도시된 Si0 .85Ge0 .15 층은 중간 정도의 성장속도를 갖는 실리콘 버퍼층(52) 위에 증착되었으며, 상부에 놓인 Si0 .85Ge0 .15 층에서 부분적인 불균일한 완화가 일어났다. 상기 두 예들과는 대조적으로, 도 7에 도시된 Si0 .85Ge0 .15 층은 상대적으로 높은 성장속도를 갖는 실리콘 버퍼층(52) 위에 증착되었으며, 많은 수의 증가된 포인트 결함들이 포함되도록 하여, 상부에 놓인 Si0.85Ge0.15 층 전체에서 실질적으로 균일한 완화가 일어나게 되었다. 예로써, 도 7에 도시된 Si0 .85Ge0 .15 층의 하부에 놓인 실리콘 버퍼층(52)은 두께가 약 37nm이며, 약 200sccm 유속의 실란을 사용하여 약 600℃에서, 약 8nm/min로 성장되었다.
완화된 실리콘 게르마늄 층(54)은 바람직하게 도 1 및 도 2D에 도시된 바와 같이, 공정 블록(40)에서 헤테로에피택셜 방식으로 성장한 인장변형된(tensile strained) 실리콘 층(56)에 의하여 덮여 있다. 인장변형된 실리콘 층(56)은 본 명세서에 기술된 구조로부터 제작된 디바이스 내의 개선된 전기 캐리어 이동도를 제공한다. 예를 들어, 트랜지스터 제작에 있어서, 인장변형된 실리콘 층(56)은 더 빠른 반응시간을 갖는 트랜지스터가 제작되도록 한다. 개선된 구현예에서, 실리콘 게르마늄 층은 인장변형된 실리콘 층(56)이 상기 실리콘 게르마늄 층 위에 증착되기 전에, 예를 들어, 화학 기계적 평탄화 공정과 같은 공정을 사용하여 실리콘 게르마늄 층이 평탄화된다. 다른 구현예에서, 완화된 실리콘 게르마늄 층(54)이 헤테로에피택셜 성장된 압축의 변형 게르마늄 층에 의하여 덮인다. 마찬가지로, 완화된 실리콘 게르마늄 층(54)은 헤테로에피택셜 성장된, 고함량의 게르마늄을 갖는 압축된 변형 실리콘 게르마늄 층에 의하여 덮일 수 있다.
본 명세서에 개시된 하부에 놓이는 실리콘 버퍼층(52)은 통상적인 CVD 장치를 사용하여 제조될 수 있고, 또한, 감소된 스레딩 전위 밀도를 갖는 다른 완화된 구조 하부에 놓일 수도 있다. 예를 들어, Si1 -x- yGexCy 구조와 같은 탄소 도핑된 실리콘 게르마늄 구조뿐만 아니라, 다양한 게르마늄 함량을 갖는 실리콘 게르마늄 구 조(Si1-xGex, 0≤x≤1)는 하부에 놓이는 실리콘 버퍼층(52) 위에 증착될 수 있다. 또한, 본 명세서에 기술된 실리콘 버퍼층(52)은 변형된 절연체 상 실리콘(SOI) 구조를 형성하는데 사용될 수도 있다. 마찬가지로, 블랭킷 에피택시(blanket epitaxy) 및 선택적 에피택시를 포함한 다양한 에피택셜 성장 기술들도 하부에 놓이는 실리콘 버퍼층(52)을 형성하는데 사용될 수 있다.
또한, 통상적인 CVD 장치의 사용은 다른 처리 없이 동일한 공정 챔버 내에서 실리콘 버퍼층(52), 실리콘 게르마늄 층(54) 및 변형된 실리콘 층(56)(또는 상부에 놓이는 다른 반도체 층)의 제자리(in situ) 연속 증착을 유리하게 가능하도록 한다. 이는 개선된 공정작업 및 더 나은 순도를 제공한다. 그러나, 한 구현예에서, 실리콘 버퍼층은 하나의 툴 내에서 연속적으로 또는 웨이퍼의 배치 상의 배치로서 증착될 수 있다. 배치(예를 들어, 25웨이퍼)는 동일한 클러스터 툴 내의 분리된 실리콘 게르마늄 증착 챔버로 전달될 수 있거나 동일 툴로 복귀될 수 있다. 실리콘 버퍼층을 갖는 웨이퍼들의 배치는 플루오르화 수소산 딥(dip)(또는 다른 적절한 세척공정)으로 운반되고, 실리콘 게르마늄 증착(연속적 배치 또는 동시 배치)을 위하여 분리된 툴로 운반될 수 있다. 이러한 공정의 잇점은 실리콘 및 실리콘 게르마늄 증착 온도 사이에 요구되는 냉각 또는 가열 사이클이 필요 없다는 점이다.
전형적으로, 실리콘 게르마늄 층(54)이 상술된 바와 같이 완화할 때, 크로스해치 위상(crosshatch topology)이 실리콘 게르마늄 층 위에 형성된다. 크로스해치 위상은 직교의<110> 표면 방향을 따라 정렬된 주기적인 릿지(ridge)로 구성된 다. 두께를 가지며 측면 및 가로방향으로 팽창하는 릿지는 상부가 원형이고, 대칭적인 단면을 가진다. 결함밀도와는 관계없이, 크로스해치 위상은 완화의 자연적 결과로 평범하게 여겨졌지만, 본 발명자들은 실리콘 게르마늄 층(54)의 크로스해치 위상은 하부에 놓인 실리콘 버퍼층(52)의 조작에 의하여 감소되거나 제거될 수 있음을 규명하였다. 감소되거나 제거된 크로스해치 위상을 갖는 실리콘 게르마늄 층은 본 명세서에서 '크로스해치 없는(crosshatch free)' 층으로 불린다.
'크로스해치 없는' 실리콘 게르마늄 층을 제조하는 한 구현예에서, 실리콘 버퍼층(52)은 감소된 성장속도로 성장될 수 있고, 그리하여 감소된 두께를 가질 수 있다. 예를 들어, 실리콘 버퍼층(52)은 약 1.0nm/min 보다 작은 속도, 약 0.50nm/min 보다 작은 속도 또는 약 0.16nm/min 정도의 작은 속도로 성장될 수 있다. 한 구현예에서, 실리콘 버퍼층(52)은 약 0.20nm/min 내지 약 1.0nm/min 사이의 속도로 성장된다.
상기 감소된 성장속도가 사용될 때, 실리콘 버퍼층(52)은 약 3.0nm 보다 작은 두께, 약 2.0nm 보다 작은 두께 또는 심지어 약 1.0nm 정도의 작은 두께로 성장될 수 있다. 예를 들어, 한 구현예에서, 실리콘 버퍼층(52)은 약 1.0nm 내지 약 2.0nm 사이의 두께를 가진다. 다른 구현예에서 실리콘 버퍼층(52)은 약 1.0nm 내지 약 3.0nm 사이의 두께를 가진다.
한 구현예에서, 실리콘 버퍼층(52)의 감소된 성장 속도는 약 650℃의 증착온도를 제공함으로써 달성된다. 예를 들어, 한 구현예에서는 약 630 내지 약 670℃ 사이의 증착온도가 제공되고, 다른 구현예에서는 약 600℃ 내지 약 700℃ 사이의 증착온도가 제공된다.
다른 구현예에서, 실리콘 버퍼층(52)의 감소된 성장 속도는 CVD 챔버를 통과하는 수소 캐리어 유속을 감소시킴으로써 달성된다. 예를 들어, 한 구현예에서 CVD 챔버를 통한 수소 캐리어 유속은 약 5 slm 내지 약 15 slm 사이이다. 한 구현예에서, CVD 챔버를 통한 수소 캐리어 유속은 약 10 slm이다.
실리콘 버퍼층(52)은 블랭킷 또는 선택적 증착 공정의 방법으로 증착될 수 있다. 선택적 증착 공정에서, 절연체 위에서는 증착이 최소화되거나 또는 일어나지 않도록 하고, 노출된 반도체 재료 위에는 에피택셜 증착이 일어나도록 하기 위하여 CVD 챔버로 가해지는 염산과 같은 식각액(etchant)의 양이 조정된다.
실리콘 버퍼층(52)의 증착은 버퍼층 표면 상에 포인트 전위의 증가된 밀도를 제공하도록 조정될 수 있다. 실리콘 게르마늄 층(54)이 고밀도의 포인트 전위를 갖는 표면 위에 증착될 때, 실리콘 게르마늄 층 내의 스레딩 전위의 글라이딩(gliding)이 감소된다. 이는 실리콘 게르마늄 층(54)이 필수적으로 완화된 상태로 성장하도록 하며, 주로 완화에 동반하는 크로스해치 위상을 감소하거나 제거한다.
한 구현예에서, 실리콘 버퍼층(52) 내의 증가된 포인트 전위의 밀도는 실리콘 버퍼층의 성장속도 및 두께를 증가시킴으로써 달성된다. 그러나, 본 명세서에 기술된 바와 같이, 크로스해치가 없는 위상은 약 0.16nm/min 정도의 작은 실리콘 버퍼층 성장속도 및 약 1.0nm 정도의 작은 두께를 가지는 실리콘 버퍼층으로 수득된다.
예를 들어, 한 구현예에서, 본 명세서에 기술된, 감소된 두께를 갖는 실리콘 버퍼층을 사용하여 1.3nm rms의 표면 거칠기를 갖는 1.5㎛ 두께의 실리콘 게르마늄 층이 제조될 수 있다. 광학 현미경을 사용하여 찍은 상기 층의 표면 사진이 도 8에 제공된다. 상기 사진은 크로스해치 위상이 없음을 보여준다. 이러한 전형적인 실리콘 게르마늄 층의 원자력 현미경 사진이 도 9에 제공된다. 상기 도 9는 층 표면의 40㎛×40㎛ 부분을 도시하고, 1.3nm rms의 표면 기울기를 보여준다. <110> 및 <100> 결정 방향을 따라 찍은 상기 전형적인 실리콘 게르마늄 층의 단면도는 도 10에 제공된다. 상기 도 10은 실리콘 게르마늄 층 내의 고밀도의 스레딩 전위를 보여주고, 또한, 실리콘 게르마늄 층을 위한 매끄러운 표면을 보여준다. 또한, 도 10은 실리콘 기판 내의 상대적으로 낮은 전위 밀도를 보여준다.
본 명세서에 상술한 공정 변수들을 사용할 때, 실리콘 게르마늄 기판(54)은 약 3.0nm rms 보다 작은 표면 거칠기를 갖는 것이 바람직하고, 약 2.0nm rms 보다 작은 표면 거칠기를 갖는 것이 더욱 바람직하며, 약 1.5nm rms 보다 작은 표면 거칠기를 갖는 것이 가장 바람직하다. 예를 들어, 한 구현예에서, 실리콘 게르마늄 층(54)은 약 1.0nm rms 내지 약 3.0nm rms 사이의 표면 거칠기를 가진다. 다른 구현예에서, 실리콘 게르마늄 층(54)은 약 1.0nm rms 내지 약 2.0nm rms 사이의 표면 거칠기를 가진다.
본 발명의 범주
상기 상세한 설명에서 본 발명의 다수의 구현예들을 개시하지만, 이러한 개시는 설명만을 위한 것이며, 본 발명을 제한하고자 하는 것이 아님을 이해하여야 한다. 개시될 구체적인 구성들 및 작용들은 상기에 기술된 것과 다를 수 있으며, 본 명세서에 기술된 방법들은 에피택셜 방식으로 성장한 완화된 실리콘 게르마늄 층 이외의 전후 공정에서도 사용될 수 있다.

Claims (27)

  1. 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착 공정을 사용하여 제조된 실리콘 버퍼층; 및,
    상기 실리콘 버퍼층 위에 증착되며, 약 107/cm2 스레딩 전위 밀도보다 작은 밀도를 갖는 실리콘 게르마늄 층을 포함하는 것을 특징으로 하는 완화된(relaxed) 실리콘 게르마늄 구조:
  2. 제 1항에 있어서,
    상기 실리콘 게르마늄 층은 크로스해치(crosshatch)가 없는 층인 것을 특징으로 하는 완화된 실리콘 게르마늄 구조.
  3. 제 1항에 있어서,
    상기 실리콘 버퍼층은 약 2nm보다 작은 두께를 갖는 것을 특징으로 하는 완화된 실리콘 게르마늄 구조.
  4. 제 1항에 있어서,
    상기 실리콘 버퍼층은 약 1nm 내지 약 2nm 사이의 두께를 갖는 것을 특징으로 하는 완화된 실리콘 게르마늄 구조.
  5. 제 1항에 있어서,
    상기 실리콘 게르마늄 층은 약 2nm rms보다 작은 표면 거칠기를 갖는 것을 특징으로 하는 완화된 실리콘 게르마늄 구조.
  6. 제 1항에 있어서,
    상기 실리콘 게르마늄 층은 약 1.5nm rms보다 작은 표면 거칠기를 갖는 것을 특징으로 하는 완화된 실리콘 게르마늄 구조.
  7. 제 1항에 있어서,
    상기 실리콘 게르마늄 층 위에 직접 놓인 변형된 실리콘 층을 추가로 포함하는 것을 특징으로 하는 완화된 실리콘 게르마늄 구조.
  8. 약 1 torr 보다 큰 작동 압력을 갖는 화학증기증착 공정을 사용하여, 다수의 포인트 결함을 갖는 첫번째 실리콘 함유층을 에피택셜 방식으로 증착하는 단계; 및
    상기 첫번째 층 위에 약 107/cm2 스레딩 전위 밀도보다 작은 밀도를 갖는 두번째 실리콘 함유층을 헤테로에피택셜 방식으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    크로스해치가 없는 표면 위상을 갖는 두번째 실리콘 함유층을 제공하기 위하여 공정 변수를 조정하는 단계를 추가로 포함하며, 상기 공정 변수는 캐리어 유속, 첫번째 실리콘 함유층 증착 속도, 첫번째 실리콘 함유층 증착 온도 및 첫번째 실리콘 함유층 포인트 결함 밀도로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    상기 두번째 실리콘 함유층은 크로스해치가 없는 층인 것을 특징으로 하는 방법.
  11. 제 8항에 있어서,
    크로스해치가 없는 표면 위상을 갖는 두번째 층을 제공하기 위하여 공정 변수를 조정하는 단계를 추가로 포함하며, 상기 공정 변수는 캐리어 유속, 첫번째 층 증착 속도 및 첫번째 층 증착 온도로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
  12. 제 8항에 있어서,
    상기 두번째 층은 크로스해치가 없는 층인 것을 특징으로 하는 방법.
  13. 제 8항에 있어서,
    상기 첫번째 층은 약 500℃ 보다 큰 온도에서 증착되는 것을 특징으로 하는 방법.
  14. 제 8항에 있어서,
    상기 첫번째 층은 약 550℃ 내지 약 700℃ 사이의 온도에서 증착되는 것을 특징으로 하는 방법.
  15. 제 8항에 있어서,
    상기 첫번째 층은 약 600℃ 내지 약 700℃ 사이의 온도에서 증착되는 것을 특징으로 하는 방법.
  16. 제 8항에 있어서,
    상기 첫번째 층의 증착 단계는 실리콘 전구체를 화학증기증착 챔버로 약 200sccm 내지 약 300sccm의 유속으로 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 8항에 있어서,
    상기 첫번째 층의 증착 단계는 기화된 액체 실리콘 전구체를 화학증기증착 챔버로 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 8항에 있어서,
    상기 화학증기증착 공정은 단일 웨이퍼 챔버 내에서 수행되며, 상기 첫번째 층의 증착 단계는 실리콘 전구체를 챔버로 약 50sccm보다 큰 유속으로 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 8항에 있어서,
    상기 첫번째 실리콘 함유층은 약 0.2nm/min보다 낮은 속도로 증착되는 것을 특징으로 하는 방법.
  20. 제 8항에 있어서,
    상기 첫번째 실리콘 함유층은 약 5.0nm/min 내지 약 10.0nm/min 사이의 속도로 증착되는 것을 특징으로 하는 방법.
  21. 제 8항에 있어서,
    상기 첫번째 실리콘 함유층은 약 7.0nm/min 내지 약 8.0nm/min 사이의 증착속도로 증착되는 것을 특징으로 하는 방법.
  22. 제 8항에 있어서,
    상기 첫번째 실리콘 함유층은 실리콘 버퍼층인 것을 특징으로 하는 방법.
  23. 제 8항에 있어서,
    상기 두번째 실리콘 함유층은 실리콘 게르마늄 층을 포함하는 것을 특징으로 하는 방법.
  24. 제 8항에 있어서,
    변형된 세번째 실리콘 함유층을 추가로 포함하며, 상기 세번째 실리콘 함유층은 두번째 실리콘 함유층 위에 직접 놓인 것을 특징으로 하는 방법.
  25. 제 24항에 있어서,
    상기 두번째 실리콘 함유층 및 세번째 실리콘 함유층은 단일 공정 챔버 내에서 제자리(in situ) 연속공정으로 형성되는 것을 특징으로 하는 방법.
  26. 제 24항에 있어서,
    상기 첫번째, 두번째 및 세번째 실리콘 함유층은 단일 공정 챔버 내에서 제 자리 연속공정으로 형성되는 것을 특징으로 하는 방법.
  27. 제 8항에 있어서,
    상기 첫번째 및 두번째 실리콘 함유층은 단일 공정 챔버 내에서 제자리 연속공정으로 형성되는 것을 특징으로 하는 방법.
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