JP5254195B2 - 基板上に単結晶半導体層を作製する方法 - Google Patents
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Description
シリコン上のエピタキシャルゲルマニウムが、従来のＳｉ相補型金属酸化物半導体（ＣＭＯＳ）回路を拡大するために有用である。ＳｉＣＭＯＳ上に高速のゲルマニウムフォトダイオードとディテクタを集積することが、光相互接続のために使用される。更に、ゲルマニウムは、ＧａＡｓと小さな格子不整合を示すのみで、それゆえにＩＩＩ−ＶデバイスをＳｉ上に集積するために実際の基板として使用される。Ｇｅ（１１１）層は、（ＧａＮのような）ＩＩＩ−窒化物のエピタキシャル成長にも使用される。
従来のＳｉエレクトロニクスの拡大に加えて、シリコン上へのエピタキシャルゲルマニウムが、高性能応用のために、ＳｉＣＭＯＳをＧｅエレクトロニクスにより置き換えることができる。より高いキャリア移動度のために、ゲルマニウムトランジスタはより速くなる。マーケットのニーズをカバーするには入手可能な材料が不十分であるため、ＣＭＯＳのためにバルクゲルマニウム基板を使用することはできない。しかしながら、適当な基板上にゲルマニウムの薄層のみを用いることにより、この問題は回避できる。Ｓｉ基板上へのＧｅのエピタキシャル成長を使用する重用な長所は、規模である。より大きな直径のゲルマニウム層が、単により大きなＳｉ基板を使用することで得られる。
エピタキシャル成長は、他の結晶材料上の結晶層を得るために最も用いられる。しかしながら、シリコン上へのゲルマニウムのヘテロエピタキシ成長は、２つの格子間で４％の大きな不整合を有するため、むしろ難しい。格子間距離のこの違いは、アイランド成長を導き、高い表面粗れと、Ｇｅ層中での高密度の貫通転位（ＴＤＤ）を招く。追加のアニール工程や化学機械研磨（ＣＭＰ）工程が、表面粗さを減らすためにしばしば必要となる。高品質で平坦な結晶ゲルマニウムを、直接シリコン上に形成することは、それ故に困難である。
半導体プロセスでは、基板表面の粗さは、サブミクロンのトランジスタデバイスのチャネル移動度を低減するキーとなる問題の１つである。殆どの応用では、粗い表面はデバイスの処理を複雑にし、平坦な層から処理されるデバイスに比較して劣ったデバイスとなる。
一般に、粗さは、物理的な表面の高さの小規模なばらつきの測定である。これは、表面の形状や望まない「うねり」の双方の一部である、大規模なばらつきと対比される。二乗平均平方根（ＲＭＳ）は、それらの小規模のばらつきの大きさの統計的な測定である。
ＩＣプロセスで、化学機械研磨（ＣＭＰ）技術は、基板表面の粗さを改良するために使用される。しかしながら、例えばゲルマニウムの場合、０．５０ｎｍより小さい表面粗さのＲＭＳ値は、達成するのが非常に困難である。この値は、半導体の国際技術ロードマップ（ＩＴＲＳ）の最新の要求に合致するが、トランジスタが更に小型化された場合、単純で費用効果のある方法で表面粗さを更に改良するが更に重要になる。
単結晶基板上に単結晶層を形成するための公知の方法は、固相成長（ＳＰＥ）である。単結晶基板は、その上に堆積されるアモルファス（非常に無秩序な）層に、その構造を押し付けるのに使用される。固相成長は、例えば、結晶シリコン層の上にエピタキシャルシリサイドを形成するために広く使用される。
Ｓｉ（１１１）基板上への純ゲルマニウムの固相成長は、高真空中で堆積された、数ナノメータの厚さの層が繰り返される。しかしながら、この結果、高密度のアイランドとなる。エピタキシと固相成長の双方は、単結晶Ｇｅ層と基板（Ｓｉ）との間の大きな格子不整合の問題が支配的であり、高い表面粗さやＧｅ層中の高密度の貫通転位となるアイランド成長を示す。アモルファスのゲルマニウム上に堆積された、界面活性剤（例えばＡｓ）が、Ｓｉ上への固相成長中のアイランド形成を抑制するために使用されてきた。代わりに、Ｓｉ層で覆われたアモルファスＧｅもまた、アイランド形成を抑制する。これらの対策は、Ｇｅ原子の表面拡散を低減し、これにより粗さを抑制するが、得られる結果は満足するものではない。
シリコン上に単結晶ゲルマニウム層を形成する改良された固相エピタキシ法が、本願発明の発明者により、文献ＷＯ２００９／０１３２４２０８０５９４６１に記載されている。この方法は、アモルファスゲルマニウム堆積とＮ含有雰囲気中での熱アニールとを含む、シリコン上へのゲルマニウムの固相エピタキシを開示する。得られた単結晶Ｇｅ層は平坦であり、０．７ｎｍの二乗平均平方根の表面粗さを有する（Ｓｉ（１１１）上の１００ｎｍ結晶ＧｅについてＸ線反射を用いて測定した）。しかしながら、上記方法により準備された試料のＸＲＤ（Ｘ線回折）による構造調査は、ゲルマニウムツインの存在を示す。
本発明の目的は、技術的に知られた方法で得られたものより高品質の単結晶半導体層を形成することである。
本発明は、添付の請求項に記載された方法に関する。これは、基板上に単結晶の半導体材料の層を形成する方法に関し、この方法は、
基板を準備する工程と、
基板上に少なくとも１つの半導体材料の単分子層（monolayer）を含むテンプレートをエピタキシャル成長する工程と、その後に、
テンプレート上に半導体材料のアモルファス層を堆積する工程と、
熱処理またはレーザアニールを行い、半導体材料のアモルファス層を、半導体材料の単結晶層に完全に変える工程と、を含む。
好適な具体例では、少なくとも１つの単結晶は、その上に単結晶層が堆積される基板上の全ての部分を覆う。
基板を準備する工程と、
基板上に少なくとも１つの半導体材料の単分子層（monolayer）を含むテンプレートをエピタキシャル成長する工程と、その後に、
テンプレート上に半導体材料のアモルファス層を堆積する工程と、
熱処理またはレーザアニールを行い、半導体材料のアモルファス層を、半導体材料の単結晶層に完全に変える工程と、を含む。
好適な具体例では、少なくとも１つの単結晶は、その上に単結晶層が堆積される基板上の全ての部分を覆う。
テンプレートは、好適には、臨界膜厚より小さい厚さを有し、この臨界膜厚は、基板の材料上に転位を発生させること無く堆積される、半導体材料の層の最大厚さとして定義される。
好適には、テンプレートを成長する工程と、アモルファス材料の層（３）を堆積する工程とは、同じプロセスチャンバ中で行われる。
本発明の方法では、基板は単結晶材料でも良く、または少なくとも部分的に露出した単結晶材料である。Ｓｉでも良く、またはより好適にはＳｉ（１１１）である。
テンプレートの半導体材料は、ＩＶ族半導体材料でも良い。１の具体例では、テンプレートの半導体材料はゲルマニウムである。後者の場合、テンプレートは好適には３〜４単分子層より薄い厚さを有する。
本発明は、同様に、シリコン基板上に単結晶Ｇｅ層を形成する方法であり、この方法は、
基板（１）を準備する工程と、
少なくとも１つのＧｅの単分子層を含むテンプレートを、シリコン基板上にエピタキシャル成長する工程と、その後に、
テンプレート上にアモルファスＧｅの層（３）を堆積する工程と、
熱処理またはレーザアニールを行い、これによりアモルファスＧｅの層を完全に単結晶Ｇｅの層に変える工程とを含む。
基板（１）を準備する工程と、
少なくとも１つのＧｅの単分子層を含むテンプレートを、シリコン基板上にエピタキシャル成長する工程と、その後に、
テンプレート上にアモルファスＧｅの層（３）を堆積する工程と、
熱処理またはレーザアニールを行い、これによりアモルファスＧｅの層を完全に単結晶Ｇｅの層に変える工程とを含む。
本発明は、同様に、ＣＭＯＳデバイスの作製のための、本発明にかかる方法の使用に関する。
本発明の異なる具体例は、基板上に単結晶半導体層を形成する方法を開示する。本発明の多くの具体例は、シリコン基板上に単結晶ゲルマニウムを形成する方法について開示する。ゲルマニウム層は、平坦であり、および／またはＧｅツインの形成は無い。
この方法は、基板上への単結晶半導体材料の形成まで拡大でき、アイランド形成無しに、レイヤ・バイ・レイヤメカニズムで、基板上に半導体材料がエピタキシャル成長できる。
本発明は、基板上に単結晶半導体材料を形成する方法を開示し、この方法は、
基板（１）を準備する工程と、
少なくとも１つの半導体材料の単分子層を含み、または当該単分子層からなるテンプレート（２）を、基板上に、即ち、単結晶材料の層がその上に形成される基板の平坦な表面上にエピタキシャル成長する工程と、その後に、
テンプレート上に、アモルファス半導体材料（３）の層を堆積する（即ち、半導体材料のアモルファス層を堆積する）工程と、
熱処理またはレーザアニールを行い、これによりアモルファス層を完全に単結晶の半導体材料層（即ち、半導体材料の単結晶層）に変える工程とを含む。括弧内の参照符号は、図１に関する。アモルファス層を堆積する工程と、熱処理またはレーザアニールを行う工程は、実際には、テンプレート層の上で行われる固相成長である。本発明の方法にかかるプロセス手順は、図２のフローチャートにより模式的に示される。
基板（１）を準備する工程と、
少なくとも１つの半導体材料の単分子層を含み、または当該単分子層からなるテンプレート（２）を、基板上に、即ち、単結晶材料の層がその上に形成される基板の平坦な表面上にエピタキシャル成長する工程と、その後に、
テンプレート上に、アモルファス半導体材料（３）の層を堆積する（即ち、半導体材料のアモルファス層を堆積する）工程と、
熱処理またはレーザアニールを行い、これによりアモルファス層を完全に単結晶の半導体材料層（即ち、半導体材料の単結晶層）に変える工程とを含む。括弧内の参照符号は、図１に関する。アモルファス層を堆積する工程と、熱処理またはレーザアニールを行う工程は、実際には、テンプレート層の上で行われる固相成長である。本発明の方法にかかるプロセス手順は、図２のフローチャートにより模式的に示される。
有利なことに、テンプレートと半導体材料のアモルファス層とは、フローチャートに点線で示したように、制御された雰囲気（例えば、真空をブレークすること無くおよび／またはＮ２雰囲気）で、同じプロセスチャンバ中またはクラスタツール中で堆積される。
本発明の方法を用いて形成された半導体材料の単結晶層は、説明中の他の部分で参照した例えば固相エピタキシ（ＳＰＥ）により形成された、即ち、例えば単結晶Ｓｉ基板上へのＳＰＥによるＧｅ堆積のように、基板上に直接形成された同様の層より良い品質を有する。より良い品質は、単結晶半導体材料中の、より少ない数の欠陥（例えばツイン）と、改良された粗さ（より平坦な層、またはより低いＲＭＳ値）を意味する。双方のパラメータは、単結晶半導体材料を用いて形成された半導体デバイスの性能にとって重要である。
本発明の多くの具体例は、異なる材料（異なる化学成分を有する材料）からなる半導体材料と基板を開示する。好適には、半導体材料は、ＩＶ族半導体材料（例えば、Ｓｉ、Ｇｅ、Ｓｎ）またはＳｉｘＧｅｙ（０＜ｘ，ｙ＜０）のようなこれらの組み合わせである。本発明の異なる具体例では、半導体材料はゲルマニウムである。
本発明の異なる具体例では、基板は単結晶材料であり、または少なくとも部分的に露出した単結晶材料を含む。例えば、露出した単結晶材料の領域と、上面のアモルファス材料の領域とを有するパターニングされた基板である。好適には、基板の単結晶材料は、第２の半導体材料である。これらの具体例では、エピタキシャル成長したテンプレートが横たわり、少なくとも部分的に露出した第２半導体材料と接触する。
本発明の異なる具体例では、第２の半導体材料は、Ｓｉ、Ｇｅまたはこれらの組み合わせのようなＩＶ族半導体材料である。好適には、第２半導体材料はＳｉである。有利なことに、第２の半導体材料は、本発明の方法により高品質の単結晶Ｇｅ層の形成が可能なＳｉ（１１１）のような六方晶の配位（hexagonal orientation）を有する。有利なことには、第２の半導体材料は、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ等のようなＩＩＩ−Ｖ化合物である。
他の具体例では、基板の単結晶材料は絶縁性材料である。絶縁性材料は、（ＬａｘＹ１−ｘ）２Ｏ３またはＭｇＯのような単結晶材料である。これらの具体例では、エピタキシャル成長したテンプレートが横たわり、少なくとも部分的に露出した絶縁性材料と接触する。基板は、更に、バルクＳｉ、サファイア、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、ガラス、石英、または単結晶材料を支持するのに適した他の材料を含む。
本発明の多くの具体例は、半導体材料と基板の間で少なくとも１％の格子不整合を示す。この結果、基板が第２の半導体材料をその上に含む場合、格子不整合は、半導体材料と第２の半導体材料との間の格子定数の差をいう。特別な具体例では、格子不整合は４％である。一般に、格子不整合は、異なった格子定数を有する２つの材料が、一方の材料を他の材料の上に堆積することにより一緒になった状態をいう。格子不整合は、膜／層の厚さが所定の臨界膜厚より小さくない限り、欠陥の無いエピタキシャル膜／層の成長を妨げる。臨界膜厚より薄い層／膜では、格子不整合は膜の歪により調整される。臨界膜厚より厚い層／膜では、層／膜中の歪は、転位の形成により解放される。
本発明の具体例では、第２層の堆積（レイヤ・バイ・レイヤ成長、アイランドの形成無し）が始まる前に、半導体材料の完全な単分子層が基板上に堆積できるように、半導体材料と基板が選択される。
本発明の異なる具体例は、基板上に、数単分子層の半導体材料を含むテンプレートのエピタキシャル成長を開示する。単分子層（monolayer）は、１原子だけの厚さの密に詰まった原子の層として定義される。被覆が完全な場合、１単分子層の半導体材料は、テンプレートとして機能するのに十分であり、次の固相成長（即ち、アモルファス層の堆積、および熱処理またはレーザアニール）で形成される単結晶半導体材料の結晶品質および／または粗さを改良する。アモルファス層との直接接触が妨げられるように、全ての基板表面の原子がテンプレート層（少なくとも１層の原子）で覆われた場合に、完全な被覆が得られる。正確に１つの完全な単分子層の堆積を制御することは困難である。それ故に、多くの場合、完全に被覆するために、数単分子層が必要とされる。（材料のタイプに依存する）臨界膜厚に対応する堆積された所定の数の単分子層から始まって、アイランド形成が始まり、即ち所定の領域においてテンプレート材料が他の領域より厚くなりことが可能である。そのようなテンプレート、即ち完全に被覆するが一定でない膜厚を有するテンプレートは、請求項１でいうような、「少なくとも１つの単分子層を含む」テンプレート層の意味に含まれる。この点において、テンプレートの厚さは、転位の形成が制限される限り、（少なくとも幾つかの場所で）臨界膜厚より僅かに大きくても良い。１つの具体例では、テンプレート層の最大膜厚は、臨界膜厚の２倍より小さい。
テンプレートは、例えば分子線成長（ＭＢＥ）、低圧化学気相堆積（ＬＰＣＶＤ）、大気圧化学気相成長（ＡＰＣＶＤ）、プラズマ誘起化学気相堆積（ＰＥＣＶＤ）、または原子層堆積（ＡＬＤ）のような化学的または物理的な堆積技術によりエピタキシャル成長／堆積される。
本発明は、基板上への単結晶半導体材料のテンプレートのエピタキシャル成長を開示し、このテンプレートは、臨界膜厚より薄い厚さを有する。半導体材料の臨界膜厚は、半導体材料と基板との間の格子不整合に依存する。
本発明の具体例では、アモルファス半導体層の結晶化は、基板、テンプレート、およびアモルファス半導体層を含むスタックを、窒素雰囲気中でアニールして行われる。窒素雰囲気は、例えばＮＨ３、Ｎ２、またはＮプラズマを含んでも良い。
好適な具体例では、シリコン基板上に単結晶Ｇｅの層を形成するための方法が開示され、この方法は、
（単結晶）シリコン基板を準備する工程と、
シリコン基板上に、少なくとも１つの単分子層のＧｅを含む、またはこれからなるテンプレートをエピタキシャル成長する工程と、その後に、
テンプレート上にアモルファスのＧｅ層を堆積する工程と、
熱処理またはレーザアニールを行い、これによりアモルファスＧｅの層を、完全に単結晶Ｇｅの層に変える工程とを含む。単結晶シリコン基板は、汚染、粒子、および自然酸化物を除去するために化学的に洗浄される。その後にすぐ、試料は堆積チャンバ中に入れられる。追加のその場アニール工程（例えば、Ｈ２中でのアニール）は、テンプレートのエピタキシャル成長前に選択的に行われる。
（単結晶）シリコン基板を準備する工程と、
シリコン基板上に、少なくとも１つの単分子層のＧｅを含む、またはこれからなるテンプレートをエピタキシャル成長する工程と、その後に、
テンプレート上にアモルファスのＧｅ層を堆積する工程と、
熱処理またはレーザアニールを行い、これによりアモルファスＧｅの層を、完全に単結晶Ｇｅの層に変える工程とを含む。単結晶シリコン基板は、汚染、粒子、および自然酸化物を除去するために化学的に洗浄される。その後にすぐ、試料は堆積チャンバ中に入れられる。追加のその場アニール工程（例えば、Ｈ２中でのアニール）は、テンプレートのエピタキシャル成長前に選択的に行われる。
本発明の具体例では、Ｇｅテンプレートは、少なくとも１単分子層の厚さを有する。好適には、Ｇｅテンプレートは、この材料の組み合わせ（Ｓｉ上のＧｅ）に対する臨界膜厚に対応した３〜４の単分子層の厚さを有する。
本発明の具体例では、化学堆積方法（ＰＥＣＶＤ）がアモルファスゲルマニウム堆積に使用された。ＰＥＣＶＤによるアモルファスゲルマニウムの堆積は、数トールの圧力のプラズマ源中で、ゲルマン（ＧｅＨ４）分子をクラックして行われる。アモルファスＧｅは、１５０℃と２７０℃の間の温度で、１．０μｍ／ｈの速度で堆積させた。選択的に、ＰＥＣＶＤで水素化アモルファスゲルマニウムの堆積中に、層中にドーパントを導入しても良い。ホスフィン（ＰＨ３）は、ｎ型ドーピングのためのリンの導入に使用され、ジボラン（Ｂ２Ｈ６）はｐ型ドーピングのためのホウ素の導入に使用される。
本発明の具体例では、アモルファスゲルマニウム層は、熱処理またはレーザアニールにより結晶化される（アモルファスから単結晶に完全に変えられる）。熱処理は、４００℃と９００℃の間の温度で、数分間（例えば、４５０℃より高い温度で１分間、または４００℃で１時間）行われる。好適には、熱アニールはＮ２または他の不活性ガス中で行われる。
この方法は、更に、例えば、ドーパント元素をアモルファスゲルマニウム層に注入する提供工程を含んでも良い。本発明の具体例では、ドーパント元素の供給工程は、アモルファスゲルマニウム層の形成中に行っても良い。本発明の他の具体例では、例えば、アモルファスゲルマニウム層の形成後で、アモルファスゲルマニウム層の結晶化前に、提供工程が行われても良い。代わりに、ドーパント元素の注入は、アモルファスゲルマニウム層の結晶化前に行っても良い。
Ｘ線反射率（ＸＲＲ）が、単結晶Ｇｅ層の表面粗さ、シリコン−ゲルマニウム界面粗さ、単結晶Ｇｅ層の厚さの測定に用いられた。ゲルマニウム層の構造品質が、Ｘ線回折（ＸＲＤ）により調べられた。Ｇｅ層の電気的品質が、ホール移動度測定で調べられた。Ｓｉ（００１）とＧｅ（００１）の移動度が、比較に使用された。Ｎ含有雰囲気中で固相成長により形成された単結晶Ｇｅ層で得られる電子とホールの移動度は、バルクＳｉ（００１）よりも高く、バルクＧｅ（００１）より低い。本発明にかかる方法によるツインの低減は、更に電気的品質を改良する。
本発明は、半導体デバイス製造の異なる領域に適用できる。本発明は、Ｓｉ基板上への単結晶Ｇｅ層の形成とともに述べられたが、本発明の利益は他の半導体材料および／または基板に対しても適用できることは、当業者にとって明らかであろう。
本発明の方法は、ＣＭＯＳデバイスの製造にうまく適用でき、そこでは、比較的薄い（＜５０ｎｍ）単結晶Ｇｅ層が、半導体基板上に形成される。代わりに、本発明の方法は、光起電デバイスの製造にうまく適用でき、そこでは、厚い（約２μｍ）単結晶Ｇｅ層が、半導体基板上に形成される。
第１の例では、約６０ｎｍのゲルマニウム層が、ＷＯ２００９／０１３２４２に記載された方法に従って得られる。Ｓｉ（１１１）基板は化学的に洗浄されて、金属汚染、粒子、および自然酸化物が除去された。その後に、基板は、直ぐに真空装置中に入れられた。基板は脱ガスされた。約６０ｎｍ膜厚のアモルファスＧｅ層が、Ｇｅソースの熱蒸着により、約１５０℃で堆積された。堆積中、０．６ｓｃｃｍのＮ２フラックスが、基板に向けられた。Ｎ２雰囲気、６００℃で、１分間、アニールが行われ、その間に、固相堆積により、アモルファスゲルマニウム層が結晶ゲルマニウム層に変えられた。
本発明の第２の例では、Ｓｉ（１１１）基板は化学的に洗浄されて、金属汚染、粒子、および自然酸化物が除去された。その後に、基板は、直ぐに真空装置中に入れられた。基板は脱ガスされた。数分子層のＧｅが、４００℃の基板温度で、Ｓｉ基板の上にエピタキシャル成長された。続いて、基板温度が下げられて、約６０ｎｍのアモルファス層を堆積した。Ｎ２雰囲気、６００℃で、１分間、アニールが行われ、その間に、固相堆積により、アモルファスゲルマニウム層が結晶ゲルマニウム層に変えられた。
図３は、Ｓｉ（１１１）基板上の６０ｎｍの結晶Ｇｅからの、Ｇｅ（２０２）の歪対称反射のＸＲＧファイスキャンであり、固相堆積前のＧｅエピタキシがある場合（グレーのピーク）と無い場合（黒のポーク）とを示す。ＳＰＥ前のＧｅエピタキシの無いゲルマニウム層は、より多くのツイン（小さいグレーのピークに比較して小さな黒いピーク）を示すことが明らかである。
Claims (9)
- 基板上に単結晶の半導体材料の層を形成する方法であって、
少なくとも部分的に露出した単結晶のシリコンからなる第２半導体材料、を含む基板を準備する工程と、
少なくとも単分子層で４分子層より少ない第１半導体材料を含むテンプレートを基板上にエピタキシャル成長する工程であって、第１半導体材料はゲルマニウムまたはＳｉＧｅであり、テンプレートは臨界膜厚より薄い膜厚を有し、臨界膜厚は転位の出現無しに第１半導体材料で達成できる最大の膜厚であり、テンプレートは第２半導体材料を覆って第２半導体材料と物理的に接続される工程と、
その後に、化学気相堆積により、テンプレート上に第１半導体材料のアモルファス層を堆積する工程と、
熱処理またはレーザアニールを行い、これにより全ての第１半導体材料のアモルファス層を、第１半導体材料の単結晶層に変える工程とを含み、
テンプレートをエピタキシャル成長する工程と、アモルファス層を堆積する工程とは、制御された雰囲気で、同じプロセスチャンバ中またはクラスタツール中で行われる方法。 - 第２半導体材料はＳｉ（１１１）である請求項１に記載の方法。
- テンプレートをエピタキシャル成長する工程は、分子線エピタキシ、低圧化学気相堆積、大気圧化学気相堆積、プラズマ誘起化学気相堆積、および原子層堆積の１つを用いてテンプレートを成長する工程を含む請求項１に記載の方法。
- 熱処理またはレーザーアニールを行う工程は、窒素雰囲気中でレーザーアニールを行う工程を含む請求項１に記載の方法。
- 熱処理またはレーザーアニールを行う工程は、４００℃と９００℃との間の温度で熱処理を行う工程を含む請求項１に記載の方法。
- 更に、第１半導体材料のアモルファス層にドーパント元素を注入する工程を含む請求項１に記載の方法。
- 第１半導体材料のアモルファス層にドーパント元素を注入する工程は、ドーパント元素を有する第１半導体材料のアモルファス層を堆積しつつ、ドーパント元素を第１半導体材料のアモルファス層に注入する工程を含む請求項６に記載の方法。
- 第１半導体材料のアモルファス層にドーパント元素を注入する工程は、ドーパント元素を有する第１半導体材料のアモルファス層の堆積後で、熱処理またはレーザーアニールを行う前に、第１半導体材料のアモルファス層にドーパント元素を注入する工程を含む請求項６に記載の方法。
- 更に、第１半導体材料の単結晶層にドーパント元素を注入する工程を含む請求項１に記載の方法。
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