JPH05152539A - Ｄｒａｍの電荷蓄積用キヤパシタ電極の製造方法 - Google Patents
Ｄｒａｍの電荷蓄積用キヤパシタ電極の製造方法Info
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- JPH05152539A JPH05152539A JP3317215A JP31721591A JPH05152539A JP H05152539 A JPH05152539 A JP H05152539A JP 3317215 A JP3317215 A JP 3317215A JP 31721591 A JP31721591 A JP 31721591A JP H05152539 A JPH05152539 A JP H05152539A
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Abstract
(57)【要約】
【目的】 フィン形状の電極をドライエッチングにより
形成できるようにした簡便なＤＲＡＭの電荷蓄積用キャ
パシタ電極の製造方法を提供する。 【構成】 ｎ+ 多結晶シリコン層２７，２９とノンドー
プ多結晶シリコン層又はＰ+ 多結晶シリコン層２８と
を、順次交互に同一装置内でのガスの切り換えにより多
数層積層し、エッチング速度がｎ+ 多結晶シリコン層２
７，２９とノンドープ多結晶シリコン層又はＰ+ 多結晶
シリコン層２８でエッチング速度が異なる条件でエッチ
ングを行ないフィン状電極を形成する。
形成できるようにした簡便なＤＲＡＭの電荷蓄積用キャ
パシタ電極の製造方法を提供する。 【構成】 ｎ+ 多結晶シリコン層２７，２９とノンドー
プ多結晶シリコン層又はＰ+ 多結晶シリコン層２８と
を、順次交互に同一装置内でのガスの切り換えにより多
数層積層し、エッチング速度がｎ+ 多結晶シリコン層２
７，２９とノンドープ多結晶シリコン層又はＰ+ 多結晶
シリコン層２８でエッチング速度が異なる条件でエッチ
ングを行ないフィン状電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特にＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃ
ｅｓｓ ｍｅｍｏｒｙ）のストレージ・キャパシタ用電
極の製造方法に関するものである。
に係り、特にＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃ
ｅｓｓ ｍｅｍｏｒｙ）のストレージ・キャパシタ用電
極の製造方法に関するものである。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば（１）「Ｔ．Ｅｍａ，ｅｔ ａｌ．“３−Ｄｉｍｅ
ｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ
Ｃｅｌｌ Ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ ＤＲＡ
ＭＳ” ＩＥＤＭ８８ ｄｉｇｅｓｔ ｐｐ．５９２〜
５９５」、及び（２）赤坂 洋一 外 編集 「最新版
超ＬＳＩプロセスデータハンドブック」（株）サイエ
ンスフォーラム発行（１９９０） ｐ．７１に記載され
るものがあった。
えば（１）「Ｔ．Ｅｍａ，ｅｔ ａｌ．“３−Ｄｉｍｅ
ｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ
Ｃｅｌｌ Ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ ＤＲＡ
ＭＳ” ＩＥＤＭ８８ ｄｉｇｅｓｔ ｐｐ．５９２〜
５９５」、及び（２）赤坂 洋一 外 編集 「最新版
超ＬＳＩプロセスデータハンドブック」（株）サイエ
ンスフォーラム発行（１９９０） ｐ．７１に記載され
るものがあった。
【０００３】ＤＲＡＭの記憶容量の増大に対応するた
め、記憶の単位である所謂セルの面積は世代毎に減少し
てゆく。しかし、電荷を蓄積しておくセル内のキャパシ
タの容量は、α線によるソフトエラーを防ぐこと及び読
み出し時の信号強度を確保するために、世代の交代にも
関わらず、略一定の値を維持しておく必要がある。上記
文献（２）には、このために行なわれている様々な工夫
の様子が表されている。これらの構造の中でフィン型ス
タックトキャパシタは、フィンの枚数を増すことで、容
量をいくらでも増大させることができ、今後の微細なセ
ルに有望な構造である。
め、記憶の単位である所謂セルの面積は世代毎に減少し
てゆく。しかし、電荷を蓄積しておくセル内のキャパシ
タの容量は、α線によるソフトエラーを防ぐこと及び読
み出し時の信号強度を確保するために、世代の交代にも
関わらず、略一定の値を維持しておく必要がある。上記
文献（２）には、このために行なわれている様々な工夫
の様子が表されている。これらの構造の中でフィン型ス
タックトキャパシタは、フィンの枚数を増すことで、容
量をいくらでも増大させることができ、今後の微細なセ
ルに有望な構造である。
【０００４】この構造を実現するプロセスは、文献
（１）に詳しく述べられている。この文献に沿って、こ
のプロセスを説明する。図２はかかる従来のフィン型ス
タックトキャパシタのプロセスの概略工程断面図であ
る。 （１）まず、図２（ａ）に示すように、通常のプロセス
により、半導体基板１上にフィールド酸化膜２を形成
し、素子分離を行なった後、酸化によりゲート酸化膜
３、ＣＶＤにより多結晶Ｓｉを堆積の後、ＰＯＣｌ3 に
よってＰを拡散して、ｎ+ 多結晶Ｓｉ層を形成し、エッ
チングにより、ゲート電極４を形成する。そのゲート電
極４をマスクとして、Ａｓ+ イオン注入により、ｎ+ 領
域５を形成する。次に、ＣＶＤ法によりＳｉＮ膜６を全
面に形成する。
（１）に詳しく述べられている。この文献に沿って、こ
のプロセスを説明する。図２はかかる従来のフィン型ス
タックトキャパシタのプロセスの概略工程断面図であ
る。 （１）まず、図２（ａ）に示すように、通常のプロセス
により、半導体基板１上にフィールド酸化膜２を形成
し、素子分離を行なった後、酸化によりゲート酸化膜
３、ＣＶＤにより多結晶Ｓｉを堆積の後、ＰＯＣｌ3 に
よってＰを拡散して、ｎ+ 多結晶Ｓｉ層を形成し、エッ
チングにより、ゲート電極４を形成する。そのゲート電
極４をマスクとして、Ａｓ+ イオン注入により、ｎ+ 領
域５を形成する。次に、ＣＶＤ法によりＳｉＮ膜６を全
面に形成する。
【０００５】（２）次に、図２（ｂ）に示すように、Ｃ
ＶＤ法により、ＳｉＯ2 膜７、多結晶Ｓｉ層８を形成
し、ＰＯＣｌ3 によってＰを拡散して、ｎ+ 多結晶Ｓｉ
層とした後、再度ＣＶＤ法により、ＳｉＯ2 膜９を形成
する。 （３）次に、図２（ｃ）に示すように、コンタクトホー
ル１０をエッチングにより、開口する。
ＶＤ法により、ＳｉＯ2 膜７、多結晶Ｓｉ層８を形成
し、ＰＯＣｌ3 によってＰを拡散して、ｎ+ 多結晶Ｓｉ
層とした後、再度ＣＶＤ法により、ＳｉＯ2 膜９を形成
する。 （３）次に、図２（ｃ）に示すように、コンタクトホー
ル１０をエッチングにより、開口する。
【０００６】（４）次いで、全面に多結晶Ｓｉを形成
し、ＰＯＣｌ3 によるＰ拡散でｎ+ 多結晶Ｓｉ層１１と
する。ホトレジストをエッチングマスクとして必要な部
分を残し、エッチングを行なうことにより、図２（ｄ）
に示す構造ができる。次に、ＨＦを主とするウェットエ
ッチングを行なうことで、ｎ+ 多結晶Ｓｉ層に挟まれた
ＳｉＯ2 膜を選択的に除去することにより、ｎ+ 多結晶
Ｓｉ層からなる所謂フィン形電極が形成される。この
時、ＳｉＮ膜６がエッチングのストッパーとなってＭＯ
ＳＦＥＴ部分がエッチングされるのを防止している。こ
の後、フィン形電極がＣＶＤ等により、キャパシタ用絶
縁膜で覆い、ＣＶＤにより多結晶Ｓｉ電極をその上に形
成することでキャパシタが完成する。ここで、上記
（２）の工程を繰り返し、ｎ+ 多結晶Ｓｉ層のフィンの
数を増やせば、キャパシタ容量は原理的にはいくらでも
増加させることができる。
し、ＰＯＣｌ3 によるＰ拡散でｎ+ 多結晶Ｓｉ層１１と
する。ホトレジストをエッチングマスクとして必要な部
分を残し、エッチングを行なうことにより、図２（ｄ）
に示す構造ができる。次に、ＨＦを主とするウェットエ
ッチングを行なうことで、ｎ+ 多結晶Ｓｉ層に挟まれた
ＳｉＯ2 膜を選択的に除去することにより、ｎ+ 多結晶
Ｓｉ層からなる所謂フィン形電極が形成される。この
時、ＳｉＮ膜６がエッチングのストッパーとなってＭＯ
ＳＦＥＴ部分がエッチングされるのを防止している。こ
の後、フィン形電極がＣＶＤ等により、キャパシタ用絶
縁膜で覆い、ＣＶＤにより多結晶Ｓｉ電極をその上に形
成することでキャパシタが完成する。ここで、上記
（２）の工程を繰り返し、ｎ+ 多結晶Ｓｉ層のフィンの
数を増やせば、キャパシタ容量は原理的にはいくらでも
増加させることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
プロセスによれば、フィンの数を１つ増すために、ＣＶ
ＤによるＳｉＯ2 膜の形成、ＣＶＤによる多結晶Ｓｉの
形成、ＰＯＣｌ3 によるＰ拡散の工程を経なければなら
ず、また、各工程前にウエハ洗浄の工程が入ることを考
えれば、プロセスが非常に煩雑となることは避けられな
い。また、上記プロセスでは、ウェットエッチングでの
ＳｉＯ2 膜との選択比をとるために、ＭＯＳＦＥＴを全
面ＳｉＮ膜で覆わなければならないが、通常のプロセス
では、ＳｉＯ2 膜又はドープＳｉＯ2 膜を用いるのが一
般であり、ＳｉＮに起因したプロセス上、又はデバイス
動作上の問題点が心配される。
プロセスによれば、フィンの数を１つ増すために、ＣＶ
ＤによるＳｉＯ2 膜の形成、ＣＶＤによる多結晶Ｓｉの
形成、ＰＯＣｌ3 によるＰ拡散の工程を経なければなら
ず、また、各工程前にウエハ洗浄の工程が入ることを考
えれば、プロセスが非常に煩雑となることは避けられな
い。また、上記プロセスでは、ウェットエッチングでの
ＳｉＯ2 膜との選択比をとるために、ＭＯＳＦＥＴを全
面ＳｉＮ膜で覆わなければならないが、通常のプロセス
では、ＳｉＯ2 膜又はドープＳｉＯ2 膜を用いるのが一
般であり、ＳｉＮに起因したプロセス上、又はデバイス
動作上の問題点が心配される。
【０００８】本発明は、以上述べたキャパシタ電極の形
成プロセスが煩雑であるという問題点を除去するため
に、フィン形状の電極をドライエッチングにより形成で
きるようにした簡便なＤＲＡＭの電荷蓄積用キャパシタ
電極の製造方法を提供することを目的とする。
成プロセスが煩雑であるという問題点を除去するため
に、フィン形状の電極をドライエッチングにより形成で
きるようにした簡便なＤＲＡＭの電荷蓄積用キャパシタ
電極の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＤＲＡＭの電荷蓄積用キャパシタ電極の
製造方法において、ｎ+ 多結晶シリコン層とノンドープ
多結晶シリコン層又はＰ+ 多結晶シリコン層とを順次交
互に同一装置内でのガスの切り換えにより多数層積層す
る工程と、前記ｎ+ 多結晶シリコン層とノンドープ多結
晶シリコン層又はＰ+ 多結晶シリコン層でエッチング速
度が異なる条件でエッチングを行ないフィン状電極を形
成する工程とを施すようにしたものである。
成するために、ＤＲＡＭの電荷蓄積用キャパシタ電極の
製造方法において、ｎ+ 多結晶シリコン層とノンドープ
多結晶シリコン層又はＰ+ 多結晶シリコン層とを順次交
互に同一装置内でのガスの切り換えにより多数層積層す
る工程と、前記ｎ+ 多結晶シリコン層とノンドープ多結
晶シリコン層又はＰ+ 多結晶シリコン層でエッチング速
度が異なる条件でエッチングを行ないフィン状電極を形
成する工程とを施すようにしたものである。
【００１０】また、ｎ+ 多結晶シリコン層とｎ+ 多結晶
ゲルマニウム層とを順次交互に同一装置内でのガスの切
り換えにより多数層積層する工程と、前記ｎ+ 多結晶シ
リコン層とｎ+ 多結晶ゲルマニウム層でエッチング速度
が異なる条件でエッチングを行ないフィン状電極を形成
する工程とを施すようにしたものである。
ゲルマニウム層とを順次交互に同一装置内でのガスの切
り換えにより多数層積層する工程と、前記ｎ+ 多結晶シ
リコン層とｎ+ 多結晶ゲルマニウム層でエッチング速度
が異なる条件でエッチングを行ないフィン状電極を形成
する工程とを施すようにしたものである。
【００１１】
【作用】本発明によれば、上記したように、ｎ+ 多結晶
シリコン層とノンドープ多結晶シリコン層又はＰ+ 多結
晶シリコン層を交互に積層した多結晶シリコン層を形成
後、ドライエッチングのエッチングレートの差を用いて
フィン状電極を形成する。
シリコン層とノンドープ多結晶シリコン層又はＰ+ 多結
晶シリコン層を交互に積層した多結晶シリコン層を形成
後、ドライエッチングのエッチングレートの差を用いて
フィン状電極を形成する。
【００１２】また、ｎ+ 多結晶シリコン層とｎ+ 多結晶
ゲルマニウム層を交互に積層した多結晶シリコン層を形
成後、ドライエッチングのエッチングレートの差を用い
てフィン状電極を形成する。したがって、ＤＲＡＭの電
荷蓄積用キャパシタ電極の表面積を簡便なプロセスで、
大幅に増大することができる。
ゲルマニウム層を交互に積層した多結晶シリコン層を形
成後、ドライエッチングのエッチングレートの差を用い
てフィン状電極を形成する。したがって、ＤＲＡＭの電
荷蓄積用キャパシタ電極の表面積を簡便なプロセスで、
大幅に増大することができる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すＤ
ＲＡＭの電荷蓄積用キャパシタ電極の製造工程断面図で
ある。 （１）まず、図１（ａ）に示すように、半導体基板２０
上にフィールド酸化膜２１を形成し、素子分離を行なっ
た後、酸化により、ゲート酸化膜２２、ＣＶＤにより多
結晶Ｓｉを堆積の後、ＰＯＣｌ3 によって、Ｐを拡散し
て、ｎ+ 多結晶Ｓｉ層を形成し、エッチングによりゲー
ト電極２３を形成する。該ゲート電極２３をマスクとし
て、Ａｓ+ イオン注入により、ｎ+ 領域２４を形成す
る。次いで、ＳｉＯ2 からなる層間絶縁膜２５を全面に
形成し、次いで、エッチングにより、コンタクトホール
２６を形成する。
ながら詳細に説明する。図１は本発明の実施例を示すＤ
ＲＡＭの電荷蓄積用キャパシタ電極の製造工程断面図で
ある。 （１）まず、図１（ａ）に示すように、半導体基板２０
上にフィールド酸化膜２１を形成し、素子分離を行なっ
た後、酸化により、ゲート酸化膜２２、ＣＶＤにより多
結晶Ｓｉを堆積の後、ＰＯＣｌ3 によって、Ｐを拡散し
て、ｎ+ 多結晶Ｓｉ層を形成し、エッチングによりゲー
ト電極２３を形成する。該ゲート電極２３をマスクとし
て、Ａｓ+ イオン注入により、ｎ+ 領域２４を形成す
る。次いで、ＳｉＯ2 からなる層間絶縁膜２５を全面に
形成し、次いで、エッチングにより、コンタクトホール
２６を形成する。
【００１４】（２）次に、図１（ｂ）に示すように、減
圧ＣＶＤにより、Ｐ又はＡｓドープのｎ+ 多結晶Ｓｉ層
２７、ノンドープ多結晶Ｓｉ層又はＢドープのＰ+ 多結
晶Ｓｉ層２８、ｎ+ 多結晶Ｓｉ層２９と順次交互に積層
して多結晶Ｓｉ層３０を形成する。この時、ドープ多結
晶Ｓｉは所謂、イン シィット（ｉｎ ｓｉｔｕ）ドー
ピングの方法、つまり、ＳｉＨ4 ，Ｓｉ2 Ｈ6 等のＳｉ
原料ガスとＰＨ3 ，ＡｓＨ3 ，Ｂ2 Ｈ6 等のドーピング
ガスを同時に供給して多結晶Ｓｉ層３０を形成する方法
をとることで、ガスを切り換えるのみで順次積層される
ので簡便である。
圧ＣＶＤにより、Ｐ又はＡｓドープのｎ+ 多結晶Ｓｉ層
２７、ノンドープ多結晶Ｓｉ層又はＢドープのＰ+ 多結
晶Ｓｉ層２８、ｎ+ 多結晶Ｓｉ層２９と順次交互に積層
して多結晶Ｓｉ層３０を形成する。この時、ドープ多結
晶Ｓｉは所謂、イン シィット（ｉｎ ｓｉｔｕ）ドー
ピングの方法、つまり、ＳｉＨ4 ，Ｓｉ2 Ｈ6 等のＳｉ
原料ガスとＰＨ3 ，ＡｓＨ3 ，Ｂ2 Ｈ6 等のドーピング
ガスを同時に供給して多結晶Ｓｉ層３０を形成する方法
をとることで、ガスを切り換えるのみで順次積層される
ので簡便である。
【００１５】また、ＣＶＤの温度は、後の目的のために
ドーピングされたＰ，Ａｓ，Ｂ等が拡散により異なるタ
イプの層全面に広がらないような好適な温度とする必要
がある。また、積層数は、キャパシタとして必要な容量
が得られる層数とすればよい。例えば、ＣＶＤ温度を７
００℃、成膜速度を１００Å／分、全体の成膜時間を６
０分とすると、多結晶Ｓｉ層におけるＰやＡｓの拡散距
離は約１００Åとなる。プロセス後、ノンドープ層が残
るためには、ノンドープ層の厚みを、この距離の数倍程
度とればよいので、例えば５００Åとし、ｎ+ 多結晶Ｓ
ｉ層を３００Åとすれば、５サイクル程度の繰り返しが
可能となる。このサイクル数は、ＣＶＤの温度と成膜速
度、時間によるので、更に、サイクル数を増やすことも
可能となる。
ドーピングされたＰ，Ａｓ，Ｂ等が拡散により異なるタ
イプの層全面に広がらないような好適な温度とする必要
がある。また、積層数は、キャパシタとして必要な容量
が得られる層数とすればよい。例えば、ＣＶＤ温度を７
００℃、成膜速度を１００Å／分、全体の成膜時間を６
０分とすると、多結晶Ｓｉ層におけるＰやＡｓの拡散距
離は約１００Åとなる。プロセス後、ノンドープ層が残
るためには、ノンドープ層の厚みを、この距離の数倍程
度とればよいので、例えば５００Åとし、ｎ+ 多結晶Ｓ
ｉ層を３００Åとすれば、５サイクル程度の繰り返しが
可能となる。このサイクル数は、ＣＶＤの温度と成膜速
度、時間によるので、更に、サイクル数を増やすことも
可能となる。
【００１６】（３）次に、図１（ｃ）に示すように、レ
ジストパターン４０をマスクとしてドライエッチングを
行なう。多結晶シリコン層のエッチングを塩素系ガスで
行なうと、多結晶Ｓｉのドーピング濃度によりエッチン
グ速度が異なる。ここで、Ｃｌ2 を用いたＥＣＲエッチ
ャによると、適当な圧力条件をとれば、ノンドープ多結
晶Ｓｉでは、横方向のエッチング速度を０に、ｎ+ 多結
晶Ｓｉでは１ｎｍ／ｓｅｃ程度とすることができる。こ
の点については、例えば、（３）．Ｍ．Ｙｏｎｅｄａ
ｅｔ ａｌ．“Ａｎｉｓｏｔｒｏｐｉｃ Ｅｔｃｈｉｎ
ｇｏｆ Ｐｏｌｙ−Ｓｉ Ｆｉｌｍ”，Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ １９８３ Ｄｒｙ Ｐｒｏｃｅｓｓ
Ｓｙｍｐｏｓｉｕｍ” ｐｐ．２０〜２４に記載されて
いる。
ジストパターン４０をマスクとしてドライエッチングを
行なう。多結晶シリコン層のエッチングを塩素系ガスで
行なうと、多結晶Ｓｉのドーピング濃度によりエッチン
グ速度が異なる。ここで、Ｃｌ2 を用いたＥＣＲエッチ
ャによると、適当な圧力条件をとれば、ノンドープ多結
晶Ｓｉでは、横方向のエッチング速度を０に、ｎ+ 多結
晶Ｓｉでは１ｎｍ／ｓｅｃ程度とすることができる。こ
の点については、例えば、（３）．Ｍ．Ｙｏｎｅｄａ
ｅｔ ａｌ．“Ａｎｉｓｏｔｒｏｐｉｃ Ｅｔｃｈｉｎ
ｇｏｆ Ｐｏｌｙ−Ｓｉ Ｆｉｌｍ”，Ｐｒｏｃｅｅｄ
ｉｎｇｓ ｏｆ １９８３ Ｄｒｙ Ｐｒｏｃｅｓｓ
Ｓｙｍｐｏｓｉｕｍ” ｐｐ．２０〜２４に記載されて
いる。
【００１７】また、Ｐ+ 多結晶Ｓｉのエッチング速度は
ノンドープ多結晶Ｓｉと同じである。この点について
は、（４）．Ｈ．Ｕｅｔａｋｅ ｅｔａｌ．“Ａｎｉｓ
ｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ ｏｆ ｎ+ ｐｏｌｙ
ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ ｗｉｔｈ
ｈｉｇｈ ｓｅｌｅｃｔｉｖｉｔｙ ｕｓｉｎｇ ａｃ
ｈｌｏｒｉｎｅ ａｎｄ ｎｉｔｒｏｇｅｎ ｐｌａｓ
ｍａ ｉｎ ａｎｕｌｔｒａｃｌｅａｎ ｅｌｅｃｔｒ
ｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ ｅｔ
ｃｈｅｒ”，Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．５７
（１９９０）Ｐ．５９６に記載されている。
ノンドープ多結晶Ｓｉと同じである。この点について
は、（４）．Ｈ．Ｕｅｔａｋｅ ｅｔａｌ．“Ａｎｉｓ
ｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ ｏｆ ｎ+ ｐｏｌｙ
ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ ｗｉｔｈ
ｈｉｇｈ ｓｅｌｅｃｔｉｖｉｔｙ ｕｓｉｎｇ ａｃ
ｈｌｏｒｉｎｅ ａｎｄ ｎｉｔｒｏｇｅｎ ｐｌａｓ
ｍａ ｉｎ ａｎｕｌｔｒａｃｌｅａｎ ｅｌｅｃｔｒ
ｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ ｅｔ
ｃｈｅｒ”，Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．５７
（１９９０）Ｐ．５９６に記載されている。
【００１８】そこで、今、ｎ+ 多結晶Ｓｉ層とノンドー
プ多結晶Ｓｉ層とを０．７ｍＴｏｒｒの条件でエッチン
グを行なう〔例えば、上記文献（４）の図１参照〕と、
ｎ+ 多結晶Ｓｉ層とノンドープ多結晶Ｓｉ層は同一の縦
方向エッチング速度でエッチングされ、レジストマスク
４０の形状にエッチングされる。この時、ｎ+ 多結晶Ｓ
ｉ層は若干横方向にエッチングされる。更に、この条件
でオーバーエッチングを行なうことで、ｎ+多結晶Ｓｉ
層のみが横方向にエッチングされ、図１（ｃ）の構造が
実現される。この時の横方向のエッチング量は、その層
数とキャパシタとして必要な容量の兼ね合いで決定すれ
ばよい。
プ多結晶Ｓｉ層とを０．７ｍＴｏｒｒの条件でエッチン
グを行なう〔例えば、上記文献（４）の図１参照〕と、
ｎ+ 多結晶Ｓｉ層とノンドープ多結晶Ｓｉ層は同一の縦
方向エッチング速度でエッチングされ、レジストマスク
４０の形状にエッチングされる。この時、ｎ+ 多結晶Ｓ
ｉ層は若干横方向にエッチングされる。更に、この条件
でオーバーエッチングを行なうことで、ｎ+多結晶Ｓｉ
層のみが横方向にエッチングされ、図１（ｃ）の構造が
実現される。この時の横方向のエッチング量は、その層
数とキャパシタとして必要な容量の兼ね合いで決定すれ
ばよい。
【００１９】以上の実施例では、略対称な形のフィン形
状電極の形成方法について述べたが、ＤＲＡＭのレイア
ウト上の要求に従って様々な形状をとることが可能であ
る。このようにして、キャパシタの一方の電極を形成
後、ＣＶＤ法等により、ＳｉＯ2 又はＳｉＯ2 ／Ｓｉ3
Ｎ4 ／ＳｉＯ2 又はＳｉＯ2 ／Ｔａ2 Ｏ5／ＳｉＯ2 等
の絶縁膜を形成し、次に、ｎ+ 多結晶Ｓｉ等で一方の電
極を形成することにより、キャパシタが完成する。
状電極の形成方法について述べたが、ＤＲＡＭのレイア
ウト上の要求に従って様々な形状をとることが可能であ
る。このようにして、キャパシタの一方の電極を形成
後、ＣＶＤ法等により、ＳｉＯ2 又はＳｉＯ2 ／Ｓｉ3
Ｎ4 ／ＳｉＯ2 又はＳｉＯ2 ／Ｔａ2 Ｏ5／ＳｉＯ2 等
の絶縁膜を形成し、次に、ｎ+ 多結晶Ｓｉ等で一方の電
極を形成することにより、キャパシタが完成する。
【００２０】なお、ノンドープ多結晶Ｓｉ層を用いる場
合には、ｎ+ 多結晶Ｓｉ層からＡｓ，Ｐを拡散させ、ノ
ンドープ多結晶Ｓｉ層をｎ+多結晶Ｓｉ層とするアニー
ル工程が必要となる。図３は本発明の他の実施例を示す
ＤＲＡＭの電荷蓄積用キャパシタ電極の製造工程断面図
である。
合には、ｎ+ 多結晶Ｓｉ層からＡｓ，Ｐを拡散させ、ノ
ンドープ多結晶Ｓｉ層をｎ+多結晶Ｓｉ層とするアニー
ル工程が必要となる。図３は本発明の他の実施例を示す
ＤＲＡＭの電荷蓄積用キャパシタ電極の製造工程断面図
である。
【００２１】（１）まず、図３（ａ）に示すように、半
導体基板５０上にフィールド酸化膜５１を形成し、素子
分離を行なった後、酸化により、ゲート酸化膜５２、Ｃ
ＶＤにより多結晶Ｓｉを堆積の後、ＰＯＣｌ3 によっ
て、Ｐを拡散して、ｎ+ 多結晶Ｓｉ層を形成し、エッチ
ングによりゲート電極５３を形成する。該ゲート電極５
３をマスクとして、Ａｓ+ イオン注入により、ｎ+ 領域
５４を形成する。次いで、ＳｉＯ2 からなる層間絶縁膜
５５を全面に形成し、次いで、エッチングにより、コン
タクトホール５６を形成する。
導体基板５０上にフィールド酸化膜５１を形成し、素子
分離を行なった後、酸化により、ゲート酸化膜５２、Ｃ
ＶＤにより多結晶Ｓｉを堆積の後、ＰＯＣｌ3 によっ
て、Ｐを拡散して、ｎ+ 多結晶Ｓｉ層を形成し、エッチ
ングによりゲート電極５３を形成する。該ゲート電極５
３をマスクとして、Ａｓ+ イオン注入により、ｎ+ 領域
５４を形成する。次いで、ＳｉＯ2 からなる層間絶縁膜
５５を全面に形成し、次いで、エッチングにより、コン
タクトホール５６を形成する。
【００２２】（２）次に、減圧ＣＶＤ法により、ＳｉＨ
4 又はＳｉ2 Ｈ6 をＳｉの原料ガスとして多結晶Ｓｉ層
を形成し、次いで、Ｇｅの原料としてＧｅＨ4 を流して
多結晶Ｇｅ層を形成する。この操作を繰り返すことで、
多結晶Ｓｉ層と多結晶Ｇｅ層を順次交互に積層する。こ
の時の、各層の厚み及び積層数は、必要なキャパシタの
面積によって決めれば良い。このように、多結晶Ｓｉ層
と多結晶Ｇｅ層の積層膜を同一装置内で、ガスの切り換
えのみで実現できるので、成膜プロセスが簡便となる。
4 又はＳｉ2 Ｈ6 をＳｉの原料ガスとして多結晶Ｓｉ層
を形成し、次いで、Ｇｅの原料としてＧｅＨ4 を流して
多結晶Ｇｅ層を形成する。この操作を繰り返すことで、
多結晶Ｓｉ層と多結晶Ｇｅ層を順次交互に積層する。こ
の時の、各層の厚み及び積層数は、必要なキャパシタの
面積によって決めれば良い。このように、多結晶Ｓｉ層
と多結晶Ｇｅ層の積層膜を同一装置内で、ガスの切り換
えのみで実現できるので、成膜プロセスが簡便となる。
【００２３】次いで、ＰＯＣｌ3 を拡散源としてＰを拡
散させ、ｎ+ 多結晶Ｓｉ層５７及びｎ+ 多結晶Ｇｅ層５
８とする。Ｐ又はＡｓのドーピングをＣＶＤの際にイン
シィットで行なえば、プロセスは更に簡便となる。ま
た、不純物の導入にイオン注入法を用いても良い。この
ようにして図３（ｂ）の構造が実現される。 （３）次に、所要の領域をレジスト８０をマスクとして
ドライエッチングを行なう。ドライエッチングは、ＳＦ
6 とＨ2 とＣＦ4 の混合ガスで反応性イオンエッチング
を行なうと、低電力領域でＳｉのエッチングレートがＧ
ｅのエッチングレートの１００倍以上となる。この点に
ついては、例えば、文献（５）．Ｇ．Ｓ．Ｏｅｈｒｌｅ
ｉｎ ａｎｄ Ｔ．Ｄ． Ｂｅｓｔｗｉｃｋ，“Ｓｅｌ
ｅｃｔｉｖｅ ｄｒｙ ｅｔｃｈｉｎｇ ｏｆ ｓｉｌ
ｉｃｏｎ ｗｉｔｈ ｒｅｓｐｅｃｔ ｔｏ ｇｅｒｍ
ａｎｉｕｍ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５６
（１９９０）ｐｐ．１４３６〜１４３８に記載されてい
る。
散させ、ｎ+ 多結晶Ｓｉ層５７及びｎ+ 多結晶Ｇｅ層５
８とする。Ｐ又はＡｓのドーピングをＣＶＤの際にイン
シィットで行なえば、プロセスは更に簡便となる。ま
た、不純物の導入にイオン注入法を用いても良い。この
ようにして図３（ｂ）の構造が実現される。 （３）次に、所要の領域をレジスト８０をマスクとして
ドライエッチングを行なう。ドライエッチングは、ＳＦ
6 とＨ2 とＣＦ4 の混合ガスで反応性イオンエッチング
を行なうと、低電力領域でＳｉのエッチングレートがＧ
ｅのエッチングレートの１００倍以上となる。この点に
ついては、例えば、文献（５）．Ｇ．Ｓ．Ｏｅｈｒｌｅ
ｉｎ ａｎｄ Ｔ．Ｄ． Ｂｅｓｔｗｉｃｋ，“Ｓｅｌ
ｅｃｔｉｖｅ ｄｒｙ ｅｔｃｈｉｎｇ ｏｆ ｓｉｌ
ｉｃｏｎ ｗｉｔｈ ｒｅｓｐｅｃｔ ｔｏ ｇｅｒｍ
ａｎｉｕｍ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５６
（１９９０）ｐｐ．１４３６〜１４３８に記載されてい
る。
【００２４】この点について詳細に説明すると、図４に
示すように、ドライエッチングを２段階としてエッチン
グを行なう。すなわち、 （１）まず、図４（ａ）に示すように、ｎ+ 多結晶Ｓｉ
層とｎ+ 多結晶Ｇｅ層の積層膜上にレジストパターン８
０を形成する。ここで、７１は下層の構造物でＳｉＯ2
層間絶縁膜又はその一部がｎ+ Ｓｉ領域となっている。
７２，７４，７６，７８はｎ+ 多結晶Ｓｉ層、７３，７
５，７７はｎ+ 多結晶Ｇｅ層である。
示すように、ドライエッチングを２段階としてエッチン
グを行なう。すなわち、 （１）まず、図４（ａ）に示すように、ｎ+ 多結晶Ｓｉ
層とｎ+ 多結晶Ｇｅ層の積層膜上にレジストパターン８
０を形成する。ここで、７１は下層の構造物でＳｉＯ2
層間絶縁膜又はその一部がｎ+ Ｓｉ領域となっている。
７２，７４，７６，７８はｎ+ 多結晶Ｓｉ層、７３，７
５，７７はｎ+ 多結晶Ｇｅ層である。
【００２５】（２）次に、図４（ｂ）に示すように、Ｓ
ｉとＧｅのエッチング速度が同程度となる条件（例えば
ＳＦ6 のみ）で、レジスト８０をマスクとして垂直にエ
ッチングする。 （３）次に、上記のエッチングレートに大幅な差がある
条件でエッチングを行なうと、ｎ+ 多結晶Ｓｉ層７２，
７４，７６，７８のみがエッチングされるので、図４
（ｃ）に示すように、フィン状の電極構造が実現され
る。ここで、ｎ+ 多結晶Ｓｉ層のエッチング量は、キャ
パシタとして必要な容量と積層数、面積で決定すれば良
い。
ｉとＧｅのエッチング速度が同程度となる条件（例えば
ＳＦ6 のみ）で、レジスト８０をマスクとして垂直にエ
ッチングする。 （３）次に、上記のエッチングレートに大幅な差がある
条件でエッチングを行なうと、ｎ+ 多結晶Ｓｉ層７２，
７４，７６，７８のみがエッチングされるので、図４
（ｃ）に示すように、フィン状の電極構造が実現され
る。ここで、ｎ+ 多結晶Ｓｉ層のエッチング量は、キャ
パシタとして必要な容量と積層数、面積で決定すれば良
い。
【００２６】このようにして、形成されたフィン状の電
極をキャパシタの一部の電極とし、これに絶縁膜を介し
て、他方の電極となるｎ+ 多結晶Ｓｉを形成することに
よりキャパシタが完成する。なお、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づき種々
の変形が可能であり、それらを本発明の範囲から排除す
るものではない。
極をキャパシタの一部の電極とし、これに絶縁膜を介し
て、他方の電極となるｎ+ 多結晶Ｓｉを形成することに
よりキャパシタが完成する。なお、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づき種々
の変形が可能であり、それらを本発明の範囲から排除す
るものではない。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＤＲＡＭの電荷蓄積用キャパシタ電極の製造方
法において、その電極をｎ+ 多結晶Ｓｉ層とノンドープ
多結晶Ｓｉ又はＰ+ 多結晶Ｓｉ層の積層を１サイクルと
し、これを数サイクル以上の多数積層した構造とし、こ
れのエッチングに際して塩素系ガスを用いてドライエッ
チングを用い、そのエッチング速度がｎ+ 多結晶Ｓｉ層
とノンドープ多結晶Ｓｉ層又はＰ+ 多結晶Ｓｉ層で異な
る条件でエッチングを行い、フィン状電極を形成するよ
うにしたので、キャパシタ電極の表面積を簡便なプロセ
スで、大幅に増大させることができる。
よれば、ＤＲＡＭの電荷蓄積用キャパシタ電極の製造方
法において、その電極をｎ+ 多結晶Ｓｉ層とノンドープ
多結晶Ｓｉ又はＰ+ 多結晶Ｓｉ層の積層を１サイクルと
し、これを数サイクル以上の多数積層した構造とし、こ
れのエッチングに際して塩素系ガスを用いてドライエッ
チングを用い、そのエッチング速度がｎ+ 多結晶Ｓｉ層
とノンドープ多結晶Ｓｉ層又はＰ+ 多結晶Ｓｉ層で異な
る条件でエッチングを行い、フィン状電極を形成するよ
うにしたので、キャパシタ電極の表面積を簡便なプロセ
スで、大幅に増大させることができる。
【００２８】また、本発明によれば、ＤＲＡＭの電荷蓄
積用キャパシタの一方の電極の製造において、ｎ+ 多結
晶Ｓｉ層とｎ+ 多結晶Ｇｅ層を交互に積層し、次に、ド
ライエッチングの際のエッチング速度の差を利用して、
これをフィン状電極を形成するようにしたので、簡便な
プロセスによって、上記キャパシタの電極面積を増大さ
せることができる。
積用キャパシタの一方の電極の製造において、ｎ+ 多結
晶Ｓｉ層とｎ+ 多結晶Ｇｅ層を交互に積層し、次に、ド
ライエッチングの際のエッチング速度の差を利用して、
これをフィン状電極を形成するようにしたので、簡便な
プロセスによって、上記キャパシタの電極面積を増大さ
せることができる。
【図１】本発明の実施例を示すＤＲＡＭの電荷蓄積用キ
ャパシタ電極の製造工程断面図である。
ャパシタ電極の製造工程断面図である。
【図２】従来のＤＲＡＭの電荷蓄積用キャパシタ電極の
製造工程断面図である。
製造工程断面図である。
【図３】本発明の他の実施例を示すＤＲＡＭの電荷蓄積
用キャパシタ電極の製造工程断面図である。
用キャパシタ電極の製造工程断面図である。
【図４】本発明の他の実施例を示すＤＲＡＭの電荷蓄積
用キャパシタ電極におけるフィン電極の形成工程断面図
である。
用キャパシタ電極におけるフィン電極の形成工程断面図
である。
２０，５０ 半導体基板 ２１，５１ フィールド酸化膜 ２２，５２ ゲート酸化膜 ２３，５３ ゲート電極 ２４，５４ ｎ+ 領域 ２５，５５ 層間絶縁膜 ２６，５６ コンタクトホール ２７，５７ ｎ+ 多結晶Ｓｉ層 ２８ ノンドープ多結晶Ｓｉ又はＰ+ 多結晶Ｓｉ層 ２９ ｎ+ 多結晶Ｓｉ層 ３０ 多結晶Ｓｉ層 ４０，８０ レジストパターン ５８ ｎ+ 多結晶Ｇｅ層
Claims (3)
- 【請求項１】（ａ）ｎ+ 多結晶シリコン層とノンドープ
多結晶シリコン層又はＰ+ 多結晶シリコン層とを順次交
互に同一装置内でのガスの切り換えにより多数層積層す
る工程と、 （ｂ）前記ｎ+ 多結晶シリコン層とノンドープ多結晶シ
リコン層又はＰ+ 多結晶シリコン層でエッチング速度が
異なる条件でエッチングを行ないフィン状電極を形成す
る工程とを施すことを特徴とするＤＲＡＭの電荷蓄積用
キャパシタ電極の製造方法。 - 【請求項２】 前記ｎ+ 多結晶シリコン層にはＡｓ又は
Ｐをドープし、前記Ｐ+ 多結晶シリコン層にはＢをドー
プしたことを特徴とする請求項１記載のＤＲＡＭの電荷
蓄積用キャパシタ電極の製造方法。 - 【請求項３】（ａ）ｎ+ 多結晶シリコン層とｎ+ 多結晶
ゲルマニウム層とを順次交互に同一装置内でのガスの切
り換えにより多数層積層する工程と、 （ｂ）前記ｎ+ 多結晶シリコン層とｎ+ 多結晶ゲルマニ
ウム層でエッチング速度が異なる条件でエッチングを行
ないフィン状電極を形成する工程とを施すことを特徴と
するＤＲＡＭの電荷蓄積用キャパシタ電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317215A JPH05152539A (ja) | 1991-12-02 | 1991-12-02 | Ｄｒａｍの電荷蓄積用キヤパシタ電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317215A JPH05152539A (ja) | 1991-12-02 | 1991-12-02 | Ｄｒａｍの電荷蓄積用キヤパシタ電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152539A true JPH05152539A (ja) | 1993-06-18 |
Family
ID=18085758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317215A Withdrawn JPH05152539A (ja) | 1991-12-02 | 1991-12-02 | Ｄｒａｍの電荷蓄積用キヤパシタ電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157721A (ja) * | 2008-12-23 | 2010-07-15 | Imec | 基板上に単結晶半導体層を作製する方法 |
-
1991
- 1991-12-02 JP JP3317215A patent/JPH05152539A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157721A (ja) * | 2008-12-23 | 2010-07-15 | Imec | 基板上に単結晶半導体層を作製する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |