JP4945725B2 - 改善されたエピタキシャル材料を製造するための方法 - Google Patents

改善されたエピタキシャル材料を製造するための方法 Download PDF

Info

Publication number
JP4945725B2
JP4945725B2 JP2010518413A JP2010518413A JP4945725B2 JP 4945725 B2 JP4945725 B2 JP 4945725B2 JP 2010518413 A JP2010518413 A JP 2010518413A JP 2010518413 A JP2010518413 A JP 2010518413A JP 4945725 B2 JP4945725 B2 JP 4945725B2
Authority
JP
Japan
Prior art keywords
growth
nitride
island
base substrate
defects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010518413A
Other languages
English (en)
Other versions
JP2010534611A (ja
JP2010534611A5 (ja
Inventor
シャンタール アリーナ，
サブハシュ マハジャン，
ランジャン ダッタ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2010534611A publication Critical patent/JP2010534611A/ja
Publication of JP2010534611A5 publication Critical patent/JP2010534611A5/ja
Application granted granted Critical
Publication of JP4945725B2 publication Critical patent/JP4945725B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Photovoltaic Devices (AREA)

Description

本発明は、半導体材料を処理する分野に関し、より詳細には、半導体材料からなる高品質な単結晶層をエピタキシャル成長させる分野に関する。本発明は、半導体材料の品質を改善するためのエピタキシャル方法を提供し、また、この方法によって製造された半導体構造を提供する。
デバイス製造に適したものであるために、半導体材料の層は、高い純度を有し、かつ、小さい密度の欠陥および転位を有しなければならない。ある種の材料、とりわけ、化合物材料からなる品質の高い層の製造は、有用な寸法を有する個々の層をスライスすることのできる品質の高いバルク単結晶がないために、また、エピタキシャル層を転写することのできる、品質の高い層をヘテロエピタキシャル成長させるのに適した基板がないために、これまで妨げられてきた。
例えば、そのような問題は、窒化ガリウム（ＧａＮ）を含む半導体の開発、例えば、ＡｌＮ、ＩｎＮ、ＧａＩｎＮ、および、その他の混合窒化物（ここでは、「ＩＩＩ族窒化物」と呼ばれる）を含めたその他のＩＩＩ族窒化物の開発、ある種のＩＩＩ−Ｖ族化合物の開発、および、ある種のその他の化合物材料（例えば、ＩＩ−ＶＩ族材料）の開発を概して妨げてきた。これらの材料の多くに関しては、半導体高品質バルク結晶は、得ることができず、また、適切な商業的に役立つ基板は、見出されていない。適切な基板は、成長させられるべきターゲット材料の結晶特性に厳密に適合している。もしこれらの特性が厳密に適合していなければ、結果として得られる材料は通常、許容できない密度の欠陥および転位を有する。
より詳細には、ＧａＮの場合、結晶品質は、成長基板の前処理によって、例えば、窒化処理およびその他の化学的改質によって、その他のＩＩＩ族窒化物、例えば、ＡｌＮまたはＧａＮからなる薄い低温バッファー層を成長させることによって、熱アニーリングによって、および、これらに類似するものによって、改善することができる。また、結晶品質は、エピタキシャルラテラル成長（ＥＬＯ）をうまく利用することによって改善されてきた。これらの進歩にもかかわらず、得ることのできるＧａＮ層は、依然として、相当な数の欠陥および転位を有する。
そのような問題は、合金半導体、例えば、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との合金、Ｓｉ基板上におけるＧｅ層、および、ひずみＳｉ（ｓＳｉ）層の開発を妨げてきた。結晶品質は、これらの材料を段階的な組成を有するバッファー層上に成長させることによって改善されうるが、絶え間なく増大するより高い品質に対する需要を満たすために改善が必要とされる。
明らかに、改善された品質を有する化合物および合金半導体からなる層および結晶が、望まれている。しかしながら、それを実施するための幅広く適用することのできるプロセスは、従来技術においてはほとんど知られていない。
本発明は、改善された品質を有する表面層を備えた、すなわち、より少ない欠陥および転位を備えた半導体構造を製造するための方法を含む。本発明は、また、そのような方法によって製造された半導体構造を含む。ここで、本発明の方法が、好ましい実施形態において簡単に説明される。
最初に、本発明の実施形態の方法は、半導体材料の成長に適した暴露された表面を備えた支持基板を使用する。材料（通常、半導体）の層は、支持基板の暴露された表面上に形成され、表面全体を実質的に被覆する。基板と付加された材料の膜とは、成膜された層が複数のアイランド状構造に変態することをもたらす適切な環境において、十分な温度にまで熱処理される。熱処理は、それまでには実質的に連続的な材料の層を実質的に空間的に隔離された異なる実在物に変換し、それらの実在物は、それらの基部領域において、元々の支持基板と境界を画するので、この変態させられた層の「アイランド状の」という表現は、適切なものである。最初に連続的な材料の層を形成および加熱するためのパラメータは、その後の材料の成長、例えば、エピタキシャルラテラル成長（ＥＬＯ）に適したアイランド状構造を形成するように最適化される。より詳細には、パラメータは、ＥＬＯによる高品質な材料成長を提供するのに適切な寸法および空間的離隔距離を有するアイランド状特徴を形成するように最適化される。そのようなプロセス最適化は、当分野においてはありふれたことである。
材料のアイランド状特徴を形成した後、マスク材料が、アイランド特徴をその上に備えた基板の表面に付加される。マスク材料は、元々の支持基板のアイランド状特徴間における暴露されたままの状態である部分を実質的に被覆することになるような形で成膜され、アイランド特徴自体のほとんどの部分は、被覆されずに暴露されたままである。より詳細には、アイランド状特徴の側面ファセットのほとんどの部分は、好ましくは、被覆されずに暴露されたままであり、そのために、その後の材料成長のために、例えば、ＥＬＯに応じて、アクセスすることができるが、それと同時に、ベース基板のほとんどの部分は、マスクされる。
次に、材料のさらなる成膜が、好ましくは、水平方向または２次元の材料成長を優先するように最適化されたパラメータを用いて、実行される。そのような成長モードは、当分野においては、ＥＬＯ成長モードとして公知である。２次元成長は、アイランド状特徴の側面ファセットの暴露された部分からの核形成をある程度まで優先しようとするものであり、アイランド特徴の上面からの核形成は制限され、そして、ベース基板のマスクされた部分からの核形成は、より一層制限され、好ましくは、ほぼ完全に制限される。ＥＬＯ成長モードは、好ましくは、アイランド特徴から続行され、それによって、アイランド状構造間に存在する領域を２次元的に充填することをもたらす。アイランドが融合して連続的な膜になれば、成長は、平坦な膜の形で続行され、そして、成長パラメータは、そのような垂直方向の成長を優先するように変更されてもよい。
上で簡単に説明された実施形態によって形成される平坦な膜は、本発明の上述したステップを実行することなく支持基板上に直接に成長させられた平坦な膜と比較すれば、より小さい密度の表面欠陥を有することが見出された。例えば、サファイア上に成長させられたＧａＮの場合、平坦な膜の直接成長は、約１０１０／ｃｍ２またはそれよりも多い表面欠陥または転位を発生させうるが、本発明による成長は、約５×１０８／ｃｍ２またはそれよりも少ない表面欠陥または転位を発生させうることがわかっている。本発明の方法によってエピタキシャル成長させられた層は、転位（一般的には、不規則な結晶構造を有する表面領域）が融合および消滅によって減少するので、品質を改善することができる。
特別な理論に限定されることなく、この欠陥減少は、基板界面において発生しその後に成長する材料内へ伝搬した欠陥が、曲がりそして消滅することによるものと考えられる。アイランド状構造の横方向ファセットと交差するこれらのアイランド状構造内の欠陥は、それらの欠陥がその後に成長させられる材料内へ伝搬するとき、アイランド状構造内におけるそれらの欠陥の元々の軌跡よりも水平な軌跡をとる。この欠陥が曲がることは、正反対のバーガースベクトルを備えた欠陥が合体して消滅する確率を増加させる。これに続き、基板上にアイランド特徴を備えたその基板のマスクされた部分上へ材料をエピタキシャルラテラル成長させることは、その後の成長層における欠陥の融合／消滅をもたらすと考えられる。
しかしながら、欠陥減少のためにＥＬＯを使用することに関する多くの従来技術と違って、ここで簡単に説明される方法および実施形態は、パターン化されたマスクを提供するための外的処理（例えば成膜、リソグラフィ、エッチングなど）を必要としない。したがって、ここで簡単に説明される実施形態は、ＥＬＯプロセスを大幅に簡素化し、かつ、相当に小さいレベルの欠陥を備えた材料をもたらす。
本発明は、広範囲の半導体材料およびそれらを組み合わせたもの、元素半導体および化合物半導体の両方に適用される。例えば、本発明は、ひずみＳｉ（ｓＳｉ）を備えたＳｉ（シリコン）および／またはＧｅ（ゲルマニウム）を組み合わせたものに適用されてもよく、また、ＩＩ−ＶＩ族半導体材料およびＩＩＩ−Ｖ族半導体材料に使用されてもよい。具体的な用途は、ＩＩＩ族金属Ａｌ、Ｇａ、および、Ｉｎからなる純度の高い窒化物または混合された窒化物（ＩＩＩ族窒化物）、例えば、ＡｌＮ、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、および、ＧａＩｎＮを成長させることであり、とりわけ、小さい欠陥密度で単結晶のＧａＮ層を成長させることである。
より詳細には、本発明の好ましい実施形態は、少ない欠陥および転位を備えた半導体材料の層を成長させるための方法を提供し、この方法は、規則的なパターンを備えることなくベース基板上に配置された、種材料を有する複数のアイランド状構造を形成するステップと、その後に、マスク材料をベース基板に付加するステップと、最後に、主としてマスク材料によって被覆されないアイランド状構造の種材料上において成長が開始するように、そして、成長が実質的に連続的な層を形成し続けるように、半導体材料をエピタキシャル成長させるステップとを含む。アイランド状構造は、種材料の実質的に連続的な層をベース基板上に成長させ、そして、ベース材料上に種材料を備えたそのベース材料を熱処理することによって形成されてもよい。これらの方法は、好ましくは、実質的に連続的な層の表面に現れる欠陥および転位の密度が、ベース基板の近傍に発生する欠陥および転位の密度よりも小さい半導体材料の層を形成する。
これらの方法において使用される半導体材料は、元素半導体、または、合金半導体、または、ＩＩＩ−Ｖ族化合物半導体、または、ＩＩ−ＶＩ族化合物半導体を含んでもよい。好ましくは、マスク材料は、半導体材料に対して反界面活性剤の役割をなし、また、種材料は、半導体材料に対する成長開始の促進剤の役割をなす。
さらに好ましい実施形態は、少ない欠陥および転位を備えた選択されたＩＩＩ族窒化物半導体材料の層を成長させるための方法を提供し、この方法は、ＩＩＩ族窒化物種材料の層をベース基板上に成膜するステップと、その後に、ＩＩＩ族窒化物種材料からなる複数のアイランド状構造がベース基板上に形成されかつ規則的なパターンを備えることなく配置されるように、ベース基板を熱処理するステップと、その後に、誘電体材料をベース基板に付加するステップと、最後に、主として誘電体材料によって被覆されないアイランド状基板の一部分上において成長が開始し、そして、実質的に連続的な層を形成し続けるように、選択されたＩＩＩ族窒化物半導体材料をエピタキシャル成長させるステップとを含む。また、これらの方法は、実質的に連続的な層の表面に現れる好ましくは約５×１０８／ｃｍ２よりも小さい欠陥および転位の密度が、ベース基板の近傍に発生する欠陥および転位の密度よりも小さい半導体材料の層を形成する。
好ましい利用および用途においては、ＩＩＩ族窒化物半導体材料は、窒化ガリウム、または、窒化アルミニウム、または、窒化インジウム、または、それらの混合物を含んでもよく、ＩＩＩ族窒化物種材料は、窒化ガリウム、または、窒化アルミニウム、または、窒化インジウム、または、それらの混合物を含んでもよく、誘電体材料は、窒化ケイ素、または、酸化ケイ素、または、それらの混合物を含んでもよい。好ましくは、熱処理するステップは、アイランド状構造が約０．１μｍ〜約１０μｍの平均間隔を有するようなものであり、および／または、熱処理の少なくとも一部分が少なくとも１１００℃の温度において行われるようなものである。さらに、これらの方法のすべてのステップ、すなわち、成膜するステップ、熱処理するステップ、付加するステップ、および、エピタキシャル成長させるステップは、ただ１つの反応室内において実行されてもよく、また、ただ１つの成長サイクル内において実行されてもよい。
さらに好ましい実施形態は、ベース基板と、ＩＩＩ族窒化物材料の成長に適しかつ規則的なパターンを備えることなくベース基板上に配置された、種材料からなる複数のアイランド状構造と、大部分のアイランド状構造がマスク材料の層から突き出る、ベース基板を覆うマスク材料の層とを有する、半導体構造を提供する。
好ましくは、マスク材料は、酸化ケイ素、または、窒化ケイ素、または、それらの混合物であってもよい誘電体材料を含み、そして、マスク層は、好ましくは、約１００Å、または、５０Å、または、２０Åよりも小さい厚さ（または、これらの限界値の間に存在する値）を有する。好ましくは、種材料は、ＧａＮ、ＩｎＮ、ＡｌＮ、および、それらの合金を含み、そして、種材料を有するアイランド状構造は、その後のエピタキシャルラテラル成長によって小さい欠陥密度のＩＩＩ族窒化物膜を形成するのに適した空間的密度を有する。とりわけ好ましい空間的密度は、約０．１μｍ〜約１０μｍの平均間隔である。
さらに、半導体構造は、実質的に連続的な平坦な表面を有しかつアイランド状構造の種材料の少なくとも一部分と接触するベースを有する、ＩＩＩ族窒化物材料からなる被覆層を有してもよい。好ましくは、この層は、約５×１０８／ｃｍ２よりも小さい欠陥密度を有する。
「実質的に」という用語は、ここでは、当分野において一般的に予期される不完全性を除けば、完結した結果を意味するのに使用される。例えば、パターンが、ありふれた観察によって何らかの規則的なパターンを有すると思われない場合、そのパターンは、「実質的にランダム」である。したがって、「実質的にランダム」なパターンは、厳密な数学的意味においては、必ずしもランダムではない。さらにまた、エピタキシャル層は、巨視的次元において、完全に連続的（または、完全に単結晶）であることをいつも決まって期待することはできない。しかしながら、エピタキシャル層は、巨視的次元において、「実質的に連続的」（または、「実質的に単結晶」）であることをいつも決まって期待することができ、存在する不連続性（または、結晶ドメイン、または、結晶境界）は、当分野において、処理条件、要求される材料品質などに対して期待されるものである。
同様に、「実質的に欠陥および転位のない」半導体層は、ここでは、半導体層が、半導体層の材料として当分野において一般的なものと比較して少なくとも小さいまたはきわめて小さい欠陥密度および転位密度を有することを意味するのに使用される。例えば、ＧａＮの場合、「実質的に欠陥および転位のない」（または、小さいまたはきわめて小さい密度の欠陥または転位）は、ここでは、約１０５／ｃｍ２〜約１０７／ｃｍ２程度より小さく、とりわけ、約１０５／ｃｍ２程度より小さい欠陥密度または転位密度を意味すると解釈される。ＩＩＩ族窒化物における欠陥密度は、原子間力顕微鏡法、光学顕微鏡法、走査電子顕微鏡法、および、透過電子顕微鏡法を含む当業者には周知である方法によって測定される。欠陥密度を測定するための好ましい方法は、透過電子顕微鏡法（ＴＥＭ）によるものである。
その他の例は、ＧｅおよびＳｉを含む半導体を含む。ＧｅおよびＳｉ、例えば、Ｓｉ１−ｙＧｅｙ、ここで、ｙ＞０．２の場合、「実質的に欠陥および転位のない」（または、小さいまたはきわめて小さい密度の欠陥または転位）は、ここでは、約１０３／ｃｍ２〜約１０４／ｃｍ２程度より小さく、とりわけ、約１０３／ｃｍ２程度より小さい欠陥密度または転位密度を意味すると解釈される。ＧｅオンＳｉに適用される場合、「実質的に欠陥および転位のない」（または、小さいまたはきわめて小さい密度の欠陥または転位）は、ここでは、約１０４／ｃｍ２〜約１０５／ｃｍ２程度より小さく、とりわけ、約１０４／ｃｍ２程度より小さい欠陥密度または転位密度を意味すると解釈される。
見出しは、ここで、ただ単に明確にするために使用され、限定することを意図するものではない。いくつかの参考文献が本明細書において引用され、それらの開示全体が参照により本明細書に組み込まれる。さらに、引用される参考文献は、どのような特徴を有しているかに関係なく、ここで請求される本発明の趣旨に先行するものとは認められない。さらに、本発明の構成要素のさらなる態様および細部および代替的な組み合わせが、以下の詳細な説明から明らかとなり、また、本発明者の発明の範囲内に含まれる。
典型的な従来技術によるプロセスを示す図である。 本発明の好ましい実施形態のステップを示す図である。 本発明の好ましい実施形態のステップを示す図である。 本発明の好ましい実施形態のステップを示す図である。 本発明の好ましい実施形態のステップを示す図である。 本発明の好ましい実施形態のステップを示す図である。 本発明の好ましい実施形態のステップを示す図である。 本発明の実施例を示す図である。 本発明のさらなる実施例を示す図である。
本発明の好ましい実施形態の以下の詳細な説明、本発明の特定の実施形態の典型的な例、および、添付の図面を参照することによって、本発明をより完全に理解することができる。
本発明の方法は、小さい表面欠陥／転位密度を備えた半導体材料層を製造することがわかる。この減少は、半導体材料のエピタキシャル成長中に欠陥および転位が曲がるのを促進し、それによって、半導体材料の表面欠陥／転位密度を減少させる処理ステップによるものと考えられる。
最初に、簡単な序論として、本発明の方法と公知の方法（図１に例示される）との大きな違いが、強調される。この序論に続いて、本発明の好ましい実施形態が、図２Ａから図２Ｆを参照して説明される。そして、実施例が、図３から図４を参照して説明される。さらに、ただ単に、簡素化のためにおよび便宜上、また、本発明を限定することなく、以下の説明および図面は、ＩＩＩ族窒化物とりわけＧａＮの一般的な特性を反映するものである。例えば、ＩＩＩ族窒化物は多くの場合、必然的に、厳密に適合する結晶特性を有していない基板上で成長させられる。したがって、成長するＩＩＩ族窒化物層は、多くの場合、基板界面において発生し、成長層の中へ延在し、そして、表面欠陥として現れる、多くの欠陥および転位（一般的には、不規則な結晶構造の領域）を有する。
ＧａＮ層を成長させるための確立された方法においては、実質的に連続的なＧａＮテンプレート層１０３が、パターン化されたマスクによって被覆され、ＧａＮ材料が、マスク内の開口から成長させられる。図１は、規則的に配置されたマスク開口１０７を備えた規則的にパターン化されたマスク１０５によって部分的に被覆されたテンプレート１０３を備えた基板１０１を例示する。規則的にパターン化されたマスクは、通常、標準的なフォトリソグラフィを用いて製造される。次に、ＧａＮが、マスクされた基板上に成長させられ、それによって、このＧａＮは、最初に、マスク開口１０７を介して暴露されたテンプレート１０３の表面の一部分上（マスク上ではなく）に核形成し、その後に、マスク開口から垂直方向に成長する。成長の最終段階において、ＧａＮは、マスク全体へ横方向１０９に延在する。基板材料とマスク材料とが、適切に選択されるならば、かつ、マスク開口が、適切に所定の間隔を置いて配置されるならば、その後に、横方向に成長するＧａＮ１０９は、最終的に、融合してＧａＮの層を形成する。
これとは対照的に、ここで説明される本発明のプロセスは、最初に、不連続なＧａＮアイランド状構造を成長させ、その後に、マスク層が最初に形成される従来技術とは対照的に、基板の暴露された部分をマスクし、その後に、ＧａＮが、マスクされない領域から成長させられる。図２ｄは、この対照的な違いをより明確に例示しており、この図２ｄにおいて、ＧａＮ（または、その他のＩＩＩ族窒化物材料）は、分離したアイランド９の形で製造され、このアイランド９は、ここでは、ベース基板３上における角錐台のような形状を有する。次に、本発明のプロセスは、不連続な膜において、マスク材料１７（例えば、窒化ケイ素）を選択的に成長させ（または、成膜し）、それによって、ベース基板およびＧａＮアイランドの一部分をマスクし、マスク材料は、基板の暴露された部分を実質的に被覆するのに十分な深さにまでベース基板上に不均衡に堆積する。
さらなる処理ステップが、以下で説明されるが、これらの初期ステップが、不連続なアイランドを成長させ、その後に、マスクを成長させることは明白なことであり、これは、連続的な層を成長させ、その後に、マスクを成長させる方法とは大きく異なる。本発明によって提供されるそのような改善されたプロセスは、大きな利点をもたらし、その利点の中には、横方向に成長する面が融合するときに発生する可能性がある欠陥のより小さい密度および改善された分布が含まれる。
さらに、従来技術によるプロセスは、多くの場合、マスク領域を形成するのに標準的なフォトリソグラフィ技術を使用し、そのために、例えば、図１に示されるようなストライプを形成する場合、マスク寸法は、フォトリソグラフィ技術の物理的限界によって制限される。標準的なフォトリソグラフィ技術によって提供されるマスク寸法は、十分に大きいものであり、そのために、横方向成長面が融合するとき、結晶傾斜および／または結晶ねじれが２つの融合する結晶面間に発生する高い確率が存在し、ラテラル成長面間の融合点において、大きい密度の欠陥をもたらす。したがって、ストライプ状のマスク形状を使用する図１の例を考えるとき、表面欠陥は、エピ層の表面全体に非ランダムに分散され、大きいレベルの欠陥密度を備えた領域と比較的小さいレベルの欠陥密度を備えた領域とをもたらす。欠陥のこの非ランダムな分布は、特殊な幾何学的形状を備えたある特定のデバイスには満足できるものであるが、すなわち、細いストライプ形状からなるレーザ構造は、欠陥のある材料を回避することができるが、トランジスタおよび発光ダイオードのようなより広い領域形状のデバイスは、高い品質の材料と低い品質の材料の両方を備えうるデバイス領域を有する。単一デバイス内に高い品質の材料と低い品質の材料の両方が含まれる混合物は、最適化されるデバイス性能に有害である。
対照的に、本発明の方法は、より好都合な欠陥分布をもたらし、すなわち、ＩＩＩ族窒化物エピ層の表面全体によりランダムに分散されたより小さい密度の欠陥を有する。本発明は、ＥＬＯ成長を優先し、かつ、規則的なパターンを備えることなく分散された（すなわち、「ランダムに」または「実質的にランダムに」分散された）窒化物材料のアイランド状構造を有する基板を形成し、それらのアイランド間において、窒化ケイ素材料からなる不連続な層が、ベース基板のほとんどまたはすべての暴露された部分を選択的にマスクする。アイランドは、好ましくは、その後のＥＬＯを促進するための種の役割をなし、そして、ランダムに配置されるだけでなく、標準的なフォトリソグラフィによって達成することのできる間隔よりも近接した間隔を置いて配置される。そのような近接した間隔（および、横方向の結晶成長面間の類似する近接した間隔）のために、異なるアイランド状構造から成長する結晶面が結合するとき、より少ない欠陥しか生成されない。したがって、本発明の方法は、より少ないランダムに分散された表面結晶欠陥をもたらす。
好ましい実施形態においては、アイランド状構造は、アイランド状構造上において開始または核形成する意図する半導体材料のその後のエピタキシャル成長を促進する材料を含む。言い換えれば、アイランド状構造は、意図する半導体材料のその後のエピタキシャル成長の「種」となる役割をなすことのできる材料を含む。さらに、マスク材料は、好ましくは、意図する半導体材料（例えば、ＩＩＩ族窒化物半導体材料）のその後のエピタキシャル成長を妨げる物質を含み、そのために、開始または核形成は、マスク層上においてはほとんどまたはまったく発生することはない。言い換えれば、マスク材料は、好ましくは、意図する半導体材料（例えば、ＩＩＩ族窒化物半導体材料）に対して「反界面活性剤（ａｎｔｉ−ｓｕｒｆａｃｔａｎｔ）」の役割をなす物質を含む。
さらに、本発明の改善されたプロセスの利点が、以下で説明され、図２を参照して、本発明の好ましい実施形態をより詳細に説明することから始める。最初に、本発明の好ましい実施形態の方法は、窒化ガリウム（または、その他のＩＩＩ族窒化物材料）の成長に適した暴露された表面１を備えるベース基板３を使用するものであり、図２ａを参照されたい。好ましいベース基板３は、物理的特性、例えば、結晶格子のサイズおよび構造、熱膨張率などを有し、それらの特性は、ＧａＮ（または、その他のＩＩＩ族窒化物）に類似するものであり、さもなければ、高品質ＧａＮの成長を促進するものである。好ましいベース基板は、非複合的な（すなわち、均質な）ものであってもよく、あるいは、複合構造であってもよく、ここで、一方の成分は、類似する熱膨張率を提供し、他方の成分は、類似する結晶格子のサイズおよび構造を提供する。例えば、複合基板は、サファイアオンインシュレータオンＳｉＣ（または、ＡｌＮ）構造から構成されてもよく、ここで、サファイアは、エピタキシャル層内に欠陥が形成されるのを制限するのに必要とされる合理的な格子整合を提供し、そして、ＳｉＣ（または、ＡｌＮ）は、熱膨張率の整合を提供し、冷却するときに厚いＩＩＩ族窒化物に亀裂が入るのを防止する。その他の複合基板には、限定はされないが、ＧａＮオンインシュレータ（ＧａＮＯＩ）、シリコンオンポリシリコンカーバイド（ＳｏｐＳｉＣ）、および、ＳｉＣオン多結晶ＳｉＣ（ＳｉＣｏｐＳｉＣ）が含まれる。考えられるその他の非複合基板には、サファイア、炭化ケイ素、ケイ素、酸化ケイ素、ガリウムヒ素、ガリウム酸リチウム、アルミン酸リチウムなどが含まれ、サファイアは、好ましいものである。
図２ｂを参照すると、実質的に連続的な核形成層５が、ベース基板３に成膜され、この核形成層は、複数の核２および欠陥４を備える。核形成層５を説明する前に、「核形成」という用語をここで使用することについて説明する。エピタキシャル成長（および、一般的には結晶成長）は、典型的には、巨視的結晶を成長させるための種の役割をなす微結晶の自発的な形成から開始する。微結晶は、ここでは、「核」２と呼ばれ、これらの核の形成および初期成長のプロセスは、「核形成」と呼ばれる。表面上に核形成するエピタキシャル成長の場合、その表面の特性は、例えば、ある特定の配置および特性を他の配置および特性よりも安定なものにすることによって、核の空間的配置および結晶特性に大きな影響を与えることができる。核形成層という用語は、バッファー層を成膜／成長させることによって、または、表面の化学的処理によって、または、その他の手段によって達成されようがされまいが、そのような表面特性を意味する。
好ましい核形成層は、選択された空間的密度および選択された結晶特性を備えたＧａＮ（または、その他のＩＩＩ族窒化物）核形成を促進する。この好ましい実施形態においては、核形成層の成長条件は、大きい密度のＧａＮ核２を提供するように（例えば、低温成膜によって）選択され、それによって、好ましくは実質的に連続的な層を形成する。核形成層を連続的であると言うことは、その層が、ベース基板の暴露された上面１を被覆する単一のＧａＮ結晶からなることを必ずしも意味するものではない。ここでは、「連続的な」膜は、典型的には、図２ｂに概略的に示されるように、ベース基板上面１のすべてまたはほとんどすべてを実質的に覆い隠す、きわめて密に配置された複数のＧａＮ核２を意味する。
核形成層上に成長させられるその後のＧａＮエピ層の構造的、電気的、および、光学的な特性は、核形成層の成長に使用される成膜パラメータによって大きく影響されることが実証されている。したがって、その後に核形成層から成長させられるＧａＮエピ層の特性は、核形成層成膜パラメータ、例えば、層厚、成長速度、成膜温度などに依存する。好ましい実施形態においては、核形成層５は、６００℃よりも低い、または、より好ましくは、５５０℃よりも低い、または、より好ましい実施形態においては、５２５℃よりも低い、比較的低い温度において形成される。低温核形成は、従来技術において公知であるように、選択されたベース基板上における核形成サイトの密度を増加させるのに非常に有益であり、ＧａＮエピ層の品質を増大させる（Ａｍａｎｏら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，４８，３５３，１９８６を参照）。好ましい実施形態における核形成層は、１００ｎｍよりも小さい厚さ、または、より好ましくは、７５ｎｍよりも小さい厚さ、または、より好ましい実施形態においては、５０ｎｍよりも小さい厚さを有する。核形成層は、限定はされないが、物理的気相成長法、スパッタ堆積法、分子線エピタキシャル成長法、スピンオン法、および、化学気相成長法を含む、当分野において公知である多くの方法によって、適切な基板上に形成されてもよい。本発明の好ましい実施形態においては、核形成層は、例えば、限定はされないが、プラズマＣＶＤ、原子層ＣＶＤ、有機金属ＣＶＤ、および、ハイドライド（ハロゲン化物）気相エピタキシー（ＨＶＰＥ）を含む、様々な方法の化学気相成長法（ＣＶＤ）によって形成される。
上述の窒化物核形成層だけが単独で存在することは、その結果として発生する高品質ＧａＮエピ層を提供するには不十分である可能性がある。しかしながら、核形成層の高温熱処理は、品質が高く欠陥密度の小さい窒化物材料のための大きく改善されたベースをもたらすことができる（Ｗｉｃｋｅｎｄｅｎら、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，７５，５３６７，１９９４を参照）。図２ｂを参照すると、物品６（初期核形成層５によって被覆されたベース基板３を備える）は、核形成層の、一連のランダムに配置された（言い換えれば、「規則的なパターンを備えることなく」配置された）実質的に空間的に分離された窒化物材料からなるアイランドへの変態（ｔｒａｎｓｆｏｒｍａｔｉｏｎ）を促進するのに十分な温度にまで加熱される。実質的に分離されたとアイランドを表現するとき、アイランド間の大部分の領域には、図２ｃに示されるように、窒化物材料が存在しないが、わずかな量の残留窒化物が、依然として、いくつかの領域に残っている可能性があると理解されるべきである。
物品６の加熱は、限定はされないが、炉、オーブン、加熱板、および、急速加熱処理を含む、従来技術において公知である様々な手段によって実行されてもよい。好ましい実施形態においては、物品６は、核形成層を形成するのに使用されるＣＶＤ反応室によって加熱され、それによって、反応室から物品を取り出す必要性と、大気への暴露および成長の中断のために強いられる結果として生じる問題とを除去する。
核形成層熱処理のための好ましいパラメータについて簡単に説明する前に、そのようなアニーリング手順を実行するための基本原理について簡単に言及される。低温核形成層は、その後のエピ層成長のための改善されたベースを提供するが、反応室温度が、ＧａＮ成長温度（すなわち、９００℃〜１１００℃）に近づくように増加するにつれて、初期核形成層の構造は、相当に改善される。初期核形成層は、典型的には、ベース基板と核形成層との結晶特性の相違のために、かなりの欠陥を有する。図２ｂを参照すると、核形成層５の核２は、高品質材料成長には理想的でない結晶品質を有する。核は、閃亜鉛鉱型結晶構造およびウルツ鉱型結晶構造の両方を有してもよいファセット化された３次元構造を備え、そして、低温成長条件は、窒化物核内において観察される大きな密度の結晶欠陥４（例えば、転位、積層欠陥）を助長すると考えられる。それにもかかわらず、最適化された条件下において、核形成層の温度を上昇させると、変態が起こり、これは、きわめて改善された結晶構造をもたらす（当分野において公知であるように）。
より詳細には、核形成層の熱処理中、層の表面形態は著しく変化し（図２ｃを参照）、側面ファセット１０を備えたランダムに配置されたアイランド状構造９をもたらす。アイランド状構造の結晶品質は、図２ｃに概略的に示される欠陥の減少によって実証されるように大きく改善される。２つの種類の欠陥が、図２ｃからはっきりとわかり、アイランド構造の側面ファセット１０のきわめて近くに存在する欠陥、例えば、欠陥８（８ａおよび８ｂ）と、アイランド側面ファセットから実質的により遠くに存在する欠陥、例えば、欠陥７（７ａおよび７ｂ）とがある。この区別は重要である。なぜなら、２種類の欠陥のその後の伝搬挙動が、異なるからである。
また、当分野において公知であるように、核形成層成長パラメータ（すなわち、厚さ、温度、気体雰囲気など）および核形成層加熱パラメータ（温度、ランプ速度、雰囲気、保持時間など）は、形成されるアイランド構造のその後の特性に対して、そしてその結果として、最終的なエピ層に対して、劇的な作用を有することがある。したがって、物品６をアニーリングするためのパラメータは、その後にＥＬＯ技術を適用することを考慮して選択される。ＥＬＯは、より良い品質を有するＧａＮからなる実質的に連続的な単結晶層を製造するために当分野において公知であるものである。しかしながら、材料品質は、ＥＬＯを開始することのできる十分な成長サイトの利用可能性に依存する可能性がある。さらに、そのような成長サイトの間隔は、異なる成長サイトからのＥＬＯが最小限の粒界を備えた単結晶層として融合するように、最適化されるべきである。一般的には、アイランド構造９が、平均して０．１μｍ〜１０μｍの間隔、より好ましくは、０．２μｍ〜３μｍの間隔を備えたその後の高品質ＥＬＯを促進するように空間的に分離されることは、好ましいことである。
核形成層の成長およびアニーリングに使用されるパラメータ全体は、０．１μｍ〜１０μｍの平均間隔、より好ましくは、０．２μｍ〜３μｍの平均間隔を備えた窒化物アイランド構造を形成するように最適化され、それによって、横方向成長ファセット間において結晶傾斜／ねじれが発生する確率を減少させ、材料の改善された欠陥／転位密度をもたらす。
ここで、図２ｄを参照すると、薄いマスク材料１７が、好ましくは、アイランド状特徴の側面ファセット１０のかなりの部分がマスクされないままでありかつその後の材料成長のために利用可能な状態であるように、それと同時に、ベース基板３のほとんどの部分をマスクするように、物品１１（ベース基板と窒化物アイランド構造とを組み合わせたものから形成される）の上面に付加される。言い換えれば、アイランド状特徴の側面ファセットのほとんどの部分は、マスク材料から突き出る。マスク材料は、好ましくは、ＩＩＩ族窒化物成長に対して反界面活性剤の役割をなす物質を含み、それによって、物品１１のマスクされた部分における核形成の量を制限する。二次的材料上へ反界面活性剤材料を成膜することは、付着係数（すなわち、化学種が表面上に吸着する確率）を減少させることによって、表面成長カイネティクスを変化させる。したがって、ＧａＮの場合、反界面活性剤は、Ｇａが反界面活性剤表面上へ吸着および結合するのを実質的に妨げ、その後に、ＧａＮが核形成するのを防止することができる。好ましい実施形態においては、反界面活性剤材料は、誘電体材料を含み、そのような材料の例には、酸化ケイ素、窒化ケイ素、および、それらの混合物が含まれる。
好ましい実施形態においては、窒化ケイ素が、誘電体マスク材料１７として使用される。窒化ケイ素は、当分野において周知であるいくつかの方法、例えば、ＰＶＤ、ＭＢＥ、スパッタ堆積法、および、スピンオンコーティング技術を用いて、物品１１の表面上に形成されてもよい。しかしながら、誘電体マスク層の成膜が、進行する核形成層の成長およびアニーリングに使用された反応室チャンバ内において実行されることは好都合なことである。同じ反応室内における核形成層の形成およびアニーリングに関してこれまでに説明したように、その場以外で処理するために大気に暴露することなくただ１つの反応室内において成長手順全体を実行することは望ましいことである。したがって、単一成長サイクルは、限定はされないが、基板前処理、核形成、核形成層熱処理、誘電体マスク成膜、エピタキシャルラテラル成長、および、所望の厚さが達成されるまで続行される平坦な膜の成長を含み、これらのステップのすべては、反応室を大気に通じさせることなく達成される。その場以外で処理する必要性を除外できることは、プロセス手続きを相当に簡素化するだけでなく、設備の簡素化により、運用コストをも相当に減少させる。
窒化ケイ素層は、ＣＶＤプロセスによって、例えば、ガス状のシラン（ＳｉＨ４）およびアンモニア（ＮＨ３）から、当分野において公知である条件下において、ベース基板の暴露された部分を実質的に被覆するように成長させられてもよい。ＩＩＩ族窒化物材料を製造するためのＣＶＤ反応室は、一般的には、Ｖ族元素含有前駆体の発生源として、ＮＨ３を使用し、したがって、窒化ケイ素を成膜する場合、ただ１つ必要とされることは、任意の補助的なフィクスチャリングとともに、ＳｉＨ４を反応室チャンバへ入れることである。窒化ケイ素層１７の成長厚さは、物品１１全体のマスク層被覆の不連続性をさらに促進するために、好ましくは、約２０Åよりも小さい平均値に維持される。
図２ｄからわかるように、ベース基板３は、好ましい窒化ケイ素誘電体材料１７によって実質的に被覆されるが、アイランド状ＩＩＩ族窒化物特徴９のほとんどの部分は、マスクされないままであり、マスク材料が存在しない。不連続なマスク層は、アイランド状特徴９の側面ファセット１０のほとんどの部分をマスクされないままの状態にし、その後の材料成長のために利用可能にしているが、それと同時に、ベース基板のほとんどの部分をマスクしている。好ましい実施形態においては、ベース基板は、ＩＩＩ族窒化物材料を成長させるのに一般的に使用される（０００１）サファイア基板である。
窒化ケイ素からなる薄い不連続な層の成膜中、窒化ケイ素のより多くの部分は、窒化物アイランド状構造上に堆積されるレベルと比較して、サファイア基板上に堆積する。これは、窒化物アイランド特徴にはまったくマスク材料がないこと、および、サファイア基板が完全に被覆されることを意味するものではない。しかしながら、実験的証拠は、窒化物アイランド状構造と比較して、非常に多くの量のマスク材料がサファイアベース基板を被覆することを立証している。
窒化ケイ素および酸化ケイ素（および、その他）のマスク材料は、ウェーハの特定の領域における核形成を防止するために提供され、その代わりに、材料が、マスクされない種材料から核形成し、そのような種からマスクされた領域全体へ横方向に成長する。横方向の材料成長は、適合する結晶特性（例えば、格子パラメータ、熱膨張率など）を備えた種結晶から開始されるので、結果として得られるエピ層は、欠陥／転位密度が相当に減少する。
本発明のために説明される実施形態におけるＥＬＯのための種結晶は、アイランド状構造９（図２ｄ）の側面１０からなる。したがって、成長パラメータは、アイランド状構造９の側面ファセット１０から横方向に成長するように最適化される。垂直方向成長または横方向成長のいずれかを優先する条件が知られており、また、一般的なＶＰＥプロセス、例えば、ＭＢＥプロセス、ＭＯＣＶＤプロセス、または、ＨＶＰＥプロセスに関する技術分野において説明されている。例えば、米国特許第６，３２５，８５０号、および、ｐｈｙｓ．Ｓｔａｔｓ．Ｓｏｌ（ｃ）３，Ｎｏ．６ １７５０−１７５３（２００６）を参照されたい。一般的には、横方向成長対垂直方向成長の相対速度は、成長温度、Ｖ族前駆体／ＩＩＩ族前駆体比、キャリアガスの組成（Ｈ２、Ｎ２、または、それらの組み合わせ）、および、反応室圧力によって影響されることが公知である。例えば、横方向成長は、より高い成長温度によって、または、大きなＶ／ＩＩＩ比によって、または、より大きなＮ２／Ｈ２比によって、または、より低い圧力（１ａｔｍよりも低いまたは約１ａｔｍ）によって、または、それらの組み合わせによって、助長される。
図２ｅは、横方向成長面が完全に融合する前のアイランド特徴からのＥＬＯ成長を実証する。アイランド状構造の上面ファセット上に現れる欠陥／転位７（７ａおよび７ｂ）（一般的には、貫通転位）は、その後のラテラル成長中、影響を受けずにいる。しかしながら、アイランド側面ファセットと交差する欠陥／転位８（８ａおよび８ｂ）は、それらの伝搬方向を変え、より水平な方向へ曲がることが示されている。
不連続な窒化ケイ素層１７の存在は、標準的なＥＬＯ技術の場合と同様に、マスクする作用をもたらすだけでなく、欠陥が曲がる作用も有することが示されている。（０００１）方向すなわち結晶成長方向から遠ざかるように欠陥が曲がることは、２つの欠陥が互いに影響しうる統計的確率を増加させ、一般的には、欠陥融合／消滅をもたらし、その後の欠陥密度の減少をもたらす。
２つの欠陥が、互いに接近し、そして、互いに結合（融合）し、前方へ伝搬する単一の欠陥７ｂを形成しうることが公知である。２つの欠陥が、反対方向から接近する場合、融合は、２つの欠陥８ａおよび８ｂの相互消滅をもたらすことがある。当分野においては、欠陥は、しばしば、その欠陥のバーガースベクトルによって特徴付けられ、欠陥融合／消滅は、欠陥のバーガースベクトルを合成することによって表現されてもよい。そのような欠陥の相互作用、また、欠陥の曲がりおよびその他の作用は、最小エネルギー作用によって決定されると考えられる。
正反対のバーガースベクトルを備えた２つの転位の消滅によって欠陥が減少することに加えて、欠陥が曲がることから発生する欠陥減少のさらなるプロセスは、転位融合、すなわち、２つの分離した欠陥の結合が単一欠陥をもたらすことである。これらのプロセスにおいては、異なるバーガースベクトルを備えた２つの転位は、転位の網目構造におけるバーガースベクトルの保存則が満たされる限り、相互作用し、結合し、新しい単一転位を形成し、そのような相互作用の例が、Ｓｈｅｎら（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８７，１０１９１０，２００５）の論文に説明されており、また、符号７ｂとして図２ｃに概略的に示される。
したがって、ファセット化されたアイランド、その場でマスクされること、および、ＥＬＯの結果として発生する転位の伝搬方向の変化は、結晶成長方向（０００１）以外の方向に欠陥が伝搬することを相当に増大させることになる。結果として発生する伝搬方向の変化は、欠陥が互いに相互作用する確率を増加させ、そして、その後に、欠陥消滅および融合が発生する可能性を増大させる。
アイランド状窒化物特徴の側面ファセットからのさらなる横方向成長は、欠陥が曲がるのを促進し、かつ、欠陥／転位が消滅／融合する確率を増加させる。続行する成長は、最終的に、膜が融合して、実質的に連続的で平坦な窒化物材料からなるエピ層になることをもたらす。図２ｆを参照されたい。成長面が、個々のアイランドから伝搬するにつれて、それらのアイランドの特性は、段階的に変化し、当分野においては、「結晶傾斜／ねじれ」として公知であるプロセスである。有利には、本発明においては、アイランド状特徴からのラテラル成長による成長面１９は、結晶傾斜／ねじれから発生する欠陥を実質的に増加させることなく、合体する。これまでに簡単に説明したように、ＥＬＯ成長面間の減少した距離は、従来技術の距離と比較すれば、膜が融合するときにさらなる転位が生成される確率を減少させ、それによって、表面欠陥密度を大きく改善する。
図３は、エピタキシャル材料において欠陥を減少させるためにここで簡単に説明されたプロセスのための時間および温度の例を示す。図３に示される時間および温度は、ただ単に説明のためのものであり、限定するものであるとみなされるべきではないことを理解すべきである。例えば、９００℃〜１１５０℃の成長温度範囲、および、９００℃〜１１５０℃のアニーリング清浄温度範囲は、ＩＩＩ族窒化物、例えば、ＧａＮの成長に適したものである。その他の材料の場合、これらの温度は、異なるものであってもよい。
図示されるプロセスの開始段階は、時間０において、核形成層３０３の成長によって開始する。多くのプロセス段階が、核形成層の成長の前に実行されてもよく、それらのプロセス段階は、期間３０１において発生することに留意されたい。プロセス段階３０１は、限定はされないが、望ましくない汚染物質を除去する基板清浄サイクル（例えば、水素含有雰囲気中における高温ベーキング）、基板上面の窒化処理、または、成長材料およびベース基板の両方の化学的性質に応じたさらなる表面前処理を含んでもよい。
核形成層の成長は、約５００℃の温度において２０分の期間にわたって実施される（３０３）。反応室の温度は、その後に、核形成層の熱処理のために上昇させられ、それによって、層を、複数の空間的に分離されたアイランド状特徴に変態させる（３０５）。この例においては、反応室内の温度は、２０分の期間において１１００℃の温度にまで上昇させられるが、温度およびランプ速度は、要求されるアイランド状特徴の空間的密度およびサイズに依存して広い範囲に存在してもよいことがわかるはずである。そして、反応室の温度は、１５分の期間にわたって約５００℃の温度にまで冷却される（３０７）。シランガスおよびアンモニアガスが、不連続なマスク層の成長のために、チャンバ内へ導入され（３０９）、この場合、成長時間は、約５００℃の温度において２０分であるが、マスクから突き出たマスクされない領域の密度は、成膜パラメータによって制御されてもよい。
不連続なマスク層が完成すると、反応室温度は、再び、１１００℃の成長温度にまで上昇させられる（３１１）。バルク成長の初期段階に対する前駆体流量パラメータは、ＥＬＯに適するように最適化され、その結果として、２次元成長モードをもたらし、ＩＩＩ族窒化物が融合して連続的な膜になると、流量パラメータは、再び、残りのバルクＧａＮ材料の成長に適するように変更される。ＧａＮ層の成長のための期間は、要求されるターゲット厚さと反応室プロセスの持続可能性とに依存し、また、期間３１５において、成長終了プロセスおよび反応室冷却プロセスに加えて、その後のいくつかのプロセスが、実行されてもよいことに留意されたい。さらなるプロセスステップは、欠陥を減少させるための付加的なプロセス、ならびに、多くのＩＩＩ族窒化物含有材料を成長させるために、例えば、デバイス構造を形成するために、冷却サイクルおよびランプサイクルを含んでもよい。
図４は、これまでに説明された方法によって成長させられた窒化ガリウムサンプルの実施例を示す。図４は、回折条件ｇ＝＜１１−２０＞によって（０００１）サファイア基板上に成長させられた窒化ガリウム結晶の断面サンプルから撮像された透過電子顕微鏡写真（ＴＥＭ）を示す。サファイア基板は、画像４０３の下部に示され、画像における複数の黒ずんだ線は、ＧａＮ結晶内の欠陥に対応する。欠陥構造４０２は、誘電体層の導入によって影響されておらず、したがって、図２ｅの欠陥構造７に対応していると思われる。しかしながら、欠陥構造４０１は、図２ｅの欠陥構造８の場合と同様に、伝搬方向の変化を示しており、したがって、その他の欠陥と相互作用する可能性がより高いと思われ、その結果として、欠陥消滅／融合をもたらし、そして、その後の欠陥密度の減少をもたらすと思われる。本発明の方法によって可能にされた欠陥密度の減少が、さらに、図４によって評価されてもよい。図４の左側部分の考察は、ＧａＮ膜の断面が３つの任意領域、すなわち、領域４０５、領域４０７、および領域４０９に分離されていることを示す。基板とＧａＮ成長との界面に最も近い領域４０５においては、明らかに、欠陥のある材料は濃密な密度であり、この領域において明白な多くの黒ずんだ線に対応している。領域４０５の上方において、また、領域４０７内においては、依然として明らかに、欠陥は大きい密度であるが、この密度は、領域４０５と比較すれば大幅に減少しており、領域４０７内に存在する欠陥の大部分は、結晶成長の方向から遠ざかるようにより水平な方向へ曲がっていることがわかる。最後に、領域４０９においては、欠陥は依然としてはっきりと存在しているが、その密度は、領域４０５の密度よりも、さらには領域４０７の密度よりも、きわめて小さい。
上述した本発明の好ましい実施形態は、本発明の範囲を限定するものではない。なぜなら、これらの実施形態は、本発明のいくつかの好ましい態様を例示したものであるからである。任意の等価な実施形態は、本発明の範囲内に存在することが意図される。実際に、本明細書で図示されたものおよび本明細書で説明されたものに加えて、説明された構成要素の有益な代替的組み合わせのような本発明の様々な変更が、その後の説明から当業者には明らかとなるであろう。そのような変更は、同様に、添付の特許請求の範囲に含めることが意図される。以下において（および、明細書全体において）、見出しおよび参考文献は、ただ単に、明確にするために、かつ、便宜上、使用される。

Claims (14)

  1. 少ない欠陥および転位を備えた半導体材料からなる層を成長させるための方法であって、
    規則的なパターンを備えることなくベース基板上に配置された、種材料を備えた複数のアイランド状構造を形成するステップと、
    マスク材料を前記ベース基板に付加するステップと、
    主として、前記マスク材料によって被覆されない前記アイランド状構造の前記種材料上において成長が開始するように、その後に、成長が、実質的に連続的な層を形成し続けるように、前記半導体材料をエピタキシャル成長させるステップと、
    を備える、方法。
  2. 前記半導体材料が、元素半導体、または、合金半導体、または、ＩＩＩ−Ｖ族化合物半導体、または、ＩＩ−ＶＩ族化合物半導体からなる、請求項１に記載の方法。
  3. 前記アイランド状構造を形成するステップが、
    前記種材料の実質的に連続的な層を前記ベース基板上に成長させるステップと、
    前記種材料を前記ベース基板上に備えた前記ベース基板を熱処理して、約０．１μｍ〜約１０μｍの平均間隔を有するアイランド状構造、及び、その後のエピタキシャルラテラル成長のために利用可能となるように前記マスク材料によって被覆されずに露出したままであることが可能な側面ファセット、を形成するステップと、
    をさらに備える、請求項１に記載の方法。
  4. 前記マスク材料が、前記半導体材料に対して反界面活性剤の役割をなす、請求項１に記載の方法。
  5. 前記種材料が、前記半導体材料に対する成長開始の促進剤の役割をなす、請求項１に記載の方法。
  6. 前記実質的に連続的な層の表面に現れる前記欠陥および転位の密度が、前記ベース基板の近傍に発生する前記欠陥および転位の密度よりも小さく、約５×１０８／ｃｍ２である、請求項１に記載の方法。
  7. 少ない欠陥および転位を備えた選択されたＩＩＩ族窒化物半導体材料からなる層を成長させるための方法であって、
    ＩＩＩ族窒化物種材料の層をベース基板上に成膜するステップと、
    前記ＩＩＩ族窒化物種材料からなる複数のアイランド状構造が、前記ベース基板上に形成され、かつ、規則的なパターンを備えることなく配置されるように、前記ベース基板を熱処理するステップと、
    誘電体材料を前記ベース基板に付加するステップと、
    主として、前記誘電体材料によって被覆されない前記アイランド状基板の一部分上において成長が開始し、かつ、その後に、実質的に連続的な層を形成し続けるように、前記選択されたＩＩＩ族窒化物半導体材料をエピタキシャル成長させるステップと、
    を備える、方法。
  8. 前記選択されたＩＩＩ族窒化物半導体材料が、窒化ガリウム、または、窒化アルミニウム、または、窒化インジウム、または、それらの混合物からなる、請求項７に記載の方法。
  9. 前記ＩＩＩ族窒化物種材料が、窒化ガリウム、または、窒化アルミニウム、または、窒化インジウム、または、それらの混合物からなる、請求項７に記載の方法。
  10. 前記誘電体材料が、窒化ケイ素、または、酸化ケイ素、または、それらの混合物からなる、請求項７に記載の方法。
  11. 前記アイランド状構造が、約０．１μｍ〜約１０μｍの平均間隔を有し、その後のエピタキシャルラテラル成長のために利用可能となるように被覆されずに露出したままである側面ファセットを含む、請求項７に記載の方法。
  12. 前記ＩＩＩ族窒化物半導体材料の実質的に連続的な層の表面に現れる欠陥および転位の密度が、前記ベース基板に隣接する前記ＩＩＩ族窒化物種材料において発生する欠陥および転位の密度よりも小さい、請求項７に記載の方法。
  13. 実質的に連続的な平坦な前記ＩＩＩ族窒化物半導体が、約５×１０８／ｃｍ２よりも小さい欠陥密度を有する、請求項７に記載の方法。
  14. 前記成膜するステップ、前記熱処理するステップ、前記付加するステップ、および、前記エピタキシャル成長させるステップが、ただ１つの成長サイクル内において、ただ１つの反応室内で実行される、請求項７に記載の方法。
JP2010518413A 2007-07-26 2008-07-25 改善されたエピタキシャル材料を製造するための方法 Active JP4945725B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US95213107P 2007-07-26 2007-07-26
US60/952,131 2007-07-26
US1721607P 2007-12-28 2007-12-28
US61/017,216 2007-12-28
PCT/US2008/071199 WO2009015337A1 (en) 2007-07-26 2008-07-25 Methods for producing improved epitaxial materials

Publications (3)

Publication Number Publication Date
JP2010534611A JP2010534611A (ja) 2010-11-11
JP2010534611A5 JP2010534611A5 (ja) 2011-09-08
JP4945725B2 true JP4945725B2 (ja) 2012-06-06

Family

ID=39876857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010518413A Active JP4945725B2 (ja) 2007-07-26 2008-07-25 改善されたエピタキシャル材料を製造するための方法

Country Status (6)

Country Link
US (1) US7732306B2 (ja)
EP (1) EP2171747B1 (ja)
JP (1) JP4945725B2 (ja)
KR (1) KR101355593B1 (ja)
CN (1) CN101730926B (ja)
WO (1) WO2009015337A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015127399A1 (en) * 2014-02-22 2015-08-27 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure
US10199537B2 (en) 2014-02-22 2019-02-05 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4462249B2 (ja) * 2005-09-22 2010-05-12 ソニー株式会社 発光ダイオードの製造方法、集積型発光ダイオードの製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法
EP2171748A1 (en) * 2007-07-26 2010-04-07 S.O.I.Tec Silicon on Insulator Technologies Epitaxial methods and templates grown by the methods
TW201013752A (en) * 2008-09-16 2010-04-01 Univ Nat Central Manufacturing method of single-crystalline substrate containing gallium nitride
JP5571679B2 (ja) * 2008-11-14 2014-08-13 ソイテック 半導体材料を含む構造の品質を改善する方法
US8329565B2 (en) 2008-11-14 2012-12-11 Soitec Methods for improving the quality of structures comprising semiconductor materials
CA2769940C (en) 2009-08-04 2016-04-26 Gan Systems Inc. Island matrixed gallium nitride microwave and power switching transistors
US9029866B2 (en) * 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
AU2011241423A1 (en) 2010-04-13 2012-11-08 Gan Systems Inc. High density gallium nitride devices using island topology
US9287452B2 (en) 2010-08-09 2016-03-15 Micron Technology, Inc. Solid state lighting devices with dielectric insulation and methods of manufacturing
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968830B1 (fr) * 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
DE102012107001A1 (de) * 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
CN102842490B (zh) * 2012-08-17 2015-11-11 圆融光电科技有限公司 一种化合物半导体薄膜的自组装生长方法
CN103413758B (zh) * 2013-07-17 2017-02-08 华为技术有限公司 半导体鳍条的制作方法、FinFET器件的制作方法
US8916445B1 (en) * 2013-08-16 2014-12-23 International Business Machines Corporation Semiconductor devices and methods of manufacture
KR102140789B1 (ko) 2014-02-17 2020-08-03 삼성전자주식회사 결정 품질 평가장치, 및 그것을 포함한 반도체 발광소자의 제조 장치 및 제조 방법
CN105019019B (zh) * 2014-04-30 2019-04-19 应用材料公司 用于选择性外延硅沟槽填充的方法
JP2015216311A (ja) * 2014-05-13 2015-12-03 株式会社ニューフレアテクノロジー 半導体基板、半導体基板の製造方法および半導体装置
WO2015198117A1 (en) 2014-06-26 2015-12-30 Soitec Semiconductor structures including bonding layers, multijunction photovoltaic cells and related methods
US9773889B2 (en) * 2014-07-18 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Method of semiconductor arrangement formation
US9553153B1 (en) 2015-12-02 2017-01-24 International Business Machines Corporation Post growth defect reduction for heteroepitaxial materials
CN106128948A (zh) * 2016-07-26 2016-11-16 中国科学院半导体研究所 在Si衬底上利用应变调制层减少GaN层穿透位错的结构及方法
WO2018169519A1 (en) * 2017-03-14 2018-09-20 Intel Corporation METHODS AND APPARATUS FOR COPLANAR GaN ISLANDS INCLUDING CONFINED EPITAXIAL LAYER
WO2018177552A1 (en) * 2017-03-31 2018-10-04 Cambridge Enterprise Limited Zincblende structure group iii-nitride
US20230115980A1 (en) * 2021-10-11 2023-04-13 Applied Materials, Inc. Masking layers in led structures

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6103604A (en) * 1997-02-10 2000-08-15 Trw Inc. High electron mobility transparent conductor
EP2234142A1 (en) 1997-04-11 2010-09-29 Nichia Corporation Nitride semiconductor substrate
US7118929B2 (en) 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
FR2769924B1 (fr) * 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
US6940098B1 (en) 1999-03-17 2005-09-06 Mitsubishi Cable Industries, Ltd. Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
US6534332B2 (en) 2000-04-21 2003-03-18 The Regents Of The University Of California Method of growing GaN films with a low density of structural defects using an interlayer
US6841808B2 (en) * 2000-06-23 2005-01-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method for producing the same
JP4556300B2 (ja) * 2000-07-18 2010-10-06 ソニー株式会社 結晶成長方法
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
ATE528421T1 (de) 2000-11-30 2011-10-15 Univ North Carolina State Verfahren zur herstellung von gruppe-iii- metallnitrid-materialien
JP3988018B2 (ja) 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置
GB0111207D0 (en) * 2001-05-08 2001-06-27 Btg Int Ltd A method to produce germanium layers
US6784074B2 (en) 2001-05-09 2004-08-31 Nsc-Nanosemiconductor Gmbh Defect-free semiconductor templates for epitaxial growth and method of making same
TW561526B (en) * 2001-12-21 2003-11-11 Aixtron Ag Method for depositing III-V semiconductor layers on a non-III-V substrate
DE10206751A1 (de) * 2001-12-21 2003-07-03 Aixtron Ag Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht -III-V-Substrat
JP2003282447A (ja) 2002-03-20 2003-10-03 Fuji Photo Film Co Ltd 半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子
FR2842832B1 (fr) * 2002-07-24 2006-01-20 Lumilog Procede de realisation par epitaxie en phase vapeur d'un film de nitrure de gallium a faible densite de defaut
US7445673B2 (en) * 2004-05-18 2008-11-04 Lumilog Manufacturing gallium nitride substrates by lateral overgrowth through masks and devices fabricated thereof
JP4236264B2 (ja) 2004-08-04 2009-03-11 キヤノン株式会社 スケジュール管理システムと、スケジュール管理サーバ及びスケジュール管理方法
FI20045482A0 (fi) * 2004-12-14 2004-12-14 Optogan Oy Matalamman dislokaatiotiheyden omaava puolijohdesubstraatti, ja menetelmä sen valmistamiseksi
EP1681712A1 (en) 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
JP2007048869A (ja) 2005-08-09 2007-02-22 Sony Corp ＧａＮ系半導体発光素子の製造方法
TWI408264B (zh) 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵（ＧａＮ）之生長方法
US7459380B2 (en) 2006-05-05 2008-12-02 Applied Materials, Inc. Dislocation-specific dielectric mask deposition and lateral epitaxial overgrowth to reduce dislocation density of nitride films
US7560364B2 (en) 2006-05-05 2009-07-14 Applied Materials, Inc. Dislocation-specific lateral epitaxial overgrowth to reduce dislocation density of nitride films
KR100818452B1 (ko) 2006-10-31 2008-04-01 삼성전기주식회사 Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법
US8236593B2 (en) 2007-05-14 2012-08-07 Soitec Methods for improving the quality of epitaxially-grown semiconductor materials

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015127399A1 (en) * 2014-02-22 2015-08-27 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure
US9412902B2 (en) 2014-02-22 2016-08-09 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure
US9876140B2 (en) 2014-02-22 2018-01-23 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure
US10199537B2 (en) 2014-02-22 2019-02-05 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure
US10199535B2 (en) 2014-02-22 2019-02-05 Sensor Electronic Technology, Inc. Semiconductor structure with stress-reducing buffer structure

Also Published As

Publication number Publication date
EP2171747B1 (en) 2016-07-13
KR20100040299A (ko) 2010-04-19
CN101730926B (zh) 2012-09-19
US20090091002A1 (en) 2009-04-09
EP2171747A1 (en) 2010-04-07
JP2010534611A (ja) 2010-11-11
US7732306B2 (en) 2010-06-08
WO2009015337A1 (en) 2009-01-29
KR101355593B1 (ko) 2014-01-24
CN101730926A (zh) 2010-06-09

Similar Documents

Publication Publication Date Title
JP4945725B2 (ja) 改善されたエピタキシャル材料を製造するための方法
JP5903714B2 (ja) エピタキシャル方法およびこの方法によって成長させられたテンプレート
JP5571679B2 (ja) 半導体材料を含む構造の品質を改善する方法
US7095062B2 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
KR101380717B1 (ko) 반도체 기판 및 수소화물-기상 에피택시에 의해자유-기립형 반도체 기판을 제조하기 위한 방법 및 마스크층
TWI445054B (zh) 藉由氫化物汽相磊晶術生長減少差排密度之非極性氮化鎵
US7708832B2 (en) Method for preparing substrate for growing gallium nitride and method for preparing gallium nitride substrate
JP2002343728A (ja) 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
WO2001059819A1 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
JP2012517114A (ja) 半導体材料を形成するためのエピタキシャル方法および構造
US8318612B2 (en) Methods for improving the quality of group III-nitride materials and structures produced by the methods
US20070117356A1 (en) Method of manufacturing single crystalline gallium nitride thick film
US20050136564A1 (en) Method of laterally growing GaN with indium doping
JP2003257879A (ja) ３−５族化合物半導体の製造方法及び３−５族化合物半導体
KR20100022663A (ko) 질화물 반도체 기판 및 그 제조 방법
JPH047819A (ja) ＧａＡｓ薄膜

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110722

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20110722

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20110829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4945725

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250