JP2012517114A - 半導体材料を形成するためのエピタキシャル方法および構造 - Google Patents

半導体材料を形成するためのエピタキシャル方法および構造 Download PDF

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Abstract

改良された特性を備えた半導体材料、基板、およびデバイスの製造方法および構造が開示される。歪みが低減された構造を形成するための構造および方法が、複数の実質的に歪み緩和されたアイランド構造を形成し、半導体材料の歪み緩和された実質的に連続した層を引き続きさらに成長するために、このようなアイランド構造を利用することを含む。
【選択図】 図１

Description

[001]本発明のさまざまな実施形態は、半導体構造および基板の作製に関する。さまざまな実施形態により、改良された特性を有する半導体材料および基板の製造方法および構造が提供される。
[002]半導体材料の歪み層は、多くの理由から望ましくないものでありうる。半導体層に歪みがあると、欠陥密度の増加、亀裂の形成、および相分離が生じ、広い意味で、材料品質の低下が生じうる。
[003]III族窒化物などのIII−V族半導体材料を作製する際、歪み効果は不利益になりうる。例えば、インジウム含有量が多い（例えば、ｘ＞０．１５）窒化インジウムガリウム（ＩｎｘＧａ１−ｘＮ）を含有するIII族窒化物系の発光デバイスについて考慮する。放射波長範囲を拡大するために、このようなデバイスにおいてインジウム含有量を増大させることが好ましいが、通常、このような増量により、隣接する層の格子が不整合になることで、不利益な歪みレベルが生じてしまう。歪み層は、通常、材料の相分離および引き続き起こる不均一なインジウム分布を防止しようとして、厚さが制約され、インジウム含有量が低下する。
[004]より詳細には、化合物ＩｎＧａＮの２成分、すなわち、ＩｎＮおよびＧａＮは、完全には固溶できず、したがって、成長条件および膜厚の所定の組の下では、所定の範囲のエネルギー的に好ましいＩｎＧａＮ組成が存在する。格子歪みおよび欠陥がＩｎＧａＮシステムに導入されると、相分離を起こす傾向のあるエネルギー的に好ましくない組成で成長したより厚いＩｎＧａＮ層が生じる可能性があり、すなわち、材料は、単一の組成のものではなく、Ｉｎ原子とＧａ原子は、層全体にわたって均質に分布されなくなる。ＩｎＧａＮ材料が不均質であると、III族窒化物系デバイスの効率が低下しうる。
[005]したがって、先行技術のアプローチは、所望の組成を有し、実質的に単相の歪み緩和された材料に関する物質的な目標を達成するために実用的とは言えない。その結果、歪みのない単相の半導体層を製造する方法および構造が望まれる。
[006]２００７年９月１８日に発行されたＳａｘｌｅｒの米国特許第７，２７１，４１６号明細書には、隣接する材料層の歪みを低減するための半導体構造を作製する半導体構造および方法が開示されている。本明細書に開示されているように、半導体構造が、第１の面内無歪み格子定数を有する基板と、基板上に設けられ、第１の面内無歪み格子定数とは異なる第２の面内無歪み格子定数を有する、第１の半導体材料層と、基板と第１の半導体材料層との間に配置された第２の半導体材料を含む可変不整合層とを含んでもよい。可変不整合層は、第１の層を基板上に直接成長させる場合に生じる応力を下回るレベルに、第１の層の応力を低減するように構成される。可変不整合層は、第１の層の無歪み格子定数と実質的に整合する歪み面内格子定数を有する層であってもよい。
[007]Ｋｒａｍｅｓらによる２００５年９月２７日に出願された米国特許出願第１１／２３７，１６４号明細書（２００７年３月２９日に公開された米国特許出願公開第２００７／００７２３２４号明細書）には、ホスト基板と、ホスト基板に接合されたシード層とを含む発光デバイスを成長するための加工基板が開示されている。ｎ型領域とｐ型領域との間に配置された発光層を含む半導体構造が、シード層上に成長される。ホスト基板をシード層に接合するために、接合層が使用されてもよい。シード層は、半導体構造において歪みを緩和するための臨界厚さより薄くされてもよく、それによって、半導体構造の歪みは、シード層に形成された転位によって、またはシード層と接合層との間の滑りによって緩和される。ホスト基板は、接合層をエッチング除去することによって、半導体構造およびシード層から分離されてもよい。
[008]下地基板にヘテロエピタキシャル成長された半導体層は、異なる層間の格子不整合により、望ましくない歪みが生じることがある。したがって、半導体層の組成は制約され、品質に影響が及びうる。したがって、歪みが低減され、好ましい組成を有する半導体層を提供するための方法および構造が望ましい。
[009]本発明のさまざまな実施形態により、一般に、高結晶品質の半導体層を作製するための方法および構造が提供される。以下、この方法は、本発明のある実施形態の観点から簡潔に記載される。この概要は、本発明の実施形態の詳細な記載においてさらに記載される概念の選択を簡潔な形態で導入するために提供される。この概念は、特許請求された主題の重要な特徴または必須の特徴を特定することを意図したものでも、特許請求された主題の範囲を限定するために使用されることを意図したものでもない。
[010]本発明の実施形態は、改良された材料特性、すなわち、欠陥密度／転位の低減、実質的に歪み緩和され（すなわち、格子歪みのレベルの低減）、および実質的に相分離がない（例えば、単一の組成のＩｎＧａＮ材料）半導体材料（例えば、III族窒化物）の実質的に連続した膜の形成に関連する。
[011]このような半導体材料を形成可能にするために、本発明の実施形態は、単一の組成の好ましい結晶特性、すなわち、歪みがない特性と、好ましい欠陥／転位密度とを上側領域が有する半導体材料（例えば、ＩｎＧａＮ）の構造のようなランダム配設され分離されたアイランドの形成を伴う。しかしながら、別々のランダム配設された高品質材料のアイランドは、ランダム性および小さな寸法により、基板またはデバイス構造などの形成には、事実上有用ではない。
[012]したがって、本発明のさまざまな実施形態は、別々のランダム配設された高品質材料のアイランドを、さらなる成長を実行するためのシード結晶として利用する。さらなる成長プロセスは、半導体材料の実質的に連続した層の形成に利用される。アイランドのような構造は、さらなるエピタキシャル成長プロセスのためのシード結晶として利用され、さまざまな成長プロセスにより、連続した高品質半導体材料層が生成される。
[013]第１の実施形態において、高品質の応力緩和されたアイランド構造が、任意のさらなるマスキング構造、横方向成長技術などを用いずに、さらなる成長のためのシード結晶として直接使用される。したがって、実施形態において、アイランド構造からのさらなる成長が続き、さらなる成長により、アイランド構造が合体して実質的に連続した半導体材料層を形成するまで、すべての面（ｆａｃｅｔ）に沿って（例えば、横方向および縦方向の両方）、サイズの増大がほぼ均一な状態で、アイランドのサイズが実質的に均一に、すなわち、等方的に増大する。
[014]いくつかの実施形態において、合体すると、半導体構造の成長モードは、縦方向により優先的に成長するように変更されうる。さらなる実施形態において、生成された高品質の実質的に連続的な半導体層の表面は、デバイス形成、層転写などの後続する処理を可能にするために、層から残留表面粗さを除去するように平滑化されることが必要な場合もある。層の平滑化は、エッチング、質量輸送再成長、研磨／研削方法などを介して達成されうる。
[015]あるいは、アイランド構造などの分離されたシード結晶から連続した材料層を生成するための方法が、当該技術分野において知られている。連続した材料層を生成するために、個々の分離されたシード結晶間のギャップをつなぐための技術として、エピタキシャル横方向成長（ＥＬＯ）およびその多くの変形方法（例えば、ＦＩＥＬＯ、ＰＥＮＤＥＯなど）の方法が、当該技術分野において知られている。しかしながら、現時点では、ＩｎＧａＮは、横方向モードで成長する複合材料であることが分かっているため、何らかのＩｎＧａＮ材料組成など、何らかの半導体材料の横方向成長を可能にする方法は知られていない。
[016]したがって、本発明の実施形態では、連続層の形成にＧａＮの横方向成長方法が当該技術分野においてよく知られているため、実質的に横方向の成長を可能にする材料、例えば、ＧａＮ（またはインジウム含有量が低いＩｎＧａＮ）などの材料を利用して、高品質半導体アイランド（例えば、ＩｎＧａＮ）から（横方向成長領域を形成するために）横方向成長を実行する。
[017]横方向成長領域における歪み緩和を防止するために、領域の厚さは、臨界厚さ以下に維持され、したがって、歪み緩和を防止することによってさらなる欠陥／転位の形成を防止しながら、横方向成長領域は歪み、高品質アイランドの面内格子パラメータを維持する。
[018]したがって、本発明の方法では、好ましい欠陥／転位密度を維持しながら、アイランド構造（例えば、ＩｎＧａＮ）の応力緩和された上面の格子パラメータに実質的に等しい面内格子パラメータを有する連続した上面を含むテンプレート構造を生成することもある。好ましい材料特性を備えた半導体材料のこのようなテンプレート構造は、さらなる高品質の連続した半導体層の成長に対して、例えば、下地のＩｎＧａＮアイランド構造のものに実質的に同様か、またはそれを上回るインジウム含有量を有するＩｎＧａＮ材料の成長に非常に適したものである。
[019]したがって、本発明の実施形態により、半導体構造の形成方法が提供される。本発明の実施形態は、第１の材料組成を有する複数のランダム配設されたアイランド構造を形成するステップと、アイランド構造からのさらなる成長を実行するステップとを含み、さらなる成長の組成は、第２の材料組成を有する。加えて、縦方向成長層を形成するために縦方向成長が実行され、縦方向成長層の組成は、第３の材料組成を有する。
[020]本発明のさらなる実施形態は、格子不整合ベース基板上でのエピタキシャル成長によってアイランド構造を形成するステップと、ある実施形態において、アイランド構造の上側部分がマスキング構造を通して露出されるようにベース基板上に当該マスキング構造を形成するステップとを含む。
[021]ランダム配設されたアイランド構造は、歪みが緩和された領域を含み、さらなる成長が、アイランド構造のこれらの歪み緩和部分から実質的に生じうる。さらなる実施形態において、アイランドからのさらなる成長は、等方性成長領域を形成し、このような実施形態において、等方性成長領域またはその結果得られる縦方向成長領域の化学機械研磨が必要な場合もある。
[022]別の実施形態において、アイランドからのさらなる成長は、横方向成長領域を形成し、横方向成長は、実質的にアイランド構造の上面から、または実質的にアイランド構造の側面から生じうる。横方向成長領域の厚さは、横方向成長領域の臨界厚さ以下、すなわち、さらなる欠陥／転位が形成される厚さ以下に維持されてもよい。
[023]第１、第２、および第３の材料組成は、III族窒化物材料を含んでもよく、さらに、ＩｎｘＧａ１−ｘＮからなってもよい。ある実施形態において、第２の材料は、ＧａＮからなってもよく、第１および第３の材料組成は、実質的に同じものでありうる。
[024]ベース基板上のマスキング構造は、１つ以上の誘電性材料を堆積させ、引き続き、マスキング構造の一部分を除去することによって形成され、このような除去プロセスは、化学機械研磨または反応性イオンエッチング方法を利用して実行されうる。
[025]本発明のさまざまな実施形態はまた、前述したプロセス中に形成された半導体構造を含む。半導体構造は、格子不整合ベース基板、さらなる成長領域、および縦方向成長層上に複数のランダム配設されたアイランド構造を含みうる。
[026]ランダム配設されたアイランド構造は、実質的に歪み緩和され、ベース基板の露出部分を実質的に覆うように、さらなる１つ以上の誘電性マスキング材料が形成されうる。
[027]ある実施形態におけるさらなる成長領域は、さらなる欠陥／転位が形成されて歪み緩和が始まる臨界厚さ以下の厚さの横方向成長領域を含む。加えて、さらなる成長領域は、欠陥が形成されて歪み緩和が始まる臨界厚さを下回る実質的に連続した材料層を生成するように形成されうる横方向成長領域を含んでもよい。
[028]ある実施形態において、アイランド構造の組成は、インジウム組成がｘ＝０．０２より大きいＩｎｘＧａ１−ｘＮを含み、さらなる成長領域は、インジウム組成がｘ＝０．１１未満のＩｎｘＧａ１−ｘＮを含むのに対して、縦方向成長層は、インジウム組成がｘ＝０．０２より大きいＩｎｘＧａ１−ｘＮを含みうる。
半導体構造における歪みレベルを低減するための本発明の特定の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の特定の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の特定の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の特定の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の特定の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の特定の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の追加の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の追加の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の追加の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の追加の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明の追加の実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 半導体構造における歪みレベルを低減するための本発明のさらなる実施形態を概略的に示す。 本発明の実施形態を用いて実現された半導体構造から生成された典型的な走査型電子顕微鏡（ＳＥＭ）画像を表す。 本発明の実施形態を用いて実現された半導体構造から生成された典型的な断面透過型電子顕微鏡（ＴＥＭ）画像を表す。 本発明の実施形態を用いて実現された半導体構造から生成された典型的な断面透過型電子顕微鏡（ＴＥＭ）画像を表す。 本発明の実施形態を用いて実現された半導体構造から生成された典型的な断面透過型電子顕微鏡（ＴＥＭ）画像を表す。
[029]本発明の要素さらなる態様および詳細および別の組み合わせは、以下の詳細な説明から明らかになるとともに、本発明の範囲内のものである。
[030]本発明は、本発明の実施形態の以下の詳細な説明、本発明の特定の実施形態の説明的な実施例、および添付の図面を参照することによって、さらに深く理解されるであろう。
[037]本明細書において与えられる説明図は、任意の特定の材料、装置、システム、または方法の実際の図であることを意味するものではなく、本発明を記載するために用いられる理想的な描写にすぎない。
[038]本発明の実施形態は、改良された材料特性を有する半導体材料の実質的に連続した膜の形成に関連する。以下の記載は、本発明の実施形態の簡潔な概要から始まり、より詳細な記載が続く。
[039]本明細書において、「実質的に」という用語は、当該技術分野において通常見込まれる欠陥を除き完全である結果をさすものとして使用される。例えば、エピタキシャル層は、顕微鏡寸法で完全に連続的（または、完全に単結晶、または完全に１つの結晶極性のもの、または完全に単一の組成相のもの）であることが慣例的に見込まれるものではない。しかしながら、エピタキシャル層は、顕微鏡寸法で「実質的に連続的」（または、「実質的に単結晶」、または「実質的に１つの結晶極性のもの」、または「実質的に単一の組成相のもの」）であることが慣例的に見込まれえ、この場合、存在する不連続部（または結晶ドメイン、または結晶境界）は、処理条件、求められる材料品質などに対して、当該技術分野において見込まれたものである。
[040]「さらなる成長」という用語は、アイランド構造の形成が完了すると、アイランド構造が追加のエピタキシャル材料として機能したことをさす。
[041]「横方向成長」という用語は、成長方向が、主に、成長が実行されるベース基板に平行な方向にある成長をさし、同様に、「横方向成長領域」は、このような方向に成長した材料をさす。
[042]「縦方向成長」という用語は、成長方向が、主に、成長が実行されるベース基板に垂直な方向にある成長をさし、同様に、「縦方向成長層」は、このような方向に成長した材料をさす。
[043]「等方性成長」という用語は、すべての方向に実質的に均一な成長をさすが、異なる結晶面が、異なる速度で成長を促進させることもあることを理解されたい。
[044]「臨界厚さ」という用語は、エピタキシャル層において、歪みが、歪みレベルを低減するために欠陥形成を生じさせるのに十分である厚さをさす。
[045]「ランダム配設」という用語は、概して、特定可能パターンがなく、すなわち、非均一的または非規則的である配列をさす。
[046]本明細書において使用される場合、「格子歪み」という用語は、材料層に対して使用されるとき、材料層の平面に少なくとも実質的に平行な方向における結晶格子の歪みを意味する。同様に、「平均格子パラメータ」という用語は、材料層に対して使用される場合、材料層の平面に少なくとも実質的に平行な寸法の平均格子パラメータを意味する。
[047]本明細書において使用される場合、「歪み緩和」または「歪みがない」という用語は、格子パラメータが、均衡位置にあるような結晶材料をさす。
[048]本実施形態は、多種多様な半導体材料およびその組み合わせ、元素半導体および化合物半導体の両方をエピタキシャル成長させることに対する応用を有する。例えば、Ｓｉ（シリコン）および／またはＧｅ（ゲルマニウム）の組み合わせに応用されうる。また、II−VI族およびIII−V族化合物半導体材料にも応用されうる。特定の応用は、歪みレベルが低減されたIII族金属の純粋または混合窒化物（III族窒化物）（例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなど）を成長させることである。
[049]しかしながら、以下の記載の簡潔性および利便性のために、意図された制限なしに、本発明は、主に、III族窒化物を成長するための実施形態において、特に、ＩｎＧａＮ材料を形成するための実施形態において、本明細書に記載される。このような説明的な焦点は、例にすぎず、本発明を限定するものとしてとらえられるべきではない。実際、以下の記載および添付の図面から明らからになるように、本実施形態の方法は、III−V族化合物半導体の成長、一般に、他の族（例えば、II−VI族）に属する化合物半導体の成長、および元素および合金半導体の成長に容易に適用されうる。したがって、本明細書の記載は限定されないが、主に、III族窒化物、特に、ＩｎＧａＮに向けられた本発明の実施形態に焦点を当てる。
[050]本明細書において、明確に示すためだけに、任意の意図された限定なしに見出しを使用する。本明細書において、多数の参考文献が引用されており、それらの内容全体は、あらゆる目的のために参照により本明細書に組み入れられる。さらに、上記においてどのように特徴付けられたかにかかわらず、引用したどの参考文献も、本明細書に添付する特許請求の範囲に記載された主題の発明に対する先行技術とは見なされない。
[051]簡潔に、本発明の方法は、ベース基板の表面上に核生成層を形成することから始まる。ベース基板上に核生成層を形成すると、好ましい特性を有する複数のアイランド構造が形成される。本発明の実施形態において、多数のアイランド構造に歪みがなく、すなわち、構造が実質的に歪み緩和されるように、アイランドの材料とベース基板の材料との間の格子不整合により生成された歪みが迅速に緩和されるように、エピタキシャル成長方法を用いて、アイランド構造が形成される。アイランド構造およびベース基板の材料間の格子不整合は、典型的に、成長の最初のいくつかの単層内において解放され、したがって、多数のアイランド構造は、歪みがなく、すなわち、歪み緩和された特性を有する。
[052]アイランド構造が形成されると、本発明のさまざまな実施形態は、半導体材料の実質的に連続した層を形成するためのシード結晶として、高品質材料の別々にランダム配設されたアイランドを利用する。
[053]第１の実施形態において、アイランド構造からのさらなる成長を継続させることによって、高品質の応力緩和アイランド構造がシード結晶として直接使用されることで、アイランド構造が合体して実質的に連続した半導体材料層を形成するまで、すべての面に沿って（例えば、横方向および縦方向の両方）、サイズの増大がほぼ均一な状態で、アイランドのサイズを実質的に均一に、すなわち、等方的に増大させる。
[054]合体すると、半導体層の成長モードは、垂直方向により優先的に成長するように変更されうる。追加の実施形態において、等方的に成長した材料の表面およびまたは高品質の実質的に連続した生成半導体層は、デバイス形成、層転写などの後続処理を可能にするために、層から任意の残留表面粗さを取り除くための平滑化が必要になる場合がある。層の平滑化は、エッチング、質量輸送再成長、研磨／研削方法などによって達成されうる。
[055]さらなる実施形態において、実質的に歪み緩和されたアイランド構造が形成されると、アイランド構造およびベース基板のすでに露出された領域を覆うためにマスキング材料が適用される。マスキング材料の形成後、マスキング材料で覆われたアイランド構造の下側領域を維持しながら、アイランドと同様の構造のほとんどの上側部分を露呈するために、平坦化プロセスが実行される。成長プロセス中、アイランド構造の応力緩和は非常に迅速に起こるため、依然として歪みが存在するベース基板の近傍のアイランド構造の部分は、被覆されたままであり、後続するプロセスステージには利用できない。本発明の別の実施形態において、マスキング材料は省略される。
[056]本発明のさらなる実施形態では、さらなる成長の核生成部位として、実質的に歪み緩和されたアイランド構造を利用する。このような実施形態において、成長モードは、例えば、エピタキシャル横方向成長（ＥＬＯ）の既知のプロセスおよびその変形例を利用しながら、横方向モード（横方向成長領域を形成）で実行される。このような実施形態において、実質的に横方向モードで容易に成長可能な材料が選択されることができ、非限定的な例として、窒化ガリウムおよび窒化インジウムガリウム（低インジウム含有量）は、共に、横方向成長可能であると知られている材料である。
[057]横方向成長材料は、横方向成長領域を形成する。ある実施形態において、アイランド構造および横方向成長領域を含む材料組成は、類似していない場合があり、したがって、アイランド構造と横方向成長領域との間に格子不整合があれば、それにより歪みが生成されうる。したがって、ある実施形態において、横方向成長領域の厚さは、臨界厚さ以下、すなわち、歪みを解放するために、さらなる欠陥および転位が導入される厚さ以下に維持される。したがって、このような実施形態において、応力緩和されたアイランド構造の格子パラメータは、横方向成長領域に実質的に維持され、したがって、アイランド構造の上側部分の応力緩和された格子パラメータは、横方向成長層に引き継がれる。
[058]本発明のある実施形態は、分離されたアイランド構造の実質的に歪み緩和された部分から始まる個々の結晶成長の前面が交差し合体して、実質的に連続した横方向成長層を形成するまで、横方向成長領域の横成長を続け、この横方向成長層は、ある実施形態において、横方向成長層および下地アイランド構造の組成の両方に部分的に依存する臨界厚さ以下である。
[059]別の実施形態において、横方向成長領域は、アイランド構造の側面から横方向成長核生成によってアイランド構造間に生成されることで、横方向成長領域間に介在したアイランド構造を含む層を生成する。このような実施形態において、横方向成長は、アイランド構造の側面から直接核生成されることで、横方向成長領域にアイランドの高品質結晶構造を保存する。
[060]したがって、本発明のさまざまな実施形態により、好ましい欠陥／転位密度を維持しながら、応力緩和されたアイランド構造の上面に実質的に等しい面内格子パラメータを有する連続上面を含む中間構造が生成される。好ましい材料特性を有する半導体材料のこのようなテンプレート構造は、インジウム含有量がＩｎＧａＮアイランド構造のものに実質的に類似したものか、またはそれより多いＩｎＧａＮ材料（または他のIII族窒化物）のさらに高品質の連続層の成長に非常に適したものである。
[061]結果的に、中間構造（例えば、合体した横方向成長層）が形成されると、成長モードは、より縦方向の成長モードで進行するように変更されることができ、半導体材料を所望の厚さに厚くするようにする縦方向成長層を形成する。
[062]特定の実施形態において、縦方向成長層の組成は、アイランド構造のものに実質的に類似したものでありうる。アイランド構造の歪み緩和された上側部分の格子パラメータが、横方向成長領域（または層）を通して維持されるため、歪み緩和された格子パラメータは、縦方向成長層によって引き継がれ、したがって、縦方向成長層における格子不整合が防止されることで歪みが低減し、相分離の開始が防止される。したがって、本発明のある実施形態により、ＩｎＧａＮ材料の実質的に連続した歪み緩和層が生成される。
[063]さらなる実施形態において、縦方向成長層の組成は、アイランド構造のものに類似していないものであり、例えば、縦方向成長層のインジウム含有量は、アイランド構造と比較して増大されうる。このような実施形態において、縦方向成長層は、多少歪みが生じうるが、歪みレベルは、従来技術のものと比較すると、下地材料の歪み格子パラメータにより低減される。
[064]以下、図１Ａ〜図１Ｆを参照しながら、本発明の実施形態についてさらに詳細に記載し、図２Ａ〜図２Ｇ、図３Ａ〜図３Ｅ、および図４Ａ〜図４Ｅを参照しながら、本発明のさらなる別の実施形態についても記載する。
[065]図１Ａは、本発明の実施形態における初期ステージを示す中間構造１００を示す。中間構造１００は、ベース基板１０２と、核生成層（ＮＬ）１０４と、核生成層上に形成された複数の結晶核１０６とを含む。ベース構造は、均質構造（すなわち、単一材料、例えば、サファイア）または不均質構造（すなわち、複数材料で構成され、例えば、サファイア・オン・シリコンカーバイド）のいずれかで構成されうる。本発明のある実施形態において、ベース基板の平均格子パラメータは、ベース基板に成長される材料と不整合である。例えば、サファイアは、ベース基板として用いられてもよく、窒化インジウムガリウムが、サファイアの表面に堆積されてもよく、サファイアおよびＩｎＧａＮ材料は、異なる格子パラメータ、例えば、異なる面内格子パラメータを有する。
[066]ベース基板１０２上に、複数の核１０６が形成される。通例、エピタキシャル成長（および、一般に、結晶成長）が、巨視的結晶を成長させるためのシードとして働く微結晶の自発的形成から始まる。微結晶は、本明細書において「核」と呼ばれ、微結晶形成のプロセスおよび初期成長は、「核生成」と呼ばれる。表面上で核生成するエピタキシャル成長の場合、表面の性質は、例えば、ある構成および性質を他の構成および性質より安定したものにすることで、核の空間構成および結晶性質に強く影響を及ぼしうる。核生成層という用語は、バッファ層の堆積／成長によって、または表面化学処理によって、または他の手段によって達成されるこのような表面性質をさす。
[067]好ましい核生成層は、選択された空間密度および構成と、選択された結晶性質とを備える核を有するＩｎＧａＮ（または他のIII族窒化物）核生成を促す。空間密度に関して、これらは、等方性成長およびまたはＥＬＯ技術を後で適用する点から選択される。ＥＬＯ技術の場合、ＥＬＯが始まりうる成長部位が十分な数だけ利用可能である場合、さらに、異なる成長部位からの横方向成長が合体して、結晶成長前面に最小の傾き／ねじれがある単結晶層になるように、利用可能な成長部位が間隔を空けて設けられる場合、ＥＬＯは、良好な品質のIII族窒化物の実質的に連続した単結晶層を生成するものとして当該技術分野において知られている。一般に、ＮＬ１０４は、０．１〜１００μｍ、より好ましくは、０．２〜３μｍの距離ｄだけ平均して間隔を空けて設けられた分離され隔離された核に核生成を促すが、図１Ａにおける中間構造１００の核生成部位／核１０６のようにランダム配設されることが好ましい。
[068]多数のＮＬ処理、例えば、ベース基板１０２上のＮＬ１０４をもたらす処理と、この処理の効果は、当該技術分野においてすでに記載され知られているものであり、本発明において有用に利用されうる。例えば、Ｓｕｍｉｙａら、２００４、「Ｒｅｖｉｅｗ ｏｆ ｐｏｌａｒｉｔｙ ｄｅｔｅｒｍｉｎａｔｉｏｎ ａｎｄ ｃｏｎｔｒｏｌ ｏｆ ＧａＮ」、ＭＲＳ Ｉｎｔｅｒｎｅｔ Ｊ．Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄ．Ｒｅｓ．９、１、Ｇｉｂａｒｔ、２００４、「Ｍｅｔａｌ ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ ｏｆ ＧａＮ ａｎｄ ｌａｔｅｒａｌ ｏｖｅｒｇｒｏｗｔｈ」、Ｒｅｐ．Ｐｒｏｇ．Ｐｈｙｓ．６７、１、Ｄｗｉｋｕｓｕｍａら、２００３、「Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｉｃ ｓｔｕｄｙ ｏｆ ｓａｐｐｈｉｒｅ ｎｉｔｒｉｄａｔｉｏｎ ｆｏｒ ＧａＮ ｇｒｏｗｔｈ ｂｙ ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ： Ｎｉｔｒｉｄａｔｉｏｎ ｍｅｃｈａｎｉｓｍ」、Ｊ ｏｆ Ａｐｐｌｙ．Ｐｈｙｓ．９４、５６５６、Ｎａｒａｙａｎａｎら、２００２、「Ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ ｅｐｉｔａｘｙ ｏｎ（０００１）ｓａｐｐｈｉｒｅ」、Ｐｈｉｌ．Ｍａｇ．Ａ ８２、８８５、Ｓｔｕｔｚｍａｎｎら、２００１、「Ｐｌａｙｉｎｇ ｗｉｔｈ Ｐｏｌａｒｉｔｙ」、Ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．（ｂ）２２８、５０５、Ｏｈら、２００６、「Ｏｐｔｉｃａｌ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＧａＮ ａｎｄ ＧａＭｎＮ ｎａｎｏｗｉｒｅｓ ｇｒｏｗｎ ｏｎ ｓａｐｐｈｉｒｅ ｓｕｂｓｔｒａｔｅｓ」、およびＫｉｋｕｃｈｉら、２００４、「ＩｎＧａＮ／ＧａＮ Ｍｕｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｄｉｓｋ Ｎａｎｏｃｏｌｕｍｎ Ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ Ｇｒｏｗｎ ｏｎ（１１１）Ｓｉ Ｓｕｂｓｔｒａｔｅ」を参照されたい。
[069]上述したように選択された好ましいＮＬをベース基板に設けた後、本発明の方法は、ベース基板ＩｎＧａＮ上にアイランド構造を成長させる。最初に、必要に応じて、ＮＬの点から核生成条件が選択されることで、ＩｎＧａＮ（または他のIII族窒化物）が、最初に、上述した空間密度および構成を有する核で成長する。一般に、核の密度および構成は、後続するさらなる成長により、意図したＩｎＧａＮ（または他のIII族窒化物）層（例えば、好ましい特性、例えば、歪み低減を有する）が生成するようなものにされる。
[070]平均して、全体として互いから分離されたアイランドを有し、実質的にランダム配設されたＮＬの核から生じたIII族窒化物の成長を支持するように成長条件が選択される。図１Ｂは、基板１０２上のＮＬ１０４に初期成長されたＩｎＧａＮによって形成された非限定的な中間構造１１０を示す。図３は、図１Ｂに対応する実際の実施形態を表す走査型電子顕微鏡（ＳＥＭ）写真の画像である。
[071]初期アイランド構造は、平坦な上面１１４を有する台形状構造１１２を有する。例示した実施形態（図１Ｂを参照）において、アイランドは、水平方向の寸法が垂直方向の寸法のおよそ１〜２倍の構造に成長している。他の実施形態において、アイランドが、主に、縦方向の成分がより大きい支柱として現れるように、縦方向成長が比較的大きいものがありうる。次に、縦／横アスペクト比は、より大きいものであり、例えば、およそ２、またはおよそ４でありうる。本発明はまた、縦／横アスペクト比が１未満であるが、平均して、結果的に得られるアイランド成長は分離されたままである横方向成長がより顕著な実施形態を含む。
[072]成長条件、特に、成長の持続時間は、アイランド構造の上側部分の歪みが徐々に低減されるようにさらに選択される。成長は、アイランド構造の大部分の歪みレベルが低減されるまで続き、好ましくは、アイランド構造の大部分は、歪みがなく、すなわち、歪み緩和される。図１Ｂは、点線で囲んだ領域１１６を示す。点線領域１１６は、歪み緩和が生じたアイランド構造の領域、すなわち、アイランド構造１１２とベース基板１０２との間の格子不整合を軽減するために、欠陥が形成された領域（例えば、不整合転位）を概略的に表す。
[073]囲まれた領域１１６の上方の領域において、アイランド構造は、実質的に歪みがないか、または実質的に歪み緩和される。したがって、成長期間は、アイランド構造とベース基板との間の格子不整合による歪みが、例えば、不整合転位などの欠陥の形成によって、急速に解放されるように制御される。一方で、成長は、あまり長すぎてはいけないため、アイランドは結合する傾向にあり、別々に隔離された状態のままではない。
[074]典型的に、およそ３０ｎｍ〜１．５μｍの垂直アイランド高さまでの成長が適切である。ある実施形態において、アイランド構造の高さは、３０ｎｍより高いのに対して、他の実施形態において、アイランド構造の高さは、１５０より高く、この場合、ある実施形態にあるように、アイランド構造の高さは、３００ｎｍより高い。加えて、アイランドの組成は、ＩｎｘＧａ１−ｘＮを含んでもよく、ここで、インジウム含有量はｘ＝０．０２より大きく、またはｘ＝０．０５より大きく、またはｘ＝０．０８より大きい。
[075]アイランド構造１１２とベース基板１０２との間の界面領域に欠陥および転位が形成されることに加えて、領域１１６からアイランド構造の本体内にさらなる欠陥および転位が伝播しうる。図１Ｂに概略的に示す実施形態において、アイランド構造は、転位１１８が横方向に曲がり、横方向の面で終端するような条件下で成長している。したがって、左手側のアイランドの上側部分１２０は、欠陥および転位が比較的なく、選択された密度の欠陥および転位を有する。アイランド構造の上側部分の欠陥および転位密度をさらに低減させるためのこのような方法は、米国特許出願第６０／９５２，１３１号明細書に記載されており、同出願の内容全体は、本明細書に参照により組み入れられる。
[076]縦方向成長または横方向成長のいずれかに有利な条件は、当該技術分野において、一般的なＶＰＥプロセス、例えば、ＭＢＥ、ＭＯＣＶＤ、またはＨＶＰＥとして知られ記載されている。例えば、米国特許第６，３２５，８５０号明細書を参照されたい。また、Ｐｈｙｓ．Ｓｔａｔｅｓ．Ｓｏｌ（ｃ）３、Ｎｏ．６ １７５０−１７５３（２００６）を参照されたい。一般に、横方向成長と縦方向成長の相対速度は、成長温度、プロセスガスのV／III族前駆体比、キャリアガス（Ｈ２もしくＮ２、またはそれらの組み合わせ）の組成、およびリアクタ圧力によって影響されることが知られている。例えば、横方向成長は、より高い成長温度、より高いV／III比、より高いＮ２／Ｈ２比、より低い圧力（約１ａｔｍ以下）、またはそれらの組み合わせによって高められる。縦方向成長は、上記とは逆の条件によって高められる。特定の実施形態において、ＩｎＧａＮアイランドの歪みの点でＮＬ処理および成長条件の詳細を選択することが有益でありうる。このため、初期ＩｎＧａＮアイランドの歪み特性は、当該技術分野において知られている手段、例えば、透過型電子顕微鏡、および電子および／またはＸ線回折などによって測定されうる。
[077]歪みまたは歪み緩和レベルが低減された上側部分を有するＩｎＧａＮ（または他のIII族窒化物）アイランド構造が成長すると、次のプロセスステップにおいて、半導体材料の連続した層を生成するために、さらなる成長用のシード結晶として直接アイランド構造を利用してもよい。したがって、アイランド構造が合体して実質的に連続した層を形成するようになるまで、さらなる成長が、アイランド構造から等方的に継続されてもよい（すなわち、すべての結晶面から実質的に均一な成長）。
[078]合体すると、半導体層の成長モードは、垂直方向により優先的に成長するように変更されうる。さらなる実施形態において、等方的に成長した層の表面およびまたは高品質の実質的に連続した生成半導体層は、デバイス形成、層転写などの後続処理を可能にするために、層から任意の残留表面粗さを取り除くための平滑化が必要になる場合がある。層の平滑化は、エッチング、質量輸送の再成長、研磨／研削方法などを介して達成されうる。
[079]図１Ｃは、アイランド構造１１２からさらなる成長の初期ステージを示す中間構造１２０を概略的に示す。この概略図において、追加の成長前のアイランド構造１１２の初期位置は、点線１１２で示され、さらなる成長が等方的に続き、実質的に等方性材料１２２を生成する。
[080]本発明の実施形態は、等方性成長に用いられる材料が、一般的に、実質的に横方向の成長方向には成長できないため、アイランド構造１１２からの等方性成長を用いて、例えば、インジウム組成がｘ＝０．１１より大きいＩｎｘＧａ１−ｘＮは、実質的に横方向の成長を生成するには、すなわち、縦方向成長の範囲と比較しながら横方向成長の範囲を制御可能にする点で、過度に複雑な材料であることが判明した。したがって、ある特定の実施形態において、等方的に成長した材料は、アイランド構造を含むものと実質的に同じ材料組成を有する。したがって、本発明のある実施形態において、アイランド構造は、インジウム組成がｘ＝０．０２より大きいＩｎｘＧａ１−ｘＮを含み、追加の等方性材料は、同様に、インジウム組成がｘ＝０．０２より大きいＩｎｘＧａ１−ｘＮを含む。これにより、アイランドからの成長がさらに続いても、さらなる歪みが等方性材料に導入されることはない。
[081]しかしながら、III族窒化物のさらなる等方性成長は、アイランド構造の露出された面のすべてまたはほぼすべてから核生成されるため、欠陥および歪みが残りうる下側領域が、核生成にさらに使用される。したがって、歪みおよび欠陥が存在しうる領域１１６（例えば、不整合セグメント）が、追加の等方性材料１２２にさらに伝播しうる。
[082]領域１１６の歪みおよび欠陥に及ぼす等方性材料成長の影響に加えて、等方性成長が欠陥転位１１８を十分にもたらし、場合によっては、このような欠陥／転位が屈曲することもありうることを留意すべきである。材料は等方的に成長しうるため、このような欠陥／転位は、最終的に実質的に連続した材料層の最終品質に好ましくない方法で屈曲することもある。
[083]図１Ｄは、さらなる等方性材料１２２’が成長した際の半導体構造を示す中間構造１３０を概略的に示し、アイランド構造が合体することで、半導体材料の実質的に連続した層を形成する成長を示す。
[084]さらなる詳細において、等方性材料１２２’のさらなる成長は、中間構造１２０の等方性材料１２２からエピタキシャル成長される。さらなる等方性材料が成長すると、アイランド構造１１２が合体する。成長は実質的に等方的に継続しうるため、最初のアイランド構造１１２の表面トポグラフィが、一般に、追加の半導体材料成長１２２および１２２’に維持される。トポグラフィは、等方性成長モード中にほとんど変化しないため、溝１３４は、中間構造１３０の上側露出表面に形成される。このような溝は、後続の処理ステージが、デバイス構造の形成のためのものであるか、または半導体材料の部分の転写のためのものであるかなどにかかわらず、後続の処理ステージには望ましくない。したがって、本発明の実施形態の後続プロセスは、等方性材料の部分の除去に関するものであり、これにより、後続プロセスにより適した平滑で実質的に平坦な表面が得られる。
[085]図１Ｅは、平滑な上面１４２を含む中間構造１４０を生成するための中間構造１３０の処理を示す中間構造１４０を概略的に示す。
[086]さらなる詳細において、中間構造１３０は、中間構造１４０に平滑な上面１４２を与えるために、表面１３６から溝（すなわち、くぼみ、起伏、空洞など）１３４を除去するような方法で処理される。平滑な上面１４２を生成するための表面１３６の平滑化は、ウェット化学エッチング、プラズマエッチング（ＲＩＥ、ＩＣＰ、ＥＣＲなど）、研削、研磨などを含む当該技術分野において既知のさまざまな方法で行われうる。表面１３６のトポグラフィにより、溝１３６の頂点の上方にある材料は、広範な除去が必要であるのに対して、溝１３６の頂点より下方にある材料は、等方性材料１２２の表面を平坦化することができるように優先的に除去されないため、平滑表面１４２を生成するために、異方性エッチ方法が好ましい。
[087]ある実施形態において、平滑表面１４２を生成するための表面１３６の平坦化は、研削／研磨方法を利用して実行される。本発明の実施形態において、平坦化プロセスは、化学機械研磨プロセス（ＣＭＰ）によって引き起こされる。次に、例えば、選択された研磨剤やスラリー化学種を有する適切に選択されたスラリーを用いて、および、例えば、印加圧力および速度などの適切な研磨パラメータを用いて、ＣＭＰによって十分な等方性材料１２２が除去される。表面１４２を生成するためのＣＭＰプロセスが完了すると、表面１４２の表面粗さは、５ｎｍ未満、好ましくは、２ｎｍ未満、または、好ましくは、１ｎｍ未満であってもよい。別の実施形態において、等方性成長材料上でより縦方向の成長方向に再成長すると、ＣＭＰプロセスが実行されてもよい。
[088]欠陥／転位１１８が、本発明の実施形態中に伝播方向を変更してもよいことで、表面１４２の品質に好ましくないこのような欠陥／転位１１８が、表面１４２に存在することになることに留意すべきである。
[089]（図１Ｅの）中間構造１４０により、さらなるIII族窒化物材料の成長、例えば、高品質の実質的に連続した歪み緩和ＩｎＧａＮに非常に適切なテンプレート構造が得られる。ある実施形態において、中間構造１４０は、下地等方性材料のものに実質的に等しいインジウム組成を有するＩｎＧａＮの成長に利用されるのに対して、別の実施形態において、中間構造１４０は、等方性材料のものより大きなインジウム含有量を有するＩｎＧａＮの成長に利用される。
[090]図１Ｆは、図１Ｅの中間構造１４０上でのさらなる層の成長を示す構造１５０を示す。本発明のある実施形態において、さらなる層１５２は、より縦方向モードに成長されることで、半導体材料の厚さを所望の厚さに促す縦方向成長層を形成する。当該技術分野において知られているように、縦方向成長層は、エピタキシャル成長パラメータを変動させることで、優先的縦方向成長モードで成長される。前述したように、ある実施形態における縦方向成長層は、完了すると、ＣＭＰを利用する前述した方法によって平滑化される。したがって、これらの実施形態の縦方向成長層の平坦化は、縦方向成長層のエピタキシャル成長前および／または後に実行されうる。また、アイランド構造の形成中に形成された欠陥／転位１１８は、縦方向成長層１５２の表面内および表面に伝播するように示されていることに留意すべきである。
[091]ある実施形態における縦方向成長層は、インジウム含有量が、下地アイランド構造および等方性材料のものと実質的に等しいＩｎｘＧａ１−ｘＮ層を含み、さらに詳しく言えば、縦方向成長層は、インジウム組成がｘ＝０．０２より大きく、ｘ＝０．０５より大きく、またはｘ＝０．０８より大きいＩｎｘＧａ１−ｘＮ材料を含んでもよい。
[092]したがって、本発明の実施形態は、好ましい欠陥／転位密度を有する歪み緩和され実質的に単一の組成相ＩｎＧａＮの連続した層を生成可能である。結果的に得られる層１５２の厚さは、およそ１μｍ未満、およそ１００μｍまで、およそ５００μｍまで、またはおよそ１０００μｍまでのものでありうる。
[093]結果的に得られる連続した縦方向成長層１５２は、電子コンポーネント、光起電コンポーネント、光学コンポーネント、光電子コンポーネントなどの作製に用いられてもよい。本発明の別の実施形態において、連続した半導体層の一部分または全体のいずれかが、自立型または複合型の基板を製造するために、中間構造１５０から転写されうる。転写プロセスは、連続層の一部分の剥離に移行し、結合技術を含むものであってもよい。
[094]ある実施形態において、半導体層１５２の一部分が、イオン注入や分離技術によって、例えば、ＳＭＡＲＴ−ＣＵＴ（登録商標）と呼ばれる技術を用いて、中間構造１５０から剥離される。このようなプロセスは、例えば、Ｂｒｕｅｌの米国再発行特許発明第３９，４８４号明細書、Ａｓｐａｒらの米国特許第６，３０３，４６８号明細書、Ａｓｐａｒらの同第６，３３５，２５８号明細書、Ｍｏｒｉｃｅａｕらの同第６，７５６，２８６号明細書、Ａｓｐａｒらの同第６，８０９，０４４号明細書、およびＡｓｐａｒらの同第６，９４６，３６５号明細書に詳細に記載されており、これらの各々の内容全体は、本明細書に参照により組み入れられる。
[095]以下、図２Ａ〜図２Ｇを参照しながら、本発明の別の実施形態について記載する。本発明の別の実施形態の多くの要素は、前述したものと同等のものであり、したがって、以下の記載は、別の実施形態の新規の特性に主に焦点を当てる。
[096]簡潔に言えば、本発明の別の実施形態では、前述した方法の大部分を利用するが、アイランド構造の望ましくない部分をマスキングするために、マスキング構造の形成を利用する。したがって、アイランド構造からのさらなる成長の核生成は、アイランド構造の高品質の結晶部分に限定されうる。加えて、アイランド構造からのさらなる成長は、例えば、ＥＬＯなどの方法を利用して、より横方向に促される。
[097]より詳細には、図２Ａは、図１Ａと同等のものであり、ベース基板２０２上でのＮＬ２０４の形成および好ましい間隔ｄを有する核２０６の形成を示す中間構造２００を示す。図２Ｂは、図１Ｂと同等のものであり、好ましい結晶特性、すなわち、低減された格子歪みや歪み緩和された上面２１４を有するＩｎＧａＮアイランド構造２１２の形成を示す中間構造２１０を示す。
[098]低減された歪みまたは歪み緩和されたレベルを有する上側部分を有するＩｎＧａＮ（または他のIII族窒化物）アイランド構造が成長すると、後続するプロセスステップでは、アイランドで覆われていないベース基板の露出部分を、マスキング構造を形成するマスキング材料で覆う。マスキング構造の厚さ（または深さ）は、歪みが依然として存在しうるアイランドの下側部分のほとんどまたはすべてと、加えて、比較的より多数の終端欠陥および転位を有する横方向の面を覆うのに十分なものである。しかしながら、本発明の実施形態では、低減された歪みレベルまたは歪み緩和レベルを有し、比較的より少数の終端欠陥および転位しかない面を有するアイランドの上側部分は覆われない。
[099]さらに、マスキング構造を通して現れるアイランド構造の上側部分は、後続のＥＬＯ成長が、アイランド／ピラーの現れている上側部分で始まり、その後、マスクに広がるように促すのに十分な傾斜面を有しうる。
[0100]マスキング構造を形成するための好ましいマスキング材料は、ＧａＮ（または低インジウム含有量ＩｎＧａＮなどの他のIII族窒化物）が容易に核生成しない材料である。このような材料は、酸化シリコン、窒化シリコン、それらの組み合わせ、例えば、酸窒化シリコン、および他の難溶性シリコン含有材料を含む。窒化シリコンは、ＩｎＧａＮより、化学機械研磨（ＣＭＰ）などのプロセスによって容易に除去されるため、特に好ましい。酸化／窒化シリコン層スタックなどのマスキング材料の組み合わせが利用されてもよく、マスキング材料のこのような組み合わせは、マスキング構造の部分を制御下で除去する助力になるように用いられてもよいことに留意すべきである。
[0101]図２Ｃは、アイランド構造をすべて覆うためにマスキング材料を堆積することを含むマスク構造形成の実施形態を例示する中間構造２３０を概略的に示し、図２Ｄは、アイランド構造の最上部分がマスクを通して現れるように、十分なマスキング材料を十分に除去することを例示する中間構造２４０を示す。
[0102]したがって、例えば、スピンオンガラスプロセスまたは化学気相成長（ＣＶＤ）プロセスによって、マスキング材料２３２が最初に形成されることで、アイランド構造は、図２Ｃに示すようにすべて覆われる。ここで、（ベース基板２０２上の）アイランド構造２１２は、マスキング材料２３２によって完全に覆われている。本発明のある実施形態において、マスキング材料は、マスクが好ましい厚さレンジに達したときに堆積が停止可能なように、実時間モニタリング制御下でＣＶＤプロセスによって堆積される。例えば、堆積中、基板は、表面特徴、例えば、表面の不規則性のサイズなどを検出可能な放射によって操作可能であり、厚さを増すためのマスクの上方に現れたままのＩｎＧａＮピラーの高さに関するフィードバックを与える。このような放射は、可視、ＩＲまたはＵＶ光、または粒子（ＳＥＭの場合）でありうる。
[0103]引き続き、例えば、ウェット化学エッチング、プラズマエッチング（反応性イオンエッチング、誘導結合プラズマエッチングなど）のエッチング技術によって、または化学機械研磨（ＣＭＰ）などの研磨技術によって、マスキング材料の上部分が除去または剥離されることで、最終的なマスクの厚さは、引き続きエピタキシャル横方向成長を促すのに好ましいレンジのものとなる。
[0104]図２Ｄは、マスキング材料２３２の一部分を除去した後、中間構造２３０を含む中間構造２４０を示す。マスク層が好ましいレンジの厚さを有するように好ましい量のマスキング材料が除去されている。このような好ましいレンジにおいて、アイランド構造２１４の上側面は露出されるが、アイランド構造の側面２４２、歪み領域２１６、および転位２１８の大部分は、後続のさらなる成長がこれらの領域からの核生成を防止するために覆われ、したがって、後続の結晶品質が高められる。一般に、マスクの高さの厚さレンジは、アイランドの高さのおよそ６０〜９０％である。
[0105]マスキング材料とともにＩｎＧａＮ（または他のIII族窒化物材料）がほとんどまたはまったく除去されないため、好ましいマスキング材料は、ＩｎＧａＮの除去と比較してより迅速な除去を促す特性も有する。例えば、マスキング材料が、ＣＭＰによって除去される場合、（ＣＭＰによる除去に対して比較的困難であり耐性があると知られている）ＩｎＧａＮより容易に研摩／エッチングされるべきである。
[0106]より詳細には、当該技術分野において既知の条件下で、例えば、ガス状のＳｉＨ４およびＮＨ３からＣＶＤプロセスによってアイランドをすべて覆うように窒化シリコンが堆積されうる。次に、例えば、選択された研磨剤およびスラリー化学種を有する適切に選択されたスラリーを用いて、および、例えば、印加圧力および速度などの適切な研磨パラメータを用いて、十分なマスキング材料がＣＭＰによって除去される。
[0107]簡潔に言えば、比較的影響を受けずに残るＩｎＧａＮピラーの上部へ、主として機械的作用によって窒化シリコンが除去されるように、スラリー研磨剤、研磨圧力などが選択される。スラリー化学種、ｐＨなどは、腐食、溶解、およびＩｎＧａＮピラー間の窒化シリコンの供給を促すように選択されることで、それらの最上部分は、残りのマスキング材料を通って現れる。任意に、マスキング材料の剥離は、好ましい厚さレンジに達した後にＣＭＰが停止可能であるように、実時間でモニタされうる。また、残留スラリーを除去するために、ＣＭＰ後、洗浄処理が行われてもよい。
[0108]理想的な場合、ＣＭＰプロセスにより、ＩｎＧａＮアイランドの表面の粗さがほとんどないか、まったくなくなるべきである。しかしながら、ＣＭＰプロセスの研磨作用によりＩｎＧａＮ表面が研磨される場合、層にＣＭＰ後の平滑化プロセスが必要となる。III族窒化物の場合、当該技術分野において既知の質量輸送再成長方法によって、粗い表面が平滑化されうる。
[0109]本発明の実施形態において、試料は、質量輸送再成長を促す温度までＮＨ３＋Ｈ２周囲環境において加熱される。質量輸送再成長中、材料の高エネルギーピークは、材料の谷内に再分布されることで、平滑化作用が得られ、表面が後続のＥＬＯにより適したものになる。例えば、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｐａｒｔ１ ４０ ５６５（２００１）、およびＡｐｐｌｉｅｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅｓ １５９−１６０ ４２１（２０００）を参照されたい。
[0110]加えて、大きく分離されたＩｎＧａＮアイランド構造には、ピラーの高さを統一するために、補助的な平滑化が必要になることもある。マスキング材料の除去と、III族窒化物材料が現れるとマスク除去を停止する能力とが後続の処理で必要となることを考慮すると、ピラー高さの均一化は重要である。ピラー高さが不均一であると、マスク除去が非効率になり、横方向成長層を生成するには理想的ではない表面になりうる。III族窒化物の場合、不均一な表面は、前段落に記載した質量輸送再成長方法によって平滑化されうる。
[0111]本発明の実施形態の後続ステージにおいて、好ましい結晶特性、すなわち、実質的に歪み緩和される特性を備えるとともに、好ましい欠陥／転位密度および単一の組成相を備えるＩｎＧａＮアイランド構造の上側露出部分が、さらなる材料成長のシード結晶として利用される。
[0112]ＩｎＧａＮアイランド構造の上側部分は、横方向成長領域の横方向成長のシード結晶として利用される。しかしながら、高インジウム含有量の横方向成長層（例えば、インジウム含有量が１１％を超える）は、生成が複雑であることが分かっており、このような層の報告は、現時点では先行技術において知られていない。したがって、横方向成長領域は、主に横方向に成長可能な材料を含み、例えば、非限定的な例として、ＧａＮ（または低インジウム含有量のＩｎＧａＮ）が、横方向成長領域およびまたは可能な横方向成長層を形成するために利用されうる。しかしながら、横方向成長したＧａＮ領域（層）は、下地の応力緩和されたＩｎＧａＮアイランド構造に対して歪みがあるため、横方向成長領域（層）は、インジウム含有量がより高いＩｎＧａＮの格子定数を維持する。
[0113]したがって、本発明の実施形態では、ＧａＮ（またはインジウム含有量が低率のＩｎＧａＮ）横方向層をさらに成長させるための核生成シードに、ＩｎＧａＮアイランド構造の応力緩和された上面が利用される。ＧａＮは、横方向成長が可能なものとして当該技術分野においてよく知られているため（例えば、１月１２日に発行されたＳｕｇｉｕｒａの米国特許第６，０１５，９７９号明細書、２０００年４月１８日に発行されたＤａｖｉｓの同第６，０５１，８４９号明細書、２００００年１１月２８日に発行されたＫｉｙｏｋｕの同第６，１５３，０１０号明細書）、ＧａＮ材料の実質的に連続した層は、ＩｎＧａＮアイランド構造の分離され応力緩和された上側部分の上方に生成されうる。
[0114]ＧａＮ横方向成長領域および後続の横方向成長層の厚さは、欠陥および転位の形成により歪み緩和が始まる臨界厚さ未満に維持されうる。このような場合、アイランド構造の上側部分の応力緩和されたＩｎＧａＮの歪み緩和格子パラメータは、ＧａＮ横方向成長層に実質的に維持され、すなわち、ＧａＮ横方向成長領域（層）の面内格子パラメータは、下地の応力緩和されたＩｎＧａＮアイランドのものと実質的に等しい。加えて、ＧａＮ横方向領域（層）に追加の欠陥／転位が形成されることで、歪みが軽減されないため、高品質ＩｎＧａＮピラーの上面の欠陥／転位密度は、ＧａＮ横方向領域（層）に実質的に維持される。
[0115]したがって、本発明の方法では、好ましい欠陥／転位密度を維持しながら、下地ＩｎＧａＮアイランドに実質的に等しい面内格子パラメータを有する上側連続表面を含むテンプレート構造が生成される。好ましい材料特性を有する半導体材料のこのようなテンプレート構造は、インジウム含有量がＩｎＧａＮアイランド構造と比較して実質的に類似または増大したさらに高品質のＩｎＧａＮ材料の成長に非常に適している。
[0116]さらに詳細に言えば、図２Ｅは、例えば、ＧａＮを含む横方向成長領域の横方向成長を生じるさらなる成長の初期ステージを示す中間構造２５０を示す。前述したように、ＧａＮ（または低インジウム含有量のＩｎＧａＮ）の横方向成長と縦方向成長の程度を制御するための方法は、当該技術分野においてよく知られている。
[0117]ある実施形態において、成長は、より縦方向の成長モードでアイランド構造２１４の上側露出部分から始まり、所望の縦方向の高さが得られると、より横方向の成長モードに切り換えられ、あるいは、横方向成長モードが、オフセットから利用されうる。ある実施形態において、横方向成長が開始されうる側面２５２を与えるために、初期縦方向成長モードが用いられてもよい。加えて、横方向成分と縦方向成分の両方を組み込んだ成長モードを生じるように、成長条件が選択されうる。縦方向および横方向成長モードを得るのに適した条件が、当該技術分野において知られている。
[0118]さらに詳細に言えば、図２Ｅは、アイランド構造２１４の上側部分からの横方向成長の初期ステージを示し、ＧａＮ横方向成長領域２５４は、上側アイランド表面２１４から生じ、または核生成して、横方向結晶成長前面２５２を生成する。横方向成長プロセス中に堆積されたＧａＮ横方向成長領域は、前述したように、核生成する材料の性質（欠陥密度、格子パラメータ）を引き継ぐことが予測されうる。ＧａＮ横方向成長領域の厚さ１５４ｄは、前述したように、臨界厚さ以下に維持される。欠陥形成によって歪み緩和が始まる厚さｄは、成長方法および下地ＩｎＧａＮ材料の組成に応じ、ある実施形態において、ＧａＮ横方向領域の臨界厚さは、５００ｎｍ未満であり、さらなる実施形態において、２５０ｎｍ未満であり、さらなる実施形態において、１００ｎｍ未満である。ある実施形態において、横方向成長領域は、インジウム含有量がｘ＝０．１１未満、ｘ＝０．０８未満、またはｘ＝０．０５未満であるＩｎｘＧａ１−ｘＮを含む。
[0119]図２Ｆは、III族窒化物材料の実質的に連続した膜を形成するために、横方向成長プロセスが、ＧａＮ横方向成長領域が合体して横方向成長層２５４を形成するステージにある中間構造２６０を示す。（図１Ｅの中間構造２５０の）半導体成長前面２５２は、横方向成長材料（例えば、ＧａＮ、または低インジウム含有量ＩｎＧａＮ）の単一の合体膜を形成するように収束し一体化する。ＩｎＧａＮアイランド２１２の上面の空間配列、サイズ、および構造は、高品質の横方向成長プロセス（前述したように）を促すように最適化されることが好ましく、例えば、合体前の結晶の傾き／ねじれを防止することで、実質的に、さらなる欠陥形成が防止されるように分布され間隔を空けられる。例えば、中央のアイランド２１２’および右側のアイランド２１２’’構造は、さらなる欠陥／転位を生成することなく合体する横方向成長前面を生成する。しかしながら、中央のアイランド２１２’および左側のアイランド２１２は、２つのシードアイランド構造の分布および間隔が理想的でないことが原因で、欠陥／転位２６２を生じるように合体する横方向成長前面を生成する。
[0120]したがって、（図２Ｆの）中間構造２６０により、さらなるIII族窒化物材料を成長させるために、例えば、高品質の実質的に連続した歪み緩和されたＩｎＧａＮに非常に適したテンプレート構造が得られる。ある実施形態において、インジウム組成が下地アイランド構造のものに実質的に等しいＩｎＧａＮの成長に中間構造２６０が利用されるのに対して、別の実施形態において、中間構造２６０は、インジウム含有量がアイランド構造のものより多いＩｎＧａＮの成長に利用される。
[0121]図２Ｇは、図２Ｆの中間構造２６０上での追加層の成長を示す構造２７０を示す。本発明のある実施形態において、より縦方向のモードにおいて追加層２７２が成長されることにより、縦方向成長層を形成することで、半導体材料の厚さを所望の厚さに促す。縦方向成長層は、当該技術分野において知られているように、エピタキシャル成長パラメータを変動することにより優先的縦方向成長モードで成長される。横方向成長層２５４の合体中に形成される欠陥／転位２６２が、縦方向成長層２７２の表面内および表面に伝播するように示されていることに留意すべきである。
[0122]ある実施形態における縦方向成長層は、インジウム含有量が下地アイランド構造のものに実質的に等しいＩｎＧａＮ層を含む。したがって、本発明の実施形態は、好ましい欠陥／転位密度を有する歪み緩和され実質的に単一の組成相ＩｎＧａＮの連続した層を生成可能である。結果的に得られる層２７２の厚さは、およそ１μｍ未満、およそ１００μｍまで、およそ５００μｍまで、またはおよそ１０００μｍまでのものでありうる。
[0123]結果的に得られる連続した縦方向成長層２７２は、電子コンポーネント、光起電コンポーネント、光学コンポーネント、光電子コンポーネントなどの作製に用いられてもよい。本発明の別の実施形態において、連続した半導体層の一部分または全体のいずれかが、自立型または複合型の基板を製造するために、中間構造２７０から転写されうる。転写プロセスは、連続層の一部分の剥離に移行し、結合技術を含むものであってもよい。
[0124]ある実施形態において、半導体層２７２の一部分が、イオン注入や分離技術によって、例えば、ＳＭＡＲＴ−ＣＵＴ（登録商標）と呼ばれる技術を用いて、中間構造２７０から剥離され、また、このようなプロセスの参照については、すでに前述している。
[0125]以下、図３Ａ〜図３Ｅを参照しながら、本発明の別の実施形態について記載する。本発明の別の実施形態の多くの要素は、前述したものと同等のものであり、したがって、以下の記載は、別の実施形態の新規の特性に主に焦点を当てる。
[0126]簡潔に言えば、本発明の別の実施形態では、前述した方法の大部分を利用するが、マスキング構造の形成およびこのようなマスキング構造の生成に要求される関連するプロセスが省略されている。マスキング層を省略すると、最終製品、すなわち、例えば、ＩｎＧａＮなどの高品質の歪み緩和された連続した半導体材料の品質を犠牲にしなくても、本発明の実施形態のプロセスが簡略化されうる。
[0127]より詳細には、図３Ａは、図１Ａと同等のものであり、ベース基板３０２上でのＮＬ３０４の形成および好ましい間隔ｄを有する核３０６の形成を示す中間構造３００を示す。図３Ｂは、図１Ｂと同等のものであり、好ましい結晶特性、すなわち、低減された格子歪みや歪み緩和された上面３１４を有するＩｎＧａＮアイランド構造３１２の形成を示す中間構造３１０を示す。
[0128]図３Ｃは、横方向成長前面３５２を生成する横方向成長領域３５４として、例えば、ＧａＮを利用する横方向成長の初期ステージを示す中間構造３５０を示す。本発明の別の実施形態において前述したように、マスキング構造は省略される。したがって、横方向成長は、ＩｎＧａＮアイランドの上面３１４から開始され、アイランド側面３４２からの横方向成長が抑制される。結晶構造の異なる面からの成長を制御する方法が当該技術分野において知られており、例えば、アイランド構造などのナノスケール特徴からの窒化物の面選択的核生成が文献において報告されている（例えば、Ｌｅｅら、Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ、２７９ ２８９ ２００５を参照されたい）。ある実施形態において、横方向成長領域は、インジウム含有量がｘ＝０．１１未満、ｘ＝０．０８未満、またはｘ＝０．０５未満であるＩｎｘＧａ１−ｘＮを含む。
[0129]横方向成長領域は、半導体アイランドの上面から広範囲にわたって生じたものであるが、実際には、半導体アイランドの追加の表面を隠すためのマスキング材料がないことにより、図３Ｃの半導体アイランド中間構造３５０の他の表面上で、ある程度の堆積が生じることもあることに留意すべきである。
[0130]次に、本発明の別の実施形態が、前述したように続く。図３Ｄは、欠陥３６２を含む実質的に連続した横方向成長層３５４を形成するために、横方向成長領域の個々の成長横方向前面が合体することを示す中間構造３６０を示す。さらに、図３Ｅは、縦方向成長モード材料層を所望の厚さにエピタキシャル成長させるために、より縦方向の成長モードを用いることによって、縦方向成長層３７２を中間成長構造３６０に追加することを示す構造３７０を示す。縦方向層３７２の品質は、ＩｎＧａＮアイランドの表面の特質および横方向成長層がこれらの性質を引き継ぐことにより高められる。
[0131]結果的に得られる連続した縦方向成長層３７２は、電子コンポーネント、光起電コンポーネント、光学コンポーネント、光電子コンポーネントなどの作製に用いられてもよい。本発明の別の実施形態において、連続した半導体層の一部分または全体のいずれかが、自立型または複合型の基板を製造するために、中間構造３７０から転写されうる。転写プロセスは、連続層の一部分の剥離に移行し、結合技術を含むものであってもよい。
[0132]ある実施形態において、半導体層３７２の一部分が、イオン注入や分離技術によって、例えば、ＳＭＡＲＴ−ＣＵＴ（登録商標）と呼ばれる技術を用いて、中間構造３７０から剥離され、また、このようなプロセスの参照については、すでに前述している。
[0133]以下、さらに、図４Ａ〜図４Ｅを参照しながら、本発明の別の実施形態について記載する。本発明の別の実施形態の多くの要素は、前述したものと同等のものであり、したがって、以下の記載は、別の実施形態の新規の特性に主に焦点を当てる。
[0134]簡潔に言えば、本発明の別の実施形態では、前述した方法の大部分を利用するが、マスキング構造の形成およびこのようなマスキング構造の生成に要求される関連するプロセスが省略されている。しかしながら、これらの別の実施形態において、横方向成長は、アイランド構造の側面から広範囲にわたって核生成して、アイランド構造間に横方向成長領域を形成する。したがって、本発明のこれらの別の実施形態は、歪みのある横方向成長領域間に挿間された応力緩和されたアイランド構造を含む上面を含む中間構造を生成する。結果的に、中間構造の上面の実質的な部分が、応力緩和されたアイランドの上側部分のものに等しい面内格子パラメータを有する。
[0135]より詳細には、図４Ａは、図１Ａと同等のものであり、ベース基板４０２上でのＮＬ４０４の形成および好ましい間隔ｄを有する核４０６の形成を示す中間構造４００を示す。図４Ｂは、図１Ｂと同等のものであり、好ましい結晶特性、すなわち、低減された格子歪みや歪み緩和された上面４１４を有するＩｎＧａＮアイランド構造４１２の形成を示す中間構造４１０を示す。
[0136]図４Ｃは、アイランド構造４１２の側面４４２（およびそれらと同等のもの）から広範囲に横方向成長が核生成する横方向成長の早期ステージを例示した中間構造４２０を概略的に示す。より詳細には、前述したように、アイランド構造の側面からの縦方向成長とは対照的に、実質的により横方向成長を生成するための方法が、当該技術分野において知られている。したがって、横方向成長領域４５４は、側面４４２から生じ、成長プロセスが継続するにれて横方向に広がる。
[0137]前述したように、ある実施形態において、横方向成長領域４５４を生成するために用いられる横方向成長材料は、縦方向成長モードとは対照的に、より横方向モードに成長可能であり、このような材料は、例えば、ＧａＮおよび低インジウム含有量ＩｎｘＧａ１−ｘＮ（例えば、ｘ＜０．０５）を含む。ある実施形態において、横方向成長領域は、インジウム含有量がｘ＝０．１１未満、ｘ＝０．０８未満、またはｘ＝０．０５未満であるＩｎｘＧａ１−ｘＮを含む。前述した実施形態のように、横方向成長領域は、臨界厚さのもの以下の厚さまで成長されることで、横方向成長領域は、核生成したアイランド構造の格子パラメータおよび歪み特性を維持する。また、横方向成長領域が、アイランド構造４１２のサイドファクト（ｓｉｄｅ ｆａｃｔｓ）４２４の表面から広範囲に核生成するため、この核生成は、領域４１６から、すなわち、歪みおよび欠陥レベルが望ましくないものでありうる領域からも始まることに留意すべきである。
[0138]図４Ｄは、アイランド構造４１２および横方向成長領域４５４を含む連続した膜を形成するように完全に合体するステージでの横方向成長領域の形成を示す中間構造４３０を概略的に示す。したがって、中間構造４３０の上面４１４は、ＩｎＧａＮアイランド４１２および横方向成長領域４５４の応力緩和された上面を含む。横方向成長領域が、アイランド構造４１２から核生成し、臨界厚さ以下の厚さに維持されるため、横方向成長領域は、格子パラメータおよびアイランド側面の歪みレベルの両方を引き継ぐ。
[0139]したがって、中間構造４３０は、ＩｎＧａＮなどのさらに高品質の応力緩和されたIII族窒化物材料の成長に非常に適したテンプレート構造を含む。したがって、図４Ｅは、中間構造４３０の表面４１４からの追加の縦方向成長層４７２の成長を示す中間構造４４０を概略的に示す。前述した実施形態のように、縦方向成長層は、前述したように、ある組成および厚さに成長されることができ、さらなる構造もしくはデバイスを形成するために利用されてもよく、または前述した技術を用いて基板構造を作成するために部分が転写されてもよい。
[0140]以下、本発明の実施形態をさらに説明するために、複数の実施形態について記載する。以下の実施形態において、物理パラメータ（例えば、時間、温度など）は、例示的な目的のものにすぎず、限定的なものとして見なされるべきではないことを理解すべきである。
[0141]図５は、前述した本発明の実施形態を利用するベース基板上に形成されたＩｎＧａＮアイランド構造の実際の実施形態の走査型電子顕微鏡（ＳＥＭ）の平面図の画像を示し、図６Ａ〜図６Ｂは、透過型電子顕微鏡（ＴＥＭ）の側面図の画像を示す。特に、（図６Ａの）アイランド構造６１２、６１２’、および６１２’’は、図１Ｂの中間構造１１０に相当する。
[0142]図５および図６Ａ〜図６Ｂのアイランド構造は、以下の手段によって生成された。ＩｎＧａＮアイランド構造の堆積前に、サファイア基板が、ＭＯＶＰＥリアクタ内で６００〜９００℃の温度まで加熱され、ある実施形態において、サファイア表面を窒化できるように、３〜５分間、反応チャンバにアンモニアが投入されている間、この温度は７５０℃に維持される。引き続き、ＭＯＶＰＥリアクタ温度は、８００℃〜１０００℃に上昇され、好ましい実施形態において、温度は、隔離されたＩｎＧａＮ特徴の成長中、８６０℃に維持される。成長中の圧力レンジを２００ｍｂａｒ〜４００ｍｂａｒに維持し、好ましい実施形態において、圧力を３００ｍｂａｒに維持した。V族種（例えば、アンモニア）とIII族種（例えば、トリメチルガリウム、トリメチルインジウム）の比は、三次元ピラー成長を促進するように低く保たれ、利用されるV族／III族の比は、５００〜２５００、好ましくは、１０００であった。
[0143]図５は、アイランド構造が、最大およそ２５０ｎｍの間隔でランダムに位置付けられることを示す。アイランド構造またはその小さな群は、分離され隔離される。図５のアイランド５１２は、隔離されランダム配設されたアイランド構造の実施形態を示し、加えて、アイランド構造間の境界を示すベース基板５０２（この実施形態ではサファイア基板）がはっきりと視認できる。ほとんどのアイランド構造が、個々に分離され隔離されているが、少数が２〜３個のピラー／アイランドの群、例えば、群５０５にまとまって成長している。
[0144]図６Ａは、上述したようにして生成された複数のＩｎＧａＮアイランド構造６１２、６１２’、６１２’’、および６１２’’’を有する好ましいベース基板６０２の別の実施形態の高分解能透過型電子顕微鏡（ＨＲ−ＴＥＭ）によって生成された断面画像を示す。この実施形態において、アイランド状の特徴６１２、６１２’’、および６１２’’’は、垂直方向の寸法と比較してより大きな水平方向の寸法を有し、図１Ｂの中間構造１１０のアイランド状の特徴１１２および１１２’’と同等である。さらに、アイランド状の特徴６１２’（図４Ａ）は、ほぼ等しい水平方向および垂直方向の寸法を有し、図１Ｂのアイランド状の特徴１１２’と同等である。一般に、アイランド構造は、後続の横方向成長プロセスに非常に適した間隔で空間的に分離される。
[0145]加えて、アイランド構造は、この実施形態において、３０ｎｍオーダーのほぼ等しい高さを有する。ある特徴は、ほぼ矩形の断面を有し、よりピラー状であると見なされうる。ある他の特徴は、ほぼ三角形の断面を有し、よりピラミッド状であると見なされうる。さらなる特徴は、１つ以上の傾斜する水平面を有し、角錐台またはピラミッド形の上部を有する柱状部として見なされうる。
[0146]図６Ｂは、ＩｎＧａＮアイランド構造の成長の初期ステージを示すさらなる高分解能ＨＲ−ＴＥＭ画像を示す。領域６０５は、この実施形態において、サファイア基板からなるベース基板に相当する。ＨＲ−ＴＥＭ画像は、原子構造の整列された周期性によって観察されるように、サファイア基板のよく整列された結晶構造を明確に示す。しかしながら、ベースサファイア基板の上方にある領域６０７、すなわち、ＩｎＧａＮアイランド成長の初期ステージで、結晶構造の周期性は、例えば、ベース基板とアイランド構造との間、すなわち、サファイアとＩｎＧａＮアイランド構造との間の格子不整合による不整合転位などの欠陥の形成が原因で多少不規則である。
[0147]多少不規則なＩｎＧａＮ領域６０７の上方に、より整列された結晶構造に戻ることを示すよく整列された周期性が再度観察される領域６０９が位置する。領域６０９のさらなる分析は、ＩｎＧａＮ材料が、応力緩和された格子パラメータを有するＩｎ０．１８Ｇａ０．８２Ｎで構成され、領域６０９のＩｎＧａＮ材料が、後続の横方向成長および連続した歪み緩和された半導体膜形成に適したものであることを示している。
[0148]図６Ｃは、図１Ａ〜図１Ｆに概略的に示すものに類似した本発明の実施形態によって生成された歪み緩和されたＩｎＧａＮ材料の実質的に連続した層の形成を示すさらなるＨＲ−ＴＥＭ画像を示す。ベース基板６０２は、はっきりと視認でき、前述した実施形態のように、サファイア材料を含む。サファイアベース基板の上方には、図６ＡのＩｎＧａＮアイランド構造６１２からさらなる成長を開始する方法によって生成された歪み緩和されたＩｎＧａＮ材料６５２の連続した層がある。
[0149]この実施形態において、さらなる成長は、約８５０ｎｍの概算厚さを有する連続層を生成するために、アイランド構造からの実質的に等方的なさらなる成長によって生成される。図１Ｄに類似しているように、歪み緩和されたＩｎＧａＮ層６３６の表面は、層のシードである初期アイランド構造のトポグラフィが維持された溝状の領域６３４を含む。さらなる処理に適した歪み緩和されたＩｎＧａＮ材料層を生成するために、表面６３６には、例えば、化学機械研磨などの方法を利用した平坦化が必要になる場合がある。
[0150]上述した本発明の好ましい実施形態は、これらの実施形態が、本発明のいくつかの態様の説明であるため、本発明の範囲を限定するものではない。任意の同等の実施形態は、本発明の範囲内にあるように意図されている。実際、記載した要素の別の有用な組み合わせなど、本明細書に図示され記載されているものに加えて、本発明のさまざまな修正例は、後続する記載から当業者に明らかになるであろう。このような修正例はまた、添付の特許請求の範囲内にあるように意図されている。以下（および本明細書全体において）、見出しおよび説明文は、明確化および利便性の目的でのみ使用される。

Claims (18)

  1. 半導体構造を作製する方法であって、
    特に、格子不整合のベース基板上にエピタキシャル成長するによって、第１の材料組成を有する複数のランダム配設されたアイランド構造を形成するステップと、
    前記アイランド構造から、第２の材料組成を有するさらなる成長を実行するステップと、
    第３の材料組成を有する縦方向成長層を形成するように縦方向成長を実行するステップと、
    を備える方法。
  2. 前記ランダム配設されたアイランド構造が、歪み緩和された領域を含み、さらなる成長が、実質的に、前記アイランド構造の歪み緩和された部分から始まる、請求項１に記載の方法。
  3. 前記アイランド構造からのさらなる成長が、横方向成長領域を形成する、請求項１に記載の方法。
  4. 前記横方向成長が、実質的に、前記アイランド構造の上面から、または前記アイランド構造の側面から始まる、請求項３に記載の方法。
  5. 前記アイランド構造からの前記さらなる成長が、等方性成長領域を形成する、請求項１に記載の方法。
  6. 前記等方性成長領域または前記縦方向成長層が、化学機械研磨プロセスによって平坦化される、請求項５に記載の方法。
  7. 前記アイランド構造の上側部分が、マスキング構造を通して露出されるように、前記ベース基板上に当該マスキング構造を形成するステップをさらに備える、請求項１に記載の方法。
  8. 前記横方向成長領域の厚さが、前記横方向成長領域の臨界厚さ以下に維持される、請求項３に記載の方法。
  9. 前記横方向成長領域が合体して、実質的に連続した横方向成長層を形成する、請求項３に記載の方法。
  10. 前記第１、第２、および第３の材料組成がＩｎｘＧａ１−ｘＮからなり、特に、前記第２の材料組成がＧａＮからなる、請求項１に記載の方法。
  11. 前記第１および第３の材料組成が実質的に等しい、請求項１に記載の方法。
  12. 前記縦方向成長層が、実質的に連続した歪み緩和された層を含む、請求項１に記載の方法。
  13. 前記マスキング構造が、１つ以上の誘電性材料を堆積することで形成された後、前記アイランド構造の前記上側部分を露出するために、特に、化学機械研磨方法またはプラズマエッチング方法によって、平坦化が続く、請求項７に記載の方法。
  14. 格子不整合のベース基板上にある複数のランダム配設されたアイランド構造と、
    複数のさらなる成長領域と、
    縦方向成長層と、
    を備える半導体構造。
  15. 前記ランダム配設されたアイランド構造が、実質的に歪み緩和される、請求項１４に記載の半導体構造。
  16. 前記露出されたベース基板を実質的に覆う１つ以上の誘電性マスキング材料をさらに含む、請求項１４に記載の半導体構造。
  17. 前記さらなる領域が、臨界厚さ未満の厚さを有する横方向成長領域を含み、前記横方向成長領域が、臨界厚さ未満の厚さを有する実質的に連続した膜を形成する、請求項１４に記載の半導体構造。
  18. 前記縦方向成長層が、インジウム組成が、ｘ＝０．０２より大きいＩｎｘＧａ１−ｘＮの歪み緩和された実質的に連続した層を含む、請求項１４に記載の半導体構造。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865786B2 (en) 2012-06-22 2018-01-09 Soitec Method of manufacturing structures of LEDs or solar cells
WO2023145799A1 (ja) * 2022-01-27 2023-08-03 京セラ株式会社 半導体基板の製造方法および製造装置、並びに制御装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2968678B1 (fr) * 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
FR2988904B1 (fr) * 2012-04-02 2015-01-16 Commissariat Energie Atomique Structure semiconductrice optoelectronique a nanofils et procede de fabrication d'une telle structure
DE102013108848A1 (de) 2013-08-15 2015-02-19 Hettich-Heinze Gmbh & Co. Kg Schiebetürbeschlag und Möbel
JP6663259B2 (ja) * 2016-03-15 2020-03-11 エイブリック株式会社 半導体装置とその製造方法
JP6697909B2 (ja) * 2016-03-15 2020-05-27 エイブリック株式会社 半導体装置とその製造方法
CN111864020A (zh) * 2020-07-24 2020-10-30 武汉大学 一种InGaN图形衬底模板及其制备方法和在红光Micro-LED芯片中的应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313733A (ja) * 2001-04-12 2002-10-25 Sony Corp 窒化物半導体の結晶成長方法及び半導体素子の形成方法
JP2004363500A (ja) * 2003-06-06 2004-12-24 Satoru Tanaka 窒化物系化合物半導体の製造方法および窒化物系化合物半導体
JP2005057224A (ja) * 2003-08-05 2005-03-03 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
WO2009015350A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and templates grown by the methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118929B2 (en) * 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
JP3758390B2 (ja) * 1998-12-14 2006-03-22 パイオニア株式会社 窒化物半導体発光素子及びその製造方法
TW518767B (en) * 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
KR100471096B1 (ko) * 2004-04-26 2005-03-14 (주)에피플러스 금속 아일랜드를 이용한 반도체 에피택시층 제조방법
TW561526B (en) * 2001-12-21 2003-11-11 Aixtron Ag Method for depositing III-V semiconductor layers on a non-III-V substrate
US7491626B2 (en) * 2005-06-20 2009-02-17 Sensor Electronic Technology, Inc. Layer growth using metal film and/or islands

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313733A (ja) * 2001-04-12 2002-10-25 Sony Corp 窒化物半導体の結晶成長方法及び半導体素子の形成方法
JP2004363500A (ja) * 2003-06-06 2004-12-24 Satoru Tanaka 窒化物系化合物半導体の製造方法および窒化物系化合物半導体
JP2005057224A (ja) * 2003-08-05 2005-03-03 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
WO2009015350A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and templates grown by the methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865786B2 (en) 2012-06-22 2018-01-09 Soitec Method of manufacturing structures of LEDs or solar cells
WO2023145799A1 (ja) * 2022-01-27 2023-08-03 京セラ株式会社 半導体基板の製造方法および製造装置、並びに制御装置

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