KR101063908B1 - 에피택셜 웨이퍼의 제조장치 및 방법 - Google Patents

에피택셜 웨이퍼의 제조장치 및 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 기판으로 사용되는 웨이퍼의 웨이퍼의 세정 장치 및 방법에 관한 것이다.
본 발명은 웨이퍼의 배면에 저온 산화막을 형성하는 단계; 상기 웨이퍼의 전면에 실리콘층을 증착하는 단계; 상기 실리콘층이 증착된 웨이퍼를 습식 식각하는 단계; 및 상기 웨이퍼를 FP(Final Polishing) 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 제조방법을 제공한다.
따라서, 백실(Backseal) 공정에서 형성된 웨이퍼의 데미지를 효과적으로 제거 및 완화시켜서 후속 공정인 FP 곶정에의 의존도를 낮추고, 에피택셜 웨이퍼의 LPDN 개선 향상을 기대할 수 있으며, FP 공정의 과도한 리무벌을 줄이고도 웨이퍼의 평탄도 및 거칠기 향상을 기대할 수 있다.
LTO, 습식 식각, 오토 도핑. FP 공정

Description

에피택셜 웨이퍼의 제조장치 및 방법{Apparatus and method for manufacturing epitaxial wafer}
본 발명은 반도체 소자의 기판으로 사용되는 웨이퍼에 관한 것으로서, 보다 상세하게는 웨이퍼의 세정 장치 및 방법에 관한 것이다.
반도체소자 제조의 재료로서 실리콘(Si) 웨이퍼 (wafer)가 널리 사용되고 있다.
실리콘 웨이퍼는 실리콘 표면 위에 동종의 실리콘을 성장시킨 웨이퍼이다. 상기 실리콘 웨이퍼는 반도체를 직접화하는 영역의 순도 및 결정 특성이 우수하고, 반도체 디바이스(device)의 수율 및 소자 특성 향상에 유리하다. 그리고, 실리콘 에피택셜 웨이퍼는 통상 화학 기상 증착법(CVD, Chemical Vapor Deposition)을 이용하여 고온에서 실리콘 에피택셜 층을 성장시킨다.
여기서, 에피택셜 웨이퍼는 1019 ~1021 원자/㎤의 고농도 붕소 도편트를 도핑한 저 저항률의 실리콘 단결정 웨이퍼 위에, 1014 ~ 1017 원자/㎤ 의 저농도 도펀트(붕소 혹은 인)를 도핑한 고저항의 실리콘 에피택셜 층이 성장된다. 이때, 약 1100 ℃의 고온 성장 과장에서, 기판의 배면(Back Side) 내의 도펀트(Dopant) 원자들이 확산 작용으로 인하여 웨이퍼 전면(Front)에 형성되는 에피택셜 층(Epitaxial Layer)로 확산되어 오염을 시킬 수 있다.
상술한 오염은 웨이퍼의 에피택셜 층의 파티클 소스(Particle Source)가 될 수 있어서, 저항의 균일성을 저하시키며, 에지(Edge) 영역에 이상성장을 초래할 수 있다. 상술한 현상을 오토도핑(Autodoping)이라고 하며, 이를 방지하기 위하여 화학기상증착 공정을 통하여 웨이퍼의 배면에 SiO2 등으로 저온 산화막(LTO, Low Temperature Oxide)를 형성하여 고농도의 도펀트가 확산되는 것을 방지한다.
여기서, 상술한 바와 같이 웨이퍼의 배면에 저온 산화막을 성장시키면, 웨이퍼의 전면에 데미지(Damage)가 형성될 수 있으므로 후공정인 FP(Final Polishing) 공정에서 웨이퍼에 형성된 데미지를 제거하고 있다.
그러나, 상술한 종래의 웨이퍼 제조방법은 다음과 같은 문제점이 있다.
종래의 상압 증착법의 경우, 트레이(Tray) 상에 웨이퍼를 로딩(Loading)시키면, 트레이가 컨베이터 벨트(Conveyor Belt)를 타고 이동하면서 웨이퍼의 배면에 저온 산화막을 형성한다. 그리고, 본 공정을 진행하기 위하여 웨이퍼의 프론트 면이 트레이와 전면 접촉(Contact)을 하는데, 이때 웨이퍼의 전면에 트레이와의 접촉에 기인한 데미지가 형성될 수 있다.
그리고, 상기 데미지를 제거하기 위하여 후속 공정인 FP 공정에서 인위적으로 리무벌(Removal) 량을 증가시키고 있는데, 평탄도(Flatness) 및 거칠 기(Roughness)를 악화시키는 문제점이 추가로 발생한다.
그리고, FP 공정에서 리무벌 량을 감소시키면, 웨이퍼에 스크래치 및 LPDN성 Scar pit이 잔존하게 되고, 이러한 데미지는 에피택셜 층 성장시 전위(Dislocation) 및 Stacking Fault로 전이되어 에피택셜 웨이퍼의 품질 악화의 원인이 된다. 즉, 도 1에서 도시된 바와 같이 웨이퍼에 잔존한 데미지가 에피택셜 층 성장 후에 디펙트로 형성됨을 알 수 있다. 또한, 상술한 데미지는 디바이스 공정의 수득률(Yield)에도 치명적인 인자로 형성될 가능성이 높다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 APCVD 공정에서 형성된 웨이퍼 전면의 데미지를 효율적으로 제거하는 웨이퍼 제조방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은, 웨이퍼 제조공정 중 FP 공정에서 리무벌 양을 감소시켜서, 웨이퍼의 평탄도 및 거칠기를 향상시키는 웨이퍼 제조방법 및 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, FP 공정에서 리무벌 량을 감소시키더라도, 웨이퍼 상에 스크래치 및 LPDN성 Scar pit의 잔존량을 줄이는 것이다.
상술한 문제점을 해결하기 위하여 본 발명은 웨이퍼의 배면에 저온 산화막을 형성하는 단계; 상기 웨이퍼의 전면에 실리콘층을 증착하는 단계; 상기 실리콘층이 증착된 웨이퍼를 습식 식각하는 단계; 및 상기 웨이퍼를 FP(Final Polishing) 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 제조방법을 제공한다.
본 발명의 다른 실시 형태에 따르면, 식각액을 공급하는 챔버; 상기 챔버에 SC-1을 공급하는 제 1 세정액 공급장치; 및 상기 챔버에 SC-2를 공급하는 제 2 세정액 공급장치를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 제조장치를 제공한다.
상술한 본 발명에 따른 웨이퍼 제조장치 및 방법의 효과를 설명하면 다음과 같다.
첫째, 백실(Backseal) 공정에서 형성된 웨이퍼의 데미지를 효과적으로 제거 및 완화시켜서, 후속 공정인 FP 곶정에의 의존도를 낮출 수 있다.
둘째, 습식 식각 공정을 통하여, 에피택셜층의 Dislocation 및 Stacking Fault로 전이될 수 있는 에피택셜 웨이퍼의 LPDN 개선 향상을 기대할 수 있다.
셋째, FP 공정의 과도한 리무벌을 줄이고도, 웨이퍼의 평탄도 및 거칠기 향상을 기대할 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 종래와 동일한 구성 요소는 설명의 편의상 동일 명칭 및 동일 부호를 부여하며 이에 대한 상세한 설명은 생략한다.
도 2는 본 발명에 웨이퍼 제조방법의 일실시예의 흐름도이다. 이하에서, 도 2를 참조하여 본 발명에 따른 웨이퍼 제조방법 및 제조장치의 일실시예를 설명한다.
먼저, 웨이퍼의 배면에 저온 산화막을 형성한다(S100).
여기서, 상기 웨이퍼를 준비하는 공정을 설명하면 다음과 같다. 석영(silica)이 주성분인 규석을 코크스와 함께 전기로에 넣어서 용융 후에 화학 처리를 하면 비금속(metalloid) 실리콘이라 불리는 순도 98% 정도의 분말 형태의 실 리콘이 얻어진다.
이어서, 분말 실리콘을 가스 형태의 실리콘으로 바꾸어 열처리하면 대략 순도 99%의 다결정 실리콘(polycrystalline silicon)을 얻는데, 집적회로 제작에 사용되는 실리콘 웨이퍼는 단결정이어야 하므로, 물리적인 정제 방법을 사용하여 다결정 실리콘을 단결정 실리콘으로 변환시킨다.
이처럼 다결정 실리콘을 단결정 실리콘으로 만드는데 이용되는 가장 보편적인 방법이 초크랄스키(czochralski) 방법이다. 그리고, 초크랄스키 방법에 의해 성장된 원통형 잉고트를 절단기를 이용하여 디스크(disc) 모양으로 얇게 절단한 후에 표면을 화학적 기계적 방법으로 연마하여 얇은 웨이퍼를 만든다. 이때, 웨이퍼의 종류는 첨가된 불순물의 종류와 그 양에 의하여 결정되어지는데, 주기율 5족 물질인 인(Phosphorus, P) 또는 비소(Arsenic, As)와 같은 n형 불순물이 첨가되면 n형 웨이퍼로, 주기율 3족 물질인 붕소(Boron, B)와 같은 p형 불순물이 첨가되면 p형 웨이퍼로 만들어진다. 불순물은 실리콘 웨이퍼 전체에 골고루 분포되어야 하며, 불순물의 농도에 따라서 기판의 저항값은 좌우된다.
여기서, 저온 산화막(LTO, Low Temperature Oxide)은 오토 도핑 현상을 방지하기 위한 것이며, 상압 증착법 등으로 형성한다. 상압 증착법은, 트레이 상에 웨이퍼의 전면이 접촉하도록 웨이퍼를 로딩시키고 웨이퍼가 컨베이어 벨트를 타고 이동할 때, 상기 웨이퍼의 배면 상에 저온 산화막을 증착시키는 공정이다. 여기서, 저온 산화막의 재료로는 실리콘(Si) 등이 사용될 수 있고, 이때, 상기 웨이퍼의 전면에는 트레이와의 접촉에 의한 데미지(damage)가 형성될 수 있다.
그리고, 상기 웨이퍼의 전면에 실리콘층을 증착하는데(S110), 에픽택셜법 등으로 증착할 수 있다.
상술한 초크랄스키 방법을 통해 성장시킨 단결정 실리콘 웨이퍼 표면에 결정 방향(crystal orientation)을 맞추어서 새로운 고순도의 결정층을 형성하는데, 에피택셜층을 증착하는 방법을 상세히 설명하면 다음과 같다.
기판으로 사용되는 폴리쉬드 웨이퍼 (Polished Wafer)에, 대략 1130도(℃)의 고온으로 가열된 반응기의 화학 기상 증착법에 의해 얇은 단결정 층을 형성한다. 이때, 화학 기상 증착법은 원료로 사용되는 가스를 기상에서 고상으로 상 변이(Phase Transition)를 유도하여, 실리콘을 성장시킨다.
그리고, 상술한 에피택셜층 성장공정 전에 오토 도핑 방지용 LTO를 보호하기 위하여 세정액을 제한적으로 사용할 수 있다. 이때, NH4OH/H2O2액으로 대표되는 SC-1(Standard Clean-1) 및 HCl/H2O2으로 대표되는 SC-2(Standard Clean-2) 세정액을 사용할 수 있다. 이들 세정액에 의해 실리콘 웨이퍼의 표면의 파티클(Particle) 및 금속 불순물(Metal Impurity)을 일부 제거할 수 있다.
이어서, 상기 실리콘층이 증착된 웨이퍼의 BSC(Backseal Cleaner) 공정을 실시하는데, 본 실시예에서는 습식 식각 공정도 실시한다(S120). 즉, 화학기상증착 공정에서 형성된 데미지를 1차로 제거 및/또는 완화하기 위하여 습식 식각을 실시한다.
습식 식각은, 에칭액을 채운 챔버 등의 용기 내에서 상기 웨이퍼를 침식하는 딥(Dip) 방식을 사용할 수 있고, 이때 다른 재료를 공급할 수 있는데 용기 내에서 흔들거나 뒤섞을 필요가 있다.
구체적으로, 에칭액으로 수산화칼륨(KOH) 또는 수산화 나트륨(NaOH)을 사용할 수 있다. 이때, 경제성 측면이나 에층 속도 면에서 수산화 칼륨(KOH)을 사용하는 것이 더 유리하다.
그리고, 상술한 딥 방식 외에 웨이퍼에 에칭액을 스프레이로 뿌리는 스프레이 방식, 스피너로 불리는 회전대에 기판을 달고 약품을 적시는 스핀 방식 등을 사용할 수 있다.
여기서, 습식 식각 공정에서 수산화칼륨을 사용하는 것은, 실리콘 산화물과의 반응성이 적어서 웨이퍼 배면의 저온산화막의 손상을 최소화하면서도, 실리콘과 반응하여 전면의 데미지를 충분히 제거할 수 있기 때문이다.
도 3은 습식 식각을 통한 웨이퍼 에칭의 방향성을 나타낸 도면이다, 도시된 바와 같이, 웨이퍼의 격자 구조에서 (100) 면보다 (111) 면이 조밀하게 형성되어 있어, 습식 식각시에 (100) 면이 (111) 면에 비하여 동일 조건에서 100배 정도 식각 속도가 빠르다. 즉, 화학기상증착공정에서 형성된 데미지는 특별한 방향성을 가지지 않으나, (100) 면에 형성된 데미지는 습식 식각을 통하여 충분히 제거할 수 있다.
상술한 방법으로 웨이퍼 표면의 평탄도 및 거칠기의 향상을 기대할 수 있다. 이어서, 웨이퍼 표면의 파티클의 완전한 제거를 위하여 수산화칼륨 외에 제 1 세정 액 공급 장치로부터 SC-1을 공급하다. 여기서, SC-1으로는 NH4OH/H2O2 을 사용할 수 있다.
그리고, 상기 웨이퍼 표면의 다른 금속의 제거를 위하여 제 2 세정액 공급장치로부터 Cl/H2O2 등의 SC-2를 공급할 수 있다. 이때, 상기 수산화칼륨의 농도는 40~50%인 것이 바람직하다. 상기 수산화칼륨의 농도가 너무 높으면 웨이퍼 자체에 또 다른 손상을 줄 수 있고, 너무 낮으면, 충분한 식각을 기대하기 어렵다.
그리고, 상술한 습식 식각 공정은, 약 63~73도(℃)의 온도에서 약 3분 내지 5분 정도 수행되는 것이 바람직하다. 여기서, 상술한 온도 및 시간이 범위를 벗어날 경우 수산화칼륨의 농도가 너무 낮게 또는 너무 높게 공급된 것과 같은 문제점이 있을 수 있다.
상술한 습식 식각은 에칭액으로 웨이퍼 표면을 평탄하게 하고 파티클 및 기타 금속을 제거할 수 있다. 여기서, 습식 식각은 건식 식각에 비하여, 웨이퍼의 전면적을 충분히 에칭(etching)하고, 대량의 기판의 에칭도 가능하며, 장비나 에칭액의 가격이 저렴한 장점이 있다.
이어서, 상기 습식 식각된 웨이퍼를 FP(Final Polishing) 처리한다(S130).
이때, 상술한 습식 식각 공정에서 웨이퍼의 전면의 식각은 평균 1.04 마이크로 미터(um)이며, 배면의 실리콘 산화막의 식각은 평균 0.052 마이크로 미터이므로, 충분한 웨이퍼 전면의 데미지 제거가 있었다. 웨이퍼의 전면 식각 두께 및 배면의 저온 산화막의 식각 두께는 아래의 표 1,2 및 도 4,5에 상세히 개시되어 있 다.
따라서, FP 공정에서 인위적으로 리무벌(Removal) 량을 줄이더라도, 평탄도(Flatness) 및 거칠기(Roughness)를 악화시키는 문제점이 추가로 발생한다. 또한, 습식 식각 공정에서 실리콘 산화막의 두께 감소는, 종전보다 실리콘 산화막을 0.05 마이크로 미터 정도 더 두껍게 증착하면 충분하다.
표 1 및 도 4는 습식 식각을 적용한 웨이퍼의 델타 두께를 나타낸 것이고, 표 2 및 도 5는 습식 식각을 적용한 저온 산화막의 두께 및 균일성을 나타낸 것이다.
슬롯 번호 에칭 전 두께(㎛) 에칭 후 두께(㎛) 델타 두께(㎛)
1 767.013 766.020 0.993
2 766.804 765.781 1.023
3 768.837 767.796 1.041
4 770.535 767.494 1.041
5 766.506 767.469 1.037
6 768.542 767.503 1.039
7 768.325 767.299 1.026
8 768.286 767.248 1.038
9 768.724 767.684 1.040
10 767.955 766.933 1.022
11 768.923 767.899 1.044
12 768.304 767.239 1.065
13 768.656 767.584 1.072
14 768.082 767.049 1.033
15 768.558 767.516 1.042
16 769.202 768.149 1.053
17 768.736 767.688 1.048
18 768.666 767.631 1.035
19 767.697 766.659 1.038
20 767.929 766.900 1.029
21 768.362 767.310 1.052
22 767.950 766.915 1.035
23 768.553 767.501 1.052
24 767.698 766.641 1.057
평균 768.368 767.329 1.040
슬롯 번호 에칭 전 LTO 두께(Å) 에칭 후 LTO 두께(Å) 델타 두께(Å)
1 3245 2726 519
2 3268 2747 521
3 3271 2748 523
4 3270 2736 534
5 3262 2742 520
6 3251 2729 522
7 3229 2715 514
8 3214 2701 513
평균 3251 2731 521
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 에피택셜 웨이퍼의 제조장치 및 방법은, 웨이퍼의 저온 산화막 형성 후에 웨이퍼 전면의 데미지 및 파티클을 효율적으로 제거할 수 있다.
도 1은 웨이퍼에 잔존한 데미지가 에피택셜 층 성장 후에 디펙트로 형성됨을 나타낸 것이고,
도 2는 본 발명에 웨이퍼 제조방법의 일실시예의 흐름도이고,
도 3은 습식 식각을 통한 웨이퍼 에칭의 방향성을 나타낸 도면이고,
도 4는 습식 식각을 적용한 웨이퍼의 델타 두께를 나타낸 도면이고,
도 5는 습식 식각을 적용한 저온 산화막의 두께 및 균일성을 나타낸 도면이다.

Claims (8)

  1. 웨이퍼의 배면에 저온 산화막을 형성하는 단계;
    상기 웨이퍼의 전면에 실리콘층을 증착하는 단계;
    상기 실리콘층이 증착된 웨이퍼 전면을 습식 식각하는 단계; 및
    상기 웨이퍼를 FP(Final Polishing) 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 제조방법.
  2. 제 1 항에 있어서,
    상기 습식 식각하는 단계는, 식각액으로 KOH 또는 NaOH를 사용하여 수행되는 것을 특징으로 하는 웨이퍼 제조방법.
  3. 제 2 항에 있어서,
    상기 습식 식각하는 단계는, 상기 식각액에 SC-1을 공급하는 것을 특징으로 하는 웨이퍼 제조방법.
  4. 제 2 항에 있어서,
    상기 습식 식각하는 단계는, 상기 식각액에 SC-2를 공급하는 것을 특징으로 하는 웨이퍼 제조방법.
  5. 제 2 항에 있어서,
    상기 식각액은 40~50%의 농도를 갖는 것을 특징으로 하는 웨이퍼 제조방법.
  6. 제 1 항에 있어서,
    상기 습식 식각하는 단계는, 63~73도(℃)의 온도에서 수행되는 것을 특징으로 하는 웨이퍼 제조방법.
  7. 제 1 항에 있어서,
    상기 습식 식각하는 단계는, 180~300 초 동안 수행되는 것을 특징으로 하는 웨이퍼 제조방법.
  8. 삭제
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