KR20240037162A - 기판상에 선택적으로 실리콘 함유 에피택셜 층을 형성하는 방법 - Google Patents

기판상에 선택적으로 실리콘 함유 에피택셜 층을 형성하는 방법 Download PDF

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KR20240037162A
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에이에스엠 아이피 홀딩 비.브이.
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Abstract

기판 상에 선택적으로 Si 함유 에피택셜 층을 형성하는 방법을 개시한다. 본 발명에서 기술되는 방법의 실시예들은 주기적 증착 및 에칭 공정을 수행하는 단계; 그에 의해 Si 함유 에피택셜 층을 선택적으로 형성하는 단계를 포함한다. 본 기재된 방법은 상향식(bottom-up) 방식으로 전계 효과 트랜지스터들의 소스/드레인 영역을 형성하는 데 도움을 줄 수 있다.

Description

기판상에 선택적으로 실리콘 함유 에피택셜 층을 형성하는 방법{METHOD OF FORMING A SI-COMPRISING EPITAXIAL LAYER SELECTIVELY ON A SUBSTRATE}
본 개시는, 에피택셜 층을 기판 상에 형성하기 위한 기판 처리 장치 및 방법에 관한 것이다. 보다 구체적으로, 본 개시는 기판 상에 Si 포함 에피택셜 층을 형성하기 위한 기판 처리 장치 및 방법에 관한 것이다.
반도체 산업에서 스케일링에 보조를 맞추기 위한 노력의 일환으로 상보성 금속 산화물 반도체(CMOS) 기술을 발전시키면서, 예를 들어 핀형 전계 효과 트랜지스터(FinFET), 게이트-올-어라운드(GAA)형 전계 효과 트랜지스터와 같은 새로운 소자 아키텍처가 개발되었다. 또한, 반도체 공정 기술의 개선은 이러한 소자에 대한 원하는 성능을 제공하기 위해 불가피해졌다.
공정 기술 개선으로 인해 오랫동안 직면했던 어려움 중 하나는 더 낮은 온도에서 에피택셜 성장을 가능하게 하는 것을 포함할 수 있다. 이는, 예를 들어 모놀리식 집적, 매립된 파워 레일, 고-유전율/금속 게이트 제1 집적 및 소스/드레인 컨택 형성과 같은 집적 체계를 가능하게 하는 데 도움을 줄 수 있다.
이들 체계 중에서, 더 높은 도펀트 농도 및 감소된 컨택 비저항을 제공하는 것은, 특히 소자 성능을 개선하기 위한 노력으로 작용하는 새로운 아키텍처에 따라 감소된 저항을 갖는 장래 소스/드레인 형성을 가능하게 하는 데 주요한 역할을 할 수 있다.
따라서, 반도체 소자에서 소스/드레인 영역의 형성을 개선할 필요가 있을 수 있다.
본 발명의 내용은 선정된 개념을 단순화된 형태로 소개하기 위해 제공된다. 이들 개념은, 이하에서 본 개시의 예시적인 구현예의 상세한 설명에서 더 상세히 설명된다. 이 발명의 내용은 청구된 주제의 주요 특징부 또는 필수 특징부를 식별하도록 의도되지 않으며, 청구된 주제의 범주를 제한하도록 의도되지 않는다.
반도체 소자에서 소스/드레인 영역의 형성을 개선하는 것이 본 개시의 목적일 수 있다.
제1 양태에서, 본 개시는, Si 포함 에피택셜 층을 기판 상에 형성하기 위한 방법에 관한 것이다. 상기 방법은 기판을 공정 챔버에 제공하는 단계를 포함할 수 있다. 기판은 노출 표면을 포함할 수 있다. 노출 표면은 제1 노출 표면 및 제2 노출 표면을 포함할 수 있으며, 제2 노출 표면은 제1 노출 표면과 상이할 수 있다. 상기 방법은, Si 함유 전구체를 공정 챔버에 제공함으로써, 노출 표면 상에 Si 포함 에피택셜 층을 형성하는 단계를 추가로 포함할 수 있다. 에피택셜 층은 제1 노출 표면 상에 형성된 제1 부분 및 제2 노출 표면 상에 형성된 제2 부분을 포함할 수 있다. 상기 방법은 식각 가스를 공정 챔버에 제공함으로써, 에피택셜 층의 제1 부분 또는 제2 부분을 선택적으로 제거하는 단계를 추가로 포함할 수 있다. Si 함유 전구체는 요오드 및 브롬 중 적어도 하나를 포함한 실리콘 할라이드 전구체일 수 있다.
본 개시의 제1 양태의 구현예에 따른 방법은, 기판 상에 선택적으로 Si 포함 에피택셜 층을 형성할 수 있게 한다.
제1 양태의 구현예의 장점은, Si 포함 에피택셜 층이 더 낮은 공정 온도에서 기판 상에 선택적으로 형성될 수 있다는 것이다. 이는 반도체 산업에서의 스케일링 노력을 따라가는 데 도움이 될 수 있으며, 이에 의해 감소된 온도 예산이 유지될 수 있다.
제1 양태의 구현예의 장점은, Si 포함 에피택셜 층이 더 높은 성장 속도를 유지하면서 더 낮은 공정 온도에서 기판 상에 선택적으로 형성될 수 있다는 것이다. 이는 공정 처리량을 개선할 수 있다.
제1 양태의 구현예의 장점은, Si 포함 에피택셜 층이 더 높은 활성 도펀트 농도를 유지할 수 있다는 것이다. 이는, 예를 들어 소스/드레인 컨택과 같이 형성된 컨택의 성능을 개선함으로써 감소된 컨택 저항을 제공할 수 있다.
Si 포함 층이 감소된 층 비저항을 제공할 수 있는 것은 제1 양태의 구현예의 장점일 수 있다. 이는, 예를 들어 소스/드레인 컨택과 같이 형성된 컨택의 성능을 개선함으로써 감소된 컨택 저항을 제공할 수 있다.
상향식 에피택셜 층 형성이 가능할 수 있다는 것이 제1 양태의 구현예의 추가 장점일 수 있다. 이는 결함이 적은 층 형성을 허용할 수 있다. 이는 소스/드레인 형성을 개선하는 데 추가로 유리할 수 있다.
이는 GAA 소자의 소스/드레인 형성을 가능하게 하는 제1 양태의 구현예의 장점일 수 있다.
이는 매립된 파워 레일에 대한 형성을 통해 가능하게 하는 제1 양태의 구현예의 장점일 수 있다.
제2 양태에서, 본 개시는 기판 상에 선택적으로 Si 포함 층을 형성하기 위한 기판 처리 장치에 관한 것이다. 장치는 기판을 유지하도록 구성되고 배열된 공정 챔버를 포함할 수 있다. 장치는 또한, 디-클로로실란 및 실리콘 할라이드 전구체를 포함할 수 있는 실리콘 전구체 저장 모듈을 포함할 수 있다. 실리콘 할라이드 전구체는 요오드 및 브롬 중 적어도 하나를 포함할 수 있다. 장치는 저메인을 포함할 수 있는 게르마늄 전구체 저장 모듈을 추가로 포함할 수 있다. 장치에, 공정 챔버 내의 공정 온도를 가열하고 유지하도록 구성된 히터, 및 공정 챔버 내의 공정 압력을 달성하고 유지하도록 구성된 압력 제어기가 포함될 수 있다. 장치는 추가로, 실리콘 전구체 저장 모듈 및 게르마늄 전구체 저장 모듈에 작동 가능하게 연결될 수 있으며 비일시적 컴퓨터 판독가능 매체에 포함될 수 있고 본 개시의 구현예에 따른 방법에 따라 기판 처리 장치가 기판 상에 에피택셜 층을 형성시키는 명령어를 실행하기 위한 제어기를 포함할 수 있다.
본 개시의 제2 양태의 구현예에 따른 기판 처리 장치는, 기판 상에 선택적으로 Si 포함 에피택셜 층을 형성할 수 있다.
기판 처리 장치가 더 높은 활성 도펀트 농도를 갖고 개선된 비저항을 갖는 Si 포함 층의 선택적 형성을 허용할 수 있는 것이 제2 양태의 구현예의 장점일 수 있다.
기판 처리 장치가, 성장 속도 개선 덕분에 전체 반도체 처리 처리량을 개선하는 데 기여할 수 있는 것이 제2 양태의 구현예의 장점일 수 있다.
도면의 요소는 간략하고 명료하게 도시되어 있으며, 반드시 축적대로 도시되지 않았음을 이해할 것이다. 예를 들어, 본 개시에서 예시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
달리 언급되지 않는 한, 도면에서 유사한 요소에 대해 유사한 참조 번호가 사용될 것이다. 청구범위 내의 참조 부호는 범주를 제한하는 것으로 이해되어서는 안 된다.
도 1 : 본 개시의 제1 양태의 구현예에 따라 예시적인 방법의 흐름도.
도 2(a) 내지 도 2(c) : 본 개시의 제1 양태의 구현예에 따라 예시적인 방법의 개략적인 표현.
도 3 : 상이한 기판 표면(SiO2, Si(001) 및 Si(110)) 상의 X선 반사율 곡선(XRR)
도 4 : SiGe:B 층의 두께 대 식각 지속시간.
도 5 : Si(001) 상부의 SiGe:B 층의 (004) X-선 회절 지수 주위의 오메가 2-쎄타 스캔
도 6 : SiI2H2 유량 함수로서 공동 흐름 DCS에 의한 SiGe:B 층 두께; (a) 성장 두께 대 SiI2H2 전구체 유량 및 (b) 식각 두께 대 SiI2H2 전구체 유량.
도 7 : (a) SiI2H2 전구체 유량 및 (b) B2H6 유량의 함수로서 SiGe:B 층의 비저항 변화.
도 8 : SiI2H2 유량의 함수로서 SiGe:B 층의 식각 두께 대 B2H6 유량.
도 9(a) 내지 도 9(c) : 기판에 포함된 갭의 개략적인 표현.
도 10 : 본 개시의 제2 양태의 구현예에 따라 기판 처리 장치의 개략적인 표현.
특정 구현예 및 예시가 아래에 개시되지만, 당업자는 본 발명이 구체적으로 개시된 구현예 및/또는 본 발명의 용도 및 이들의 명백한 변형 및 균등물까지 연장됨을 이해할 것이다. 따라서, 개시된 발명의 범주는 후술되고 구체적으로 개시된 구현예에 의해 제한되지 않도록 의도된다.
본원에 제시된 예시는 임의의 특정한 재료, 구조, 또는 소자의 실제 뷰를 의도하려 하는 것은 아니며, 단지 본 발명의 구현예를 설명하기 위해 사용되는 이상화된 표현이다.
나타내고 설명된 구체적인 적용예는, 본 발명의 예시이자 최적 실시 모드이며, 어떤 방식으로도 양태와 적용예의 범주를 달리 제한하도록 의도되지 않는다. 실제로, 간결성을 위해서, 시스템의 종래의 제조, 연결, 준비 및 다른 기능적 양태는 상세히 기술되지 않을 수 있다. 또한, 다양한 도면에서 나타낸 연결선은 다양한 요소 사이의 예시적인 기능 관계 및/또는 물리적 결합을 표시하려는 의도이다. 많은 대안 또는 추가적인 기능적 관계 또는 물리적 연결은 실질적인 시스템에 존재할 수 있고/있거나 일부 구현예에서는 없을 수 있다.
본원에 기술된 구성 및/또는 접근법은 본질적으로 예시적인 것이며, 다양한 변형이 가능하기 때문에, 이들 특정 구현예 또는 실시예가 제한적인 의미로 고려되어서는 안 된다는 것을 이해해야 한다. 본원에 설명된 특정 루틴 또는 방법은 임의의 처리 전략 중 하나 이상을 나타낼 수 있다. 따라서, 예시된 다양한 동작은 예시된 시퀀스에서 수행되거나, 상이한 시퀀스에서 수행되거나, 경우에 따라 생략될 수 있다.
본 개시의 요지는 본원에 개시된 다양한 공정, 시스템, 및 구성, 다른 특징, 기능, 행위 및/또는 성질의 모든 신규하고 비자명한 조합 및 하위 조합뿐만 아니라 임의의 그리고 모든 균등물을 포함한다.
본원에서 사용되는 바와 같이, 용어 "기판"은, 소자, 회로 또는 막을 그 위에 형성할 수 있거나 개조될 수 있는 임의의 하부 재료(들)을 포함한 임의의 하부 재료(들)를 지칭할 수 있다. "기판"은 연속적 또는 비연속적; 강성 또는 가요성; 고체 또는 다공성; 및 이들의 조합일 수 있다. 기판은 플레이트, 또는 피가공재와 같은 임의의 형태일 수 있다. 플레이트 형태의 기판은 다양한 형상 및 크기의 웨이퍼를 포함할 수 있다. 기판은, 예를 들어 실리콘, 실리콘 게르마늄, 실리콘 산화물, 갈륨 비소, 갈륨 질화물 및 실리콘 탄화물을 포함한 반도체 재료로부터 제조될 수 있다.
연속적인 기판은, 증착 공정이 발생하는 공정 챔버의 경계를 넘어 연장될 수 있다. 일부 공정에서, 연속적인 기판은, 기판의 말단에 도달할 때까지 공정이 계속되도록, 공정 챔버를 통해 이동할 수 있다. 연속적인 기판은 연속적인 기판 공급 시스템으로부터 공급되어 임의의 적절한 형태로 연속적인 기판을 제조하고 산출할 수 있다.
연속적인 기판의 비-제한적인 예는, 연속적인 기판이 단결정질 재료로 구성되는 경우, 시트, 롤, 호일을 포함할 수 있다. 연속적인 기판은, 비-연속적 기판이 그 위에 장착되는 캐리어 또는 시트를 포함할 수도 있다.
본원에 사용된 용어 "포함하는"은 그 후에 열거된 수단으로 제한되는 것으로 해석되어서는 안됨을 주목해야 한다. 이는 다른 요소나 단계를 배제하지 않는다. 따라서, 이는 하나 이상의 다른 단계, 구성 요소, 또는 특징부, 또는 이의 그룹이 존재하거나 추가되는 것을 방해하지 않는다. 참조된 바와 같이 언급된 특징부, 단계 또는 구성 요소의 존재를 지정하는 것으로 해석된다.
본 명세서 전반에 걸쳐 "일부 구현예"에 대한 참조는, 이들 구현예와 관련하여 설명된 특정 구조, 특징부 단계가 본 발명의 일부 구현예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 "일부 구현예에서"와 같은 문구 출현은 반드시 동일한 구현예 집단을 지칭하지 않지만, 지칭할 수도 있다.
다양한 위치에서 본 명세서 전반에 걸친 "구현예"에 대한 참조는 반드시 동일한 구현예를 지칭하는 것은 아니지만, 이를 지칭할 수 있다. 또한, 특정 특징부, 구조 또는 특성은, 하나 이상의 구현예에서, 본 개시로부터 당업자에게 명백해지는 바와 같이, 임의의 적절한 방식으로 조합될 수 있다.
청구범위에서 사용되는 용어 "실질적으로 포함한다"는 구체적으로 언급된 것보다 더 많은 성분이 존재할 수 있지만 반드시 존재할 필요는 없는 것, 즉, 언급되는 재료, 화합물 또는 조성물의 필수적 특성에 실질적으로 영향을 미치지 않는 것을 지칭한다.
다음의 용어는 본 개시의 이해를 보조하기 위한 목적으로만 제공된다.
본원에서 사용되는 바와 같이, 그리고 달리 제공되지 않는 한, 용어 " 실질적으로 동시에 "는 실리콘-할라이드 전구체 및 공정 가스가 중첩 기간 동안 매우 광범위하게 공정 챔버에 제공되는 것을 지칭할 수 있다.
본원에서 사용되는 바와 같이 그리고 달리 제공되지 않는 한, 용어 " 블랭킷 층 "은 표면 상에 특징부를 개시하지 않는 막의 층을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 그리고 달리 제공되지 않는 한, 용어 " 상향식 충진 "은 막의 성장을 지칭할 수 있으며, 이에 의해 성장은 특징부의 바닥으로부터 시작하여 바닥 표면으로부터 멀리 연장되는 수직 방향으로 진행한다. 특징부는 갭일 수 있다.
본원에서 사용되는 바와 같이 그리고 달리 제공되지 않는 한, 용어 " 갭 "은 기판 내에 또는 기판에 포함된 층 내에 함몰되는 패턴을 지칭할 수 있다.
본원에서 사용되는 바와 같이, 그리고 달리 제공되지 않는 한, 용어 " 게이트-올-어라운드 FET "는 게이트 재료가 모든 측면 상의 채널 영역을 둘러싸는 FET 소자를 지칭할 수 있다. 채널은 나노시트 또는 나노와이어의 형태일 수 있다.
이제 본 개시는 본 개시의 여러 구현예의 상세한 설명에 의해 설명될 것이다. 본 개시의 다른 구현예는 본 개시의 기술 교시를 벗어나지 않고 당업자의 지식에 따라 구성될 수 있음이 명백하다. 본 개시는 본원에 포함된 청구범위의 조건에 의해서만 제한된다.
이제 도면을 참조하면, 도 1은 흐름도이고 도 2는 본 개시의 제1 양태의 구현예에 따른 예시적인 방법의 흐름도이다.
방법(100)은 기판 상에 선택적으로 Si 포함 에피택셜 층을 형성하는 데 적합할 수 있다. 방법(100)은 기판을 공정 챔버에 제공하는 단계(110)를 포함할 수 있다. 기판은 Si 포함 에피택셜 층(150)을 형성하기 위한 노출 표면(140)을 포함할 수 있다. 노출 표면은 제1 노출 표면(141) 및 제2 노출 표면(142)을 포함할 수 있다. 제2 노출 표면(142)은 제1 노출 표면(141)과 상이할 수 있다(도 2(a)).
Si 함유 전구체가 공정 챔버에 제공(120)될 수 있고, 이에 의해 노출 표면(140) 상에 Si 포함 에피택셜 층(150)을 형성할 수 있다. 에피택셜 층(150)은 제1 노출 표면(141) 상에 형성된 제1 부분(151) 및 제2 노출 표면(142) 상에 형성된 제2 부분(152)을 포함할 수 있다(도 2(b)).
제1 노출 표면(141)과 제2 노출 표면(142) 사이의 차이는 두 개의 노출 표면(141, 142) 중 하나 상에 선택적으로 Si 포함 에피택셜 층을 형성할 수 있게 한다.
Si 함유 전구체는 요오드 및 브롬 중 적어도 하나를 포함하는 Si 할라이드 전구체일 수 있다.
구현예에서, 실리콘 할라이드 전구체는 SiHnX4-n의 조성식을 갖는 할로-실란일 수 있으며, 여기서 X는 F, Cl, Br 및 I를 포함한 할로겐일 수 있고, n은 1 내지 5로 다양하다.
일부 구현예에서, 실리콘 할라이드 전구체는 일반 조성식 SinIyAzH2n+2-y-z를 따르는 요오드실란일 수 있다.
여기서, n=l-10이고, y=l 이상이고(2n+2-z 이하이며), z=0 이상이고(2n+2-y 이하이며), A는 I 이외의 할로겐이고, 바람직하게는 n=l-5이고, 더 바람직하게는 n=l-3이고, 가장 바람직하게는 1-2이다.
일부 구현예에서, 요오드실란은 일반 조성식 SinIyAzH2n-y-z를 갖는 환형 요오드실란일 수 있다.
여기서, n=3-10이고, y=l 이상이고(2n-z 이하이며), z=0 이상이고(2n-y 이하이며), A는 I 이외의 할로겐이고, 바람직하게는 n=3-6이다.
일부 구현예에서, 실리콘 할라이드 전구체는 일반 조성식 SinBryAzH2n+2-y-z를 갖는 브로모 실란일 수 있다.
여기서, n=l-10이고, y=l 이상이고(2n+2-z 이하이며), z=0 이상이고(2n+2-y 이하이며), A는 Br 이외의 할로겐이고, 바람직하게는 n=l-5이고, 더 바람직하게는 n=l-3이고, 가장 바람직하게는 1-2이다.
일부 구현예에서, 브로모 실란은 일반 조성식 SinBryAzH2n-y-z를 갖는 환형 브로모 실란일 수 있다.
여기서, n=3-10이고, y=l 이상이고(2n-z 이하이며), z=0 이상이고(2n-y 이하이며), A는 Br 이외의 할로겐이고, 바람직하게는 n=3-6이다.
일부 구현예에서, 실리콘 할라이드 전구체는 일반 조성식 SinIyH2n+2-y를 따르는 요오드실란일 수 있다.
여기서, n=l-5이고, y=l 이상이고(2n+2-y 이하이며), 바람직하게는 n=l-3이고, 더 바람직하게는 n=l-2이다.
일부 구현예에서, 요오드실란은 SiHI3, SiH2I2, SiH3I, HSi2I5, H2Si2I4, H3Si2I3, H4Si2I2, H5Si2I2 또는 이들의 조합일 수 있다.
특정 구현예에서, 요오드실란은 SiH2I2일 수 있다.
일부 구현예에서, 실리콘 할라이드 전구체는 일반 조성식 SinBryH2n+2-y를 갖는 브로모 실란일 수 있다.
여기서, n=l-5이고, y=l 이상이고(2n+2-y 이하이며), 바람직하게는 n=l-3이고, 더 바람직하게는 n=l-2이다.
일부 구현예에서, 브로모 실란은 SiHBr3, SiH2Br2, SiH3Br, HSi2Br5, H2Si2Br4, H3Si2br3, H4Si2Br2, H5Si2Br 또는 이들의 조합일 수 있다.
특정 구현예에서, 브로모실란은 SiH2Br2일 수 있다.
일부 구현예에서, 제1 노출 표면(141) 및 제2 노출 표면(142)은 모두 단결정질일 수 있는 반면, 각각의 노출 표면은 서로 상이한 결정 배향을 가질 수 있다. 이는 결정 배향의 차이의 함수로서 Si 포함 에피택셜 층(150)의 성장 속도의 차이를 초래할 수 있으며, 이에 의해 성장에서의 선택도를 초래한다.
일부 구현예에서, 제1 노출 표면(141)과 제2 노출 표면(142) 사이의 차이는, 제1 노출 표면(141)과 제2 노출 표면(142)이 상이한 결정도를 가질 수 있도록 할 수 있다.
따라서, 일부 구현예에서, 제1 노출 표면(141)은 단결정질일 수 있는 반면에 제2 노출 표면(142)은 비단결정질일 수 있으며, 일부 구현예에서 제1 노출 표면(141)은 비단결정질일 수 있는 반면에 제2 노출 표면(142)은 단결정질일 수 있다.
일부 구현예에서, 비단결정질 표면은 다결정질 표면 또는 비정질 표면일 수 있다. 따라서, Si 포함 층(150)의 성장은 다결정질 또는 비정질 표면에 비해 단결정질 표면 상에서 유리할 수 있으며, 따라서 성장의 선택도를 초래한다. 이는, 다결정질 또는 비정질 표면과 Si 포함 층(150) 사이에서 발생하는 성장 속도의 차이로부터 기인할 수 있으므로, 비단결정질 표면 상에서의 성장을 방해한다. 또한, 에피택셜 층의 성장 동안 핵생성 지연은 이에 의해 다결정질 또는 비정질 표면 상에서의 성장을 지연시키는 역할을 할 수 있다.
식각 가스가 공정 챔버에 제공(130)될 수 있다. 이는 에피택셜 층(150)의 제1 부분(151) 또는 제2 부분(152)을 선택적으로 제거할 수 있다. 도 2(c)에서 개략적으로 예시된 바와 같이, 일부 구현예에서, 식각 가스는 에피택셜 층(150)의 제2 부분(152)을 제거하여 제2 표면(142)을 노출시키는 한편, 제1 부분(151)은 여전히 남아 있다. 에피택셜 층(151)의 제1 부분(151)의 표면은 식각 가스에 노출될 때 식각될 수도 있음을 주목해야 한다. 그러나, 에피택셜 층(150)의 제2 부분(152)의 식각 속도와 비교하면, 제1 부분의 식각 속도가 더 작을 수 있고, 이에 의해 에피택셜 층(150)의 제1 부분(151)의 무결성에 영향을 미치지 않을 수 있다.
구현예에서, 식각 가스는 염소(Cl2) 및 브롬(Br2)으로 이루어진 군으로부터 선택된 에천트를 포함할 수 있다. 구현예에서, 에천트 가스는 캐리어 가스의 존재 하에 제공될 수 있다.
구현예에서, 캐리어 가스는 N2, 및 예를 들어 Ar, Ne, He, Xe 및 Kr과 같은 귀가스를 포함할 수 있다.
일부 구현예에서, 캐리어 가스는 실질적으로 N2, Ar, He, 또는 이들의 조합을 포함할 수 있다.
구현예에서, Si 함유 전구체의 제공(120) 및 식각 가스의 제공(130)은 주기적 방식으로 반복될 수 있으며, 따라서 주기적 증착 및 식각(CDE) 공정을 초래한다. 이는 도 2(c)에 개략적으로 나타낸 바와 같이 제1 노출 표면 상에 형성된 Si 포함 에피택셜 층(151)의 두께를 증가시킬 수 있다.
구현예에서, 제1 노출 표면(141) 및 제2 노출 표면(142)은 동일한 재료로 이루어질 수 있거나 동일한 재료를 포함할 수 있다.
구현예에서, 제1 노출 표면(141) 및 제2 노출 표면(142)은 실리콘으로 이루어질 수 있거나 실리콘을 포함할 수 있다.
일부 구현예에서, 제1 노출 표면(141)은 Si {100} 면을 포함할 수 있고, 제2 노출 표면(142)은 비단결정질 층을 포함할 수 있다. 비단결정질 층은 다결정질 또는 비정질일 수 있다. 일부 구현예에서, 제2 노출 표면(142)은 실리콘 산화물을 포함할 수 있다. 이들 구현예에서, Si 포함 층(150)의 제1 부분(151)은 단결정질일 수 있고, Si 포함 에피택셜 층(150)의 제2 부분(152)은 다결정질 또는 비정질일 수 있다. 제2 노출 표면(142)은 고차 Si 면을 추가로 포함할 수 있다. 일부 구현예에서, 제2 표면은 게르마늄, 또는 실리콘 게르마늄을 추가로 포함할 수 있다. 고차 Si 면은 Si {110} 면일 수 있다. 일부 구현예에서, 제2 노출 표면(142)은 단결정질 실리콘을 추가로 포함할 수 있다.
일부 구현예에서, 제1 노출 표면(141)은 Si {100} 면으로 구성될 수 있고, 제2 노출 표면은 실리콘 산화물로 구성될 수 있다. 이들 구현예에서, Si 포함 층(150)의 제1 부분(151)은 단결정질일 수 있고, Si 포함 에피택셜 층(150)의 제2 부분(152)은 다결정질 또는 비정질일 수 있다.
일부 구현예에서, 제1 노출 표면(141)은 실리콘 산화물을 포함할 수 있고, 제2 노출 표면은 Si {100} 면 또는 고차 Si 결정면을 포함할 수 있다.
일부 구현예에서, 제1 노출 표면(141)은 실리콘 산화물로 구성될 수 있고, 제2 노출 표면(142)은 고차 Si 결정면으로 구성될 수 있고, 고차 Si 결정면은, 예를 들어 Si{110} 면일 수 있다. 이들 구현예에서, Si 포함 층(150)의 제1 부분(151)은 다결정질 또는 비정질일 수 있고, Si 포함 에피택셜 층(150)의 제2 부분(152)은 단결정질일 수 있다.
일부 구현예에서, 제1 노출 표면(141)은 Si {100} 면을 포함할 수 있고, 제2 노출 표면은 고차 Si 결정면으로 이루어질 수 있다.
일부 구현예에서, 제1 노출 표면(141)은 Si {100} 결정면으로 이루어질 수 있고, 제2 노출 표면(142)은 Si {110} 결정면으로 이루어질 수 있다.
이들 구현예에서, Si 포함 에피택셜 층(150)의 제1 부분(151) 및 제2 부분(152) 둘 모두는 단결정질일 수 있다. 그러나, 성장 속도는 결정면에 따라 변할 수 있다. 따라서, 식각 가스가 공정 챔버에 제공될 경우, 더 낮은 두께를 갖는 Si 포함 에피택셜 층(150)의 부분은, 더 높은 두께를 갖는 Si 포함 에피택셜 층(150)의 부분보다 더 빠르게 식각될 수 있고, 이에 의해 결국 도 2(c)에 예시된 것과 같이 Si 포함 에피택셜 층의 선택적 에피택셜 성장으로 이어질 수 있다. 또한, Si 포함 에피택셜 층(150)의 제2 부분(152)의 식각 속도, 예컨대 제2 노출 표면(142) 상에 형성되고 Si {110} 결정면으로 이루어지는 부분의 식각 속도는, Si 포함 에피택셜 층(150)의 제1 부분(151), 예컨대 제1 노출 표면(141) 상에 형성되고 Si {100} 결정면으로 이루어지는 부분의 식각 속도보다 더 높을 수 있고, 이에 의해 에피택셜 층의 제2 부분(152)을 제거할 수 있다.
노출 표면 중 하나는 실리콘 산화물을 포함하고 다른 하나는 실리콘 {100)면 또는 고차 실리콘 면을 포함하는 Si 포함 에피택셜 성장의 경우, 실리콘 포함 에피택셜 층의 일부는 노출된 실리콘 산화물 표면 상에서 다결정질 또는 비정질일 수 있는 반면에 Si 포함 에피택셜 층의 일부는 Si {100)면 또는 고차 실리콘 면을 포함한 노출 표면 상에서 단결정질일 수 있다.
구현예에서, 실리콘 할라이드 전구체는 적어도 Ge 함유 전구체 및 p형 도펀트 전구체를 포함하는 공정 가스와 실질적으로 동시에 공정 챔버에 제공되고, 이에 의해 p형 도핑된 SiGe 에피택셜 층을 형성할 수 있다. p형 도핑된 SiGe 에피택셜 층(150)은 제1 노출 표면(141) 상에 그리고 제2 노출 표면(142) 상에 형성될 수 있다.
구현예에서, p형 도펀트 전구체는 디보란을 포함할 수 있고, 이에 의해 SiGe:B로 표시될 수 있는 성장 에피택셜 SiGe 층(150)에서 붕소 도펀트의 존재를 유도할 수 있다.
일부 구현예에서, p형 도펀트 전구체는 디보란, B2H6일 수 있다.
p형 도펀트 전구체의 제공, 특히 p형 도펀트인 붕소의 제공은, SiGe 층의 선택적 에피택셜 성장에서 중요한 역할을 할 수 있다. 이는 유리하게는, 한편으로 성장한 층의 시트 저항을 감소시킬 수 있으며, 다른 한편으로 에피택셜 SiGe 층의 더 높은 성장 속도를 유지할 수 있다.
또한, p형 도펀트의 치환 혼입은 또한 더 낮은 시트 저항을 갖는 에피택셜 층을 획득함으로써, 유리하게는 반도체 소자의 소스/드레인 영역으로서 층의 성장이 향상되도록 할 수 있으며, 이에 의해 더 높은 성장 속도를 가능하게 함으로써 에피택셜 성장 공정의 처리량을 개선하는 데 도움이 될 수 있다.
이들 구현예에서, p형 도핑된 SiGe 에피택셜 층(150)은 단결정질일 수 있고, p형 도핑된 SiGe 에피택셜 층의 성장 속도는, 제1 노출 표면(141)과 제2 노출 표면(142) 모두가 단결정질이지만 상이한 결정면을 갖는 경우, 노출 표면에 따라 변할 수 있다.
이들 구현예에서, 예를 들어 제1 노출 표면(141)과 같이, 노출 표면 중 하나가 실리콘 산화물을 포함하고, 예를 들어 제2 노출 표면(142)과 같이, 노출 표면 중 다른 하나가 Si {100} 면 또는 고차 Si 결정면을 포함하는 경우, 제1 노출 표면(141) 상의 p형 도핑된 SiGe 에피택셜 층(151)의 부분은 다결정질 또는 비정질일 수 있고, 제2 노출 표면(142) 상의 부분(152)은 단결정질일 수 있다.
구현예에서, p형 도펀트 전구체 가스는 캐리어 가스의 존재 하에 공정 챔버에 제공될 수 있다.
구현예에서, Ge 함유 전구체는 모노 저메인 또는 고차 저메인일 수 있다.
구현예에서, p형 도펀트 전구체는 디보란이고, Ge 함유 전구체는 저메인이다. 디보란과 저메인의 조합은, 이들 전구체가 쉽게 이용 가능하기 때문에, 에피택셜 층 관점에서 쉬운 공정 통합을 제공할 수 있다.
구현예에서, Ge 함유 전구체는 캐리어 가스의 존재 하에 공정 챔버 내에 제공될 수 있다.
구현예에서, 실리콘 할라이드 전구체는 캐리어 가스의 존재 하에 공정 챔버에 제공될 수 있다.
구현예에서, 공정 챔버는 에피택셜 층(150)의 선택적 형성 동안, 450℃ 미만의 온도에서 10 토르 내지 80 토르 범위의 압력에서 유지될 수 있다.
구현예에서, 온도 및 압력 관점에서 이들 공정 파라미터는 p형 도핑된 SiGe 층의 선택적 에피택셜 형성 동안에 유지될 수 있다.
구현예에서, 공정 온도는 250℃ 내지 450℃일 수 있다.
일부 구현예에서, 공정 온도는 적어도 250℃ 내지 최대 275℃, 또는 적어도 275℃ 내지 최대 300℃, 또는 적어도 300℃ 내지 최대 325℃, 또는 적어도 325℃ 내지 최대 350℃, 또는 적어도 350℃ 내지 최대 375℃, 또는 적어도 375℃ 내지 최대 400℃ 또는 적어도 400℃ 내지 최대 425℃ 또는 적어도 425℃ 내지 최대 450℃일 수 있다.
일부 구현예에서, 공정 온도는 약 400℃일 수 있다.
구현예에서, 공정 온도는 열전대를 사용하여 측정될 수 있다. 본 개시에서 언급된 공정 온도는, 기판이 서셉터 상에 놓이는, Si 포함 에피택셜 층 형성용 반도체 처리 장치에 포함된 서셉터 아래에 중앙으로 배치될 수 있는 열전대를 사용하여 측정될 수 있다.
일부 구현예에서, 공정 압력은 적어도 10 토르 내지 20 토르, 또는 적어도 20 토르 내지 30 토르, 또는 적어도 30 토르 내지 40 토르, 또는 적어도 40 토르 내지 50 토르, 또는 적어도 50 토르 내지 60 토르, 또는 적어도 60 토르 내지 70 토르, 또는 적어도 70 토르 내지 80 토르일 수 있다.
구현예에서, 실리콘 할라이드 전구체는 50 sccm 내지 1000 sccm 범위의 유량으로 공정 챔버 내에 제공될 수 있다.
일부 구현예에서, 실리콘 할라이드 전구체는 공정 챔버에 적어도 50 sccm 내지 최대 100 sccm, 또는 적어도 100 sccm 내지 최대 150 sccm이고, 또는 적어도 150 sccm 내지 최대 200 sccm, 또는 적어도 200 sccm 내지 최대 250 sccm, 또는 적어도 250 sccm 내지 최대 300 sccm, 또는 적어도 300 sccm 내지 최대 350 sccm, 또는 적어도 350 sccm 내지 최대 400 sccm, 또는 적어도 400 sccm 내지 최대 450 sccm, 또는 적어도 450 sccm 내지 최대 500 sccm, 또는 적어도 500 sccm 내지 최대 550 sccm, 또는 적어도 550 sccm 내지 최대 600 sccm, 또는 적어도 600 sccm 내지 최대 650 sccm, 또는 적어도 650 sccm 내지 최대 700 sccm, 또는 적어도 700 sccm 내지 최대 750 sccm, 또는 적어도 750 sccm 내지 최대 800 sccm, 또는 적어도 800 sccm 내지 최대 850 sccm, 또는 적어도 850 sccm 내지 최대 900 sccm, 또는 적어도 900 sccm 내지 최대 950 sccm, 또는 적어도 950 sccm 내지 최대 1000 sccm의 유량으로 제공될 수 있다. 본원에서 주어진 유량은 기판인 300 mm 웨이퍼 및 1 L의 부피를 갖는 반응 챔버에 대해 제공될 수 있음을 이해해야 한다. 당업자는 이들 유량 값을 다른 기판 크기 및 다른 반응 챔버 부피로 쉽게 변환할 수 있다.
일부 구현예에서, 실리콘 할라이드 전구체는 800 sccm의 유량으로 반응 챔버에 제공될 수 있다. 요오드 또는 브롬, 예를 들어 SiI2H2 또는 SiBr2H2를 포함하는 실리콘 할라이드 전구체는 액체 형태이다. 이를 공정 챔버에 제공하기 위해, 실리콘 할라이드 전구체가 버블러에 제공될 수 있고, H2가 버블러 내의 액체 전구체를 버블링하는 데 사용될 수 있다. H2 가스와 전구체의 혼합물은 증기 형태로 버블러를 떠난다. 캐리어 가스의 추가 도움으로, H2 가스와 전구체 증기의 혼합물은 공정 챔버로 전달될 수 있다. 액체 전구체를 유지하는 용기 온도가 15℃ 내지 40℃의 범위로 유지되는 경우, 800 sccm의 유량은 공정 챔버에 제공하기 위한 바람직한 유량 값일 수 있다.
구현예에서, Ge 함유 전구체는 100 sccm 내지 800 sccm 범위의 유량으로 공정 챔버에 제공될 수 있다.
일부 구현예에서, Ge 함유 전구체는 적어도 100 sccm 내지 최대 200 sccm, 또는 적어도 200 sccm 내지 최대 300 sccm, 또는 적어도 300 sccm 내지 최대 400 sccm, 또는 적어도 400 sccm 내지 최대 500 sccm, 또는 적어도 500 내지 최대 600 sccm, 또는 적어도 600 sccm 내지 최대 700 sccm, 또는 적어도 700 sccm 내지 최대 800 sccm의 유량으로 공정 챔버에 제공될 수 있다.
구현예에서, p형 도펀트 전구체는 1 sccm 내지 150 sccm 범위의 유량으로 공정 챔버에 제공될 수 있다.
일부 구현예에서, p형 도펀트 전구체는 공정 챔버에 적어도 1 sccm 내지 최대 10 sccm, 또는 적어도 10 sccm 내지 최대 20 sccm, 또는 적어도 20 sccm 내지 최대 30 sccm, 또는 적어도 30 sccm 내지 최대 40 sccm, 또는 적어도 40 sccm 내지 최대 50 sccm, 또는 적어도 50 sccm 내지 최대 60 sccm, 또는 적어도 60 sccm 내지 최대 70 sccm, 또는 적어도 70 sccm 내지 최대 80 sccm, 또는 적어도 80 sccm 내지 최대 90 sccm, 또는 적어도 90 sccm 내지 최대 100 sccm, 또는 적어도 100 sccm 내지 최대 110 sccm, 또는 적어도 110 sccm 내지 최대 120 sccm, 또는 적어도 120 sccm 내지 최대 130 sccm, 또는 적어도 130 sccm 내지 최대 140 sccm, 또는 적어도 140 sccm 내지 최대 150 sccm의 유량으로 제공될 수 있다.
구현예에서, 공정 가스는 실질적으로 Ge 함유 전구체 및 p형 도펀트 전구체를 포함할 수 있다. 이는, 공정 가스와 실질적으로 동시에 공정 챔버에 제공되는 실리콘 할라이드 전구체와 조합될 수 있다. 따라서, 이는 유리하게는, SiGe:B 에피택셜 층의 선택적 형성을 가능함으로써, 전구체의 수를 감소시킬 수 있다. 이는, 공정 비용을 감소시킬 수 있고, 또한 더 간단한 에피택셜 공정을 수행할 수 있다.
형성된 에피택셜 SiGe:B 층은 유리하게는, 450℃ 미만의 온도에서 성장을 허용하는 고품질 층일 수 있다. 고품질 층은 양호한 결정 품질과 낮은 표면 거칠기 값을 갖는 것을 의미할 수 있다. 본 개시에서 개시된 에피택셜 성장의 맥락에서 고품질의 층은 실질적으로 결함이 없고, 나사 전위가 없고, 실질적으로 변형 이완이 없는 에피택셜 층과 관련될 수 있음을 주목해야 한다. 또한, 예를 들어 도 5에 나타낸 바와 같은 프린지의 존재는 고품질 층의 표시이다. 또한, 낮은 표면 값은 에피택셜 층이 2x2 제곱 마이크로미터의 스캔 면적에서 원자력 현미경(AFM)에 의해 측정된 0.2 nm 미만의 RMS 값을 가질 수 있음을 추론할 수 있음을 주목해야 한다.
공정 가스가 실질적으로 Ge 함유 전구체를 포함할 수 있는 구현예에서, 공정 온도는 약 400℃의 온도 및 약 20 토르의 압력으로 유지될 수 있다. 또한, 이들 구현예에서, p형 도펀트는 1 sccm 내지 3 sccm 범위의 유량으로 제공될 수 있다.
일부 구현예에서, p형 도펀트는 약 2 sccm의 유량으로 제공될 수 있다.
일부 구현예에서, 실리콘 할라이드 전구체는 약 800 sccm의 유량으로 공정 챔버에 제공될 수 있다.
공정 가스가 실질적으로 Ge 함유 전구체 및 p형 도펀트 전구체를 포함하는 구현예에서, Ge 함유 전구체는 100 sccm 내지 400 sccm 범위의 유량으로 공정 챔버에 제공될 수 있다.
일부 구현예에서, Ge 함유 전구체의 유량은 200 sccm일 수 있다.
Ge 함유 전구체의 유량은 최종 SiGe:B 에피택셜 층에서 원하는 Ge의 원자 백분율의 양에 따라 조정될 수 있음을 이해해야 한다.
이제 도 3, 도 4 및 도 5로 돌아가, 공정 가스가 실질적으로 Ge 함유 전구체를 포함하고 p형 도펀트 전구체 및 실리콘-할라이드 전구체가 공정 챔버에 실질적으로 동시에 공정 가스와 함께 제공되는 경우에 블랭킷 SiGe:B 에피택셜 층이 형성된다.
이제 블랭킷 실리콘 산화물 및 단결정질 실리콘 표면 상에서 에피택셜 성장된 붕소 도핑 실리콘 게르마늄(SiGe:B) 층의 X-선 반사율 곡선을 보여주는 도 3을 참조하면, 단결정질 Si 표면은 Si (001) 표면 및 Si (110) 표면이다.
도 3에서, SiGe:B 에피택셜 층의 성장은 블랭킷 실리콘 산화물 층을 향해 선택적임을 관찰된다. Si(001) 표면 상에서 관찰된 프린지의 존재는, SiGe:B 에피택셜 층이 Si(001) 표면 상에서 선택적으로 성장한다는 표시이다. 이는, 기판과 기판 상단에서 성장된 층 사이의 밀도 차이로 인한 것일 수 있다. 한편, 프린지의 부재는 Si(110) 및 SiO2 표면 상에서 성장된 층의 부재를 나타낼 수 있다.
또한, Si(110) 표면 및 SiO2 상에서의 성장은, 도 3에서 판단했을 때 상당히 제한적임이 관찰된다. Si(110) 표면 및 SiO2 상에서 성장된 에피택셜 층에 관한 XRR 반사율 곡선에 프린지가 없는 것은, 에피택셜 층의 성장이 실질적으로 없음을 나타내는 것이다.
따라서, 이는 Si(110) 표면 상의 성장과 비교하거나 실리콘 산화물 표면 상의 성장과 비교하면, Si(001) 표면 상에서 선택적으로 SiGe:B 에피택셜 층의 성장 장점을 제공할 수 있다.
도 4는 식각 지속 시간의 함수로서 성장된 블랭킷 SiGe:B 에피택셜 층의 두께 그래프를 나타낸다. 또한, 이 그래프는, SiI2H2 전구체 대 SiCl2H2 전구체를 사용하여 실리콘 산화물 층 대 Si (001)층 상에서 블랭킷 SiGe:B 에피택셜 층이 성장할 때의 비교를 나타낸다. 식각 지속시간은, 블랭킷 SiGe:B 에피택셜 층의 식각 가스에 대한 총 노출 시간을 의미한다.
실리콘 산화물 표면 상에서 성장된 블랭킷 SiGe:B 에피택셜 층과 비교하면 Si (001) 표면 상에서 성장된 블랭킷 SiGe:B 에피택셜 층의 식각 관점에서의 선택도는, 성장에 사용된 두 가지 유형의 전구체에 대해 식각 지속시간이 증가함에 따라, 층의 두께가 빠르게 감소하는 것이 관찰된다.
또한, SiCl2H2 대신에, 블랭킷 SiGe:B 에피택셜 층의 성장용 Si 함유 전구체로서 SiI2H2를 사용하면, Si(001) 표면 상에서 성장된 층에 대해 실리콘 산화물 표면 상에서 성장된 층의 식각 선택도 향상의 장점을 추가로 제공한다. 예를 들어, Si 함유 전구체가 식각 공정 내로 이미 3초 후에 사용될 때 SiI2H2를 사용하여 층이 성장되는 경우, 더 빠른 식각 속도, 따라서 더 빠른 식각 선택도를 제공하는 것이 특히 유리하다. 이는, 식각 공정의 지속 시간이 이러한 방식으로 감소될 수 있지만 여전히 선택성을 가능하게 하기 때문에, 공정 처리량을 유리하게 개선할 수 있다.
도 5는 Si(001) 표면의 상부에 있는 SiGe:B 층의 (004) X-선 회절 지수 주위의 오메가 2-쎄타 스캔을 나타낸다.
SiGe:B 층의 게르마늄 함량은 47.5 원자%이다.
SiGe:B 층의 비저항은 약 0.17 mOhm.cm로 측정된다. 이렇게 더 낮은 값을 가지면, 유리하게는 소스/드레인 형성을 위한 이러한 층의 사용을 제공할 수 있다. 특징부 크기가 더욱 축소되고 새로운 소자 아키텍처가 구현됨에 따라, 특히 소스/드레인 컨택 저항의 감소는 소자의 성능을 위한 중요한 요소가 된다. 따라서, 감소된 저항 값을 갖는 소스/드레인 층의 제공은 유리하게는 반도체 산업에서 스케일링을 따라갈 수 있게 한다.
또한, 이렇게 더 낮은 비저항 에피택셜 SiGe:B 층의 형성은, 예를 들어 400℃와 같이 더 낮은 온도에서 성장할 수 있기 때문에, 새로운 소자 아키텍처의 활성화에 추가로 기여하며, 따라서 집적 체계를 위해 더 낮은 온도 예산을 제공한다.
구현예에서, 공정 가스는 클로로실란 전구체를 추가로 포함할 수 있다. 따라서, 구현예에서, 실리콘 할라이드 전구체는, 클로로실란 전구체를 추가로 포함할 수 있는 공정 가스와 실질적으로 동시에 제공될 수 있다. 구현예에서, 클로로실란 전구체는 디-클로로실란(DCS) 또는 트리-클로로실란(TCS)일 수 있다. 이는, 단결정질 Si 표면 상에 형성된 단결정질 SiGe:B 에피택셜 층과 비교하면, 비정질인 실리콘 산화물 표면 상에 형성된 SiGe:B 층의 식각을 유리하게 향상시킴으로써, 성장 공정의 선택도에 기여할 수 있다.
구현예에서, 공정 가스가 에피택셜 SiGe:B 층의 선택적 형성 동안 클로로실란 전구체를 추가로 포함하는 경우, 공정 챔버는 250℃ 내지 300℃ 범위의 온도 및 10 토르 내지 60 토르 범위의 압력에서 유지될 수 있다.
일부 구현예에서, 공정 온도는 적어도 250℃ 내지 최대 260℃, 또는 적어도 260℃ 내지 최대 270℃, 또는 적어도 270℃ 내지 최대 280℃, 또는 적어도 280℃ 내지 최대 290℃, 또는 적어도 290℃ 내지 최대 300℃일 수 있다.
일부 구현예에서, 클로로실란 전구체를 추가로 포함할 수 있는 공정 가스와 실질적으로 동시에 실리콘 할라이드 전구체가 제공되는 경우, 공정 챔버에 유지되는 압력은 적어도 10 토르 내지 최대 20 토르, 또는 적어도 20 토르 내지 최대 30 토르, 또는 적어도 30 토르 내지 최대 40 토르, 또는 적어도 40 토르 내지 최대 50 토르, 또는 적어도 50 토르 내지 최대 60 토르일 수 있다.
구현예에서, 클로로실란 전구체는 디클로로실란(DCS)일 수 있다.
공정 가스가 클로로실란 전구체를 추가로 포함할 수 있는 구현예에서, Ge 함유 전구체의 유량은 400 sccm 내지 500 sccm의 범위일 수 있다. 에피택셜 층에서 더 높은 원자%의 게르마늄이 바람직한 경우, Ge 함유 전구체의 유량은 500 sccm을 초과하여 증가할 수 있음을 주목해야 한다.
도 6(a)는, 공정 가스가 디-클로로실란을 추가로 포함하고 SiI2H2 전구체가 공정 가스와 실질적으로 동시에 공정 챔버에 제공될 경우, SiI2H2 전구체 유량의 함수로서 형성된 선택적 에피택셜 SiGe:B 층의 두께 변화 그래프를 나타낸다. 공정 온도는 250℃ 내지 400℃의 범위이며, 이에 의해 저메인 흐름의 유량은 200 sccm 내지 1000 sccm 범위이고, SiI2H2 전구체의 유량은 0 sccm 내지 600 sccm 범위이다.
증착 후 Si(001)인 Si 표면 상에 형성된 에피택셜 SiGe:B 층의 두께가 SiO2인 실리콘 산화물 표면 상에 형성된 층의 두께에 비하면 더 높은 것이 이 도면으로부터 관찰된다. 이는, SiGe:B 에피택셜 층의 성장 속도가 SiO2 표면 상의 성장 속도에 비해 Si(001) 표면 상에서 더 높으며, Si 표면 상에서의 선택적 성장의 표시일 수 있음을 나타낸다.
또한, 그래프는, 층이 식각 가스에 노출된 후(식각 노출 시간은 3초로 설정됨)의 SiI2H2 전구체 유량의 함수로서, Si 표면 및 실리콘 산화물 표면 상에서의 SiGe:B 에피택셜 층의 두께의 변화를 나타낸다. Si 표면 상의 에피택셜 층의 두께는 SiI2H2 전구체의 유량 증가에 걸쳐 상당히 일정하게 유지되지만, 실리콘 산화물 층 상의 층 두께는, 식각 가스로 처리되는 경우에 SiI2H2 전구체의 유량의 함수가 증가함에 따라 감소를 나타내는 것이 관찰된다. 이는, SiI2H2 전구체의 존재가 실리콘 산화물 상에 형성된 비정질 SiGe:B 층을 형성하여 Si(001) 상에 형성된 단결정질 SiGe:B 층의 식각 속도에 상당한 영향을 미치지 않고 더 빠르게 식각되는 데 도움이 됨을 나타낸다. 이는 유리하게는, SiGe:B 에피택셜 층의 선택적 증착을 얻는 것을 돕는다.
도 6(b)는 SiGe:B 층이 식각 가스로 처리되는 경우, SiI2H2 전구체 유량의 함수로서 식각 두께의 그래프를 나타낸다. Si 표면 상에 형성된 SiGe:B 층은 단결정질이고, 실리콘 산화물 표면 상에서는 비정질이다. 이 도면으로부터, 식각 가스에 노출시, 실리콘 산화물 상에 형성된 SiGe:B 에피택셜 층이 더 빠르게 식각되는 것이 관찰된다. 이들 실험에서 식각 시간은 3초가 걸린다.
일부 구현예에서, 공정 온도는 약 270℃에서 유지될 수 있다. 이는 SiGe 에피택셜 막 내로 p형 도펀트 농도 증가의 장점을 제공할 수 있으며, p형 도펀트는 붕소이다. 이는 전형적으로, 에피택셜 성장을 위한 더 높은 온도에서, 450℃를 초과하는 더 높은 온도에서, 에피택셜 층 내로의 활성 도펀트 혼입과 관련된 제한이 있을 수 있다는 사실과 관련이 있을 수 있다. 또한, 에피택셜 층에 존재할 총 도펀트는 결정성을 떨어뜨리기 전에 제한될 수 있다. 따라서, 270℃ 근처에서 유지될 수 있는 공정 온도는, 유리하게는 활성 p형 도펀트 혼입을 개선할 수 있다. 에피택셜 층에서의 활성 도펀트 농도는, 당업자에게 공지된 홀 효과 측정 설정을 사용하여 측정될 수 있다.
구현예에서, 공정 가스가 클로로실란 전구체를 추가로 포함하는 경우, Ge 함유 전구체의 유량은 300 sccm 내지 700 sccm의 범위일 수 있다.
일부 구현예에서, Ge 함유 전구체의 유량은 적어도 300 sccm 내지 최대 350 sccm, 또는 적어도 350 sccm 내지 최대 400 sccm, 또는 적어도 400 sccm 내지 최대 450 sccm, 또는 적어도 450 sccm 내지 최대 500 sccm, 또는 적어도 500 내지 최대 550 sccm, 또는 적어도 550 sccm 내지 최대 600 sccm, 또는 적어도 600 sccm 내지 최대 650 sccm, 또는 적어도 650 sccm 내지 최대 700 sccm일 수 있다.
일부 구현예에서, Ge 함유 전구체의 유량은 400 sccm일 수 있다. 이는 유리하게는, 감소된 비저항 및 층에서 변형 완화의 부재 또는 감소된 변형 완화를 갖는 에피택셜 SiGe:B 층을 얻는 데 기여할 수 있다.
이제, Si 할라이드 전구체 흐름(SiI2H2)의 함수로서 Si 함유 층(SiGe:B)의 비저항 변화를 나타내는 도 7(a)를 참조한다. 이들 실험에서, 공정 온도는 약 270℃에서 유지되고, 공정 가스는 디-클로로실란을 추가로 포함한다. 에피택셜 성장은 Si (001) 표면 상에서 수행된다.
도 7(a)에서, SiI2H2 전구체의 유량이 증가함에 따라 에피택셜 층의 비저항은 초기에는 증착 단독 경우 및 선택적 경우 모두에 대해 감소를 나타내는 것이 관찰된다. 증착 단독의 경우, 에피택셜 층의 증착이 SiO2인 산화물 표면 상에서도 일어나기 때문에 선택도는 달성되지 않는다. 선택적 증착 공정에서, SiGe:B 에피택셜 층의 선택적 성장은 Si(001) 표면 상에서 달성된다. 600 sccm의 유량에서, 에피택셜 SiGe:B 층의 비저항이 증가하는 것이 관찰된다.
구현예에서, 공정 가스가 클로로실란 전구체를 추가로 포함하는 경우, p형 도펀트 전구체는 25 sccm 내지 200 sccm 범위의 유량으로 제공될 수 있다. 이는 비저항의 튜닝, 에피택셜 층의 성장 속도 및 SiGe:B 에피택셜 막의 도펀트 활성화를 가능하게 하는 이점을 제공할 수 있다.
일부 구현예에서, 공정 가스가 추가로 클로로실란 전구체를 포함하는 경우, p형 도펀트 전구체의 유량은, 적어도 25 sccm 내지 최대 50 sccm, 또는 적어도 50 sccm 내지 최대 70 sccm, 또는 적어도 70 sccm 내지 최대 90 sccm, 또는 적어도 90 sccm 내지 최대 110 sccm, 또는 적어도 110 내지 최대 130 sccm, 또는 적어도 130 sccm 내지 최대 150 sccm, 또는 적어도 150 sccm 내지 최대 170 sccm, 또는 적어도 170 sccm 내지 최대 200 sccm일 수 있다.
일부 구현예에서, p형 도펀트 전구체의 유량은 100 sccm으로 설정될 수 있다. 이는 유리하게는, 상당히 낮은 비저항의 에피택셜 SiGe:B 층을 얻을 수 있게 한다. 이는, 에피택셜 SiGe:B 층이 소스/드레인 영역의 형성을 위해 사용되는 경우에, 특히 유리할 수 있다. 낮은 비저항이란, 에피택셜 층이 0.2 mOhm.cm 이하의 비저항 값을 갖는 것을 의미한다.
일부 구현예에서, p형 도펀트 전구체의 유량은 150 sccm으로 설정될 수 있다. 이는 유리하게는, 에피택셜 층에서 상당히 높은 활성 캐리어 농도를 얻을 수 있게 한다. 이는 또한, 에피택셜 SiGe:B 층이 소스/드레인 영역의 형성을 위해 사용되는 경우에, 특히 유리할 수 있다. 그러나, 유량이 200 sccm을 초과함에 따라, 비저항이 열화될 수 있고, 활성 도펀트 농도가 이렇게 높은 유량으로 개선되지 않음을 주목해야 한다.
p형 도펀트 전구체의 유량은 50 sccm 미만의 값으로 설정될 수 있음을 주목해야 한다. 그러나, 이는, 예를 들어 매우 낮은 활성 도펀트 농도를 얻는 것과 같이, 활성 도펀트 농도를 위태롭게 할 수 있다.
이제, 붕소 함유 전구체(B2H6) 흐름의 함수로서 Si 함유 층(SiGe:B)의 비저항 변화를 나타내는 도 7(b)를 참조한다. 이들 실험에서, 공정 온도는 약 270℃에서 유지되고, 공정 가스는 디-클로로실란을 추가로 포함한다. 에피택셜 성장은 Si (001) 표면 상에서 수행된다.
도 7(b)에서, 증착 단독 사례 및 식각을 포함하는 사례 모두에 대해, 비저항은 약 50 sccm B2H6의 흐름까지 감소를 나타내는 반면, 비저항은 50 sccm보다 높은 유량 값에 대해 증가하기 시작한다. 그러나, 50 sccm의 유량에서, 증착 단독 사례 및 식각을 포함하는 선택적 공정 모두에 대해 매우 낮은 비저항을 얻는다.
도 8은, SiI2H2 유량이 100 sccm 및 300 sccm인 경우에 디보란 전구체 흐름의 함수로서 SiGe:B 에피택셜 층의 식각 두께의 변동을 나타낸다. SiI2H2 유량이 100 sccm인 경우, 디보란 흐름이 증가함에 따라 식각 두께가 증가하는 것이 그래프로부터 관찰된다. 이는, SiI2H2의 첨가가 증가된 양의 붕소를 에피택셜 층에 혼입시키는 데 도움이 될 수 있으며, 이는 결과적으로 식각 두께의 증가를 초래할 수 있음을 추론할 수 있다. 반면, 50 sccm의 디보란 유량에서, 300 sccm의 SiI2H2의 유량으로 얻은 식각 두께는, SiI2H2 유량이 100 sccm인 경우에 얻은 것보다 높다. 이는, 디보란 유량의 증가 시, SiGe:B 에피택셜 층의 성장 속도가 증가할 수 있음을 추론할 수 있다. 공정 가스에 SiI2H2 전구체를 첨가하면 식각 속도를 증가시키는 데 유리하게 도움을 줄 수 있으며, 따라서 식각 두께가 증가된다.
구현예에서, 클로로실란 전구체는 디-클로로실란일 수 있고, 200 sccm 내지 400 sccm 범위의 유량으로 제공될 수 있다. 이들 구현예에서, 실리콘 할라이드 전구체는 100 sccm 내지 300 sccm 범위의 유량으로 제공될 수 있다.
일부 구현예에서, 디-클로로실란 전구체의 유량은 적어도 200 sccm 내지 최대 225 sccm, 또는 적어도 225 sccm 내지 최대 250 sccm, 또는 적어도 250 sccm 내지 최대 275 sccm, 또는 적어도 275 sccm 내지 최대 300 sccm, 또는 적어도 300 내지 최대 325 sccm, 또는 적어도 325 sccm 내지 최대 350 sccm, 또는 적어도 350 sccm 내지 최대 375 sccm, 또는 적어도 375 sccm 내지 최대 400 sccm일 수 있다.
일부 구현예에서, 실리콘 할라이드 전구체의 유량은 100 sccm 내지 최대 150 sccm, 또는 적어도 150 sccm 내지 최대 200 sccm, 또는 적어도 200 sccm 내지 최대 250 sccm, 또는 적어도 250 sccm 내지 최대 300 sccm일 수 있다.
이제, 기판에 포함될 수 있는 갭(210)의 개략도를 보여주는 도 9(a), 및 갭이 충진된 후의 개략도를 보여주는 도 9(b) 및 도 9(c)를 참조한다.
구현예에서, 에피택셜 층은 기판에 포함된 갭(210)으로 형성될 수 있다. 갭은 바닥 표면(230) 및 바닥 표면과 경계를 이루는 측벽(220)을 포함할 수 있다. 바닥 표면(230)은 제1 노출 표면(141)을 포함할 수 있고, 측벽(220)은 제2 노출 표면(142)을 포함할 수 있다.
따라서, 본 개시에 개시된 방법은 에피택셜 층(211)으로 갭(210)을 충진하는 데 사용될 수 있고, 유리하게는 갭(210)의 선택적 상향식 충진을 허용할 수 있다. 이는, 예를 들어 이음매 및 공극과 같은 결함이 감소된 에피택셜 층(211)을 형성하는 것을 유리하게 허용할 수 있다.
갭은, 반도체 소자에서 트렌치, 비아 또는 소스/드레인 영역을 만드는 데 사용될 수 있다. 갭의 높이 대 폭의 비율은 종횡비로서 지칭될 수 있고, 이러한 비율은 사용될 갭의 목적에 따라 변할 수 있다. 일부 갭은, 예를 들어 종횡비가 > 10인 것과 같은 고 종횡비 갭일 수 있지만, 일부는, 예를 들어 종횡비가 < 10인 것과 같은 저 종횡비 갭일 수 있다.
일부 구현예에서, 도 9(b)에 도식화된 바와 같이, 바닥 표면(230)은 Si {100} 면(231)으로 구성될 수 있고, 측벽(220)은 산화물(222)로 구성될 수 있다. 일부 구현예에서, 산화물은 실리콘 산화물일 수 있다. 일부 구현예에서, 실리콘 산화물은 실리콘 이산화물일 수 있다. 측벽(220)은 고차 Si면(221)을 추가로 포함할 수 있다. 일부 구현예에서, 고차 Si면은 Si {110}일 수 있다.
본 개시의 제1 양태의 구현예에 따라 SiGe:B 층의 선택적 에피택셜 성장으로 인해, 갭(210)의 상향식 충진(211)을 얻을 수 있다. 식각 가스의 제공은 측벽(220) 상에서 더 적은 정도로 성장될 수 있는 층을 제거할 수 있게 함으로써, 에피택셜 층의 상향식 성장을 더 촉진함으로써, 층(211)으로 갭을 충진할 수 있다.
일부 구현예에서, 도 9(c)에서 도식화된 바와 같이, 바닥 표면(230)은 산화물(222)로 구성될 수 있고, 측벽(220)은 또한 산화물(222)을 포함할 수 있다. 일부 구현예에서, 산화물은 실리콘 산화물일 수 있다. 일부 구현예에서, 실리콘 산화물은 실리콘 이산화물일 수 있다. 측벽(220)은 고차 Si면(221)을 추가로 포함할 수 있다. 일부 구현예에서, 고차 Si면은 Si {110}일 수 있다.
본 개시의 제1 양태의 구현예에 따라 SiGe:B 층의 선택적 에피택셜 성장으로 인해, 측벽으로부터 성장을 시작할 수 있게 함으로써 갭(210)의 충진(211)을 얻을 수 있다. 식각 가스의 제공은, 바닥 표면(230) 상에서 더 적은 정도로 성장될 수 있는 층을 제거할 수 있게 한다.
Si 함유 전구체, Ge 함유 전구체 및 p형 도펀트 전구체와 관련하여 개시된 유량 값은 H2 가스를 사용한 희석을 포함한 유량 값을 지칭할 수 있음을 주목해야 한다. 이들 전구체는 캐리어 가스의 도움으로 공정 챔버에 추가로 제공된다.
구현예에서, Ge 함유 전구체에 대한 유량은 5 부피% 내지 10 부피%의 Ge 함유 전구체 및 90 부피% 내지 95 부피%의 H2 가스를 포함할 수 있다.
구현예에서, p형 도펀트 전구체에 대한 유량은 1 부피%의 p형 도펀트 전구체 및 99% H2 가스를 포함할 수 있다.
구현예에서, 디-클로로실란(DCS)에 대한 유량은 H2 가스를 사용하는 희석의 부재 시의 유량을 직접 지칭할 수 있다.
본 개시의 제2 양태에서 기판 처리 장치(500)가 개시된다. 이제 도 10을 참조한다.
기판 처리 장치(500)는 기판을 유지하도록 구성되고 배열된 공정 챔버(510)를 포함할 수 있다. 구현예에서, 기판 처리 장치는 복수의 공정 챔버를 포함할 수 있다.
기판 처리 장치(500)는 실리콘 전구체 저장 모듈(550)을 추가로 포함할 수 있다. 실리콘 전구체 저장 모듈(550)은 Si 함유 전구체를 유지하도록 구성되고 배열될 수 있다. 따라서, 실리콘 전구체 저장 모듈(550)은 Si 함유 전구체를 포함할 수 있다. Si 함유 전구체는 디-클로로실란 및 요오드와 브롬 중 적어도 하나를 포함한 실리콘 할라이드 전구체일 수 있다.
기판 처리 장치(500)는 게르마늄 전구체 저장 모듈(560)을 추가로 포함할 수 있다. 게르마늄 전구체 저장 모듈(560)은 Ge 함유 전구체를 유지하도록 구성되고 배열될 수 있다. 따라서, 게르마늄 전구체 저장 모듈(560)은 Ge 함유 전구체를 포함할 수 있다. 게르마늄 전구체는 저메인일 수 있다.
기판 처리 장치(500)에, 공정 챔버(510)에서 공정 온도를 가열하고 유지하도록 구성된 히터(520)가 포함될 수 있다. 구현예에서, 적외선 램프는 공정 챔버 외부에 위치할 수 있고, 따라서 공정 챔버의 벽을 통해 광을 비추고 기판이 위치한 서셉터를 가열함으로써(이는 결국 기판을 가열할 수 있음) 공정 챔버를 가열하는 데 사용될 수 있다. 또한, 압력 제어기(530)는 공정 챔버(510)에서 공정 압력을 달성하고 유지하도록 기판 처리 장치(500)에 포함될 수 있다.
제어기(540)는 실리콘 전구체 저장 모듈(550) 및 게르마늄 전구체 저장 모듈(560)에 작동 가능하게 연결될 수 있다. 제어기(540)는, 비일시적 컴퓨터 판독가능 매체에 포함될 수 있고 본 개시의 구현예에 따른 방법에 따라 기판 처리 장치(500)가 기판 상에 에피택셜 층을 형성시키는 명령어를 실행하도록 구성될 수 있다.
본 개시의 구현예는 본 발명의 범주를 제한하지 않으며, 이들 구현예는 첨부된 청구범위 및 그의 법적 균등물에 의해 정의되기 때문이다. 임의의 균등한 구현예는 본 발명의 범주 내에 있도록 의도된다. 본원에 개시된 것들 이외에, 서로 상이한 본 개시의 변형은 당업자에게 명백해질 수 있다. 이들로부터 기원하는 이러한 변형 및 구현예는 또한 첨부된 청구범위의 범주 내에 속하는 것으로 의도된다.

Claims (19)

  1. 기판 상에 Si 포함 에피택셜 층을 선택적으로 형성하기 위한 방법으로서, 상기 방법은,
    - 기판을 공정 챔버에 제공하는 단계-여기서 상기 기판은 노출 표면을 포함하고, 상기 노출 표면은 제1 노출 표면 및 제2 노출 표면을 포함하되, 상기 제2 노출 표면은 상기 제1 노출 표면과 상이함-;
    - Si 함유 전구체를 상기 공정 챔버에 제공함으로써, 상기 노출 표면 상에 Si 포함 에피택셜 층을 형성하는 단계-여기서 상기 에피택셜 층은 상기 제1 노출 표면 상에 형성된 제1 부분 및 상기 제2 노출 표면 상에 형성된 제2 부분을 포함함-;
    - 상기 공정 챔버에 식각 가스를 제공함으로써, 상기 에피택셜 층의 제1 부분 또는 제2 부분을 선택적으로 제거하는 단계를 포함하되,
    상기 Si 함유 전구체는 요오드와 브롬 중 적어도 하나를 포함한 실리콘 할라이드 전구체인, 방법.
  2. 제1항에 있어서, 상기 제1 노출 표면 및 상기 제2 노출 표면은 단결정질 표면이고, 상기 제2 노출 표면은 상기 제1 노출 표면과 상이한 결정 배향을 갖는, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 노출 표면은 Si {100} 결정면으로 이루어지고, 상기 제2 노출 표면은 Si {110} 결정면으로 이루어지는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 에피택셜 층은 상기 기판에 포함된 갭 내에 형성되고, 상기 갭은 바닥 표면 및 상기 바닥 표면과 경계를 이루는 측벽을 포함하되, 상기 바닥 표면은 상기 제1 노출 표면을 포함하고 상기 측벽은 상기 제2 노출 표면을 포함하는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 실리콘 할라이드 전구체는 적어도 Ge 함유 전구체 및 p형 도펀트 전구체를 포함하는 공정 가스와 실질적으로 동시에 상기 공정 챔버에 제공되고, 이에 의해 p형 도핑된 SiGe 에피택셜 층을 형성하는, 방법.
  6. 제5항에 있어서, 상기 공정 챔버는, 상기 에피택셜 층의 선택적 형성 동안, 450℃ 미만의 온도 및 10 토르 내지 80 토르 범위의 압력에서 유지되는, 방법.
  7. 제5항 또는 제6항에 있어서, 상기 실리콘 할라이드 전구체는 50 sccm 내지 1000 sccm 범위의 유량으로 제공되는, 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 Ge 함유 전구체는 100 sccm 내지 800 sccm 범위의 유량으로 제공되는, 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 p형 도펀트 전구체는 1 sccm 내지 150 sccm 범위의 유량으로 제공되는, 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 공정 가스는 실질적으로 Ge 함유 전구체, 및 p형 도펀트 전구체를 포함하고, 이에 의해 상기 p형 도핑된 SiGe 에피택셜 층을 형성하는, 방법.
  11. 제10항에 있어서, 상기 공정 챔버는, 상기 에피택셜 층의 선택적 형성 동안, 약 400℃ 미만의 온도 및 약 20 토르의 압력에서 유지되는, 방법.
  12. 제10항 또는 제11항에 있어서, 상기 p형 도펀트 전구체는 1 sccm 내지 3 sccm 범위의 유량으로 제공되는, 방법.
  13. 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 공정 가스는 클로로실란 전구체를 추가로 포함하고, 이에 의해 상기 p형 도핑된 SiGe 에피택셜 층을 형성하는, 방법.
  14. 제13항에 있어서, 상기 공정 챔버는, 상기 에피택셜 층의 선택적 형성 동안, 250℃ 내지 300℃ 범위의 온도 및 10 토르 내지 60 토르 범위의 압력에서 유지되는, 방법.
  15. 제14항에 있어서, 상기 공정 챔버는, 상기 에피택셜 층의 선택적 형성 동안, 약 270℃의 온도에서 유지되는, 방법.
  16. 제14항 또는 제15항에 있어서, 상기 p형 도펀트 전구체는 25 sccm 내지 200 sccm 범위의 유량으로 제공되는, 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 클로로실란 전구체는 디-클로로실란이고 200 sccm 내지 400 sccm 범위의 유량으로 제공되며, 상기 실리콘 할라이드 전구체는 100 sccm 내지 300 sccm 범위의 유량으로 제공되는, 방법.
  18. 제5항 내지 제17항 중 어느 한 항에 있어서, 상기 p형 도펀트 전구체는 디보란이고 상기 Ge 함유 전구체는 저메인인, 방법.
  19. 기판 상에 Si 포함 에피택셜 층을 선택적으로 형성하기 위한 기판 처리 장치로서, 상기 장치는,
    - 기판을 유지하도록 구성되고 배열된 공정 챔버;
    - 디-클로로실란 및 요오드와 브롬 중 적어도 하나를 포함한 실리콘 할라이드 전구체를 포함하는 실리콘 전구체 저장 모듈,
    - 저메인을 포함한 게르마늄 전구체 저장 모듈,
    - 상기 공정 챔버 내의 공정 온도를 가열하고 유지하도록 구성된 히터,
    - 상기 공정 챔버 내의 공정 압력을 달성하고 유지하도록 구성된 압력 제어기,
    - 상기 실리콘 전구체 저장 모듈 및 상기 게르마늄 전구체 저장 모듈에 작동 가능하게 연결되며 비일시적 컴퓨터 판독가능 매체에 포함되고 제1항 내지 제18항 중 어느 한 항의 방법에 따라 상기 기판 처리 장치가 상기 기판 상에 상기 에피택셜 층을 형성시키는 명령어를 실행하기 위해 구성되는 제어기를 포함하는, 장치.
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