CN117711926A - 在衬底上选择性形成含Si外延层的方法 - Google Patents

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Abstract

公开了一种在衬底上选择性地形成含Si外延层的方法。目前描述的方法的实施例包括执行循环沉积和蚀刻过程，从而选择性地形成含Si外延层。所描述的方法可以帮助以自下而上的方式形成场效应晶体管的源极/漏极区。

Description

在衬底上选择性形成含Si外延层的方法
技术领域
本公开涉及用于在衬底上形成外延层的方法和衬底处理设备。更具体地，本公开涉及用于在衬底上形成含Si外延层的方法和衬底处理设备。
背景技术
随着半导体工业中互补金属氧化物半导体(CMOS)技术的发展，为了跟上尺寸的变化，新的器件架构开始发挥作用，例如鳍型场效应晶体管(FinFET)、全栅(GAA)型场效应晶体管。此外，为了给这种器件提供期望的性能，半导体处理技术的改进已经变得不可避免。
处理技术改进长期面临的挑战之一可能涉及在较低温度下实现外延生长。这可以有助于实现集成方案，例如单片集成、埋入式电源轨、高k/金属栅极优先集成和源极/漏极接触形成。
在这些方案中，提供更高的掺杂剂浓度和降低的接触电阻率可以发挥主要作用，特别是在使未来的源极/漏极形成具有降低的电阻方面，与新的架构一致，以努力提高器件性能。
因此，可能需要改进半导体器件中源极/漏极区的形成。
发明内容
提供本发明内容是为了以简化的形式介绍一些概念。这些概念在以下公开的示例实施例的详细描述中被进一步详细描述。本发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。
本公开的目的是改善半导体器件中源极/漏极区的形成。
在第一方面，本发明涉及一种在衬底上选择性地形成含Si外延层的方法。该方法可以包括向处理室提供衬底。衬底可以包括暴露表面。暴露表面可以包括第一暴露表面和第二暴露表面，第二暴露表面可以不同于第一暴露表面。该方法还可以包括向处理室提供含Si前体，从而在暴露表面上形成含Si外延层。外延层可以包括形成在第一暴露表面上的第一部分和形成在第二暴露表面上的第二部分。该方法还可以包括向处理室提供蚀刻气体，从而选择性地去除外延层的第一部分或第二部分。含Si前体可以是包含碘和溴中至少一种的卤化硅前体。
根据本公开第一方面的实施例的方法可以允许在衬底上选择性地形成含Si外延层。
第一方面的实施例的优点在于，含Si外延层可以在较低的处理温度下选择性地形成在衬底上。这可以有助于跟上半导体工业中的缩放努力，由此可以保持降低的温度预算。
第一方面的实施例的优点在于，可以在较低的处理温度下在衬底上选择性地形成含Si外延层，同时保持较高的生长速率。这可以允许提高处理产量。
第一方面的实施例的优点在于，含Si外延层可以保持较高的活性掺杂剂浓度。这可以提高所形成的接触的性能，例如源极/漏极接触，从而提供减小的接触电阻。
第一方面的实施例的另一优点在于，含Si层可以呈现降低的层电阻率。这可以提高所形成的接触的性能，例如源极/漏极接触，从而提供减小的接触电阻。
第一方面的实施例的另一优点是可以实现自下向上的外延层形成。这可以允许形成缺陷少的层。这对于改善源极/漏极形成可能更有利。
第一方面的实施例的优点是允许GAA器件的源极/漏极形成。
第一方面的实施例的优点是允许为埋入式电源轨形成通孔。
在第二方面，本公开涉及一种用于在衬底上选择性地形成含Si层的衬底处理设备。该设备可以包括被构造和布置用于保持衬底的处理室。该设备还可以包括硅前体存储模块，其可以包括二氯硅烷和卤化硅前体。卤化硅前体可以包括碘和溴中的至少一种。该设备还可以包括锗前体存储模块，其可以包括锗烷。加热器可以包含在该设备中，其可以配置用于加热和保持处理室中的处理温度，以及压力控制器，其可以配置用于获得和保持处理室中的处理压力。该设备还可以包括控制器，其可以可操作地连接到硅前体存储模块和锗前体存储模块，并且可以配置用于执行指令，其可以包含在非暂时性计算机可读介质中，并且可以使衬底处理设备根据第一方面的实施例的方法在衬底上形成外延层。
根据本公开第二方面的实施例的衬底处理设备可以允许在衬底上选择性地形成含Si外延层。
第二方面的实施例的优点在于，衬底处理设备可以允许选择性地形成具有较高活性掺杂剂浓度和改善的电阻率的含Si层。
第二方面的实施例的优点在于，由于提高的生长速率，衬底处理设备可以有助于提高整体半导体处理产量。
附图说明
应当理解，附图中的元件是为了简单和清楚而示出的，并不一定是按比例绘制的。例如，图中的一些元件的尺寸可能相对于其他元件被夸大，以有助于提高对本公开的所示实施例的理解。
除非另有说明，否则附图中相同的附图标记将用于相同的元件。权利要求中的附图标记不应被理解为限制范围。
图1是根据本公开第一方面的实施例的示例性方法的流程图。
图2(a)至(c)是根据本公开第一方面的实施例的示例性方法的示意图。
图3是不同衬底表面(SiO2、硅(001)和硅(110))上的X射线反射率曲线(XRR)。
图4是SiGe:B层的厚度与蚀刻持续时间的关系。
图5是Si(001)顶部上SiGe:B层的(004)X射线衍射级周围的ω-2θ扫描。
图6(a)和(b)是通过同向流动DCS的SiGe:B层厚度作为SiI2H2流量的函数；其中(a)生长厚度与SiI2H2前体流量的关系，并且(b)蚀刻厚度与SiI2H2前体流量的关系。
图7(a)和(b)分别是作为SiI2H2前体流量和B2H6流量的函数的SiGe:B层电阻率的变化。
图8是作为SiI2H2流量的函数的SiGe:B层的蚀刻厚度与B2H6流量的关系。
图9(a)至(c)是包含在衬底中的间隙的示意图。
图10是根据本公开第二方面的实施例的衬底处理设备的示意图。
具体实施方式
尽管下面公开了某些实施例和示例，但本领域技术人员将理解，本发明延伸到具体公开的实施例和/或本发明的用途及其明显的修改和等同物之外。因此，意图是所公开的本发明的范围不应被下面描述的具体公开的实施例所限制。
本文呈现的图示并不意味着是任何特定材料、结构或设备的实际视图，而仅仅是用于描述本公开的实施例的理想化表示。
所示出和描述的特定实施方式是对本发明及其最佳模式的说明，并不旨在以任何方式限制这些方面和实施方式的范围。实际上，为了简洁起见，系统的传统制造、连接、准备和其他功能方面可能没有详细描述。此外，各图中所示的连接线旨在表示各种元件之间的示例性功能关系和/或物理耦合。许多替代或附加的功能关系或物理连接可以存在于实际系统中，和/或在一些实施例中可以不存在。
应当理解，这里描述的配置和/或方法本质上是示例性的，并且这些具体实施例或示例不应被认为是限制性的，因为许多变化是可能的。这里描述的特定例程或方法可以代表任意数量的处理策略中的一个或多个。因此，所示出的各种动作可以所示出的顺序、以其他顺序来执行，或者在某些情况下被省略。
本公开的主题包括各种过程、系统和配置的所有新颖和非显而易见的组合和子组合，以及本文公开的其他特征、功能、动作和/或属性，以及其任何和所有等同物。
如本文所用，术语“衬底”可以指任何一种或多种底层材料，包括可被改性的或其上可形成器件、电路或膜的任何一种或多种底层材料。“衬底”可以是连续的或非连续的；刚性的或柔性的；实心的或多孔的；以及它们的组合。衬底可以是任何形式，例如板或工件。板状衬底可以包括各种形状和尺寸的晶片。衬底可以由半导体材料制成，包括例如硅、硅锗、氧化硅、砷化镓、氮化镓和碳化硅。
连续衬底可以延伸到发生沉积过程的处理室的边界之外。在一些过程中，连续衬底可以移动通过处理室，使得过程继续，直至到达衬底的末端。可以从连续衬底进给系统提供连续衬底，以允许以任何合适的形式制造和输出连续衬底。
连续衬底的非限制性示例可包括片、卷、箔，只要连续衬底由单晶材料构成。连续衬底也可以包括其上安装有非连续衬底的载体或薄片。
应当注意，这里使用的术语“包括”不应被解释为限于其后列出的装置。它不排除其他元件或步骤。因此，它不阻止一个或多个其他步骤、部件或特征或其组合的存在或添加。它应被解释为指定存在所提及的所述特征、步骤或部件。
在整个说明书中提到“一些实施例”意味着结合这些实施例描述的特定结构、特征步骤包括在本发明的一些实施例中。因此，在整个说明书的不同地方出现的诸如“在一些实施例中”的短语不一定指相同的实施例集合，而是可以指相同的实施例集合。
说明书中各处提到的“实施例”不一定都指同一实施例，而是可以指同一实施例。此外，在一个或多个实施例中，特定的特征、结构或特性可以任何合适的方式组合，这对于本领域普通技术人员来说是显而易见的。
应当注意的是，权利要求中使用的术语“基本包括”是指除了具体提到的那些之外，还可以存在其他组分，但不是必须存在，即那些不会显著影响所涉及的材料、化合物或组合物的基本特征的组分。
提供以下术语仅仅是为了帮助理解本公开。
如本文所用，除非另有规定，术语“基本同时”可以指在很大程度上，在重叠的持续时间内，向处理室提供卤化硅前体和处理气体。
除非另有说明，本文所用术语“覆盖层”可以指表面上没有特征的膜层。
除非另有说明，本文所用术语“自下而上填充”可以指膜的生长，由此生长从特征的底部开始，并在远离底面延伸的竖直方向上进行。该特征可以是间隙。
除非另有说明，本文所用术语“间隙”可以指凹陷在衬底中或包含在衬底中的层内的图案。
除非另有说明，本文所用术语“全栅环绕FET”可以指栅极材料在所有侧面包围沟道区的FET器件。沟道可以是纳米片或纳米线的形式。
现在将通过对本公开的若干实施例的详细描述来描述本公开。显然，在不脱离本公开的技术教导的情况下，可以根据本领域技术人员的知识来配置本公开的其他实施例。本公开仅由这里包括的权利要求的条款来限定。
现在参考附图，图1是流程图，图2是根据本公开第一方面的实施例的示例性方法的示意图。
该方法100可以适用于在衬底上选择性地形成含Si外延层。方法100可以包括向处理室提供衬底110。衬底可以包括用于形成含Si外延层150的暴露表面140。暴露表面可以包括第一暴露表面141和第二暴露表面142。第二暴露表面142可以不同于第一暴露表面141(图2(a))。
可以向处理室提供含Si前体120，从而在暴露表面140上形成含Si外延层150。外延层150可以包括形成在第一暴露表面141上的第一部分151和形成在第二暴露表面142上的第二部分152(图2(b))。
第一暴露表面141和第二暴露表面142之间的差异可以允许在两个暴露表面141、142之一上选择性地形成含Si外延层。
含Si前体可以是包含碘和溴中的至少一种的卤化Si前体。
在实施例中，卤化硅前体可以是具有SiHnX4-n分子式的卤代硅烷，其中X可以是包括F、Cl、Br和I的卤素，n从1变化到5。
在一些实施例中，卤化硅前体可以是遵循通式SinIyAzH2n+2-y-z的碘硅烷，其中n＝1-10，y＝1或更大(且高达2n+2-z)，z＝0或更大(且高达2n+2-y)，A是除I之外的卤素，优选n＝1-5，更优选n＝1-3，最优选1-2。
在一些实施例中，碘硅烷可以是具有通式SinIyAzH2n-y-z的环状碘硅烷，其中n＝3-10，y＝1或更大(且高达2n-z)，z＝0或更大(且高达2n-y)，A是除I之外的卤素，优选n＝3-6。
在一些实施例中，卤化硅前体可以是具有通式SinBryAzH2n+2-y-z的溴硅烷，其中n＝1-10，y＝1或更大(且高达2n+2-z)，z＝0或更大(且高达2n+2-y)，A是除Br之外的卤素，优选n＝1-5，更优选n＝1-3，最优选1-2。
在一些实施例中，溴代硅烷可以是具有通式SinBryAzH2n-y-z的环状溴代硅烷，其中n＝3-10，y＝1或更大(且高达2n-z)，z＝0或更大(且高达2n-y)，A是除Br之外的卤素，优选n＝3-6。
在一些实施例中，卤化硅前体可以是遵循通式SinIyH2n+2-y的碘硅烷，其中n＝1-5，y＝1或更大(且高达2n+2-y)，优选n＝1-3，更优选n＝1-2。
在一些实施例中，碘硅烷可以是SiHI3,SiH2I2,SiH3I,HSi2I5,H2Si2I4,H3Si2I3,H4Si2I2,H5Si2I或其组合。
在某些实施例中，碘硅烷可以是SiH2I2。
在一些实施例中，卤化硅前体可以是具有通式SinBryH2n+2-y的溴硅烷，其中n＝1-5，y＝1或更大(且高达2n+2-y)，优选n＝1-3，更优选n＝1-2。
在一些实施例中，溴代硅烷可以是SiHBr3,SiH2Br2,SiH3Br,HSi2Br5,H2Si2Br4,H3Si2br3,H4Si2Br2,H5Si2Br或其组合。
在某些实施例中，溴代硅烷可以是SiH2Br2。
在一些实施例中，第一暴露表面141和第二暴露表面142可以都是单晶的，而每个暴露表面可以具有彼此不同的晶体取向。这可能导致作为晶体取向差异的函数的含Si外延层150的生长速率的差异，从而导致生长的选择性。
在一些实施例中，第一暴露表面141和第二暴露表面142之间的差异可以使得第一暴露表面141和第二暴露表面142可以具有不同的结晶度。
因此，在一些实施例中，第一暴露表面141可以是单晶的，而第二暴露表面142可以是非单晶的，而在一些实施例中，第一暴露表面141可以是非单晶的，而第二暴露表面142可以是单晶的。
在一些实施例中，非单晶表面可以是多晶表面或非晶表面。因此，与多晶或非晶表面相比，含Si层150在单晶表面上的生长可能更有利，从而导致生长的选择性。这可能源于多晶或非晶表面和含硅层150之间出现的生长速率差异，从而阻碍了在非单晶表面上的生长。此外，外延层生长期间的成核延迟可能起作用，从而阻碍多晶或非晶表面上的生长。
可以向处理室提供蚀刻气体130。这可以选择性地去除外延层150的第一部分151或第二部分152。如图2(c)中示意性例示，在一些实施例中，蚀刻气体可以去除外延层150的第二部分152，从而暴露第二表面142，而第一部分151仍保留。应当注意，外延层151的第一部分151的表面也可以在暴露于蚀刻气体时被蚀刻。然而，与外延层150的第二部分152的蚀刻速率相比，第一部分的蚀刻速率可以更小，从而不影响外延层150的第一部分151的完整性。
在实施例中，蚀刻气体可以包括从由氯(Cl2)和溴(Br2)构成的组中选择的蚀刻剂。在实施例中，可以在载气存在的情况下提供蚀刻剂气体。
在实施例中，载气可以包括N2和稀有气体，例如Ar、Ne、He、Xe和Kr。
在一些实施例中，载气可以主要包括N2、Ar、He或其组合。
在实施例中，含Si前体120的提供和蚀刻气体130的提供可以循环方式重复，因此导致循环沉积和蚀刻(CDE)过程。这可以允许形成在第一暴露表面上的含Si外延层151的厚度增加，如图2(c)示意性所示。
在实施例中，第一暴露表面141和第二暴露表面142可以是相同的材料或者可以包括相同的材料。
在实施例中，第一暴露表面141和第二暴露表面142可以是硅或者可以包括硅。
在一些实施例中，第一暴露表面141可以包括Si{100}刻面，第二暴露表面142可以包括非单晶层。非单晶层可以是多晶或非晶的。在一些实施例中，第二暴露表面142可以包括氧化硅。在这些实施例中，含硅层150的第一部分151可以是单晶的，含Si外延层150的第二部分152可以是多晶的或非晶的。第二暴露表面142可以进一步包括高阶Si刻面。在实施例中，第二表面可以进一步包括锗或硅锗。高阶Si刻面可以是Si{110}刻面。在一些实施例中，第二暴露表面142可以进一步包括单晶硅。
在一些实施例中，第一暴露表面141可以由Si{100}刻面构成，第二暴露表面可以由氧化硅构成。在这些实施例中，含Si层150的第一部分151可以是单晶的，含Si外延层150的第二部分152可以是多晶的或非晶的。
在一些实施例中，第一暴露表面141可以包括氧化硅，第二暴露表面可以包括Si{100}刻面或高阶Si晶体刻面。
在一些实施例中，第一暴露表面141可以由氧化硅构成，第二暴露表面142可以由高阶Si晶体刻面构成，其中高阶Si晶体刻面可以例如是Si{110}刻面。在这些实施例中，含硅层150的第一部分151可以是多晶或非晶的，含Si外延层150的第二部分152可以是单晶的。
在一些实施例中，第一暴露表面141可以包括Si{100}刻面，第二暴露表面可以由高阶Si晶体刻面构成。
在一些实施例中，第一暴露表面141可以由Si{100}晶体刻面构成，第二暴露表面142可以由Si{110}晶体刻面构成。
在这些实施例中，含Si外延层150的第一部分151和第二部分152都可以是单晶的。然而，生长速率可能会根据晶体刻面而变化。因此，当蚀刻气体被提供给处理室时，含Si外延层150的具有较低厚度的部分可以比含Si外延层150的具有较高厚度的部分蚀刻得更快，从而最终导致含Si外延层的选择性外延生长，如图2(c)所示。此外，含Si外延层150的第二部分152(例如形成在第二暴露表面142上并由Si{110}晶体刻面构成的部分)的蚀刻速率可以高于含Si外延层150的第一部分151，例如形成在第一暴露表面141上并由此构成Si{100}晶体刻面的部分，从而允许去除外延层的第二部分152。
对于含Si层的选择性外延生长，其中一个暴露表面包括氧化硅，另一个暴露表面包括Si{100}刻面或高阶硅刻面，含Si外延层的一部分在暴露的氧化硅表面上可以是多晶或非晶的，而含Si外延层的一部分在包括Si{100}刻面或高阶硅刻面的暴露表面上可以是单晶的。
在实施例中，可以将卤化硅前体与至少包括含Ge前体和p型掺杂剂前体的处理气体基本同时提供给处理室，从而形成p型掺杂SiGe外延层。p型掺杂SiGe外延层150可以形成在第一暴露表面141和第二暴露表面142上。
在实施例中，p型掺杂剂前体可以包括乙硼烷，从而导致在生长的外延SiGe层150中存在硼掺杂剂，可以表示为SiGe:B。
在一些实施例中，p型掺杂剂前体可以是乙硼烷B2H6。
提供p型掺杂剂前体，特别是提供作为p型掺杂剂的硼，在SiGe层的选择性外延生长中可以起到重要作用。一方面，它可以有利地导致生长的层的薄层电阻降低，另一方面，它可以保持外延SiGe层的更高生长速率。
此外，p型掺杂剂的替代引入还可以导致获得具有较低薄层电阻的外延层，从而有利地允许作为半导体器件的源极/漏极区的层的增强生长，由此更高生长速率的实现可以有助于提高外延生长过程的产量。
在这些实施例中，p型掺杂SiGe外延层150可以是单晶的，并且在第一暴露表面141和第二暴露表面142都是单晶但具有不同晶体刻面的情况下，p型掺杂SiGe外延层的生长速率可以根据暴露表面而变化。
在这些实施例中，其中一个暴露表面包括氧化硅，例如第一暴露表面141，而另一个暴露表面包括Si{100}刻面或高阶Si晶体刻面，例如第二暴露表面142，则p型掺杂SiGe外延层151的部分在第一暴露表面141上可以是多晶或非晶的，并且部分152在第二暴露表面142上可以是单晶的。
在实施例中，可以在载气存在的情况下将p型掺杂剂前体提供给处理室。
在实施例中，含Ge前体可以是单锗烷或高阶锗烷。
在实施例中，p型掺杂剂前体是乙硼烷，含Ge前体是锗烷。乙硼烷和锗烷的组合可以在外延层方面提供容易的过程集成，因为这些前体容易获得。
在实施例中，可以在载气存在的情况下将含Ge前体提供给处理室。
在实施例中，可以在载气存在的情况下将卤化硅前体提供给处理室。
在实施例中，在外延层150的选择性形成期间，处理室可以保持在低于450℃的温度和10托至80托范围内的压力。
在实施例中，在p型掺杂SiGe层的选择性外延形成期间，可以保持温度和压力方面的这些过程参数。
在实施例中，处理温度可以在250℃和450℃之间。
在一些实施例中，处理温度可以是从至少250℃到至多275℃，或者从至少275℃到至多300℃，或者从至少300℃到至多325℃，或者从至少325℃到至多350℃，或者从至少350℃到至多375℃，或者从至少375℃到至多400℃，或者从至少400℃到至多425℃，或者从至少425℃到至多450℃。
在一些实施例中，处理温度可以是约400℃。
在实施例中，可以使用热电偶来测量处理温度。本公开中提到的处理温度可以通过使用热电偶来测量，该热电偶可以放置在用于形成含Si外延层的半导体处理设备中所包括的基座下方的中央，其中衬底放置在基座上。
在一些实施例中，处理压力可以从至少10托到至多20托，或从至少20托到至多30托，或从至少30托到至多40托，或从至少40托到至多50托，或从至少50托到至多60托，或从至少60托到至多70托，或从至少70托到至多80托。
在实施例中，卤化硅前体可以50sccm至1000sccm范围内的流量提供到处理室中。
在一些实施例中，卤化硅前体可以以下流量提供给处理室：至少50sccm到至多100sccm，或至少100sccm到至多150sccm，或至少150sccm到至多200sccm，或至少200sccm到至多250sccm，或至少250sccm到至多300sccm，或至少300sccm到至多350sccm，或至少350sccm到至多400sccm，或至少400sccm到至多450sccm，或至少450sccm到至多500sccm，或至少500sccm到至多550sccm，或至少550sccm到至多600sccm，或至少600sccm到至多650sccm，或至少650sccm到至多700sccm，或至少700sccm到至多750sccm，或至少750sccm到至多800sccm，或至少800sccm到至多850sccm，或至少850sccm到至多900sccm，或至少900sccm到至多950sccm，或至少950sccm到至多1000sccm。应当理解，这里给出的流量可以提供给作为衬底的300mm晶片和具有1L体积的反应室。技术人员可以容易地将这些流量值转换成其他衬底尺寸和其他反应室体积。
在一些实施例中，卤化硅前体可以800sccm的流量提供给处理室。包含碘或溴的卤化硅前体，例如SiI2H2或SiBr2H2，是液体形式。为了将卤化硅前体提供给处理室，可以将卤化硅前体提供给起泡器，并且可以使用H2使起泡器中的液体前体起泡。H2气体和蒸汽形式的前体的混合物离开起泡器。进一步在载气的帮助下，H2气体和前体蒸汽的混合物可被转移到处理室。当容纳液体前体的容器保持在15℃至40℃范围内的温度时，800sccm的流量可能是将其提供给处理室的理想流量值。
在实施例中，含Ge前体可以100sccm至800sccm范围内的流量提供各处理室。
在一些实施例中，含Ge前体可以以下流量提供给处理室：至少100sccm到至多200sccm、或至少200sccm到至多300sccm、或至少300sccm到至多400sccm、或至少400sccm到至多500sccm、或至少500sccm到至多600sccm、或至少600sccm到至多700sccm、或至少700sccm到至多800sccm。
在实施例中，p型掺杂剂前体可以1sccm至150sccm范围内的流量提供给处理室。
在一些实施例中，p型掺杂剂前体可以以下流量提供给处理室：至少1sccm到至多10sccm，或至少10sccm到至多20sccm，或至少20sccm到至多30sccm，或至少30sccm到至多40sccm，或至少40sccm到至多50sccm，或至少50sccm到至多60sccm，或至少60sccm到至多70sccm，或至少70sccm到至多80sccm，或至少80sccm到至多90sccm，或至少90sccm到至多100sccm，或至少100sccm到至多110sccm，或至少110sccm到至多120sccm，或至少120sccm到至多130sccm，或从至少130sccm到至多140sccm，或至少140sccm到至多150sccm。
在实施例中，处理气体可以基本包括含Ge前体和p型掺杂剂前体。这可以与基本与处理气体同时提供给处理室的卤化硅前体相结合。因此，这可以有利地实现SiGe:B外延层的选择性形成，从而减少前体的数量。这可以允许降低过程成本，并且还可以允许执行更简单的外延过程。
形成的外延SiGe:B层可以有利地是允许在低于450℃的温度下生长的高质量层。高质量层意味着具有良好的晶体质量和低的表面粗糙度值。应当注意，在本公开中公开的外延生长的背景下的高质量层可以涉及基本没有缺陷、没有穿透位错并且基本没有应变弛豫的外延层。此外，例如在图5中看到的条纹的存在是高质量层的指示。还应注意，低表面值可以推断外延层可以具有小于0.2nm的RMS值，该RMS值通过原子力显微镜(AFM)在2×2平方微米的扫描面积下测量。
在在处理气体可以主要包括含Ge前体的实施例中，处理温度可以保持在约400℃的温度和约20托的压力。此外，在这些实施例中，p型掺杂剂可以1sccm至3sccm范围内的流量提供。
在一些实施例中，p型掺杂剂可以约2sccm的流量提供。
在一些实施例中，卤化硅前体可以约800sccm的流量提供给处理室。
在处理气体主要包括含Ge前体和p型掺杂剂前体的实施例中，含Ge前体可以100sccm至400sccm范围内的流量提供给处理室。
在一些实施例中，含Ge前体的流量可以是200sccm。
应当理解，含Ge前体的流量可以根据最终SiGe:B外延层中期望的Ge的原子百分比量来调节。
现在转向图3、图4和图5，由此当处理气体基本包括含Ge前体和p型掺杂剂前体并且卤化硅前体基本与处理气体同时被提供给处理室时，形成覆盖SiGe:B外延层。
现在转向图3，示出了在覆盖氧化硅和单晶硅表面上外延生长的掺硼硅锗(SiGe:B)层的X射线反射率曲线，单晶Si表面是Si(001)表面和Si(110)表面。
从图3观察到，SiGe:B外延层的生长对覆盖氧化硅层是选择性的。在Si(001)表面观察到的存在条纹表明SiGe:B外延层是在Si(001)表面上选择性生长的。这可能是由于衬底和生长在其顶部上的层之间的密度差异。另一方面，没有条纹可能表明没有在Si(110)和SiO2表面上生长的层。
进一步观察到，从图3判断，在Si(110)表面和SiO2上的生长非常有限。关于生长在Si(110)表面和SiO2上的外延层的XRR反射率曲线中没有条纹表明外延层基本没有生长。
因此，与在Si(110)表面上的生长或者与在氧化硅表面上的生长相比，这可以提供在Si(001)表面上选择性生长SiGe:B外延层的优点。
图4示出了生长的覆盖SiGe:B外延层的厚度作为蚀刻持续时间的函数的图。该图还示出了当通过使用SiI2H2前体与SiCl2H2前体以及在氧化硅层上与在Si(001)层上进行覆盖SiGe:B外延层的生长时的比较。蚀刻持续时间是指覆盖SiGe:B外延层暴露于蚀刻气体的总时间。
与生长在氧化硅表面上的覆盖SiGe:B外延层相比，在刻蚀生长在Si(001)表面上的覆盖SiGe:B外延层方面的选择性通过层厚度的快速衰减来观察，因为对于生长中使用的两种类型的前体，刻蚀持续时间增加。
还观察到，使用SiI2H2代替SiCl2H2作为用于生长覆盖SiGe:B外延层的含Si前体，相对于生长在Si(001)表面上的层，进一步提供了增强生长在氧化硅表面上的层的蚀刻选择性的优点。特别有利地，例如当使用SiI2H2作为含Si前体来生长该层时，在蚀刻过程开始3秒钟后，获得了更高的蚀刻速率，从而提供了更快的蚀刻选择性。这可以有利地提高过程产量，因为蚀刻处理的持续时间可以这种方式减少，同时仍能够实现选择性。
图5示出了Si(001)表面顶部上SiGe:B层的(004)X射线衍射级周围的ω-2θ扫描。
SiGe:B层中的锗含量为47.5原子％。
SiGe:B层的电阻率被测量为约0.17mOhm.cm。具有这样的较低值可以有利地提供这种层用于源极/漏极形成。随着特征尺寸的进一步缩小和新器件架构的实现，特别是源极/漏极接触电阻的减小成为器件性能的重要因素。因此，提供具有降低的电阻率值的源极/漏极层可以有利地允许跟上半导体工业的发展。
此外，这种较低电阻率的外延SiGe:B层的形成进一步有助于实现新的器件架构，因为它们可以在较低温度下生长，例如400℃,因此为集成方案提供了较低的温度预算。
在实施例中，处理气体可以进一步包括氯硅烷前体。因此，在实施例中，卤化硅前体可以与可进一步包含氯硅烷前体的处理气体基本同时提供。在实施例中，氯硅烷前体可以是二氯硅烷(DCS)或三氯硅烷(TCS)。与在单晶Si表面上形成的单晶SiGe:B外延层相比，这可以有利地增强在非晶氧化硅表面上形成的SiGe:B层的蚀刻，从而有助于生长过程的选择性。
在实施例中，当处理气体在外延SiGe:B层的选择性形成期间进一步包括氯硅烷前体时，处理室可以当处理气体进一步包括氯硅烷前体时保持在250℃至300℃范围内的温度和10托至60托范围内的压力。
在一些实施例中，处理温度可以从至少250℃到至多260℃，或者从至少260℃到至多270℃，或者从至少270℃到至多280℃，或者从至少280℃到至多290℃，或者从至少290℃到至多300℃。
在一些实施例中，当卤化硅前体与可进一步包含氯硅烷前体的处理气体基本同时提供时，处理室中维持的压力可以为至少10托到至多20托，或至少20托到至多30托，或至少30托到至多40托，或至少40托到至多50托，或至少50托到至多60托。
在实施例中，氯硅烷前体可以是二氯硅烷(DCS)。
在处理气体可进一步包括氯硅烷前体的实施例中，含Ge前体的流量可以在400sccm至500sccm的范围内。要注意的是，在外延层中优选较高原子百分比的锗的情况下，含Ge前体的流量可以增加到500sccm以上。
图6(a)示出了当处理气体进一步包括二氯硅烷并且与处理气体基本同时向处理室提供SiI2H2前体时，作为SiI2H2前体流量的函数而形成的选择性外延SiGe:B层的厚度变化的图。处理温度在250℃和400℃之间的范围内，由此锗烷流的流量在200sccm到1000sccm之间的范围内，并且SiI2H2前体的流量在0sccm到600sccm之间的范围内。
从该图中观察到，沉积后在Si表面上形成的外延SiGe:B层(Si表面是Si(001))的厚度比在氧化硅表面(氧化硅是SiO2)上形成的层的厚度更厚。这表明SiGe:B外延层在Si(001)表面上的生长速率高于在SiO2表面上的生长速率，并且可能是在Si表面上选择性生长的指示。
此外，该图示出了当层暴露于蚀刻气体之后作为SiI2H2前体流量的函数的Si表面和氧化硅表面上的SiGe:B外延层的厚度变化，蚀刻暴露时间设定为3秒。观察到，尽管Si表面上的外延层的厚度随着SiI2H2前体流量的增加而保持相当恒定，但当经受蚀刻气体时，氧化硅层上的层的厚度显示出随着SiI2H2前体流量的增加而减小。这表明SiI2H2前体的存在有助于使形成在氧化硅上的非晶SiGe:B层被更快地蚀刻，并且对形成在Si(001)上的单晶SiGe:B层的蚀刻速率没有显著影响。这有利地有助于获得SiGe:B外延层的选择性沉积。
图6(b)示出了当SiGe:B层经受蚀刻气体时蚀刻厚度作为SiI2H2前体流量的函数的图。在Si表面上形成的SiGe:B层是单晶的，而在氧化硅表面上形成的是非晶的。从该图中观察到，在暴露于蚀刻气体时，在氧化硅上形成的SiGe:B外延层被蚀刻得更快。在这些实验中，蚀刻时间取3秒。
在一些实施例中，处理温度可以保持在约270℃。这可以提供增加SiGe外延膜中p型掺杂剂浓度的优点，p型掺杂剂是硼。这可能与以下事实有关：通常在用于外延生长的更高温度下，更高温度在450℃以上，可能存在与活性掺杂剂结合到外延层中有关的限制。此外，在失去结晶度之前，将存在于外延层中的总掺杂剂可能受到限制。因此，可以保持在270℃左右的处理温度可以有利地改善活性p型掺杂剂结合。外延层中的活性掺杂剂浓度可以通过使用本领域技术人员已知的霍尔效应测量装置来测量。
在实施例中，当处理气体进一步包括氯硅烷前体时，含Ge前体的流量可以在300sccm至700sccm的范围内。
在一些实施例中，含Ge前体的流量可以是至少300sccm到至多350sccm，或至少350sccm到至多400sccm，或至少400sccm到至多450sccm，或至少450sccm到至多500sccm，或至少500sccm到至多550sccm，或至少550sccm到至多600sccm，或至少600sccm到至多650sccm，或至少650sccm到至多700sccm。
在一些实施例中，含Ge前体的流量可以是400sccm。这可以有利地有助于获得电阻率降低并且层中不存在应变弛豫或应变弛豫减少的外延SiGe:B层。
现在回到图7(a),示出了含Si层(SiGe:B)的电阻率的变化作为卤化硅前体流(SiI2H2)的函数。在这些实验中，过程的温度保持在约270℃,并且处理气体还包含二氯硅烷。外延生长是在Si(001)表面上进行的。
在图7(a)中观察到，随着SiI2H2前体的流量增加，对于仅沉积情况和选择性情况，外延层的电阻率最初都显示出降低。在仅沉积情况下，没有实现选择性，因为外延层的沉积也发生在氧化物表面即SiO2上。在选择性沉积过程中，在Si(001)表面实现了SiGe:B外延层的选择性生长。在600sccm的流量下，观察到外延SiGe:B层的电阻率增加。
在实施例中，当处理气体进一步包括氯硅烷前体时，p型掺杂剂前体可以25sccm至200sccm范围内的流量提供。这可以提供能够调节SiGe:B外延膜的电阻率、外延层的生长速率和掺杂剂激活的优点。
在一些实施例中，当处理气体进一步包含氯硅烷前体时，p型掺杂剂前体的流量可以为至少25sccm到至多50sccm，或至少50sccm到至多70sccm，或至少70sccm到至多90sccm，或至少90sccm到至多110sccm，或至少110sccm到至多130sccm，或至少130sccm到至多150sccm，或至少150sccm到至多170sccm，或至少170sccm到至多200sccm。
在一些实施例中，p型掺杂剂前体的流量可设定为100sccm。这可以有利地允许获得相当低电阻率的外延SiGe:B层。当外延SiGe:B层用于形成源极/漏极区时，这可能是特别有利的。低电阻率是指电阻率值为0.2mOhm.cm或更低的外延层。
在一些实施例中，p型掺杂剂前体的流量可设定为150sccm。这可以有利地允许在外延层中获得相当高的活性载流子浓度。当外延SiGe:B层用于形成源极/漏极区时，这也是特别有利的。然而，要注意的是，当流量超过200sccm时，电阻率可能降低，并且在如此高的流量下活性掺杂剂浓度没有提高。
应当注意，p型掺杂剂前体的流量可以设置为低于50sccm的值。然而，这可能危及活性掺杂剂浓度，例如获得非常低的活性掺杂剂浓度。
现在回到图7(b),示出了作为含硼前体(B2H6)流量的函数的含Si层(SiGe:B)的电阻率的变化。在这些实验中，过程的温度保持在约270℃,并且处理气体还包含二氯硅烷。外延生长是在Si(001)表面上进行的。
在图7(b)中观察到，对于仅沉积情况和包括蚀刻的情况，电阻率显示出降低，直到约50sccm流量的B2H6，而对于高于50sccm的流量值，电阻率开始增加。然而，在50sccm的流量下，对于仅沉积情况以及对于包括蚀刻的选择性过程，都获得了非常低的电阻率。
图8示出了当SiI2H2流量取100sccm和300sccm时，作为乙硼烷前体流量的函数的SiGe:B外延层的蚀刻厚度的变化。从图中观察到，当SiI2H2流量为100sccm时，随着乙硼烷流量的增加，蚀刻厚度增加。这可以推断，添加SiI2H2可以有助于将增加量的硼结合到外延层中，并且这可以因此导致蚀刻厚度的增加。另一方面，在50sccm的乙硼烷流量下，以300sccm的SiI2H2流量获得的蚀刻厚度高于当SiI2H2流量为100sccm时获得的蚀刻厚度。这可以推断，随着乙硼烷流量的增加，SiGe:B外延层的生长速率可以增加。向处理气体中添加SiI2H2前体可以有利地帮助增加蚀刻速率，从而增加蚀刻厚度。
在实施例中，氯硅烷前体可以是二氯硅烷，并且可以200sccm至400sccm范围内的流量提供。在这些实施例中，卤化硅前体可以100sccm至300sccm范围内的流量提供。
在一些实施例中，二氯硅烷前体的流量可以为至少200sccm到至多225sccm，或至少225sccm到至多250sccm，或至少250sccm到至多275sccm，或至少275sccm到至多300sccm，或至少300sccm到至多325sccm，或至少325sccm到至多350sccm，或至少350sccm到至多375sccm，或至少375sccm到至多400sccm。
在一些实施例中，卤化硅前体的流量可以为至少100sccm到至多150sccm，或至少150sccm到至多200sccm，或至少200sccm到至多250sccm，或至少250sccm到至多300sccm。
现在回到图9(a),其示出了可以包含在衬底中的间隙210的示意图，以及图9(b)和图9(c)示出了填充间隙之后的示意图。
在实施例中，外延层可以形成在包括在衬底中的间隙210中。该间隙可以包括底面230和界定底面的侧壁220。底面230可以包括第一暴露表面141，侧壁220可以包括第二暴露表面142。
因此，本公开中公开的方法可以用于用外延层211填充间隙210，并且可以有利地允许间隙210的选择性自下而上填充。这可以有利地允许形成具有减少的缺陷的外延层211，缺陷例如是接缝和空隙。
间隙可用于制造半导体器件中的沟槽、通孔或源极/漏极区。间隙的高度与宽度的比率可称为纵横比，该比率可根据所用间隙的目的而变化。虽然一些间隙可以是高纵横比间隙，例如纵横比>10，但一些间隙可以是低纵横比间隙，例如纵横比<10。
在一些实施例中，如图9(b)所示，底面230可以由Si{100}刻面231构成，侧壁220可以由氧化物222构成。在实施例中，氧化物可以是氧化硅。在一些实施例中，氧化硅可以是二氧化硅。侧壁220可以进一步包括高阶Si刻面221。在一些实施例中，高阶Si刻面可以是Si{110}。
由于根据本公开第一方面的实施例的SiGe:B层的选择性外延生长，可以获得间隙210的自下而上填充211。蚀刻气体的提供可以使得能够去除可能在侧壁220上生长到较小程度的层，从而进一步促进外延层的自下而上生长，从而用层211填充间隙。
在一些实施例中，如图9(c)所示，底面230可以由氧化物222构成，并且侧壁220也可以包括氧化物222。在实施例中，氧化物可以是氧化硅。在一些实施例中，氧化硅可以是二氧化硅。侧壁220可以进一步包括高阶Si刻面221。在一些实施例中，高阶Si刻面可以是Si{110}。
由于根据本公开第一方面的实施例的SiGe:B层的选择性外延生长，可以通过使得生长能够从侧壁开始来获得间隙210的填充211。蚀刻气体的提供可以使得能够去除可能在底面230上生长到较小程度的层。
应当注意，关于含Si前体、含Ge前体和p型掺杂剂前体公开的流量值可以指包括使用H2气体稀释的流量值。这些前体在载气的帮助下被进一步提供给处理室。
在实施例中，相对于含Ge前体的流量可以包括5体积％至10体积％的含Ge前体和90体积％至95体积％的H2气体。
在实施例中，相对于p型掺杂剂前体的流量可以包括1体积％的p型掺杂剂前体和99体积％的H2气体。
在实施例中，关于二氯硅烷(DCS)的流量可以直接指其在没有使用H2气体稀释的情况下的流量。
在本公开的第二方面，公开了衬底处理设备500。现在参考图10。
衬底处理设备500可以包括处理室510,其被构造和布置用于保持衬底。在实施例中，衬底处理设备可以包括多个处理室。
衬底处理设备500可以进一步包括硅前体存储模块550。硅前体存储模块550可被构造和布置用于容纳含Si前体。因此，硅前体存储模块550可以包括含Si前体。含Si前体可以是二氯硅烷和包含碘和溴中至少一种的卤化硅前体。
衬底处理设备500可以进一步包括锗前体存储模块560。锗前体存储模块560可被构造和布置用于容纳含Ge前体。因此，锗前体存储模块560可以包括含Ge前体。含Ge前体可以是锗烷。
加热器520可以包括在衬底处理设备500中，配置用于加热和保持处理室510中的处理温度。在实施例中，红外灯可以位于处理室的外部，并且因此可以用于通过穿过处理室的壁照射光来加热处理室，并且加热衬底位于其上的基座，这又可以加热衬底。此外，压力控制器530可以包括在衬底处理设备500中，用于获得和保持处理室510中的处理压力。
控制器540可以可操作地连接到硅前体存储模块550和锗前体存储模块560。根据本公开第一方面的实施例，控制器540可以配置用于执行包含在非暂时性计算机可读介质中的指令，并且可以使衬底处理设备500在衬底上形成外延层。
本公开的实施例不限制本发明的范围，因为这些实施例由这里所附的权利要求及其法律等同物来定义。任何等同的实施例都在本发明的范围内。除了在此公开的那些之外，本公开的彼此不同的修改对于本领域技术人员来说是显而易见的。这样的修改和由此产生的实施例也旨在落入在此所附的权利要求的范围内。

Claims (19)

1.一种在衬底上选择性地形成含Si外延层的方法，该方法包括：
-向处理室提供衬底，该衬底包括暴露表面，该暴露表面包括第一暴露表面和第二暴露表面，第二暴露表面不同于第一暴露表面，
-向处理室提供含Si前体，从而在暴露表面上形成含Si外延层，该外延层包括在第一暴露表面上形成的第一部分和在第二暴露表面上形成的第二部分，
-向处理室提供蚀刻气体，从而选择性地去除外延层的第一部分或第二部分，
其中，含Si前体是包含碘和溴中的至少一种的卤化硅前体。
2.根据权利要求1所述的方法，其中，所述第一暴露表面和第二暴露表面是单晶表面，第二暴露表面具有与第一暴露表面不同的晶体取向。
3.根据权利要求1或2所述的方法，其中，所述第一暴露表面由Si{100}晶体刻面构成，所述第二暴露表面由Si{110}晶体刻面构成。
4.根据权利要求1至3中任一项所述的方法，其中，所述外延层形成在包括在所述衬底中的间隙中，所述间隙包括底面和界定底面的侧壁，其中底面包括所述第一暴露表面，侧壁包括所述第二暴露表面。
5.根据权利要求1至4中任一项所述的方法，其中，与至少包括含Ge前体和p型掺杂剂前体的处理气体基本同时地向所述处理室提供所述卤化硅前体，从而形成p型掺杂SiGe外延层。
6.根据权利要求5所述的方法，其中，在选择性地形成所述外延层期间，将所述处理室保持在低于450℃的温度和10托至80托范围内的压力。
7.根据权利要求5或6所述的方法，其中，所述卤化硅前体以50sccm至1000sccm范围内的流量提供。
8.根据权利要求5至7中任一项所述的方法，其中，所述含Ge前体以100sccm至800sccm范围内的流量提供。
9.根据权利要求5至8中任一项所述的方法，其中，所述p型掺杂剂前体以1sccm至150sccm范围内的流量提供。
10.根据权利要求5至9中任一项所述的方法，其中，所述处理气体主要包括含Ge前体和p型掺杂剂前体，从而形成所述p型掺杂SiGe外延层。
11.根据权利要求10所述的方法，其中，在选择性地形成所述外延层期间，所述处理室保持在约400℃的温度和约20托的压力。
12.根据权利要求10或11所述的方法，其中，所述p型掺杂剂前体以1sccm至3sccm范围内的流量提供。
13.根据权利要求5至9中任一项所述的方法，其中，所述处理气体还包括氯硅烷前体，从而形成所述p型掺杂SiGe外延层。
14.根据权利要求13所述的方法，其中，在选择性地形成所述外延层期间，所述处理室保持在250℃至300℃范围内的温度和10托至60托范围内的压力。
15.根据权利要求14所述的方法，其中，在选择性地形成所述外延层期间，所述处理室保持在约270℃的温度。
16.根据权利要求14或15所述的方法，其中，所述p型掺杂剂前体以25sccm至200sccm范围内的流量提供。
17.根据权利要求13至16中任一项所述的方法，其中，所述氯硅烷前体是二氯硅烷，并且以200sccm至400sccm范围内的流量提供，并且其中，所述卤化硅前体以100sccm至300sccm范围内的流量提供。
18.根据权利要求5至17中任一项所述的方法，其中，所述p型掺杂剂前体是乙硼烷，所述含Ge前体是锗烷。
19.一种用于在衬底上选择性地形成含Si外延层的衬底处理设备，该设备包括：
-处理室，其被构造和布置成用于保持衬底，
-硅前体存储模块，其包括二氯硅烷和卤化硅前体，所述卤化硅前体包括碘和溴中的至少一种，
-锗前体存储模块，其包括锗烷，
-加热器，其配置用于加热和保持处理室中的处理温度，
-压力控制器，其配置用于获得和保持处理室中的处理压力，
-控制器，其可操作地连接到硅前体存储模块和锗前体存储模块，并且配置用于执行包含在非暂时性计算机可读介质中的指令，并且使衬底处理设备根据权利要求1至18中任一项所述的方法在衬底上形成外延层。
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