KR101850666B1 - 저온에서 얇은 에피택셜 필름들을 성장시키는 방법 - Google Patents

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Abstract

본 개시내용의 구현예들은 일반적으로 에피택셜 필름 상에서의 실리콘 재료의 에피택셜 성장을 위한 방법들에 관한 것이다. 일 구현예에서, 방법은 반도체 핀에 걸쳐서 에피택셜 필름을 형성하는 단계 - 에피택셜 필름은 제1 패시트 및 제2 패시트를 갖는 최상부면을 포함함 -; 및 약 375℃ 내지 약 450℃의 온도, 및 약 5 Torr 내지 약 20 Torr의 챔버 압력에서, 하나 이상의 실란을 포함하는 제1 프리커서 가스, 및 하나 이상의 염소처리된 실란을 포함하는 제2 프리커서 가스에 최상부면을 교대로 노출시킴으로써 에피택셜 필름의 적어도 최상부면 상에 에피택셜 층을 형성하는 단계를 포함한다.

Description

저온에서 얇은 에피택셜 필름들을 성장시키는 방법{METHOD TO GROW THIN EPITAXIAL FILMS AT LOW TEMPERATURE}
본 개시내용의 구현예들은 일반적으로 반도체 제조 프로세스 및 디바이스의 분야에 관한 것이고, 더 구체적으로는, 에피택셜 필름 상에서의 실리콘 재료의 에피택셜 성장을 위한 방법에 관한 것이다.
차세대 디바이스들에 대하여 회로 밀도가 증가함에 따라, 상호접속부들, 예컨대 비아들, 트렌치들, 컨택트들, 게이트 구조물들, 및 다른 피쳐들은 물론, 그들 사이의 유전체 재료들의 폭은 22nm 이하의 치수들로 감소하는 반면, 유전체 층들의 두께는 실질적으로 일정하게 유지되어, 피쳐들의 종횡비를 증가시키는 결과를 낳았다. 최근에, 상보적 금속 산화물 반도체(CMOS: complementary metal oxide semiconductor) FinFET 디바이스들이 다수의 로직 및 다른 응용들에서 널리 사용되었고, 다양한 상이한 유형의 반도체 디바이스에 통합된다.
전형적으로, FinFET 디바이스들은 높은 종횡비를 갖는 반도체 핀들(semiconductor fins)을 포함하며, 트랜지스터를 위한 채널 및 소스/드레인 영역들이 그 반도체 핀들에 걸쳐서 형성된다. 다음으로, 더 빠르고 더 신뢰가능하며 더 양호하게 제어되는 반도체 트랜지스터 디바이스들을 생성하기 위해, 게이트 전극이 핀 디바이스들의 일부분에 걸쳐서, 그리고 그 일부분의 측면을 따라 형성되어, 채널 및 소스/드레인 영역들의 증가된 표면적의 이점을 이용한다. FinFET의 추가의 이점들은 단채널 효과(short channel effect)를 감소시키는 것, 및 더 높은 전류 흐름을 제공하는 것을 포함한다.
트랜지스터 성능을 향상시키기 위해, 스트레서 재료들(stressor materials)이 소스/드레인 영역들을 채울 수 있고, 스트레서 재료들은 에피택시에 의해 소스/드레인 영역들에서 성장할 수 있다. 에피택셜 필름은 {111} 평면들에 의해 패시트화되고(faceted), 트랜지스터 채널 방향을 따라 다이아몬드 형상을 갖는다. 트랜지스터들의 축소와 함께, FinFET들을 형성하기 위한 향상된 방법들이 항상 필요하다.
본 개시내용의 구현예들은 일반적으로 에피택셜 필름 상에서의 실리콘 재료의 에피택셜 성장을 위한 방법에 관한 것이다. 일 구현예에서, 방법은 기판 상에 형성된 반도체 핀에 걸쳐서 에피택셜 필름을 형성하는 단계 - 에피택셜 필름은 제1 패시트(facet) 및 제2 패시트를 갖는 최상부면을 포함함 -; 및 약 375℃ 내지 약 450℃ 이하의 온도, 및 약 5 Torr 내지 약 20 Torr의 챔버 압력에서, 하나 이상의 실란을 포함하는 제1 프리커서 가스, 및 하나 이상의 염소처리된 실란(chlorinated silanes)을 포함하는 제2 프리커서 가스에 최상부면을 교대로 노출시킴으로써 에피택셜 필름의 적어도 최상부면 상에 에피택셜 층을 형성하는 단계를 포함한다.
다른 구현예에서, 방법은 반도체 구조물을 처리 챔버 내에 로딩하는 단계 - 반도체 구조물은 기판, 기판 상에 형성된 복수의 반도체 핀, 및 기판 상에서 반도체 핀들 사이에 배치된 유전체 재료를 포함함 -; 복수의 반도체 핀에 걸쳐서 에피택셜 필름을 형성하는 단계 - 각각의 에피택셜 필름은 제1 패시트 및 제2 패시트를 갖는 최상부면을 포함함 -; 및 약 450℃ 미만의 온도, 및 약 5 Torr 내지 약 20 Torr의 챔버 압력에서, 하나 이상의 실란을 포함하는 제1 프리커서 가스, 및 하나 이상의 염소처리된 실란을 포함하는 제2 프리커서 가스에 최상부면을 교대로 노출시킴으로써 에피택셜 필름의 최상부면 상에 실리콘 층을 형성하는 단계를 포함한다.
또 다른 구현예에서, 방법은 (a) 기판 상에 형성된 반도체 핀에 걸쳐서 에피택셜 필름을 형성하는 단계 - 각각의 에피택셜 필름은 제1 패시트 및 제2 패시트를 갖는 최상부면을 포함함 -; (b) 약 450℃ 미만의 온도 및 약 5 Torr 내지 약 20 Torr의 챔버 압력에서, 실란(SiH4) 또는 디실란(Si2H6)을 포함하는 제1 프리커서 가스에 에피택셜 필름을 노출시키는 단계; (c) (b)단계 후에, 제1 프리커서 가스를 제1 기간 동안 펄싱하는 단계; (d) (c)단계 후에, 퍼지 가스를 처리 챔버 내에 도입하는 단계; (e) (d)단계 후에, 약 450℃ 미만의 온도, 및 약 5 Torr 내지 약 20 Torr의 챔버 압력에서, 하나 이상의 염소처리된 실란을 포함하는 제2 프리커서 가스에 에피택셜 필름을 노출시키는 단계; (f) (e)단계 후에, 제1 프리커서 가스를 제2 기간 동안 펄싱하는 단계; 및 (g) (f)단계 후에, 퍼지 가스를 처리 챔버 내에 도입하는 단계를 포함한다. 다양한 예들에서, 방법은 에피택셜 필름의 최상부면 상에 원하는 두께의 실리콘 층이 성장될 때까지, (b)단계 내지 (g)단계를 약 10 사이클 또는 300 사이클 반복하는 단계를 더 포함한다.
위에서 언급된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명은 구현들을 참조할 수 있으며, 그들 중 일부는 첨부 도면들에 도시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 구현들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 구현들만을 도시하며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 본 개시내용의 구현예들에 따라 반도체 구조물을 제조하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 2a 내지 도 2c는 도 1의 흐름도에 따른 제조의 특정 스테이지들 동안의 단순화된 반도체 구조물의 단면도들을 도시한다.
이해를 용이하게 하기 위해서, 가능한 경우에, 도면들에 공통인 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 이용되었다. 일 구현예에 개시된 구성요소들은 구체적인 언급 없이도 다른 구현예들에서 유리하게 이용될 수 있을 것으로 생각된다.
도 1은 본 개시내용의 구현예들에 따라 반도체 구조물을 제조하기 위한 예시적인 방법을 도시하는 흐름도이다. 도 2a 내지 도 2c는 도 1의 흐름도에 따른 제조의 특정 스테이지들 동안의 단순화된 반도체 구조물의 단면도들을 도시한다. 본 기술분야의 통상의 기술자는 반도체 디바이스 및 관련된 구조물들을 형성하기 위한 완전한 프로세스가 도면들에 도시되거나 본 명세서에 설명되지는 않는다는 것을 더 알 것이다. 대신에, 단순함 및 명료함을 위해, 반도체 디바이스 및 관련된 구조물을 형성하기 위한 프로세스 중에서 본 개시내용에 고유하거나 본 개시내용의 이해에 필요한 만큼의 프로세스만이 도시되고 설명된다. 추가로, 다양한 단계들이 도면들에 도시되고 본 명세서에 설명되지만, 그러한 단계들의 순서, 또는 중간 단계들의 존재 또는 부재에 관한 한정이 암시되지는 않는다. 순서대로 도시되거나 설명된 단계들은 명시적으로 지정되지 않는 한은 설명의 목적으로만 그렇게 되어 있는 것이고, 각각의 단계들이 완전히는 아니더라도 적어도 부분적으로, 실제로 동시에 또는 겹치는 방식으로 수행될 가능성을 배제하지 않는다.
방법(100)은 블록(102)에서 반도체 구조물(200)을 프로세스 챔버에 로딩하는 것에 의해 시작된다. 도 2a에 도시된 바와 같이, 반도체 구조물(200)은 기판(202), 복수의 반도체 핀(203)(2개만이 도시되어 있음), 및 기판(202) 상에서 반도체 핀들(203) 사이에 배치된 유전체 재료(206)를 포함한다. 프로세스 챔버는 원자 층 에피택시(atomic layer epitaxy: ALE) 또는 원자 층 퇴적(atomic layer deposition: ALD), 화학적 기상 퇴적(chemical vapor deposition: CVD), 또는 플라즈마 보조 프로세스(plasma assisted process)의 기술분야에 공지되어 있는 임의의 적절한 퇴적 프로세스 챔버일 수 있다.
본 명세서에서, "기판"이라는 용어는 프로세스 챔버 내에서 처리될 수 있는 임의의 객체를 광범위하게 포함하도록 의도된다. 예를 들어, 기판(202)은 실리콘 기판, 예를 들어 (도핑되거나 도핑되지 않은) 실리콘, 결정질 실리콘(예를 들어, Si <100> 또는 Si <111>), 실리콘 산화물, 응력이 가해진 실리콘(strained silicon), 도핑되거나 도핑되지 않은 폴리실리콘 또는 그와 유사한 것, 게르마늄, Ⅲ-Ⅴ 화합물 기판, 실리콘 게르마늄(SiGe) 기판, 실리콘 게르마늄 카바이드(SiGeC) 기판, 실리콘 게르마늄 산화물(SiGeO) 기판, 실리콘 게르마늄 산화질화물(SiGeON) 기판, 실리콘 카바이드(SiC) 기판, 실리콘 탄화질화물(SiCN) 기판, 실리콘 탄화산화물(SiCO), epi 기판, SOI(silicon-on-insulator) 기판, 탄소 도핑된 산화물, 실리콘 질화물, 디스플레이 기판, 예컨대 액정 디스플레이(LCD), 플라즈마 디스플레이, EL(electro luminescence) 램프 디스플레이, 솔라 어레이(solar array), 솔라 패널, LED(light emitting diode) 기판, 패터닝되거나 패터닝되지 않은 반도체 웨이퍼, 글래스, 사파이어, 또는 금속들, 금속 합금들 및 다른 전도체 재료와 같은 임의의 다른 재료와 같이, 그 위에 퇴적된 재료를 가질 수 있는 임의의 기판일 수 있다. 기판(202)은 평탄한 기판, 또는 패터닝된 기판일 수 있다. 패터닝된 기판들은 기판의 처리 표면 내에 또는 처리 표면 상에 형성된 전자 피쳐들을 포함하는 기판들이다. 기판(202)은 복수의 층을 포함할 수 있거나, 예를 들어 트랜지스터, 플래시 메모리 디바이스 및 그와 유사한 것과 같은 부분적으로 제조된 디바이스들을 포함할 수 있다.
일 구현예에서, 기판(202)은 단결정질 실리콘, 예컨대 P 도핑된 실리콘이다. 반도체 핀들(203)은 기판(202)과 동일하거나 상이한 재료를 포함할 수 있다. 도시된 것과 같은 구현예에서, 반도체 핀들(203) 및 기판(202)은 동일한 재료로 형성된다. 유전체 재료(206)는 격리 영역들(isolation regions), 예컨대 STI(shallow trench isolation) 영역들을 형성할 수 있고, SiO, SiN, SiCN, 또는 임의의 적절한 유전체 재료를 포함할 수 있다.
반도체 핀들(203)은 나중의 스테이지들에서 FinFET 트랜지스터를 위한 채널들을 형성하는 데에 이용될 수 있다. 각각의 반도체 핀(203)은 유전체 재료(206)의 표면(209)과 동일 평면인 표면(207)을 갖는 제1 부분(204), 및 제1 부분(204)으로부터 상향 돌출되는 제2 부분(205)을 포함할 수 있다. 제2 부분(205)은 소스 또는 드레인 영역으로서 기능할 수 있다. 그러므로, 반도체 구조물(200)의 최상부면은 하나 이상의 반도체 영역, 즉 반도체 핀들(203)의 제1 부분(204) 및/또는 제2 부분(205), 및 하나 이상의 유전체 영역, 즉 유전체 재료(206)를 포함한다.
블록(104)에서, 트랜지스터 성능을 향상시키기 위해, 에피택셜 스트레서 필름(epitaxial stressor film)(214, 215)이 제2 부분(205)(즉, 소스/드레인 영역) 상에서 각각의 반도체 핀(203)에 걸쳐 성장된다. 에피택셜 스트레서 필름(214, 215)은 소스 또는 드레인 영역의 일부일 수 있다. 도 2a에 도시된 바와 같이, 에피택셜 스트레서 필름(214, 215)은 반도체 핀(203)의 제2 부분(205)의 노출된 표면들을 둘러싸거나 커버할 수 있다. 대안적으로, 반도체 핀(203)의 제2 부분(205)은 제거될 수 있고, 에피택셜 스트레서 필름(214, 215)은 반도체 핀(203)의 제1 부분(204) 상에 형성될 수 있다.
에피택셜 스트레서 필름(214, 215)은 Si:P, SiGe, SiGe:B, Si:CP, 또는 다른 적절한 반도체 재료를 포함할 수 있다. 일 구현예에서, 에피택셜 스트레서 필름(214, 215)은 SiGe 재료를 포함한다. 예를 들어, 7nm 이상 성장되는 전도성 노드들에서 이용되는 pMOS 소스 및 드레인 재료들과 같이, 고농도의 게르마늄이 요구되는 일부 응용들에서, 실리콘 내의 게르마늄의 농도는 약 30% 초과, 예를 들어 약 45% 이상, 예컨대 약 70% 내지 약 100%일 수 있다.
에피택셜 스트레서 필름(214, 215)은 선택적 퇴적 프로세스를 이용하여 형성될 수 있고, 그에 의해 에피택셜 스트레서 필름(214, 215)은 유전체 재료(206) 상에는 성장되지 않고 반도체 핀들(203) 상에 성장되게 된다. 결과적인 에피택셜 스트레서 필름(214)은 단결정질 구조물을 가질 수 있다. 선택적 퇴적 프로세스는 에천트를 프리커서 가스들과 함께 퇴적 챔버 내에 공동 유동(co-flowing)시킴으로써 달성될 수 있다. 에천트의 예들은 HCl, Cl2, 또는 임의의 적절한 할로겐 가스일 수 있다. 프리커서 가스들은 임의의 적절한 실리콘 함유 가스, 예컨대 실란(silane), 디실란(disilane), 유기 실란(organosilane), 또는 할로실란(halosilane), 및 임의의 적절한 게르마늄 함유 가스, 예컨대 게르만(germane)을 포함할 수 있다.
에피택셜 스트레서 필름(214, 215)은 반도체 핀(203) 상에 에피택셜 성장될 수 있고, 상이한 표면 평면들 상에서의 상이한 성장 속도로 인해 패시트들이 형성되어, 에피택셜 스트레서 필름(214, 215)이 트랜지스터 채널 방향[채널은 반도체 핀(203)의 최상부 및 대향 측벽들을 따라 연장됨]을 따라 관측될 때 다이아몬드 형상을 갖게 할 수 있다. 에피택셜 스트레서 필름(214, 215)은 최상부 코너 및 측벽 코너들에서 고정되는(pinned) {111} 평면들에 의해 패시트화된다. 예를 들어, 에피택셜 스트레서 필름(214)은 복수의 패시트(216, 218, 220, 222)를 포함할 수 있다[명확함을 위해, 반도체 핀(203) 중 하나만이 도 2a에 레이블되어 있음]. 패시트들(216, 218)은 반도체 핀(203)과 접촉할 수 있다. 패시트(216) 및 패시트(220)가 서로 접촉할 수 있고, 접촉 지점에 코너(224)가 형성될 수 있다. 패시트(218) 및 패시트(222)가 서로 접촉할 수 있고, 접촉 지점에 코너(226)가 형성될 수 있다. 패시트(220) 및 패시트(222)가 서로 접촉할 수 있고, 접촉 지점에 코너(228)가 형성될 수 있다.
블록(106)에서, 에피택셜 스트레서 필름(214, 215)의 부분들은 측방향 차원(lateral dimension)에서 선택적으로 제거된다. 구체적으로, 반도체 핀 상의 에피택셜 스트레서 필름(214)과 인접 반도체 핀 상에 성장되는 에피택셜 스트레서 필름(215) 사이의 거리를 증가시키기 위해, 에피택셜 스트레서 필름(214)의 대향 측들 상의 부분들이 제거된다. 도 2b에 도시된 바와 같이, 접촉 지점에 있는 코너(228)의 일부분이 선택적으로 제거될 수 있다. 트랜지스터들의 축소와 함께, 핀 피치(2개의 인접한 핀 사이의 거리)는 점점 작아지고 있다. 따라서, 소스/드레인 상에 성장되는 에피택셜 스트레서 필름은 접촉되거나(touched) 병합될(merged) 수 있다. 병합이 발생하고 나면, (트랜지스터 채널 상의 스트레인에 대한) 스트레서의 효과가 감소되고, 병합된 영역의 접합부에서 결함이 쉽게 형성되며, 이것은 반도체 구조물의 성능에 부정적인 영향을 주고, 따라서 트랜지스터 성능에도 부정적인 영향을 준다. 인접한 에피택셜 필름들 사이의 거리 증가로 인해, 에피택셜 스트레서 필름(214)과 인접 스트레서 필름(215)이 서로 접촉되거나 서로 병합되는 것이 방지된다. 에피택셜 스트레서 필름들의 일부분들의 이러한 선택적인 제거는 에칭, 연마, 또는 다른 적절한 제거 프로세스에 의해 달성될 수 있다. 에칭 프로세스는 퇴적을 위한 것과 동일한 챔버 내에서, 또는 별개이지만 통합된 챔버 내에서 수행될 수 있다.
블록(108)에서, 후속 층들, 예를 들어 게이트 유전체(예컨대, 실리콘 이산화물, 탄소 도핑된 실리콘 산화물, 실리콘 게르마늄 산화물, 또는 고-k 유전체 재료)가 반도체 핀(203)의 일부분에 걸쳐 쉽게 형성될 수 있도록 에피택셜 스트레서 필름(214, 215)을 패시베이션하기 위해, 실리콘 캡 층(217, 219)이 에피택셜 스트레서 필름(214, 215) 상에 각각 형상추종적으로(conformally) 형성된다. 실리콘 캡 층은 스트레서 필름(214, 215)의 적어도 최상부면[즉, 패시트들(220, 222)] 상에 형성될 수 있다. 실리콘 캡 층(217, 219)은 화학적 기상 증착(CVD) 프로세스, 원자 층 에피택시(ALE), 또는 원자 층 적층(ALD) 프로세스에 의해 성장될 수 있다. 일 구현예에서, 실리콘 캡 층(217, 219)은 ALE 프로세스에 의해 형성된다. ALE는 순차적인 사이클들에서 가열된 기판 표면 상에 프리커서 분자들을 전달하기 위해 화학흡착 기술들(chemisorption techniques)을 이용하는 순환적 퇴적 프로세스(cyclical deposition process)이다. 다양한 구현예들에서, 에피택셜 스트레서 필름들(214, 215)은 제1 프리커서 가스, 퍼지 가스, 제2 프리커서 가스, 및 퍼지 가스에 순차적으로 노출된다. 제1 및 제2 프리커서 가스는 에피택셜 스트레서 필름들(214, 215)의 표면 상에 필름으로서의 화학적 화합물을 형성하도록 반응한다. 이러한 사이클은 실리콘 캡 층(217, 219)을 레이어-바이-레이어 방식(layer-by-layer fashion)으로 원하는 두께에 도달할 때까지 성장시키도록 반복된다. 하부의 SiGe 에피택셜 스트레서 필름(214, 215)이 약 3-6nm 두께인 일 구현예에서, 실리콘 캡 층(217, 219)은 약 1nm 내지 약 5nm, 예를 들어 약 2nm 내지 약 3nm의 두께를 가질 수 있다. 실리콘 캡 층의 퇴적은 에피택셜 스트레서 필름(214, 215)의 퇴적을 위한 것과 동일한 챔버 내에서, 또는 별개이지만 통합된 챔버 내에서 수행될 수 있다.
다양한 구현예들에서, 제1 프리커서 가스 및 제2 프리커서 가스는 실리콘 함유 가스들일 수 있다. 적절한 실리콘 함유 가스는 실란들, 할로겐화 실란들, 또는 유기 실란 중 하나 이상을 포함할 수 있다. 실란들은 실란(SiH4), 및 경험식 SixH(2x+2)를 갖는 고차 실란, 예컨대 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10), 또는 폴리클로로실란과 같은 다른 고차 실란을 포함할 수 있다. 할로겐화된 실란들은 헥사클로로디실란(Si2Cl6), 테트라클로로실란(SiCl4), 디클로로실란(Cl2SiH2) 및 트리클로로실란(Cl3SiH)과 같은 경험식 X'ySixH(2x+2-y) - 여기에서 X' = F, Cl, Br 또는 I - 을 갖는 화합물들을 포함할 수 있다. 유기실란들은 경험식 RySixH(2x+2-y)을 갖는 화합물들 - R = 메틸, 에틸, 프로필 또는 부틸 - , 예컨대 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)Si2H5), 디메틸디실란((CH3)2Si2H4) 및 헥사메틸디실란((CH3)6Si2)을 포함할 수 있다. 적절한 게르마늄 함유 가스들은 게르만(GeH4), 디게르만(Ge2H6), 트리게르만(Ge3H8), 또는 그들 중 둘 이상의 조합을 포함할 수 있지만, 그에 한정되지는 않는다. 일부 구현예들에서, 테트라에틸 오르쏘실리케이트(TEOS)는 또한 제1 또는 제2 프리커서 가스로서 이용될 수 있다.
하나의 예시적인 구현예에서, 제1 프리커서 가스는 실란(SiH4), 또는 경험식 SixH(2x+2)를 갖는 고차 실란, 예컨대 디실란(Si2H6), 트리실란(Si3H8), 또는 테트라실란(Si4H10)과 같은 실리콘계 프리커서 가스이다. 원한다면, 제1 프리커서 가스는 본 명세서에서 설명되는 실리콘계 프리커서 가스들 중 하나 이상을 포함할 수 있다. 제2 프리커서 가스는 할로겐화 실란, 예들 들어 염소처리된 실란, 예컨대 모노클로로실란(SiH3Cl, MCS), 디클로로실란(Si2H2Cl2, DCS), 트리클로로실란(SiHCl3, TCS), 헥사클로로디실란(Si2Cl6, HCDS), 옥타클로로트리실란(Si3Cl8, OCTS), 또는 사염화 실리콘(STC)이다. 원한다면, 제2 프리커서 가스는 본 명세서에 설명된 할로겐화된 실란들 중 하나 이상을 포함할 수 있다. 적절한 퍼지 가스는 헬륨, 아르곤, 질소, 수소, 형성 가스(forming gas), 또는 그들의 조합을 포함할 수 있다.
ALE 프로세스를 이용하는 하나의 모범적인 예에서, 제1 프리커서 가스는 디실란이고, 제2 프리커서 가스는 HCDS이다. ALE 프로세스는 약 350℃ 내지 약 550℃, 예컨대 약 375℃ 내지 약 450℃, 예를 들어 약 425℃의 온도 범위, 및 약 1 Torr 내지 약 40 Torr, 예컨대 약 5 Torr 내지 약 20 Torr, 예를 들어 약 10 Torr의 챔버 압력에서 수행된다. 하부 에피택셜 스트레서 필름(214, 215)이 실리콘 내에 고농도의 Ge(예를 들어, 30% 이상, 예컨대 40% 이상)를 갖는 경우들에서는, 에피택셜 스트레서 필름의 변형을 회피하기 위해 더 낮은 퇴적 온도들(예를 들어, 약 425℃ 이하, 예컨대 350℃ 내지 약 375℃)을 이용하는 것이 유리할 수 있다.
동작 시에, 에피택셜 스트레서 필름들(214, 215)은 디실란을 이용하는 제1 프리커서 가스에 노출된다. 제1 프리커서 가스는 약 5 sccm 내지 약 35 sccm, 예컨대 약 10 sccm 내지 약 25 sccm, 예를 들어 약 20 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 다음으로, 제1 프리커서 가스는 약 5초 내지 약 25초, 예를 들어 약 15초 동안 펄싱된다. 다음으로, 퍼지 가스는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm 내지 약 20 sccm, 예를 들어 약 15 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 다음으로, 에피택셜 스트레서 필름들(214, 215)은 HCDS를 이용하는 제2 프리커서 가스에 노출된다. 제2 프리커서 가스는 약 250 sccm 내지 약 550 sccm, 예컨대 약 350 sccm 내지 약 450 sccm, 예를 들어 약 400 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 제2 프리커서 가스는 약 1 SLM 내지 약 30 SLM, 예를 들어 약 3 SLM의 유량으로 프로세스 챔버 내로 유동되는 질소 또는 수소 캐리어 가스 내에 희석된다. 다음으로, 제2 프리커서 가스는 약 5초 내지 약 25초, 예를 들어 약 15초 동안 펄싱된다. 그 후에, 퍼지 가스는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm 내지 약 20 sccm, 예를 들어 약 15 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 실리콘 캡 층은 상술한 프로세스 조건들에서 디실란과 HCDS를 교대시킴으로써 에피택셜 스트레서 필름 상에 형상추종적으로 균일하게 성장된다. 헥사클로로디실란(Si2Cl6, HCDS)과의 도싱(dosing)은 표면에서 H 리간드를 Cl 말단(termination)으로 교환하고, 그 위에 추가의 실리콘 층을 형성한다. 이러한 프로세스는 원하는 두께에 도달하도록 약 0.1Å/사이클의 성장 속도로 약 300 사이클 반복될 수 있다.
ALE 프로세스를 이용하는 다른 모범적인 예에서, 제1 프리커서 가스는 여전히 디실란이고, 제2 프리커서 가스는 여전히 HCDS이다. 그러나, 더 긴 펄스 시간이 적응된다. 이러한 예에서, ALE 프로세스는 약 350℃ 내지 약 550℃, 예컨대 약 375℃ 내지 약 450℃, 예를 들어 약 425℃의 온도 범위, 및 약 1 Torr 내지 약 40 Torr, 예컨대 약 5 Torr 내지 약 20 Torr, 예를 들어 약 10 Torr의 챔버 압력에서 수행된다. 하부 에피택셜 스트레서 필름(214, 215)이 실리콘 내에 고농도의 Ge(예를 들어, 30% 이상, 예컨대 40% 이상)를 갖는 경우들에서는, 에피택셜 스트레서 필름의 변형을 회피하기 위해 더 낮은 퇴적 온도들(예를 들어, 약 425℃ 이하, 예컨대 350℃ 내지 약 375℃)을 이용하는 것이 유리할 수 있다.
동작 시에, 에피택셜 스트레서 필름들(214, 215)은 디실란을 이용하는 제1 프리커서 가스에 노출된다. 제1 프리커서 가스는 약 5 sccm 내지 약 35 sccm, 예컨대 약 10 sccm 내지 약 25 sccm, 예를 들어 약 20 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 다음으로, 제1 프리커서 가스는 약 350초 내지 약 550초, 예를 들어 약 450초 동안 펄싱된다. 다음으로, 퍼지 가스는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm 내지 약 20 sccm, 예를 들어 약 15 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 다음으로, 에피택셜 스트레서 필름들(214, 215)은 HCDS를 이용하는 제2 프리커서 가스에 노출된다. 제2 프리커서 가스는 약 250 sccm 내지 약 550 sccm, 예컨대 약 350 sccm 내지 약 450 sccm, 예를 들어 약 400 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 제2 프리커서 가스는 약 1 SLM 내지 약 30 SLM, 예를 들어 약 3 SLM의 유량으로 프로세스 챔버 내로 유동되는 질소 또는 수소 캐리어 가스 내에 희석된다. 다음으로, 제2 프리커서 가스는 약 350초 내지 약 550초, 예를 들어 약 450초 동안 펄싱된다. 그 후에, 퍼지 가스는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm 내지 약 20 sccm, 예를 들어 약 15 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 단층(monolayer) 실리콘은 상술한 프로세스 조건들에서 디실란과 HCDS를 교대시킴으로써 에피택셜 스트레서 필름 상에 형상추종적으로 균일하게 성장된다. 이러한 프로세스는 원하는 두께에 도달하도록 약 0.1Å/사이클의 성장 속도로 약 10 사이클 반복될 수 있다.
ALE 프로세스를 이용하는 또 다른 모범적인 예에서, 제1 프리커서 가스는 실란이고, 제2 프리커서 가스는 HCDS이다. 실란은 반도체 핀(203)의 측벽 상에서 더 적은 측방향 필름 성장을 보이므로, 일부 응용들에서는 유리한 것으로 관측되었다. 이러한 예에서, ALE 프로세스는 약 350℃ 내지 약 550℃, 예컨대 약 375℃ 내지 약 450℃, 예를 들어 약 425℃의 온도 범위, 및 약 1 Torr 내지 약 40 Torr, 예컨대 약 5 Torr 내지 약 20 Torr, 예를 들어 약 10 Torr의 챔버 압력에서 수행된다. 하부 에피택셜 스트레서 필름(214, 215)이 실리콘 내에 고농도의 Ge(예를 들어, 30% 이상, 예컨대 40% 이상)를 갖는 경우들에서는, 에피택셜 스트레서 필름의 변형을 회피하기 위해 더 낮은 퇴적 온도들(예를 들어, 약 425℃ 이하, 예컨대 350℃ 내지 약 375℃)을 이용하는 것이 유리할 수 있다.
동작 시에, 에피택셜 스트레서 필름들(214, 215)은 실란을 이용하는 제1 프리커서 가스에 노출된다. 제1 프리커서 가스는 약 25 sccm 내지 약 55 sccm, 예컨대 약 30 sccm 내지 약 45 sccm, 예를 들어 약 40 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 다음으로, 제1 프리커서 가스는 약 650초 내지 약 1200초, 예를 들어 약 900초 동안 펄싱된다. 다음으로, 퍼지 가스는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm 내지 약 20 sccm, 예를 들어 약 15 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 다음으로, 에피택셜 스트레서 필름들(214, 215)은 HCDS를 이용하는 제2 프리커서 가스에 노출된다. 제2 프리커서 가스는 약 250 sccm 내지 약 550 sccm, 예컨대 약 350 sccm 내지 약 450 sccm, 예를 들어 약 400 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 제2 프리커서 가스는 약 1 SLM 내지 약 30 SLM, 예를 들어 약 3 SLM의 유량으로 프로세스 챔버 내로 유동되는 질소 또는 수소 캐리어 가스 내에 희석된다. 다음으로, 제2 프리커서 가스는 약 350초 내지 약 550초, 예를 들어 약 450초 동안 펄싱된다. 그 후에, 퍼지 가스는 약 5 sccm 내지 약 25 sccm, 예컨대 약 10 sccm 내지 약 20 sccm, 예를 들어 약 15 sccm 범위의 유량으로 프로세스 챔버에 도입된다. 단층 실리콘은 상술한 프로세스 조건들에서 실란과 HCDS를 교대시킴으로써 에피택셜 스트레서 필름 상에 형상추종적으로 성장되고, 균일하게 성장된다. 이러한 프로세스는 원하는 두께에 도달하도록 약 0.1Å/사이클의 성장 속도로 약 10 사이클 반복될 수 있다.
원하는 두께를 갖는 실리콘 캡 층들(217, 219)이 에피택셜 스트레서 필름들(214, 215) 상에 성장되고 난 후, 게이트 유전체 층(도시되지 않음)이 실리콘 캡 층(217, 219)에 걸쳐 형성될 수 있다. 다음으로, 게이트 전극이 반도체 핀들(203)의 일부분에 걸쳐서 그 일부분에 나란히 형성되어, FinFET의 일반적인 구조물을 형성한다.
본 개시내용의 구현예들에 설명된 개념은 다른 에피택셜 재료들에도 적용가능하다. 몇몇 예들은 로직 및 메모리 응용들에서 이용될 수 있는 Si:CP, 순수 Ge, GeSn, GeP, GeB, 또는 GeSnB 등을 포함할 수 있다. 그러한 경우들에서, 가능한 실리콘 프리커서들은 할로겐화된 실리콘 화합물, 및 선택적으로는 위에서 설명된 것들과 같은 실리콘 함유 화합물들을 포함할 수 있고, 가능한 게르마늄 프리커서들은 할로겐화된 게르마늄 화합물, 및 선택적으로는 위에서 설명된 것들과 같은 게르마늄 함유 화합물들을 포함할 수 있다. 예를 들어, 실리콘 게르마늄이 캡 층으로서 이용되는 경우, 실리콘 게르마늄의 에피택셜 성장은 에피택셜 스트레서 필름을 본 개시내용에 설명된 실리콘 함유 가스들 중 하나 이상을 포함하는 제1 프리커서 가스, 및 염소처리된 게르만 가스, 게르마늄 함유 가스 또는 실리콘 함유 가스와 같은 할로겐화된 게르마늄 가스들 중 하나 이상을 포함하는 제2 프리커서 가스에 교대로 노출시킴으로써 달성될 수 있다. 퍼지 가스 및 임의의 원하는 도펀트 가스는 실리콘 캡 층에 관하여 위에서 논의된 것과 같은 방식으로 프로세스 챔버 내에 도입될 수 있다. 하나의 예시적인 구현예에서, 제1 프리커서 가스는 실란 또는 디실란일 수 있고, 제2 프리커서 가스는 게르마늄 테트라클로라이드(GeCl4), 디클로로게르만(GeH2Cl2), 또는 게르만(GeH4)과 같은 염소처리된 게르만 가스일 수 있다.
본 개시내용의 이점들은 실란들을 포함하는 제1 프리커서 가스 및 염소처리된 실란들을 포함하는 제2 프리커서 가스를 이용하는 원자 층 에피택시(ALE) 프로세스에 의해 SiGe 에피택셜 스트레서 층 상에 얇은 실리콘 캡 층을 직접 성장시키는 것을 포함한다. 실란 또는 디실란과 HCDS를 교대시킴으로써 SiGe를 포함하는 에피택셜 스트레서 필름 상에 실리콘 캡 층을 성장시키는 것은 더 낮은 성장 온도들에서 달성될 수 있음이 관측되었다. 구체적으로, 실리콘 캡 층은 자기 제한적인(self-limiting) 레이어-바이-레이어 방식을 이용하는 ALE 프로세스에 의해 성장되므로, 실리콘 캡 층은 실리콘 산화물들 및 실리콘 질화물들과 같은 유전체들에 대한 성장의 선택성을 잃지 않고서 에피택셜 스트레서 필름 상에 균일하게 형상추종적으로 성장될 수 있다. 스트레서 필름들을 패시베이션하기 위한 실란들 및 염소처리된 실란들을 이용한 실리콘의 에피택셜 성장은 후속하는 게이트 유전체들의 더 양호한 성장을 허용하고, 그에 의해 FinFET들을 위한 에피택셜 재료의 우수한 집적 및 표면 형태(morphology)를 야기한다.
상술한 것은 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 구현들 및 추가의 구현들은 그것의 기본 범위로부터 벗어나지 않고서 만들어질 수 있으며, 그것의 범위는 이하의 청구항들에 의해 결정된다.

Claims (20)

  1. 처리 챔버 내에서 기판을 처리하는 방법으로서,
    상기 기판 상에 형성된 반도체 핀(semiconductor fin)에 걸쳐서 에피택셜 필름을 형성하는 단계 - 상기 에피택셜 필름은 제1 패시트 및 제2 패시트를 갖는 최상부면을 포함함 -; 및
    550℃ 이하의 온도, 및 5 Torr 내지 20 Torr의 챔버 압력에서, 하나 이상의 실란을 포함하는 제1 프리커서 가스, 및 하나 이상의 염소처리된 실란(chlorinated silanes)을 포함하는 제2 프리커서 가스에 상기 최상부면을 교대로 노출시킴으로써 상기 에피택셜 필름의 적어도 상기 최상부면 상에 에피택셜 층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 프리커서 가스는 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 또는 테트라에틸오르쏘실리케이트(tetraethylorthosilicate: TEOS)를 포함하는, 방법.
  3. 제1항에 있어서, 상기 제2 프리커서 가스는 모노클로로실란(monochlorosilane: SiH3Cl), 디클로로실란(dichlorosilane: Si2H2Cl2), 트리클로로실란(trichlorosilane: SiHCl3), 헥사클로로디실란(hexachlorodisilane: Si2Cl6), 옥타클로로트리실란(octachlorotrisilane: Si3Cl8), 또는 사염화 실리콘(silicon tetrachloride: STC)을 포함하는, 방법.
  4. 제1항에 있어서,
    상기 제1 프리커서 가스의 유동과 상기 제2 프리커서 가스의 유동 사이에서 퍼지 가스를 상기 처리 챔버 내에 도입하는 단계
    를 더 포함하는, 방법.
  5. 기판을 처리하는 방법으로서,
    반도체 구조물을 처리 챔버 내에 로딩하는 단계 - 상기 반도체 구조물은 기판, 상기 기판 상에 형성된 복수의 반도체 핀, 및 상기 기판 상에서 상기 반도체 핀들 사이에 배치된 유전체 재료를 포함함 -;
    상기 복수의 반도체 핀에 걸쳐서 에피택셜 필름을 형성하는 단계 - 각각의 에피택셜 필름은 제1 패시트 및 제2 패시트를 갖는 최상부면을 포함함 -; 및
    550℃ 미만의 온도, 및 5 Torr 내지 20 Torr의 챔버 압력에서, 하나 이상의 실란을 포함하는 제1 프리커서 가스, 및 하나 이상의 염소처리된 실란을 포함하는 제2 프리커서 가스에 상기 최상부면을 교대로 노출시킴으로써 상기 에피택셜 필름의 상기 최상부면 상에 실리콘 층을 형성하는 단계
    를 포함하는 방법.
  6. 제5항에 있어서, 상기 제1 프리커서 가스는 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 또는 테트라실란(Si4H10)을 포함하는, 방법.
  7. 제6항에 있어서, 상기 제1 프리커서 가스는 실란(SiH4)을 포함하는, 방법.
  8. 제6항에 있어서, 상기 제1 프리커서 가스는 디실란(Si2H6)을 포함하는, 방법.
  9. 제5항에 있어서, 상기 제2 프리커서 가스는 모노클로로실란(SiH3Cl), 디클로로실란(Si2H2Cl2), 트리클로로실란(SiHCl3), 헥사클로로디실란(Si2Cl6), 옥타클로로트리실란(Si3Cl8), 또는 사염화 실리콘(STC)을 포함하는, 방법.
  10. 제9항에 있어서, 상기 제2 프리커서 가스는 헥사클로로디실란(Si2Cl6)을 포함하는, 방법.
  11. 제5항에 있어서, 상기 기판 및 상기 반도체 핀들은 단결정질 실리콘을 포함하는, 방법.
  12. 제5항에 있어서,
    상기 에피택셜 필름의 상기 최상부면 상에 실리콘 층을 형성하기 전에, 상기 에피택셜 필름의 일부분들을 측방향(lateral direction)으로 제거하는 단계
    를 더 포함하는, 방법.
  13. 제12항에 있어서, 상기 에피택셜 필름은 상기 제1 패시트 및 상기 반도체 핀에 접촉하는 제3 패시트, 및 상기 제2 패시트 및 상기 반도체 핀에 접촉하는 제4 패시트를 더 포함하고, 상기 에피택셜 필름의 일부분들을 측방향으로 제거하는 단계는 상기 제1 패시트, 상기 제2 패시트, 상기 제3 패시트, 및 상기 제4 패시트의 일부분을 제거하는 단계를 포함하는, 방법.
  14. 제5항에 있어서,
    상기 제1 프리커서 가스의 유동과 상기 제2 프리커서 가스의 유동 사이에서 퍼지 가스를 상기 처리 챔버 내에 도입하는 단계
    를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 최상부면을 제1 프리커서 가스에 노출시키고 나서 상기 퍼지 가스를 상기 처리 챔버 내에 도입하기 전에, 상기 제1 프리커서 가스를 5초 내지 25초 동안 펄싱하는 단계
    를 더 포함하는, 방법.
  16. 제14항에 있어서,
    상기 최상부면을 제2 프리커서 가스에 노출시키고 나서 상기 퍼지 가스를 상기 처리 챔버 내에 도입하기 전에, 상기 제2 프리커서 가스를 350초 내지 550초 동안 펄싱하는 단계
    를 더 포함하는, 방법.
  17. 처리 챔버 내에서 기판을 처리하는 방법으로서,
    (a) 상기 기판 상에 형성된 반도체 핀에 걸쳐서 에피택셜 필름을 형성하는 단계 - 각각의 에피택셜 필름은 제1 패시트 및 제2 패시트를 갖는 최상부면을 포함함 -;
    (b) 350℃ 내지 550℃의 온도 및 5 Torr 내지 20 Torr의 챔버 압력에서, 실란(SiH4) 또는 디실란(Si2H6)을 포함하는 제1 프리커서 가스에 상기 에피택셜 필름을 노출시키는 단계;
    (c) 상기 (b)단계 후에, 상기 제1 프리커서 가스를 제1 기간 동안 펄싱하는 단계;
    (d) 상기 (c)단계 후에, 퍼지 가스를 상기 처리 챔버 내에 도입하는 단계;
    (e) 상기 (d)단계 후에, 450℃ 미만의 온도, 및 5 Torr 내지 20 Torr의 챔버 압력에서, 염소처리된 실란들을 포함하는 제2 프리커서 가스에 상기 에피택셜 필름을 노출시키는 단계;
    (f) 상기 (e)단계 후에, 상기 제1 프리커서 가스를 제2 기간 동안 펄싱하는 단계; 및
    (g) 상기 (f)단계 후에, 상기 퍼지 가스를 상기 처리 챔버 내에 도입하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서, 상기 제2 프리커서 가스는 헥사클로로디실란(Si2Cl6)을 포함하는, 방법.
  19. 제17항에 있어서, 상기 제1 기간은 5초 내지 25초, 또는 350초 내지 550초이고, 상기 제2 기간은 5초 내지 25초, 또는 350초 내지 550초인, 방법.
  20. 제17항에 있어서,
    상기 에피택셜 필름의 상기 최상부면 상에 실리콘 층을 성장시키기 위해, 상기 (b)단계 내지 상기 (g)단계를 10 사이클 또는 300 사이클 반복하는 단계
    를 더 포함하는, 방법.
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