JP2004235557A - 薄膜トランジスタ、ｔｆｔ基板、及び、液晶表示装置 - Google Patents

薄膜トランジスタ、ｔｆｔ基板、及び、液晶表示装置 Download PDF

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Abstract

【課題】光リーク電流を低減しつつ、バックゲート効果によるリーク電流を低減できる薄膜トランジスタを提供する。
【解決手段】第１遮光膜３は、タングステンシリサイド膜からなり、第２遮光膜５は、アモルファスシリコン膜からなり、活性層７に向かう光を遮光する。第２遮光膜５と活性層７との間には、絶縁膜６が１５０ｎｍで形成される。第２遮光膜５の、活性層７に対向する表面部分のキャリア濃度は、１０１７／ｃｍ３に設定され、第１遮光膜に印加される電位による電界が、活性層７におよぼす影響を緩和する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体デバイス、液晶表示装置、及び、それらの製造方法に関し、特に、薄膜半導体デバイスのリーク電流を低減できる薄膜半導体デバイス、液晶表示装置、及び、それらの製造方法に関する。
【０００２】
【従来の技術】
近年、ＯＡ（Ｏｆｆｉｃｅ Ａｕｔｏｍａｔｉｏｎ）機器用表示装置として、液晶表示装置を用いた各種の表示装置の開発が行われている。各種の液晶表示装置のなかでも、能動素子である薄膜トランジスタ（ＴＦＴ）をスイッチング素子として使用するアクティブマトリクス型液晶表示装置では、走査線数が増加した場合であっても、コントラストや応答速度があまり低下しないという利点がある。このため、高品位のＯＡ機器用表示装置やハイビジョンＴＶ用表示装置には、アクティブマトリクス型液晶表示装置が用いられることが多い。また、アクティブマトリクス型液晶表示装置を、プロジェクタ等の投射型表示装置のライトバルブとして使用した場合には、大画面表示が容易に得られるという利点がある。
【０００３】
液晶表示装置を、投射型表示装置のライトバルブとして使用する場合には、液晶表示装置は、光源と、光源からの光を投射する光学系との間に配置される。このとき、液晶表示装置は、光源が液晶表示装置の対向基板側に、光学系が液晶表示装置の薄膜半導体デバイス・アレイ基板（ＴＦＴ基板）側になるように配置される。液晶表示装置は、光源から入射する比較的高輝度の光のうち、光学系側に透過する光の強度を、画面情報に基づいて制御する。より詳細には、液晶表示装置は、薄膜トランジスタをスイッチング駆動し、画素ごとに液晶層に印加する電界を制御して各画素の透過率を変化させることで、透過光の強度を調整する。液晶表示装置を通過した光は、レンズなどで構成された投影用の光学系を介して拡大投影される。
【０００４】
通常、アクティブマトリクス型液晶表示装置では、アモルファスシリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）や多結晶シリコンなどの半導体層が、薄膜トランジスタの活性層として使用される。この活性層に光が入射すると、光励起によるリーク電流（光リーク電流）が発生し、コントラストの低下などによって、液晶表示装置の表示性能が低下する。特に、アクティブマトリクス型液晶表示装置を、投影型表示装置のライトバルブとして用いる場合には、液晶表示装置には高輝度の光が入射するため、発生する光リーク電流による影響が大きくなる。また、この場合、液晶表示装置には、光源からの光だけでなく、投影用の光学系で反射した光も薄膜トランジスタの活性層に入射するため、光リーク電流による影響は一層大きくなる。近年では、投射型表示装置の小型化や高輝度化が進んでおり、ライトバルブとして使用される液晶表示装置に入射する光の輝度が増加する傾向にある。このため、光リーク電流の問題はより深刻なものとなっている。
【０００５】
光リーク電流による影響を低減する技術として、例えば、特開平１１−２０４５８７号公報や、特開平１１−０８４４２２号公報には、薄膜トランジスタに入射する戻り光を遮光して、その光量を低減する技術が記載されている。図１３は、このような従来の液晶表示装置の断面を示している。この液晶表示装置の画素部は、基板４５１上に順次に積層された第１ポリシリコン膜４５２ａ、シリサイド膜４５２ｂ、第２ポリシリコン膜４５３、絶縁膜４５４、及び、その上に形成された薄膜トランジスタ４５６を有する。
【０００６】
基板４５１は、例えば石英基板、高歪点ガラス基板等からなる。第１ポリシリコン膜４５２ａ及びシリサイド膜４５２ｂは、第１遮光膜４５２を構成する。第１ポリシリコン膜４５２ａは、基板４５１上に、５０ｎｍ程度の膜厚で形成される。シリサイド膜４５２ｂは、高融点金属材料であるタングステン（Ｗ）を有し、第１ポリシリコン膜４５２ａ上に、例えば１００ｎｍ程度の膜厚で形成される。第２ポリシリコン膜４５３は、第２遮光膜として構成され、第１遮光膜４５２上に、５０ｎｍ程度の膜厚で形成される。絶縁膜４５４は、第２ポリシリコン膜４５３上の基板４５１の全面に、３８０ｎｍ程度の膜厚で形成される。薄膜トランジスタ４５６は、６５ｎｍ程度の膜厚で絶縁膜４５４上に形成されたポリシリコン層４５５を活性層として含み、通常の液晶表示装置用薄膜トランジスタの製造方法と同様の製造方法により製造される。
【０００７】
図１３に示す従来の液晶表示装置では、第１遮光膜４５２及び第２遮光膜４５３からなる積層膜により、ポリシリコン層（薄膜トランジスタの活性層）４５５に入射する光を防いでいる。第１遮光膜４５２では、光反射性を有するシリサイド膜４５２ｂによって、基板裏面側から薄膜トランジスタ４５６の活性層４５５に入射する光を防ぐ。また、光吸収性を有するポリシリコン膜からなる第２遮光膜４５３は、シリサイド膜４５２ｂで防ぎきれなかった、第１遮光膜４５２と活性層４５５との間に侵入した光を吸収し、活性層４５５に入射する光を低減している。
【０００８】
【特許文献１】
特開平１１−２０４５８７号公報
【特許文献２】
特開平１１−０８４４２２号公報
【０００９】
【発明が解決しようとする課題】
ところで、図１３に示す従来の液晶表示装置では、絶縁膜４５４の膜厚が３８０ｎｍ程度に形成される。この場合、基板４５１で反射して戻る光のうち、同図中に示す臨界光線Ｌ１１と臨界光線Ｌ１２との間の角度差βに含まれる光線が、活性層４５５のゲート電極直下のチャネル領域に入射する。特に、光源からの光の強度が増大すると、光吸収性を有する第２ポリシリコン膜４５３によっても、基板４５１で反射して戻る光に対しての遮光効果が充分ではなくなる。活性層４５５のチャネル領域に光が入射すると、薄膜トランジスタ４５６に光リーク電流が発生し、液晶表示装置の表示性能が低下する。このため、特に、液晶表示装置を投影型表示装置のライトバルブとして使用する場合には、薄膜トランジスタの活性層４５５に入射する光を、より一層効果的に遮蔽する技術が不可欠となる。
【００１０】
絶縁膜４５４の膜厚を薄く形成し、第２遮光膜４５３と活性層４５５との間の距離を短くし、臨界光線の角度差βを小さくすることで、活性層層４５５のチャネル領域に対する遮光効果を高めることができる。しかし、第２遮光膜４５３は導電性を有するため、第２遮光膜４５３と活性層４５５とが接近すると、電気的な影響が活性層４５５におよび、第２遮光膜４５３がバックゲートとして作用し、第２遮光膜４５３の電位により薄膜トランジスタ４５６にリーク電流が流れるという別の問題が発生する。
【００１１】
本発明は、薄膜トランジスタを用いた液晶表示装置において、薄膜トランジスタのチャネル領域に入射する光を低く抑えることで、薄膜トランジスタの光リーク電流を低減でき、かつ、遮光膜のバックゲート効果によるによる薄膜トランジスタへの影響を低く抑えることができる薄膜トランジスタ、ＴＦＴ基板、及び、液晶表示装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の薄膜トランジスタは、導電性の第１遮光膜によって遮光される活性層を有する薄膜トランジスタであって、前記第１遮光膜と前記活性層との間に第２遮光膜を有し、該第２遮光膜の、前記活性層に対向する表面部分のキャリア濃度が１０１７／ｃｍ３以下であることを特徴とする。
【００１３】
本発明の薄膜トランジスタでは、例えば金属シリサイド膜からなる第１遮光膜と、薄膜トランジスタの活性層との間に、例えばアモルファスシリコン膜からなる、光透過性を有しない第２遮光膜を配置し、その第２遮光膜の薄膜トランジスタの活性層に対向する表面部分のキャリア濃度を１０１７／ｃｍ３以下に設定する。
第１遮光膜及び第２遮光膜は、それぞれ反射や吸収によって、薄膜トランジスタの活性層に入射する光をさえぎる。第２遮光膜と薄膜トランジスタとの間の距離を短く設定するれば、薄膜トランジスタの活性層に対する遮光効果が高まり、光リーク電流を低減できる。しかし、この場合には、第２遮光膜のキャリア濃度が高いと、第１遮光膜に印加される電位によって、第２遮光膜がバックゲートとして作用し、薄膜トランジスタにバックゲート効果によるリーク電流が発生し、薄膜トランジスタの良好なスイッチング動作が妨げられる。本発明では、第２遮光膜の薄膜トランジスタの活性層に対向する表面部分のキャリア濃度を１０１７／ｃｍ３以下と低く設定するため、第１遮光膜による電界を、第２遮光膜で緩和できる。このため、第２遮光膜を薄膜トランジスタの活性層に近づけた場合であっても、バックゲート効果によるリーク電流を低く抑えることができ、薄膜トランジスタのスイッチング特性が良好となる。
【００１４】
また、本発明の別の視点の薄膜トランジスタは、導電性の第１遮光膜によって遮光される活性層を有する薄膜トランジスタであって、前記第１遮光膜と前記活性層との間に第２遮光膜を有し、該第２遮光膜の、前記活性層に対向する表面部分の電界強度が、第１遮光膜に対向する表面部分の電界強度の８０％以下としたことを特徴とする。
【００１５】
本発明の別の視点の薄膜トランジスタでは、例えば金属シリサイド膜からなる第１遮光膜と、薄膜トランジスタの活性層との間に、薄膜トランジスタの活性層に対向する表面部分の電界強度が、第１遮光膜に対向する表面部分の電界強度の８０％以下なるような、光透過性を有しない第２遮光膜が配置される。
第１遮光膜及び第２遮光膜は、それぞれ反射や吸収によって、薄膜トランジスタの活性層に入射する光をさえぎる。第２遮光膜と薄膜トランジスタとの間の距離を短く設定すれば、薄膜トランジスタの活性層に対する遮光効果が高まり、光リーク電流を低減できる。しかし、この場合には、第２遮光膜の、薄膜トランジスタの活性層に対向する表面部分の電界強度と、第１遮光膜に対向する表面部分の電界強度との差が、薄膜トランジスタの活性層に対向する表面部分の電界強度の２０％未満の場合には、第１遮光膜に印加される電位による電界が薄膜トランジスタの活性層に影響し、第２遮光膜がバックゲートとして作用し、薄膜トランジスタには、バックゲート効果によるリーク電流が発生して、薄膜トランジスタの良好なスイッチング動作が妨げられる。本発明では、第２遮光膜の薄膜トランジスタの活性層に対向する表面部分の電界強度が、第１遮光膜に対向する表面部分の電界強度の８０％以下となるようにするため、薄膜トランジスタの活性層に影響する第１遮光膜による電界を、第２遮光膜で緩和できる。このため、第２遮光膜を薄膜トランジスタの活性層に近づけた場合であっても、バックゲート効果によるリーク電流を低く抑えることができ、薄膜トランジスタのスイッチング特性が良好となる。
【００１６】
本発明の薄膜トランジスタは、前記第２遮光膜と前記活性層との間の距離を１００〜３５０ｎｍとすることができる。この場合、第２遮光膜と薄膜トランジスタの活性層との間の距離を短くすることで、第２遮光膜による薄膜トランジスタの活性層に対する遮光効果が高まり、薄膜トランジスタの動作を良好にすることができる。
【００１７】
本発明の薄膜トランジスタでは、前記活性層は、ソース領域とチャネル領域との間、及び、ドレイン領域とチャネル領域との間に、ソース領域及びドレイン領域と同じ導電型で且つソース領域及びドレイン領域よりも不純物濃度が低い低濃度キャリア領域を有し、前記第２遮光膜は、前記チャネル領域及び前記低濃度キャリア領域と、平面的に重なり合う部分を有することが好ましい。この場合、第２遮光膜は、薄膜トランジスタのソース−ドレイン間を効果的に遮光して、光リーク電流による薄膜トランジスタのスイッチング特性の悪化を低く抑えることができる。
【００１８】
本発明の薄膜トランジスタでは、前記第２遮光膜を、半絶縁性膜として構成することができる。半絶縁性膜は、例えば、真性半導体膜に逆導電型の不純物を導入することで得られる。
【００１９】
本発明の薄膜トランジスタは、前記第２遮光膜が光吸収性を有することが好ましい。光吸収性を有する第２遮光膜は、例えば、アモルファスシリコンによって構成することができる。
【００２０】
本発明の薄膜トランジスタでは、前記第１遮光膜と前記第２遮光膜との間に絶縁膜を配設することができ、或いは、前記第１遮光膜と前記第２遮光膜とが接するように形成することもできる。つまり、第１遮光膜と第２遮光膜とは、直接に積層されていてもよく、或いは、絶縁膜などを介して積層されていてもよい。
【００２１】
本発明のＴＦＴ基板は、光透過性基板と、該光透過性基板上に形成された複数の薄膜トランジスタから成るトランジスタアレイと、前記半導体透過性基板と前記薄膜トランジスタとの間に配設された第１遮光膜とを備えるＴＦＴ基板において、前記第１遮光膜と前記薄膜トランジスタの活性層との間に第２遮光膜を有し、該第２遮光膜の、前記活性層に対向する表面部分のキャリア濃度が１０１７／ｃｍ３以下であることを特徴とする。
【００２２】
本発明のＴＦＴ基板では、光透過性基板上に、上記本発明の薄膜トランジスタと同様な構成を有する複数の薄膜トランジスタをアレイ状に配置する。これらの薄膜トランジスタでは、第２遮光膜と薄膜トランジスタの活性層との間の距離を短く設定して、光リーク電流を低減した場合であっても、バックゲート効果によるリーク電流を低く抑えることができる。このため、ＴＦＴ基板に含まれる複数の薄膜トランジスタは、ＴＦＴ基板の裏面側から高輝度な光を照射した場合についても、良好なスイッチング特性を実現できる。
【００２３】
本発明のＴＦＴ基板は、前記複数の薄膜トランジスタのそれぞれに対応して画素電極を備え、該画素電極を、対応する薄膜トランジスタによって駆動することが好ましい。この場合、ＴＦＴ基板では、画素電極に対するスイッチング特性が良好となる。
【００２４】
本発明のＴＦＴ基板は、前記画素電極に並列に画素容量を接続することができる。画素電極には、画素容量が接続されていてもよく、接続されていなくてもよい。
【００２５】
本発明のＴＦＴ基板は、前記複数の薄膜トランジスタとは別の薄膜トランジスタを備え、該別の薄膜トランジスタには前記第１遮光膜及び第２遮光膜の何れもが配設されないことが好ましい。例えば、ＴＦＴ基板上のトランジスタアレイを駆動するための駆動回路に配置される別の薄膜トランジスタには、第１遮光膜及び第２遮光膜の何れをも配置しない。この場合、遮光膜が配置される薄膜トランジスタと、遮光膜が配置されない別の薄膜トランジスタとを、同じ工程でレーザアニールにより熱処理を施すと、遮光膜が有する熱伝導性により、薄膜トランジスタが遮光膜を有するか否かで、薄膜トランジスタの特性を、互いに異なる特性とすることができる。
【００２６】
本発明の液晶表示装置は、上記本発明のＴＦＴ基板と、該ＴＦＴ基板に対向して配設される対向基板と、前記ＴＦＴ基板と前記対向基板との間に配設された液晶層とを備えることを特徴とする。
【００２７】
本発明の液晶表示装置では、ＴＦＴ基板の画素表示領域に含まれる薄膜トランジスタを、光リーク電流を低減しつつ、バックゲート効果によるリーク電流を低く抑える薄膜トランジスタとして構成できる。このため、例えば液晶表示装置を、投影型表示装置のライトバルブとして使用し、光源側から高輝度な光を照射した場合であっても、画素を制御する薄膜トランジスタのスイッチング動作を良好に保つことができ、高輝度、高コントラストを実現できる。
【００２８】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例の液晶表示装置の薄膜トランジスタ付近を平面図として示し、図２は、図１のＡ−Ａ′断面を示している。以下、図１及び図２を参照して、アクティブマトリクス型液晶表示装置構を構成する薄膜トランジスタ・アレイ基板（ＴＦＴ基板）３２の構造について詳述する。なお、図１及び図２では、ＴＦＴ基板３２に含まれる複数の薄膜トランジスタのうちの１つを示している。
【００２９】
図１に示すように、ＴＦＴ基板３２は、マトリクス状に配置される複数の薄膜トランジスタ３３を有し、各薄膜トランジスタ３３は、互いに平行にＹ方向に沿って延びる複数のデータ線２８ａと、互いに平行にＸ方向に沿って延びる複数のゲート線２６ａとの交点付近に形成される。ゲート線２６ａは、キャリアがドープされたポリシリコン膜やシリサイド膜などからなり、データ線２８ａは、アルミニウム膜などからなる。ブラックマトリクス３４は、遮光性を有するクロム膜などからなり、ゲート線２６ａ、データ線２８ａ、及び、薄膜トランジスタ３３に空間的に重なるように形成される。画素領域３１は、ゲート線２６ａとデータ線２８ａとによって（ブラックマトリクス３４によって）区画され、画素領域３１には、透明電極からなる、ほぼ矩形状の画素電極２３が配置される。
【００３０】
図２に示すように、ＴＦＴ基板３２は、下層側から順次に積層された基板１、下地絶縁膜２、第１遮光膜３、第１絶縁膜４、第２遮光膜５、第２絶縁膜６、及び、活性層７を有する。また、活性層７の上層側に、ゲート絶縁膜１０と、ゲート電極１３と、第１層間絶縁膜１４と、ソース電極１５と、ドレイン電極１６と、第２層間絶縁膜１７と、下部電極１８と、容量絶縁膜１９と、上部電極２０と、第３層間絶縁膜２１と、平坦化膜２２と、画素電極２３とが形成される。
【００３１】
下地絶縁膜２は、酸化シリコンからなり、高歪点ガラス基板からなる基板１上の全面に形成される。第１遮光膜３は、導電性を有し、光を反射するタングステンシリサイドからなり、基板１側から入射する光を遮断する。第１遮光膜３は、図１に示すように、データ線２８ａに対応する領域３ａ、ゲート線２６ａに対応する領域３ｂ、及び、薄膜トランジスタ３３に対応する領域３ｃに形成される。第１遮光膜３は、薄膜トランジスタ３３に対応する領域３ｃの下層側では、Ｘ方向に関して活性層７に重なる領域に、或いは、活性層７よりも少し広めの領域に形成される。第１絶縁膜４は、遮光膜３及び下地絶縁膜２上に形成される。
【００３２】
第２遮光膜５は、非光透過性を有し、光の吸収が可能なアモルファスシリコンからなり、図１に示すように、ゲート線２６ａに対応する領域５ａ、及び、薄膜トランジスタ３３に対応する領域５ｂに形成される。第２遮光膜５は、薄膜トランジスタ３３に対応する領域の下層側では、Ｘ方向に関して活性層７に重なる領域に、或いは、活性層７よりも少し広めの領域に形成される。また、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度は、１０１７／ｃｍ３以下に設定される。第２遮光膜５は、第１遮光膜３と空間的に重なるように、或いは、第１遮光膜３よりも内側に入るように配置される。第２絶縁膜６は、酸化シリコンからなり、遮光膜５と活性層７との間に、１５０ｎｍ程度の膜厚で形成される。
【００３３】
活性層７は、第２絶縁膜６上に形成され、薄膜トランジスタ３３（図１）の活性層を構成する。活性層７のＸ方向の両端では、中央部に比して、Ｙ方向の幅が広く形成される。活性層７のＸ方向の一端付近には、キャリア濃度が高く設定されるソース領域８が形成され、Ｘ方向の他端付近には、キャリア濃度が高く設定されるドレイン領域９が形成される。ソース領域８は、第１データ線２８ａと空間的に重なるように配置され（図１）、アルミニウムシリコンからなるソース電極１５（コンタクタ２９ａ）を介して、第１データ線２８ａと接続する。ドレイン領域９は、第２データ線２８ｂと空間的に重なるように配置され（図１）、アルミニウムシリコンからなるドレイン電極１５（コンタクタ２９ｂ）を介して、第２データ線２８ｂと接続する。
【００３４】
活性層７上には、酸化シリコンからなるゲート絶縁膜１０が形成され、ゲート絶縁膜１０上には、活性層７のＸ方向に関して中央付近に、タングステンシリサイドからなるゲート電極１３が形成される。ソース領域８とゲート電極の直下のチャネル領域２７との間には低濃度キャリア領域１１が形成され、ドレイン領域９とチャネル領域２７との間には別の低濃度キャリア領域１２が形成される。チャネル領域２７は、ゲート線２６ａから突き出した配線２６ｂと空間的に重なるように配置され（図１）、ゲート電極１３とゲート線２６とは、コンタクタを介して接続される。ゲート絶縁膜１０上及びゲート電極１３上には、酸化シリコンからなる第１層間絶縁膜１４が形成される。
【００３５】
第２層間絶縁膜１７は、窒化シリコンからなり、第１層間絶縁膜１４、ソース電極１５、及び、ドレイン電極１６上に形成される。第２層間絶縁膜１７上には、クロムと微結晶化シリコンとの積層からなる下部電極１８が形成される。下部電極１８の上部には、窒化シリコンからなる容量絶縁膜１９が形成され、その容量絶縁膜１９上には、チタン、アルミニウムシリコン、及び、微結晶化シリコンの積層からなる上部電極２０が形成される。上部電極２０は、第２データ線２８ｂ（図１）を介してドレイン電極１６に接続する。上部電極１０と下部電極１８とは、容量絶縁膜１９を挟んで対向し、画素容量を構成する。上部電極２０上には、窒化シリコンからなる第３層間絶縁膜２１が形成される。
【００３６】
平坦化膜２２は、アクリルからなり、第３層間絶縁膜２１上に形成される。平坦化膜２２は、薄膜半導体デバイス・アレイ基板３２の表面の平坦性を高める。画素電極２３は、ＩＴＯからなり、画素領域３１（図１）に形成される透明電極として構成される。画素電極２３は、平坦化膜２２上に形成され、コンタクト孔を介して上部電極２０と接続する。液晶表示装置では、図示しない液晶に印加される電界を、画素電極２３に与える電位を変化させることで制御し、基板１側（光源側）からの光の透過量が制御される。
【００３７】
図３（ａ）〜（ｄ）、図４（ｅ）、（ｆ）、及び、図５（ｇ）、（ｈ）は、ＴＦＴ基板３２の製作を製作過程ごとに示している。図２に示す断面構造を有するＴＦＴ基板３２は、以下のようにして得られる。まず、ＣＶＤ法により、高歪点ガラス基板等からなる基板１上の全面に下地絶縁膜２を３００ｎｍ程度の膜厚で形成し、その下地絶縁膜２上に、スパッタ法により、光反射性を有する金属シリサイド膜である第１遮光膜３を１７５ｎｍ程度の膜厚で形成する（図３（ａ））。次いで、活性層７が形成される領域か、それよりもいくらか広い領域にフォトリソグラフィ法でフォトレジストを残し、ドライエッチング法により第１遮光膜３を選択的に除去する（図３（ｂ））。
【００３８】
ＣＶＤ法により、絶縁膜４を１５０ｎｍ程度の膜厚で形成し、その上部に更にＣＶＤ法により第２遮光膜５を６０ｎｍ程度の膜厚で形成する。次いで、イオンドーピング法、イオン注入法、又は、気相ドーズ法を用いて、第２遮光膜５にキャリアを注入し、図３（ｂ）のときと同様に、活性層７が形成されるべき領域か、それよりも広い領域にフォトリソグラフィ法でフォトレジストを残し、ドライエッチング法により第２遮光膜５を選択的に除去する（図３（ｃ））。このとき、キャリア注入では、第２遮光膜５中の垂直方向のキャリアプロファイルにおいて、第２遮光膜５の活性層７に面すべき表面部分のキャリア濃度が１０１７／ｃｍ３以下となるように、また、注入時にキャリア濃度のピークが、活性層７中で絶縁膜６に対向する面に近くなるようにキャリアを注入する。
【００３９】
ＣＶＤ法により、絶縁膜６を１５０ｎｍ程度の膜厚で形成して、活性層７を６０ｎｍ程度の膜厚で形成し、さらにゲート絶縁膜１０ａをＣＶＤ法により１０ｎｍ程度の膜厚で作成する。その後、活性層７に対して、イオンドーピング法又はイオン注入法を用いて、キャリア濃度が１０１５／ｃｍ３程度となるようにキャリアを注入する。さらに、活性層７の半導体の結晶性が向上するようにエキシマレーザによりアニールする。これにより、活性層７の結晶性が改善され、特性の優れた薄膜トランジスタの形成が可能になる。
【００４０】
続いて、活性層７が形成される領域にフォトリソグラフィ法でフォトレジストを残し、活性層７が形成される領域以外をドライエッチング法により除去する。その後、フォトリソグラフィ法でソース領域８及びドレイン領域９を形成すべき領域以外にフォトレジストを残し、イオンドーピング法、又は、イオン注入法を用いて、キャリア濃度がそれぞれ５×１０２０／ｃｍ３程度となるようにキャリアを注入し、ソース領域８及びドレイン領域９を形成する。キャリア注入の後に、ゲート絶縁膜１０ｂを、ＣＶＤ法により９０ｎｍ程度の膜厚で形成する（図３（ｄ））。
【００４１】
ソース領域８とゲート電極１３に対応する領域２７との間の領域、及び、ドレイン領域９とゲート電極１３に対応する領域２７との間の領域以外の領域に、フォトリソグラフィ法でフォトレジストを残し、イオンドーピング法又はイオン注入法を用いてキャリア濃度が１０１７／ｃｍ３程度になるように、低濃度のキャリアを注入して、低濃度キャリア領域１１、１２を形成する。（図４（ｅ））。その後、注入されたキャリアをＣＶＤ装置で活性化して、水素化する。
【００４２】
引き続き、通常の液晶表示装置を構成する薄膜半導体デバイス・アレイ基板の製造方法と同様にして、ゲート電極１３、第１層間絶縁膜１４、ソース電極１５、ドレイン電極１６を形成する。ソース電極１５及びドレイン電極１６を形成する際には、液晶表示装置において、薄膜半導体デバイス・アレイ基板３２の画素領域外の図示しない周辺回路に、第１遮光膜３及び第２遮光膜５を、それぞれ電気的に接続する。その後、第２層間絶縁膜１７を形成する（図４（ｆ））。
【００４３】
ＣＶＤ法により微結晶化シリコン膜を１００ｎｍ程度の膜厚で形成し、スパッタ法によりクロムを１４０ｎｍ程度の膜厚で形成し、それらの積層からなる下部電極１８を形成する。フォトリソグラフィ法で下部電極１８が形成される領域にフォトレジストを残し、ドライエッチング法により下部電極１８を形成する。次いで、容量絶縁膜１９をＣＶＤ法で１００ｎｍ程度の膜厚で形成し、上部電極２０とドレイン電極１６とを接続するコンタクト孔を形成する。その後、チタン、アルミシリコン、及び、微結晶化シリコンの積層からなる画素容量の上部電極２０を５５０ｎｍ程度の膜厚で形成し、フォトリソグラフィ法で上部電極２０が形成される領域にフォトレジストを残し、ドライエッチング法により上部電極２０を形成する（図５（ｇ））。
【００４４】
ＣＶＤ法で第３層間絶縁膜２１を４００ｎｍ程度の膜厚で形成し、続いてスピン塗布で平坦化膜２２を１６９０ｎｍ程度の膜厚で形成する。平坦化膜２２に、画素電極２３を画素容量の上部電極２０に接続するためのコンタクト孔を形成した後に、画素電極２３をスパッタ法で４０ｎｍ程度の膜厚で形成する（図３（ｈ））。以上のような製作工程により、図２に示す断面構造を有するＴＦＴ基板３２が得られる。
【００４５】
本実施形態例では、ＴＦＴ基板３２の基板１と活性層７との間に、導電性を有する金属シリサイドからなる第１遮光膜３と、非光透過性を有する第２遮光膜５とを配置し、絶縁膜６の膜厚、つまり第２遮光膜５と活性層７との間の距離が１５０ｎｍに設定される。このため、遮光膜と活性層との間の距離が３８０ｎｍに設定される図１３に示す従来の液晶表示装置と比較して、活性層７に入射する光の量を低減して遮光効果を向上させることができ、基板１側より薄膜トランジスタ３３（図１）に戻る光（戻り光）を一層効果的に遮光できる。
【００４６】
ＴＦＴ基板３２に形成される薄膜トランジスタ３３は、活性層７に対する遮光効果が高く、光リーク電流の影響が低いため、薄膜トランジスタ３３のスイッチング特性が改善され、画素電極２３の制御が良好となる。これにより、ＴＦＴ基板３２を含む液晶表示装置では、輝度が高い光を光源として使用する投影型表示装置のライトバルブとして使用した場合についても、高輝度、及び、高コントラストを実現できる。
【００４７】
図２に示すように、ソース領域８とソース側の低濃度キャリア領域１１との境界に入射する臨界光線Ｌ１と、ドレイン領域９とドレイン側の低濃度キャリア領域１２との間の境界に入射する臨界光線Ｌ２との間の角度差αに含まれる光が、第２遮光膜５では遮断しきれずに、活性層７に入射して光リーク電流を発生させる。本実施形態例では、活性層７と第２遮光膜５との間の距離が従来よりも短く設定されるため、角度差αが、図１３中に示す臨界光線Ｌ１１と臨界光線Ｌ１２との間の角度差βよりも小さくなる。このため、従来の液晶表示装置に比して、活性層７のチャネル領域２７及び低濃度キャリア領域１１、１２に侵入する光の量を低減でき、光リーク電流によるコントラスト低下等の性能の低下を防止して、液晶表示装置の性能を向上することができる。
【００４８】
単に、第２遮光膜５と活性層７との間の距離を短く設定する場合には、第１遮光膜３及び第２遮光膜５に印加される電位により、第２遮光膜５が薄膜トランジスタ３３（図１）に対してバックゲートとして作用して、薄膜トランジスタ３３にバックゲートによるリーク電流をもたらす。本実施形態例では、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度を低くすることで、第１遮光膜３に印加される電位による電界を遮光膜５によって緩和し、薄膜トランジスタ３３への電気的影響を低減している。このため、第２遮光膜５と活性層７とが接近させた場合であっても、バックゲートによるリーク電流の影響によって液晶表示装置の性能の低下が発生しない。
【００４９】
図６（ａ）、（ｂ）は、それぞれ遮光膜から活性層付近のエネルギーバンド図を示し、図７は、遮光膜のキャリア濃度と、遮光膜での電位変化量との関係を示している。図６及び図７を参照して、活性層直下の遮光膜のキャリア濃度が、活性層に与える電気的影響について説明する。図６（ａ）、（ｂ）は、それぞれ図２に示す第１遮光膜３からゲート電極１３までの間のエネルギーレベルの様子を示し、同図（ａ）では、第２遮光膜５Ａのキャリア濃度が例えば１０１７／ｃｍ３と低く設定されており、同図（ｂ）では、第２遮光膜５Ａのキャリア濃度が例えば１０２２／ｃｍ３と高く設定されている。
【００５０】
図６（ａ）に示すように、第２遮光膜５Ａのキャリア濃度が低い場合には、第１遮光膜３に与えられる電位Ｖにより、第２遮光膜５Ａでバンドの曲がりが発生し、第２遮光膜５Ａの第１遮光膜３側の電位と活性層７側の電位との間に電位差（電位の損失）ΔＶが生じる。一方、同図（ｂ）に示すように、第２遮光膜５Ｂのキャリア濃度が高い場合には、第２遮光膜５Ｂでバンドの曲がりが発生せず、第２遮光膜５Ｂの電位は、第１遮光膜３の電位Ｖと等しくなり、第２遮光膜５Ｂの第１遮光膜３側の電位と活性層７側の電位との間に電位差が生じない。このため、第１遮光膜３とゲート電極１３との間の電位差が一定であれば、同図（ａ）の場合と比較して、同図（ｂ）の場合方が活性層７でのバンド曲がりは大きくなる。
【００５１】
図６（ａ）と同図（ｂ）とを比較すると、同図（ａ）では、第２遮光膜５Ａは第１遮光膜３の電界を緩和する役目を果たしているといえるが、同図（ｂ）では、第２遮光膜５Ｂは第１遮光膜３の電界を緩和する役目を果たしていないといえない。このため、同図（ａ）における活性層７でのバンドの曲がりと、同図（ｂ）における活性層７でのバンドの曲がりとを比較すると、第２遮光膜５のキャリア濃度が低い同図（ａ）の方が、第２遮光膜５Ａで電位差ΔＶが生じている分だけ、活性層７でのバンドの曲がりの方が小さくなる。このため、同図（ａ）では、同図（ｂ）に比して、活性層７の第２遮光膜５側にチャネルが形成されにくい。
【００５２】
第２遮光膜５のキャリア濃度と第２遮光膜での生じる電位差ΔＶとの関係は、図９に示される。同図に示すように、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度が低くなるほど、第２遮光膜５で生じする電位差が大きくなる。例えば、第１遮光膜３に、５Ｖの電位を与えた場合には、同図に示すように、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度を１０１７／ｃｍ３に設定すれば、電位差ΔＶは１Ｖとなり、第１遮光膜３の電界を、２０％緩和することができる。従って、第２遮光膜５の活性層に対向する表面部分のキャリア濃度を１０１７／ｃｍ３以下とすることで、第１遮光膜３による電位を２０％以上緩和することができ、第１遮光膜３の電位による電界を緩和する効果が大きい。
【００５３】
本実施形態例では、第２絶縁膜６の膜厚を１５０ｎｍに設定し、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度を１０１７／ｃｍ３に設定したが、第２絶縁膜６の膜厚を１５０ｎｍよりも薄くして、第２遮光膜５と活性層７との間の距離を更に短くする場合には、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度を１０１７／ｃｍ３よりも更に低く設定するとよい。この場合、第２遮光膜５の活性層７に対向する表面部分のキャリア濃度を更に低くすることで、第２遮光膜５で生じる電位差ΔＶが大きくなり、第２遮光膜５の緩和作用が大きくなる。このため、第２遮光膜５による遮光効果を高めるために第２絶縁膜６の膜厚を薄くした場合であっても、バックゲートによるリーク電流の影響を低く抑えることができる。第２遮光膜５の活性層７に対向する表面部分のキャリア濃度は、好ましくは、第２遮光膜５の第１遮光膜３側の電位と活性層７側の電位との電位差が、第１遮光膜３に印加される電位の２０％以上となるよう設定される。
【００５４】
ところで、第２絶縁膜６の膜厚（第２遮光膜５と活性層７との間の距離）を３５０ｎｍ以上に設定する場合には、活性層７に到達する光が多くなって、光リーク電流が顕著になる。また、第２絶縁膜６の膜厚を１００ｎｍ以下に設定する場合には、第２遮光膜５が活性層７に電気的影響を与え、バックゲートによるリーク電流が顕著になる。従って、第２絶縁膜６の膜厚は、１００ｎｍ〜３５０ｎｍに設定することが好ましい。第２絶縁膜６の膜厚を、１００ｎｍ〜３５０ｎｍの範囲に設定することで、遮光効果を高めて光リーク電流を低く抑え、かつ、バックゲートによるリーク電流を低く抑えることができる。第２絶縁膜６の膜厚は、遮光効果の観点からは、１５０ｎｍ〜２５０ｎｍの範囲内にあるのがより好ましい。
【００５５】
また、第２遮光膜５の膜厚を、５０ｎｍ以下に設定すると、第２遮光膜５が非光透過性を有しなくなり、また２００ｎｍ以上に設定すると、第２遮光膜５が活性層７に電気的影響を与え、バックゲートによるリーク電流が顕著になる。従って第２遮光膜５の膜厚は、５０ｎｍ〜２００ｎｍとすることが好ましい。第２遮光膜５の膜厚を、５０ｎｍ〜２００ｎｍの範囲内に設定することで、遮光効果を高めて光リーク電流を低く抑え、かつ、バックゲートによるリーク電流を低く抑えることができる。
【００５６】
図８は、本発明の第２実施形態例の液晶表示装置のＴＦＴ基板３２Ａの断面構造を示している。本実施形態例のＴＦＴ基板３２Ａは、図１に示す平面図と同様な平面構造を有し、図８に示す断面は、図１のＡ−Ａ′断面に相当する。本実施形態例では、図２の第１遮光膜３と第２遮光膜５とが、絶縁膜４を介さずに積層されている点で、第１実施形態例と相違する。ＴＦＴ基板３２Ａは、下層側から順次に積層された基板１、下地絶縁膜２、第１遮光膜３、第２遮光膜５、第２絶縁膜６、及び、活性層７を有する。
【００５７】
図９（ａ）、（ｂ）は、ＴＦＴ基板３２Ａの製作を製作過程ごとに示している。図８に示す断面構造を有するＴＦＴ基板３２Ａは、以下のようにして得られる。まず、ＣＶＤ法により、例えば高歪点ガラス基板等からなる基板１上の全面に下地絶縁膜２を３００ｎｍ程度の膜厚で形成し、その下地絶縁膜２上に、スパッタ法により、光反射性を有する金属シリサイド膜であるタングステンシリサイド膜を第１遮光膜３を１７５ｎｍ程度の膜厚で形成する。更に、その上層に、ＣＶＤ法により、第２遮光膜５を６０ｎｍ程度の膜厚で積層する（図９（ａ））。
【００５８】
次いで、活性層７が形成される領域か、或いは、それよりも広いいくらか領域にフォトリソグラフィ法でフォトレジストを残し、ドライエッチング法により第２遮光膜５を除去する（図９（ｂ））。図９（ｂ）に後続して、図３（ｄ）〜図５（ｈ）と同様な工程で製作することにより、図８に示す断面構造を有する、本実施形態例のＴＦＴ基板３２Ａが得られる。
【００５９】
本実施形態例では、第１遮光膜３と第２遮光膜５とが、図２の第１絶縁膜４を介さずに積層されているため、第１絶縁膜４を形成する工程を省略することができる。この場合であっても、第１実施形態例と同様に、活性層７に対する遮光効果が高く、本実施形態例のＴＦＴ基板３２Ａを含む液晶表示装置においても、高輝度、及び、高コントラストを実現できる。また、第１遮光膜３と第２遮光膜５とを直接に積層するため、第１遮光膜３の電位と、第２遮光膜５の電位とは互いに等しくなり、第１実施形態例とは異なり、第２遮光膜５にキャリアを注入する必要がなく、図示しない周辺回路には第１遮光膜３のみを電気的に接続すればよい。このため、第１実施形態例と比較して、製造工程が簡素になるため工期短縮が可能となり、液晶表示装置製造のスループットを向上できる。
【００６０】
図１０は、本発明の第３実施形態例の液晶表示装置のＴＦＴ基板３２Ｂの断面構造を示している。本実施形態例のＴＦＴ基板３２Ｂは、図１に示す平面図と同様な平面構造を有し、図１０に示す断面は、図１のＡ−Ａ′断面に相当する。本実施形態例では、図２に示す画素容量を備えていない点で、第１実施形態例と相違する。
【００６１】
ＴＦＴ基板３２Ｂでは、活性層７の上層側に、ゲート絶縁膜１０と、ゲート電極１３と、第１層間絶縁膜１４と、ソース電極１５と、ドレイン電極１６と、第２層間絶縁膜１７と、画素電極２３とが形成される。このＴＦＴ基板３２Ｂは、図３（ａ）〜図４（ｆ）と同様にして、第２層間膜１７までを形成し、その後、画素容量を生成せずに、第２層間絶縁膜１７にコンタクト孔を形成し、画素電極２３とドレイン電極１６を接続することで得られる。
【００６２】
本実施形態例では、第１実施形態例とは異なり、ＴＦＴ基板３２Ｂは画素容量を持たない。この場合であっても、第１実施形態例と同様に、第１遮光膜３及び第２遮光膜５による活性層７に対する遮光効果が高くなり、本実施形態例のＴＦＴ基板３２Ｂを含む液晶表示装置においても、高輝度、及び、高コントラストを実現できる。
【００６３】
図１１は、本発明の第４実施形態例の液晶表示装置のＴＦＴ基板３２Ｃの断面構造を示している。本実施形態例のＴＦＴ基板３２Ｃは、図１に示す平面図と同様な平面構造を有し、図１１に示す断面は、図１のＡ−Ａ′断面に相当する。本実施形態例では、図８に示す画素容量を備えていない点で、第２実施形態例と相違する。
【００６４】
ＴＦＴ基板３２Ｃでは、活性層７の上層側に、ゲート絶縁膜１０と、ゲート電極１３と、第１層間絶縁膜１４と、ソース電極１５と、ドレイン電極１６と、第２層間絶縁膜１７と、画素電極２３とが形成される。ＴＦＴ基板３２Ｃは、図９（ａ）、（ｂ）、及び、図３（ｄ）〜図４（ｆ）と同様にして、第２層間膜１７までを形成し、その後、画素容量を生成せずに、第２層間絶縁膜１７にコンタクト孔を形成し、画素電極２３とドレイン電極１６を接続することで得られる。
【００６５】
本実施形態例では、第２実施形態例とは異なり、ＴＦＴ基板３２Ｃは画素容量を持たない。この場合であっても、第１実施形態例と同様に、第１遮光膜３及び第２遮光膜５による活性層７に対する遮光効果が高く、本実施形態例のＴＦＴ基板３２Ｃを含む液晶表示装置においても、高輝度、及び、高コントラストを実現できる。また、第２実施形態例と同様に、液晶表示装置製造のスループットを向上できる。
【００６６】
図１２は、本発明の第５実施形態例の液晶表示装置のＴＦＴ基板３２Ｄの断面構造を示している。なお、同図は、図２の活性層７に相当する活性層１０７を形成する工程を示している。また、ＴＦＴ基板３２Ｄは、図１に示す画素領域３１に近接し、ドレインが画素電極に接続される画素制御用の薄膜トランジスタが形成される画素マトリクス領域１０３と、駆動回路等の周辺回路が形成される駆動領域１０４とを有する。
【００６７】
図１２に示す断面構造を有するＴＦＴ基板３２Ｄは、以下のようにして得られる。まず、図３（ａ）、（ｂ）と同様にして、基板１０１上の全面に下地絶縁膜１０２を形成して、所望の箇所に遮光膜１０５を形成する。このとき、画素マトリクス領域１０３には遮光膜１０５が形成され、駆動領域１０４には遮光膜１０５が形成されないようにする。遮光膜１０５は、光透過性を持たず、導電性と熱伝導性とを有していればよい。
【００６８】
次いで、絶縁膜１０６を１５０ｎｍで形成し、絶縁膜１０６上に、薄膜トランジスタを構成すべき活性層１０７を形成する。活性層１０７は、アモルファスシリコン膜として形成され、画素マトリクス領域１０３と、駆動領域１０４との双方に形成される。画素マトリクス領域１０３の薄膜トランジスタは、画素電極を制御するトランジスタとして用いられることになり、駆動領域１０４の薄膜トランジスタは、駆動回路等を構成するトランジスタとして用いられることになる。このとき、画素マトリクス領域１０３及び駆動領域１０４の双方に形成される活性層１０７は、エキシマレーザによりアニールされる。
【００６９】
活性層１０７を形成する工程では、画素マトリクス領域１０３の活性層１０７下層側には、遮光膜１０５が形成されているため、レーザアニールで、アモルファスシリコン膜である活性層にレーザ光が照射されると、レーザ光により発生する熱は、遮光膜１０５が有する熱伝導性により、基板１０１側に伝達される。これにより、活性層１０７は、結晶性の低いポリシリコン膜として形成される。このため、画素マトリクス領域１０３に形成される薄膜トランジスタでは、光リーク電流がより低減される。一方、駆動領域１０４の活性層１０７は、画素マトリクス領域１０３に形成される活性層と同様にレーザアニールされるが、駆動領域１０４の活性層１０７の下層側には、遮光膜１０５が形成されていないため、レーザ光により発生する熱は、基板１０１側にはあまり伝達されない。これにより、活性層１０７は、高い移動度を有するポリシリコン膜として形成される。このため、駆動領域１０４に形成される薄膜トランジスタのスイッチング特性が向上する。
【００７０】
本実施形態例では、画素マトリクス領域１０３内の薄膜トランジスタを構成する活性層１０７の下層側には熱伝導性を有する遮光膜１０５を配置し、駆動領域１０４内の薄膜トランジスタを構成する活性層１０７の下層側には遮光膜を配置しない。この場合、双方の領域の活性層１０７をレーザアニールすると、活性層１０７を形成する工程は同じであっても、下層側に熱伝導性を有する遮光膜１０５が形成されているか否かにより、画素マトリクス領域１０３内に形成される薄膜トランジスタの特性と、駆動領域１０４内に形成される薄膜トランジスタの特性とが、異なる特性となる。
【００７１】
上記した薄膜トランジスタの特性の相違は、遮光膜１０５が有する熱伝導性により得られるため、遮光膜の構造によらず、遮光膜として熱伝導性が高い膜が、画素マトリクス領域１０３に形成される活性層１０７の下層側に存在すれば、得られる。絶縁膜１０６の膜厚（遮光膜１０５と活性層１０７との間の距離）を３５０ｎｍ以上に設定すると、レーザアニール時の熱処理での熱が、熱伝導性を有する遮光膜１０５に伝わらず、下層側に遮光膜１０５が形成されているか否かで、活性層１０７の特性が変化しなくなる。また、絶縁膜１０６の膜厚を１００ｎｍ以下に設定すると、下層側に遮光膜１０５が形成されている活性層１０７と、下層側に遮光膜１０５が形成されていない活性層１０７との間で、レーザアニールでの熱処理による特性の変化が大きすぎ、薄膜トランジスタの良好なオン特性が得られなくなる。従って、絶縁膜１０６の膜厚は、第１実施形態例における第２絶縁膜６（図２）と同様に、１００ｎｍ〜３５０ｎｍに設定することが好ましい。
【００７２】
なお、上記第１〜第４実施形態例では、第１遮光膜３としてタングステンシリサイド膜を用いる例について示したが、タングステンに代えて、タンタル（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）等を適宜用いてもよく、これらの金属は高融点金属でなくともよい。また、第５実施形態例における遮光膜１０５としては、第１〜第４実施形態例と同様に、タングステンシリサイド膜を使用することもでき、タングステンに代えてタンタル（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）等を適宜用いてもよい。
【００７３】
上記第１〜第４実施形態例では、第２遮光膜５として、光吸収性を有するアモルファスシリコンを用いる例について示したが、これに代えて、微結晶シリコン（μｃ−Ｓｉ）、アモルファスＳｉ−ｘＧｅｘ系、ポリゲルマニウム（Ｐｏｌｙ−Ｇｅ）、アモルファスゲルマニウム（ａ−Ｇｅ）、ポリＳｉ−ｘＧｅｘ系等の半導体薄膜を用いた場合にも、上記各実施形態例と同様の効果が得られる。また、上記第１〜第４実施形態例では、ゲート電極１３としてタングステンシリサイド膜を用いる例について示したが、これに代えて、タンタル（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等を適宜用いてもよい。
【００７４】
上記第１〜第４実施形態例では、第２遮光膜５等の形成にＣＶＤ法を用いる例について説明したが、これに代えて、スパッタ法、プラズマＣＶＤ法等を用いることもできる。また、基板上に全面に形成された絶縁膜、遮光膜、薄膜トランジスタの活性層、ゲート絶縁膜等の膜厚は一例を示したものであり、目的、用途等に応じて適宜変更することができる。また、第２遮光膜５に対するキャリア注入では、一の導電型のキャリアを有する半導体膜に、そのキャリアとは逆の導電型のキャリアを注入して、キャリア濃度が低い第２遮光膜を得てもよい。
【００７５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の薄膜トランジスタ、ＴＦＴ基板、及び、液晶表示装置は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した薄膜トランジスタ、ＴＦＴ基板、及び、液晶表示装置も、本発明の範囲に含まれる。
【００７６】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ、及び、ＴＦＴ基板では、第１遮光膜による電界を、第２遮光膜で緩和できるため、第２遮光膜を薄膜トランジスタの活性層に近づけ、光リーク電流も低く抑えた場合であっても、バックゲート効果によるリーク電流を低く抑えることができる。このため、薄膜トランジスタのスイッチング動作が良好となる。
また、本発明のＴＦＴ基板を使用した液晶表示装置では、輝度が高い光源を使用した場合についても、画素を制御する薄膜トランジスタのスイッチング動作を良好に保つことができるため、高輝度、高コントラストを実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の薄膜トランジスタ・アレイ基板の薄膜トランジスタ付近を示す平面図。
【図２】図１のＡ−Ａ′断面を示す断面図。
【図３】（ａ）〜（ｄ）は、図２に示す断面構造を有する薄膜トランジスタ・アレイ基板を製造工程ごとに示す断面図。
【図４】（ｅ）、（ｆ）は、図３（ｄ）に後続する工程の薄膜トランジスタ・アレイ基板を製造工程ごとに示す断面図。
【図５】（ｇ）、（ｈ）は、図４（ｆ）に後続する工程の薄膜トランジスタ・アレイ基板を製造工程ごとに示す断面図。
【図６】（ａ）、（ｂ）は、それぞれ遮光膜から活性層付近のエネルギーバンド図。
【図７】遮光膜のキャリア濃度と、遮光膜での電位変化量との関係を示すグラフ。
【図８】本発明の第２実施形態例の薄膜トランジスタ・アレイ基板の断面構造を示す断面図。
【図９】（ａ）、（ｂ）は、図８に示す断面構造を有する薄膜トランジスタ・アレイ基板を製造工程ごとに示す断面図。
【図１０】本発明の第３実施形態例の薄膜トランジスタ・アレイ基板の断面構造を示す断面図。
【図１１】本発明の第４実施形態例の薄膜トランジスタ・アレイ基板の断面構造を示す断面図。
【図１２】本発明の第５実施形態例の薄膜トランジスタ・アレイ基板の断面構造を示す断面図。
【図１３】従来の液晶表示装置における薄膜トランジスタ・アレイ基板の断面構造を示す断面図。
【符号の説明】
１：基板
２：下地絶縁膜
４：第１絶縁膜
６：第２絶縁膜
３：第１遮光膜
５：第２遮光膜
７：薄膜トランジスタの活性層
１０：ゲート絶縁膜
１３：ゲート電極
１４：第１層間絶縁膜
１７：第２層間絶縁膜
１８：画素容量の下部電極
１９：画素容量絶縁膜
２０：画素容量の上部電極
２１：第３層間絶縁膜
２２：平坦化膜
２３：画素電極
２６：ゲート線
２８：データ線
３１：画素領域
３２：薄膜トランジスタ・アレイ基板（ＴＦＴ基板）
３３：薄膜トランジスタ
３４：ブラックマトリクス膜
１０３：画素マトリクス部
１０４：駆動回路部

Claims (13)

  1. 導電性の第１遮光膜によって遮光される活性層を有する薄膜トランジスタであって、
    前記第１遮光膜と前記活性層との間に第２遮光膜を有し、該第２遮光膜の、前記活性層に対向する表面部分のキャリア濃度が１０１７／ｃｍ３以下であることを特徴とする薄膜トランジスタ。
  2. 導電性の第１遮光膜によって遮光される活性層を有する薄膜トランジスタであって、
    前記第１遮光膜と前記薄膜トランジスタの活性層との間に第２遮光膜を有し、該第２遮光膜の、前記活性層に対向する表面部分の電界強度が、前記第１遮光膜に対向する表面部分の電界強度の８０％以下としたことを特徴とする薄膜トランジスタ。
  3. 前記第２遮光膜と前記活性層との間の距離が１００〜３５０ｎｍであることを特徴とする、請求項２に記載の薄膜トランジスタ。
  4. 前記活性層は、ソース領域とチャネル領域との間、及び、ドレイン領域とチャネル領域との間に、ソース領域及びドレイン領域と同じ導電型で且つソース領域及びドレイン領域よりも不純物濃度が低い低濃度キャリア領域を有し、前記第２遮光膜は、前記チャネル領域及び前記低濃度キャリア領域と、平面的に重なり合う部分を有することを特徴とする、請求項１から３の何れかに記載の薄膜トランジスタ。
  5. 前記第２遮光膜は、半絶縁性膜であることを特徴とする、請求項１から４の何れかに記載の薄膜トランジスタ。
  6. 前記第２遮光膜が光吸収性を有することを特徴とする、請求項１から５の何れかに記載の薄膜トランジスタ。
  7. 前記第１遮光膜と前記第２遮光膜との間に絶縁膜が配設されることを特徴とする１から６の何れかに記載の薄膜トランジスタ。
  8. 前記第１遮光膜と前記第２遮光膜とが接して形成されていることを特徴とする、請求項１から６の何れかに記載の薄膜トランジスタ。
  9. 光透過性基板と、該光透過性基板上に形成された複数の薄膜トランジスタから成るトランジスタアレイと、前記半導体透過性基板と前記薄膜トランジスタとの間に配設された導電性の第１遮光膜とを備えるＴＦＴ基板において、
    前記第１遮光膜と前記薄膜トランジスタの活性層との間に第２遮光膜を有し、該第２遮光膜の、前記活性層に対向する表面部分のキャリア濃度が１０１７／ｃｍ３以下であることを特徴とするＴＦＴ基板。
  10. 前記複数の薄膜トランジスタのそれぞれに対応して画素電極を備え、該画素電極は対応する薄膜トランジスタによって駆動されることを特徴とする、請求項９に記載のＴＦＴ基板。
  11. 前記画素電極に並列に画素容量が接続されることを特徴とする、請求項１０に記載のＴＦＴ基板。
  12. 前記複数の薄膜トランジスタとは別の薄膜トランジスタを備え、該別の薄膜トランジスタには前記第１遮光膜及び第２遮光膜の何れもが配設されないことを特徴とする請求項１０又は１１に記載のＴＦＴ基板。
  13. 請求項１０〜１２の何れかに記載のＴＦＴ基板と、該ＴＦＴ基板に対向して配設される対向基板と、前記ＴＦＴ基板と前記対向基板との間に配設された液晶層とを備えることを特徴とする液晶表示装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006138960A (ja) * 2004-11-10 2006-06-01 Nec Corp 液晶表示装置及びその製造方法並びに投射表示装置
KR20150027361A (ko) * 2013-08-30 2015-03-12 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR20160009220A (ko) * 2014-07-15 2016-01-26 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판
US10088727B2 (en) 2015-10-29 2018-10-02 Seiko Epson Corporation Liquid crystal device and electronic apparatus
JP2019200331A (ja) * 2018-05-17 2019-11-21 セイコーエプソン株式会社 電気光学装置、電子機器
US10914996B2 (en) 2018-10-08 2021-02-09 Seiko Epson Corporation Electro-optical device and electronic apparatus
CN113327935A (zh) * 2021-05-21 2021-08-31 Tcl华星光电技术有限公司 显示面板及其制备方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006178235A (ja) * 2004-12-22 2006-07-06 Nec Corp 薄膜トランジスタアレイ基板及び液晶表示装置
TWI263458B (en) * 2005-10-25 2006-10-01 Au Optronics Corp Flat display panel and black matrix thereof
US8110832B2 (en) * 2007-02-22 2012-02-07 Seiko Epson Corporation Electro-optical substrate, method for designing the same, electro-optical device, and electronic apparatus
TWI358832B (en) * 2007-02-26 2012-02-21 Au Optronics Corp Semiconductor device and manufacturing method ther
KR102067669B1 (ko) * 2012-11-06 2020-01-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103149760B (zh) * 2013-02-19 2015-03-11 合肥京东方光电科技有限公司 薄膜晶体管阵列基板、制造方法及显示装置
CN103746000B (zh) * 2013-12-25 2017-03-08 深圳市华星光电技术有限公司 一种多晶硅tft器件及其制造方法
CN104022126B (zh) * 2014-05-28 2017-04-12 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
KR102469294B1 (ko) * 2016-02-01 2022-11-23 삼성디스플레이 주식회사 유기 발광 표시 장치
JP2017207744A (ja) * 2016-05-11 2017-11-24 株式会社半導体エネルギー研究所 表示装置、モジュール、及び電子機器
CN106773431A (zh) * 2017-04-01 2017-05-31 京东方科技集团股份有限公司 液晶显示器结构及其制作方法
CN108807418A (zh) * 2017-04-28 2018-11-13 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
US20190355836A1 (en) * 2018-05-21 2019-11-21 Wuhan China Star Optoelectronics Technology Co., Ltd. Manufacturing method for amorphous silicon tft substrate
CN112928127B (zh) * 2021-01-12 2022-11-04 武汉华星光电技术有限公司 阵列基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4021014B2 (ja) 1997-09-11 2007-12-12 セイコーエプソン株式会社 液晶表示パネル及び薄膜トランジスタアレイ基板
JPH11204587A (ja) 1998-01-13 1999-07-30 Furukawa Electric Co Ltd:The 半導体装置用接着テープ付き金属板およびその製造方法
US6542205B2 (en) * 2000-08-04 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Display device
JP3460706B2 (ja) * 2000-08-07 2003-10-27 セイコーエプソン株式会社 電気光学装置、電子機器、電気光学装置用基板および電気光学装置用基板の製造方法。
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US7027109B2 (en) * 2001-08-03 2006-04-11 Nec Corporation TFT array substrate and active-matrix addressing liquid-crystal display device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006138960A (ja) * 2004-11-10 2006-06-01 Nec Corp 液晶表示装置及びその製造方法並びに投射表示装置
KR20150027361A (ko) * 2013-08-30 2015-03-12 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR102090518B1 (ko) * 2013-08-30 2020-04-16 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR20160009220A (ko) * 2014-07-15 2016-01-26 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판
KR102182482B1 (ko) * 2014-07-15 2020-11-25 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판
US10088727B2 (en) 2015-10-29 2018-10-02 Seiko Epson Corporation Liquid crystal device and electronic apparatus
JP2019200331A (ja) * 2018-05-17 2019-11-21 セイコーエプソン株式会社 電気光学装置、電子機器
JP7119564B2 (ja) 2018-05-17 2022-08-17 セイコーエプソン株式会社 電気光学装置、電子機器
US10914996B2 (en) 2018-10-08 2021-02-09 Seiko Epson Corporation Electro-optical device and electronic apparatus
CN113327935A (zh) * 2021-05-21 2021-08-31 Tcl华星光电技术有限公司 显示面板及其制备方法
CN113327935B (zh) * 2021-05-21 2022-07-12 Tcl华星光电技术有限公司 显示面板及其制备方法

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